KR20220023613A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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한대희
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Abstract

반도체 장치의 제조 방법은 제1 물질막들 및 제2 물질막들이 교대로 적층된 적층물을 형성하는 단계; 상기 적층물을 관통하는 채널 구조를 형성하는 단계; 상기 제1 물질막들을 제거하여 개구부들을 형성하는 단계; 상기 개구부들 내에 비정질 블로킹막을 형성하는 단계; 및 상기 개구부들을 통해 중수소를 공급하여 상기 채널 구조 내의 수소를 중수소로 치환하도록, 제1 열처리 공정을 수행하는 단계를 포함할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 메모리 소자가 제안되고 있다. 또한, 3차원 구조를 갖는 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 물질막들 및 제2 물질막들이 교대로 적층된 적층물을 형성하는 단계; 상기 적층물을 관통하는 채널 구조를 형성하는 단계; 상기 제1 물질막들을 제거하여 개구부들을 형성하는 단계; 상기 개구부들 내에 비정질 블로킹막을 형성하는 단계; 및 상기 개구부들을 통해 중수소를 공급하여 상기 채널 구조 내의 수소를 중수소로 치환하도록, 제1 열처리 공정을 수행하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 도전막들 및 절연막들이 교대로 적층된 적층물; 상기 적층물을 관통하고, 중수소를 포함하는 채널막; 및 상기 도전막들과 상기 채널막들의 사이에 개재되고, 채널막에 비해 높은 농도로 중수소를 포함하는 데이터 저장막을 포함할 수 있다.
안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 반도체 장치를 제조함에 있어서, 공정의 난이도를 낮추고 절차를 간소화하고 비용을 절감할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 그래프이다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 1a를 참조하면, 반도체 장치는 적층물(ST), 채널 구조(CH) 및 블로킹 패턴(13)을 포함할 수 있다. 또한, 반도체 장치는 배리어 패턴(14)을 더 포함할 수 있다.
적층물(ST)은 교대로 적층된 도전막들(11) 및 절연막들(12)을 포함할 수 있다. 도전막들(11)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극일 수 있다. 도전막들(11)은 폴리실리콘, 금속, 텅스텐, 몰리브덴, 등의 도전 물질을 포함할 수 있다. 절연막들(12)은 적층된 도전막들(11)을 상호 절연시키기 위한 것으로, 산화물, 질화물 등의 절연 물질을 포함할 수 있다.
채널 구조(CH)는 도전막들(11) 및 절연막들(12)의 적층 방향으로 적층물(ST)을 관통할 수 있다. 채널 구조(CH)와 도전막들(11)이 교차되는 부분에 메모리 셀 또는 선택 트랜지스터가 위치될 수 있다. 채널 구조(CH)는 채널막(18) 및 메모리막(M)을 포함할 수 있고, 갭필막(19)을 더 포함할 수 있다.
메모리막(M)은 블로킹막(15), 데이터 저장막(16) 또는 터널절연막(17)을 포함하거나, 이들을 조합하여 포함할 수 있다. 메모리막(M)은 터널절연막(17)이 채널막(18)의 측벽을 감싸고, 데이터 저장막(16)이 터널절연막(17)을 감싸고, 블로킹막(15)이 데이터 저장막(16)을 감싸는 구조를 가질 수 있다.
채널막(18)은 실리콘(Si), 저마늄(Ge) 등의 반도체 물질을 포함하거나, 나노 구조를 포함할 수 있다. 채널막(18) 내에 갭필막(19)이 형성될 수 있다. 갭필막(19)은 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다. 채널막(18)과 도전막들(11)의 사이에 데이터 저장막(16)이 개재될 수 있다. 데이터 저장막(16)은 플로팅 게이트, 전하 트랩 물질, 폴리실리콘, 질화물, 가변 저항 물질, 상변화 물질, 나노 구조 등을 포함할 수 있다. 채널막(18)과 데이터 저장막(16)의 사이에 터널절연막(17)이 개재될 수 있다. 터널절연막(17)은 산화물 등의 절연 물질을 포함할 수 있다. 데이터 저장막(16)과 도전막들(11)의 사이에 블로킹막(15)이 개재될 수 있다. 블로킹막(15)은 고유전상수(high-k) 물질을 포함할 수 있다.
채널 구조(CH)는 0.5 내지 5at%의 중수소를 포함할 수 있다. 블로킹막(15), 데이터 저장막(16), 터널절연막(17), 채널막(18) 및 갭필막(19)은 실질적으로 동일한 농도로 중수소를 포함하거나 상이한 농도로 중수소를 포함할 수 있다. 또는, 채널 구조(CH) 중 일부 막들은 중수소를 포함하지 않을 수 있다.
데이터 저장막(16)의 중수소 농도가 채널막(18)의 중수소 농도에 비해 높을 수 있다. 데이터 저장막(16)의 중수소 농도가 터널절연막(17)의 중수소 농도에 비해 높을 수 있다. 터널절연막(17)의 중수소 농도가 채널막(18)의 중수소 농도에 비해 높을 수 있다. 터널절연막(17)의 중수소 농도가 블로킹막(15)의 중수소 농도에 비해 높을 수 있다.
블로킹 패턴들(13)은 블로킹막(15)과 도전막들(11)의 사이에 개재될 수 있고, 도전막들(11)과 절연막들(12)의 사이로 확장될 수 있다. 블로킹 패턴들(13) 각각은 C형태의 단면을 가질 수 있다. 블로킹 패턴들(13)은 고유전상수(high-k) 물질을 포함할 수 있다. 실시예로서, 블로킹 패턴들(13)은 알루미늄 산화물을 포함할 수 있다. 블로킹 패턴들(13)은 결정질 상태를 가질 수 있다.
블로킹 패턴들(13)은 0.5 내지 5at%의 중수소를 포함할 수 있다. 블로킹 패턴들(13)의 중수소 농도는 채널 구조(CH)의 중수소 농도와 실질적으로 동일하거나, 채널 구조(CH)의 중수소 농도에 비해 낮을 수 있다. 블로킹 패턴들(13)의 중수소 농도가 데이터 저장막(16)의 중수소 농도에 비해 낮을 수 있다. 블로킹 패턴(13)의 중수소 농도가 터널절연막(17)의 중수소 농도에 비해 낮을 수 있다. 블로킹 패턴(13)의 중수소 농도가 채널막(18)의 중수소 농도에 비해 낮을 수 있다.
배리어 패턴들(14)은 블로킹 패턴들(13)과 도전막들(11)의 사이에 개재될 수 있다. 배리어 패턴들(14)은 탄탈륨 질화물, 티타늄 질화물, 텅스텐 질화물 등을 포함할 수 있다. 배리어 패턴들(14) 각각은 C형태의 단면을 가질 수 있다. 배리어 패턴들(14)은 중수소를 포함하지 않을 수 있다.
도 1b를 참조하면, 반도체 장치는 적층물(ST) 및 채널 구조(CH)를 포함할 수 있다. 또한, 반도체 장치는 제2 메모리 패턴(M2)을 더 포함할 수 있다. 적층물(ST)은 교대로 적층된 도전막들(11) 및 절연막들(12)을 포함할 수 있다. 채널 구조(CH)는 채널막(18)을 포함할 수 있고, 제1 메모리막(M1) 또는 갭필막(19)을 더 포함할 수 있다. 제1 메모리막(M1)은 블로킹막(15), 데이터 저장막(16) 또는 터널절연막(17)을 포함할 수 있다.
제2 메모리 패턴(M2)은 제1 메모리막(M1)과 도전막들(11)의 사이에 개재될 수 있고, 도전막들(11)과 절연막들(12)의 사이로 확장될 수 있다. 제2 메모리 패턴(M2)은 C형태의 단면을 가질 수 있다. 제2 메모리 패턴(M2)은 블로킹막, 데이터 저장막 또는 터널절연막을 포함하거나, 이들을 조합하여 포함할 수 있다.
채널 구조(CH)는 0.5 내지 5at%의 중수소를 포함할 수 있다. 제2 메모리 패턴(M2)은 0.5 내지 5at%의 중수소를 포함할 수 있다. 제2 메모리 패턴(M2)의 중수소 농도가 터널절연막(17)의 중수소 농도에 비해 낮을 수 있다. 제2 메모리 패턴(M2)의 중수소 농도가 채널막(18)의 중수소 농도에 비해 낮을 수 있다.
전술한 바와 같은 구조에 따르면, 채널 구조(CH)가 중수소를 포함할 수 있다. 실시예로서, 채널 구조(CH)가 Si-D 결합 또는 N-D 결합을 가질 수 있다. Si-D 결합 또는 N-D 결합은 Si-H 결합 또는 N-H 결합에 비해 결합 에너지가 크기 때문에, Si-D 결합 또는 N-D 결합을 갖는 채널 구조(CH)는 Si-H 결합 또는 N-H 결합을 갖는 채널 구조에 비해 전기적 스트레스에 강하다. 따라서, 전기적 스트레스로 인한 신뢰성 열화를 억제할 수 있다. 또한, 채널 구조(CH)의 댕글링 본드, 그레인 바운더리, 트랩 사이트 등에 중수소가 결합될 수 있다. 그에 따라, 채널 구조(CH)의 막질이 개선되고, 브레이크다운 전압(Breakdown voltage)이 개선될 수 있다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a를 참조하면, 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(21) 및 제2 물질막들(22)을 포함할 수 있다. 제1 물질막들(21)은 제2 물질막들(22)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 실시예로서, 제1 물질막들(21)은 질화물, 폴리실리콘 등의 희생 물질을 포함할 수 있고 제2 물질막들(22)은 산화물 등의 절연 물질을 포함할 수 있다.
이어서, 적층물(ST)을 관통하는 제1 개구부(OP1)를 형성한다. 이어서, 제1 개구부(OP1) 내에 채널 구조(CH)를 형성한다. 먼저, 제1 개구부(OP1) 내에 메모리막(M)을 형성할 수 있다. 제1 개구부(OP1) 내에 제1 블로킹막(25), 데이터 저장막(26) 및 터널절연막(27)을 형성하거나, 이들 중 일부를 형성할 수 있다. 이어서, 메모리막(M) 내에 채널막(28)을 형성할 수 있다. 채널막(28) 내에 갭필막(29)을 형성할 수 있다.
도 2b를 참조하면, 제1 물질막들(21)을 제거하여 제2 개구부들(OP2)을 형성한다. 실시예로서, 적층물(ST)을 관통하는 슬릿(SL)을 형성한 후, 슬릿(SL)을 통해 노출된 제1 물질막들(21)을 선택적으로 식각함으로써 제2 개구부들(OP2)을 형성한다. 제2 개구부들(OP2)을 통해 메모리막(M)이 노출될 수 있다. 이어서, 제2 개구부들(OP2) 내에 제2 블로킹막(23)을 형성한다. 실시예로서, 증착 공정을 이용하여 제2 블로킹막(23)을 형성할 수 있다. 슬릿(SL) 및 제2 개구부들(OP2)의 프로파일을 따라 컨포멀하게 제2 블로킹막(23)을 증착할 수 있다. 제2 블로킹막(23)은 비정질 상태로 증착될 수 있다.
이어서, 제2 개구부들(OP2)을 통해 중수소를 공급하고 열처리 공정을 수행한다. 제2 개구부들(OP2)을 통해 공급된 중수소가 제2 블로킹막(23)을 통해 제1 블로킹막(25), 데이터 저장막(26), 터널절연막(27), 채널막(28) 등으로 확산될 수 있다. 그에 따라, 채널 구조(CH) 내의 수소가 중수소로 치환될 수 있다. 채널 구조(CH) 내의 Si-H 결합 또는 N-H 결합이 Si-D 또는 N-D 결합으로 변경될 수 있다. 또한, 제2 블로킹막(23)이 비정질 상태로 증착된 경우, 열처리 공정에 의해 비정질 상태의 제2 블로킹막(23)을 결정화할 수 있다. 제2 블로킹막(23)이 부분적으로 결정화되거나 전체적으로 결정화될 수 있다.
실시예로서, 열처리 공정은 600 내지 1000℃의 고온에서 수행될 수 있다. 고온에서 열처리 공정을 수행함으로써, 중수소 치환율을 높일 수 있다. 열처리 공정은 0.01 내지 20atm에서 수행될 수 있다. 실시예로서, 0.1 내지 5atm의 저압에서 열처리 공정을 수행할 수 있다. 고압에서 열처리 공정을 수행할 경우 저압에서 열처리 공정을 수행하는 경우에 비해 중수소 치환율이 높은 대신 폭발 위험 등으로 인해 안전성이 낮아질 수 있다. 따라서, 고온 저압의 조건에서 열처리 공정을 수행함으로써, 안전하게 중수소 치환율을 높일 수 있다.
열처리 공정은 0.01 내지 10Hr 동안 수행될 수 있다. 열처리 공정은 1 내지 10slm의 D2 가스를 공급하여 수행될 수 있다. 가스 유량을 증가시킴으로써, 중수소 치환율을 증가시킬 수 있다. 또는, D2가스 및 O2 가스를 이용한 습식 산화 공정으로 수행될 수 있다. 습식 산화 공정을 이용함으로써, 중수소 치환율을 증가시킬 수 있다.
중수소 가스를 이용한 열처리 공정에 의해, 채널 구조(CH)가 0.5 내지 5at%의 중수소를 포함할 수 있다. 열처리 공정 조건에 따라, 채널 구조(CH)의 중수소 분포를 조절할 수 있다. 앞서 설명한 조건에 따르면, 데이터 저장막(26)의 중수소 농도가 터널절연막(27)의 중수소 농도에 비해 높을 수 있다. 터널절연막(27)의 중수소 농도가 채널막(28)의 중수소 농도에 비해 높을 수 있다. 채널막(28)의 중수소 농도가 제1 블로킹막(25)의 중수소 농도에 비해 높을 수 있다. 채널막(28)의 중수소 농도가 제2 블로킹막(23)의 중수소 농도에 비해 높을 수 있다.
도 2c를 참조하면, 배리어막(24)을 형성한다. 슬릿(SL) 및 제2 개구부들(OP2) 내에 배리어막(24)을 형성할 수 있다. 실시예로서, 증착 공정을 이용하여 배리어막(24)을 형성할 수 있다. 블로킹막(23)의 프로파일을 따라 컨포멀하게 제2 블로킹막(23)을 증착할 수 있다.
배리어막(24)을 형성한 후에 고온 공정을 수행할 경우, 배리어막(24)이 응집(agglomeration)되거나 손상될 수 있다. 본 발명의 일 실시예에 따르면 고온의 열처리 공정을 수행한 후에 배리어막(24)을 형성하므로, 배리어막(24)이 후속 공정에 의해 손상되는 것을 방지할 수 있다.
이어서, 도전막(31)을 형성한다. 슬릿(SL) 및 제2 개구부들(OP2) 내에 도전막(31)을 형성할 수 있다.
도 2d를 참조하면, 도전막(31), 배리어막(24) 및 제2 블로킹막(23)을 식각한다. 도전막(31), 배리어막(24) 및 제2 블로킹막(23) 중 슬릿(SL) 내에 형성된 부분을 식각할 수 있다. 이를 통해, 제2 개구부들(OP2) 내에 각각 위치된 블로킹 패턴들(23A)을 형성할 수 있다. 각각의 블로킹 패턴들(23A) 내에 배리어 패턴(24A) 및 도전 패턴(31A)이 위치될 수 있다.
전술한 바와 같은 제조 방법에 따르면, 제2 개구부들(OP2)을 통해 채널 구조(CH) 내의 수소를 중수소로 치환할 수 있다. 고온 저압 조건에서 열처리 공정을 수행하므로, 중수소 치환율을 높일 수 있다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a를 참조하면, 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(41) 및 제2 물질막들(42)을 포함할 수 있다. 이어서, 적층물(ST)을 관통하는 제1 개구부(OP1)를 형성한다. 이어서, 제1 개구부(OP1) 내에 채널 구조(CH)를 형성한다. 채널 구조(CH)는 메모리막(M)을 포함할 수 있고, 메모리막(M)은 터널절연막(47), 데이터 저장막(46) 또는 제1 블로킹막(45)을 포함하거나, 이들을 조합하여 포함할 수 있다. 이어서, 메모리막(M) 내에 채널막(48)을 형성할 수 있다. 채널막(48) 내에 갭필막(49)을 형성할 수 있다.
도 3b를 참조하면, 제1 물질막들(41)을 제거하여 제2 개구부들(OP2)을 형성하고, 제2 개구부들(OP2) 내에 비정질 상태의 제2 블로킹막(43)을 형성한다. 이어서, 제1 열처리 공정을 수행한다(ANL1). 제1 열처리 공정은 비정질 상태의 제2 블로킹막(43)을 결정화하기 위한 것일 수 있다. 제1 열처리 공정은 900 내지 1100℃에서 수행될 수 있다. 제1 열처리 공정에 의해 비정질 상태의 제2 블로킹막(43)을 부분적으로 결정화하거나, 전체적으로 결정화할 수 있다. 이를 통해, 부분적으로 또는 전체적으로 결정질 상태를 갖는 제2 블로킹막(43A)이 형성된다. 비정질막을 결정화시켜 제2 블로킹막(43A)을 형성하므로, 제2 블로킹막(43A)은 결정질 상태로 증착된 블로킹막에 비해 우수한 막질을 가질 수 있다.
도 3c를 참조하면, 제2 개구부들(OP2)을 통해 중수소를 공급하고 제2 열처리 공정을 수행한다(ALN2). 제2 열처리 공정에 의해, 채널 구조(CH) 내의 수소를 중수소로 치환할 수 있다. 제2 열처리 공정에 의해, 제2 블로킹막(43A) 내의 수소를 중수소로 치환할 수 있다. 또한, 제1 열처리 공정에서 제2 블로킹막(43A)이 부분적으로 결정화된 경우, 제2 열처리 공정을 통해 제2 블로킹막(43A)을 전체적으로 결정화할 수 있다. 제2 열처리 공정은 제1 열처리 공정에 비해 낮은 온도에서 수행될 수 있다. 제2 열처리 공정을 수행한 후에 더 높은 온도의 제1 열처리 공정을 수행할 경우, 치환된 중수소가 이탈될 수 있다. 반면에, 본 발명의 일 실시예에 따르면, 더 높은 온도의 제1 열처리 공정을 먼저 수행한 후에 제2 열처리 공정을 수행하므로, 치환된 중수소가 이탈되는 것을 방지할 수 있다.
도 3d를 참조하면, 제2 블로킹 패턴들(43B), 배리어 패턴들(44) 및 도전 패턴들(51)을 형성한다. 배리어막 및 도전막을 형성한 후, 슬릿(SL) 내에 형성된 배리어막, 도전막 및 제2 블로킹막(43A)을 식각하여 배리어 패턴들(44), 제2 블로킹 패턴들(43B) 및 도전 패턴들(51)을 형성할 수 있다.
전술한 바와 같은 제조 방법에 따르면, 제1 열처리 공정으로 제2 블로킹막(43)을 결정화한 후에 제2 열처리 공정으로 채널 구조(CH)를 중수소 처리한다. 따라서, 치환된 중수소가 고온의 열처리 공정에 의해 이탈되는 것을 방지할 수 있다. 또한, 제1 열처리 공정 및 제2 열처리 공정이 수행된 후에 배리어 패턴들(44)을 형성한다. 따라서, 배리어 패턴들(44)이 응집되거나 손상되는 것을 방지할 수 있다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a를 참조하면, 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(61) 및 제2 물질막들(62)을 포함할 수 있다. 이어서, 적층물(ST)을 관통하는 제1 개구부(OP1)를 형성한다. 이어서, 제1 개구부(OP1) 내에 채널 구조(CH)를 형성한다. 채널 구조(CH)는 제1 메모리막(M1)을 포함할 수 있고, 제1 메모리막(M1)은 터널절연막(67), 데이터 저장막(66) 또는 제1 블로킹막(66)을 포함하거나, 이들을 조합하여 포함할 수 있다. 이어서, 제1 메모리막(M1) 내에 채널막(68)을 형성할 수 있다. 채널막(68) 내에 갭필막(69)을 형성할 수 있다.
도 4b를 참조하면, 제1 물질막들(61)을 제거하여 제2 개구부들(OP2)을 형성하고, 제2 개구부들(OP2) 내에 제2 메모리막(M2)을 형성한다. 제2 메모리막(M2)은 터널절연막, 데이터 저장막 또는 제2 블로킹막을 포함하거나, 이들을 조합하여 포함할 수 있다. 제2 메모리막(M2)은 비정질 상태의 막을 포함할 수 있다.
이어서, 제1 열처리 공정을 수행한다(ANL1). 제1 열처리 공정은 제2 메모리막(M2)에 포함된 비정질막을 결정화하기 위한 것일 수 있다. 제1 열처리 공정은 900 내지 1100℃에서 수행될 수 있다. 이를 통해, 결정질막을 포함하는 제2 메모리막(M2A)이 형성된다.
도 4c를 참조하면, 제2 개구부들(OP2)을 통해 중수소를 공급하여 제2 열처리 공정을 수행한다(ALN2). 제2 열처리 공정에 의해, 채널 구조(CH) 내의 수소를 중수소로 치환할 수 있다. 제2 열처리 공정에 의해, 제2 메모리막(M2A) 내의 수소를 중수소로 치환할 수 있다. 또한, 제1 열처리 공정에서 제2 메모리막(M2A)의 비정질막이 부분적으로 결정화된 경우, 제2 열처리 공정을 통해 비정질막을 전체적으로 결정화할 수 있다. 제2 열처리 공정은 제1 열처리 공정에 비해 낮은 온도에서 수행될 수 있다.
도 4d를 참조하면, 제2 메모리 패턴들(M2B) 및 제2 메모리 패턴들(M2B) 내의 도전 패턴들(71)을 형성한다. 제2 메모리 패턴들(M2B)과 도전 패턴들(71)의 사이에 배리어 패턴들을 더 형성하는 것도 가능하다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 그래프이다. x축은 열처리 공정의 온도를 나타내고, y축은 열처리된 막의 중수소 농도를 나타낸다.
앞서 설명한 바와 같이, 중수소 가스를 공급하고 열처리 공정을 수행함으로써, 막 내의 Si-H 결합 또는 N-H 결합을 Si-D 결합 또는 N-D 결합으로 변경할 수 있다. 도 5의 그래프는 열처리 공정의 온도 및 압력 변화에 따른 중수소 농도 변화를 나타낸다. y축의 중수소 농도는 중수소 치환율과 관련된 것으로, 중수소 농도가 높으면 중수소 치환율이 높은 것을 의미하고, 중수소 농도가 낮으면 중수소 치환율이 낮은 것을 의미한다.
그래프를 참조하면, 동일한 압력에서, 열처리 공정의 온도가 높을수록 중수소 농도가 높다. 동일한 온도에서, 열처리 공정의 압력이 높을수록 중수소 농도가 높다. 따라서, 열처리 공정의 온도 및 압력이 높을수록 중수소 치환율이 높은 것을 알 수 있다. 또한, 압력을 증가시키기는 것에 비해 온도를 증가시킴으로써 보다 효율적으로 중수소 치환율을 높일 수 있다. 본 발명의 일 실시예에 따르면, 고온에서 열처리 공정을 수행함으로써 채널 구조(CH)의 중수소 치환율을 증가시킬 수 있다. 또한, 고온으로 중수소 치환율을 충분히 높일 수 있으므로, 압력은 공정의 안전성을 고려하여 저압 또는 고압으로 결정할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 시스템(memory system; 1000)은, 데이터가 저장되는 메모리 장치(memory device; 1200) 및 메모리 장치(1200)와 호스트(Host; 2000) 사이에서 통신하는 컨트롤러(controller; 1100)를 포함할 수 있다.
호스트(2000)는 메모리 시스템(1000)에 데이터를 저장하거나 메모리 시스템(1000)으로부터 데이터를 회수(retrieve)하는 장치 또는 시스템일 수 있다. 호스트(2000)는 다양한 동작을 위한 요청들을 생성하고, 생성된 요청들을 메모리 시스템(1000)에게 출력할 수 있다. 요청들은 프로그램 동작(program operation)을 위한 프로그램 요청(program request), 리드 동작(read operation)을 위한 리드 요청(read request), 소거 동작(erase operation)을 위한 소거 요청(erase request) 등을 포함할 수 있다. 호스트(2000)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
호스트(2000)는 컴퓨터(computer), 휴대용 디지털 장치(portable digital device), 태블릿(tablet), 디지털 카메라(digital camera), 디지털 오디오 플레이어(digital audio player), 텔레비전(television), 무선 통신 장치(wireless communication device) 또는 이동 전화기(cellular phone) 중 적어도 하나를 포함할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
컨트롤러(1100)는 메모리 시스템(1000)의 동작을 전반적으로 제어할 수 있다. 컨트롤러(1100)는 호스트(2000)의 요청에 따라 메모리 장치(1200)를 제어할 수 있다. 컨트롤러(1100)는 호스트(2000)의 요청에 따라 프로그램(program) 동작, 리드(read) 동작 및 소거(erase) 동작 등이 수행될 수 있도록 메모리 장치(1200)를 제어할 수 있다. 또는, 컨트롤러(1100)는 호스트(2000)의 요청이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드(background) 동작 등을 수행할 수 있다.
컨트롤러(1100)는 메모리 장치(1200)의 동작을 제어하기 위하여 제어 신호 및 데이터 신호를 메모리 장치(1200)로 전송할 수 있다. 제어 신호 및 데이터 신호는 서로 다른 입출력 라인들을 통하여 메모리 장치(1200)로 전송될 수 있다. 데이터 신호는, 커맨드, 어드레스 또는 데이터를 포함할 수 있다. 제어 신호는 데이터 신호가 입력되는 구간을 구분하는 데 이용될 수 있다.
메모리 장치(1200)는 컨트롤러(1100)의 제어에 따라 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 메모리 장치(1200)는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 구현될 수 있다. 메모리 장치(1200)는 앞서 도 1a 및 도 1b를 참조하여 설명한 구조를 갖거나 도 2a 내지 도 5를 참조하여 설명한 제조 방법에 의해 제조된 반도체 장치일 수 있다. 실시예로서, 반도체 장치는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
호스트(2000)로부터 프로그램, 리드 또는 소거 동작이 요청되면, 메모리 장치(1200)에 프로그램, 리드 또는 소거 동작을 커맨드한다. 이러한 방식에 따르면, 셀 퍼포먼스 특성, 리텐션 특성 등을 개선할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 시스템(memory system; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)를 포함할 수 있다.
컨트롤러(2100)는, 프로세서(processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 컨트롤러(2100)의 제어에 따라 디스플레이(display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(radio transceiver; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 시스템(memory system; 40000)은 PC(personal computer), 태블릿(tablet), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작을 제어할 수 있는 컨트롤러(2100)를 포함할 수 있다.
프로세서(processor; 4100)는, 입력 장치(input device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(2200)에 저장된 데이터를 디스플레이(display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는, 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는, 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 컨트롤러(2100)의 동작을 제어할 수 있다. 실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와는 별도의 칩으로 구현될 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 시스템(50000)은, 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿으로 구현될 수 있다.
메모리 시스템(50000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 컨트롤러(2100)를 포함한다.
메모리 시스템(50000)의 이미지 센서(image sensor; 5200)는, 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(processor; 5100) 또는 컨트롤러(2100)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(display; 5300)를 통하여 출력되거나 컨트롤러(2100)를 통하여 메모리 장치(2200)에 저장될 수 있다. 또한, 메모리 장치(2200)에 저장된 데이터는, 프로세서(5100) 또는 컨트롤러(2100)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와는 별개의 칩으로 구현될 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(memory system; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 컨트롤러(2100) 및 카드 인터페이스(card interface; 7100)를 포함할 수 있다.
컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
11: 도전막 12: 절연막
13: 블로킹 패턴 14: 배리어 패턴
15: 블로킹막 16: 데이터 저장막
17: 터널절연막 18: 채널막
19: 갭필막
21, 41, 61: 제1 물질막 22, 42, 62: 제2 물질막
23, 43, 43A: 제2 블로킹막 23A: 블로킹 패턴
24: 배리어막 24A, 44: 배리어 패턴
25, 45, 65: 제1 블로킹막 26, 46, 66: 데이터 저장막
27, 47, 67: 터널절연막 28, 48. 68: 채널막
29, 49, 69: 갭필막 31: 도전막
31A, 51, 71: 도전 패턴

Claims (19)

  1. 제1 물질막들 및 제2 물질막들이 교대로 적층된 적층물을 형성하는 단계;
    상기 적층물을 관통하는 채널 구조를 형성하는 단계;
    상기 제1 물질막들을 제거하여 개구부들을 형성하는 단계;
    상기 개구부들 내에 비정질 블로킹막을 형성하는 단계; 및
    상기 개구부들을 통해 중수소를 공급하여 상기 채널 구조 내의 수소를 중수소로 치환하도록, 제1 열처리 공정을 수행하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 열처리 공정에 의해, 상기 채널 구조 내의 Si-H 결합을 Si-D 결합으로 변경하고 N-H 결합을 N-D 결합으로 변경하는
    반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 열처리 공정을 수행하기 전, 상기 비정질 블로킹막을 결정화하기 위한 제2 열처리 공정을 수행하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 열처리 공정은 상기 제2 열처리 공정에 비해 낮은 온도에서 수행되는
    반도체 장치의 제조 방법.
  5. 제3항에 있어서,
    상기 제1 열처리 공정은 600 내지 1000℃의 온도에서 수행되고, 상기 제2 열처리 공정은 900 내지 1100℃의 온도에서 수행되는
    반도체 장치의 제조 방법.
  6. 제3항에 있어서,
    상기 제2 열처리 공정으로 상기 비정질 블로킹막을 부분적으로 결정화한 후, 부분적으로 결정화된 블로킹막을 상기 제1 열처리 공정으로 결정화하는
    반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 열처리 공정은,
    600 내지 1000℃의 온도에서 수행되는
    반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 열처리 공정은,
    0.1 내지 5atm의 압력에서 수행되는
    반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 제1 열처리 공정은,
    0.01 내지 10Hr 동안 수행되는
    반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 제1 열처리 공정은,
    1 내지 10 slm의 D2 가스를 공급하는
    반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 제1 열처리 공정은,
    D2 가스 및 O2 가스를 이용한 습식 산화 공정으로 수행되는
    반도체 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 채널 구조는 채널막, 상기 채널막을 감싸는 터널절연막, 상기 터널절연막을 감싸는 데이터 저장막 및 상기 데이터 저장막을 감싸는 블로킹막을 포함하고,
    상기 제1 열처리 공정에 의해, 상기 채널막, 상기 터널절연막, 상기 데이터 저장막 또는 상기 블로킹막 내의 수소를 중수소로 치환하는
    반도체 장치의 제조 방법.
  13. 제1항에 있어서,
    상기 제1 열처리 공정을 수행한 후, 상기 제1 개구부들 내에 배리어막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 배리어막 내에 도전막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  15. 도전막들 및 절연막들이 교대로 적층된 적층물;
    상기 적층물을 관통하고, 중수소를 포함하는 채널막; 및
    상기 도전막들과 상기 채널막의 사이에 개재되고, 채널막에 비해 높은 농도로 중수소를 포함하는 데이터 저장막
    을 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 채널막과 상기 데이터 저장막의 사이에 개재된 터널절연막; 및
    상기 데이터 저장막과 상기 도전막들의 사이에 개재된 블로킹막
    을 더 포함하고,
    상기 데이터 저장막의 중수소 농도가 상기 블로킹막의 중수소 농도 및 상기 터널절연막의 중수소 농도에 비해 높은
    반도체 장치.
  17. 제16항에 있어서,
    상기 터널절연막의 중수소 농도가 상기 블로킹막의 중수소 농도에 비해 높은
    반도체 장치.
  18. 제16항에 있어서,
    상기 채널막의 중수소 농도가 상기 블로킹막의 중수소 농도에 비해 높은
    반도체 장치.
  19. 제15항에 있어서,
    상기 도전막들과 상기 데이터 저장막의 사이에 개재된 블로킹 패턴들을 더 포함하고, 상기 블로킹 패턴들의 중수소 농도가 상기 데이터 저장 막의 중수소 농도 및 상기 채널막의 중수소 농도에 비해 낮은
    반도체 장치.
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