CN114497053A - 三维存储器及其制造方法、存储器系统 - Google Patents

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CN114497053A CN202210110292.9A CN202210110292A CN114497053A CN 114497053 A CN114497053 A CN 114497053A CN 202210110292 A CN202210110292 A CN 202210110292A CN 114497053 A CN114497053 A CN 114497053A
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罗兴安
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冯静清
王雄禹
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Abstract

本申请提供一种三维存储器及其制造方法、存储器系统，该制造方法包括：在衬底上形成包括交替堆叠的介质层和牺牲层的堆叠层，堆叠层包括具有多个阶梯台阶的台阶结构；以第一温度在多个阶梯台阶上形成至少一层缓冲层；以及在大于第一温度的第二温度下对缓冲层进行热处理，以形成刻蚀停止层。本申请制造方法形成的刻蚀停止层可增大字线接触部着陆窗口。此外，由于无需通过刻蚀工艺去除刻蚀停止层的位于阶梯台阶的侧壁的部分，从而阶梯台阶的形貌和牺牲层的膜层质量得到保证。

Description

三维存储器及其制造方法、存储器系统
技术领域
本申请涉及半导体技术领域。具体地，本申请涉及一种三维存储器及其制造方法、存储器系统。
背景技术
平面结构的NAND器件已近实际扩展的极限，为了进一步提高存储容量，降低每比特的存储成本，提出了3D NAND存储器件。在3DNAND存储器件结构中，可采用垂直地或大致垂直地交替堆叠介质层和导电层来形成叠层结构，叠层结构包括核心区和台阶区，其中，核心区可用于形成沟道结构的阵列，台阶区可用于形成台阶结构。
应当理解，该背景技术部分旨在部分地为理解该技术提供有用的背景，然而，这些内容并不一定属于在本申请的申请日之前本领域技术人员已知或理解的内容。
发明内容
本申请的一方面提供一种三维存储器的制造方法，包括：在衬底上形成包括交替堆叠的介质层和牺牲层的堆叠层，所述堆叠层包括具有多个阶梯台阶的台阶结构；以第一温度在所述多个阶梯台阶上形成至少一层缓冲层；以及在大于所述第一温度的第二温度下对所述缓冲层进行热处理，，以形成刻蚀停止层。
在本申请的一个实施方式中，所述阶梯台阶的背离所述衬底的表面暴露所述牺牲层的至少一部分，形成所述至少一层缓冲层包括：以所述第一温度在所述多个阶梯台阶的侧壁和所述牺牲层的暴露的至少一部分上形成所述至少一层缓冲层。
在本申请的一个实施方式中，采用原子层沉积工艺或等离子体增强化学气相沉积工艺形成所述缓冲层。
在本申请的一个实施方式中，所述第一温度范围为200℃～800℃。
在本申请的一个实施方式中，所述第二温度范围为550℃～1100℃。
在本申请的一个实施方式中，所述牺牲层或所述刻蚀停止层中的至少一个与所述缓冲层的材料不同。
在本申请的一个实施方式中，所述牺牲层包括氮化硅，并且所述缓冲层或所述刻蚀停止层中的至少一个包括氮氧化硅。
在本申请的一个实施方式中，所述方法还包括：采用刻蚀工艺去除所述牺牲层，并在去除所述牺牲层形成的牺牲间隙形成导电层，其中，同一刻蚀工艺对所述刻蚀停止层的刻蚀速率大于对所述缓冲层的刻蚀速率。
在本申请的一个实施方式中，在所述同一刻蚀工艺下，所述牺牲层与所述刻蚀停止层的刻蚀选择比范围为10～30:1。
在本申请的一个实施方式中，所述方法还包括：在所述刻蚀停止层上形成填充层；以及形成依次贯穿所述填充层和所述刻蚀停止层并延伸至对应的导电层的字线接触部。
在本申请的一个实施方式中，形成所述字线接触部包括：在所述台阶结构上方形成贯穿所述填充层并延伸至所述刻蚀停止层中的接触孔；以及去除位于所述接触孔的底部的所述刻蚀停止层，以使所述接触孔延伸至所述导电层。
在本申请的一个实施方式中，形成所述字线接触部还包括：在所述接触孔内填充导电材料以形成所述字线接触部。
本申请的另一方面提供一种三维存储器，包括：叠层结构，包括交替堆叠的介质层和导电层，所述叠层结构包括具有多个阶梯台阶的台阶结构，每个所述阶梯台阶具有至少一个导电层和介质层对的厚度，其中，所述阶梯台阶的顶部包括所述导电层的至少一部分；至少一层刻蚀停止层，设置于每个所述阶梯台阶的侧壁以及所述导电层的所述至少一部分上；以及填充层，位于所述刻蚀停止层上。
在本申请的一个实施方式中，所述刻蚀停止层包括氮氧化硅。
在本申请的一个实施方式中，所述三维存储器还包括：字线接触部，依次贯穿所述填充层和所述刻蚀停止层并延伸至对应的导电层。
本申请的再一方面还提供一种存储器系统，包括：上述任一项所述的三维存储器；以及存储器控制器，耦合到所述三维存储器，并被配置为控制所述三维存储器。
在本申请的一个实施方式中，所述存储器系统包括：固态驱动器或存储卡。
附图说明
通过阅读参照以下附图所作的对非限制性实施方式的详细描述，本申请的其它特征、目的和优点将会变得更加明显。在附图中，
图1至图4是根据本申请的一些实施方式的三维存储器的制造方法工艺示意图。
图5为根据本申请的另一些实施方式的三维存储器的制造方法的流程示意图；
图6-图15为根据本申请的另一些实施方式的三维存储器的制造方法在实施某些步骤之后的局部示意图；
图16为根据本申请的另一些实施方式的三维存储器的截面示意图；
图17为根据本申请的另一些实施方式的包括外围电路的三维存储器的示意图；
图18为根据本申请的另一些实施方式的包括三维存储器的示例性系统的框图；
图19为根据本申请的另一些实施方式的包括三维存储器的示例性存储卡的示意图；
图20为根据本申请的另一些实施方式的包括三维存储器的示例性固态驱动(SSD)的示意图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。
注意，说明书中对“一个实施方式”、“实施方式”、“示例实施方式”、“一些实施方式”等的引用指示所描述的实施方式可以包括特定特征、结构或特性，但是其它实施方式并不一定包括该特定特征、结构或特性。此外，当结合实施方式描述特定特征、结构或特性时，无论是否明确描述，结合其他实施方式实现这种特征、结构或特性都将在相关领域技术人员的知识范围内。
通常，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。此外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。
应容易理解的是，在本公开中的“上”、“上方”和“之上”的含义应该以最广泛的方式来解释，使得“上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，而且还可以包括在某物“上方”或“之上”并且其间不具有中间特征或层(即，直接在某物上)的含义。
此外，诸如“之下”、“下方”、“下部”、“上方”、“上部”等空间相对术语在本文中为了便于描述可以用于描述一个元件或特征与另一个(多个)元件或(多个)特征的如图中所示的关系。空间相对术语旨在涵盖器件在使用或操作中的除了图中描绘的取向之外的不同取向。
如在本文使用的，术语“层”是指包括具有厚度的区域的材料部分。此外，层可以是均匀或不均匀的连续结构的区域，其厚度小于连续结构的厚度。此外，层可以包括单个子层或多个子层。
在附图中，为了便于说明，附图仅为示例而并非严格按比例绘制，因此所示出的部件的厚度、尺寸和形状可能会与实际的部件不符。例如，本文中使用的用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性地”旨在指代示例或举例说明。
除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。下面将参考附图并结合实施方式来详细说明本申请。
图1-图4是根据一些实施方式的三维存储器的制备工艺示意图。如图1所示，在一些示例中，可在阶梯台阶910暴露的牺牲层950上形成如图2所示的氮化硅缓冲层920，然后如图3所示，可通过干法刻蚀或湿法刻蚀工艺去除氮化硅缓冲层920的位于阶梯台阶910的侧壁的部分，从而使得相邻阶梯台阶910上的氮化硅缓冲层920彼此间隔开。因而，在牺牲层950替换为导电层940(图4)时，这种间隔可有效地避免相邻的字线彼此桥接而发生短路现象。如图4所示，在牺牲层950包括氮化硅材料的一些示例中，可在合适的步骤中将牺牲层950和缓冲层920替换为相同导电材料的导电层940和接触结构930，从而增大字线接触部960在导电层940着陆的工艺窗口，以弥补字线接触部960在导电层930中的刻蚀深度难以精确控制的缺陷。
发明人研究发现，随着三维存储器的堆叠层数增多，一方面，字线接触部960着陆在导电层940的深度越来越难以控制，导致在阶梯台阶910中不同台阶的导电层940刻蚀的深度差别较大，对某些层数的导电层940而言，字线接触960部容易击穿导电层940并与相邻的导电层940接触导致字线漏电问题。另一方面，伴随着接触结构930的厚度不断增大的需求，在填充导电材料形成导电层940和接触结构930的过程中，容易出现空隙，当字线接触部960恰好着陆在空隙处，则无法将导电层940电引出。
发明人研究还发现，在通过干法刻蚀或湿法刻蚀工艺去除氮化硅缓冲层920的位于阶梯台阶910的侧壁的部分的过程中，容易对位于氮化硅缓冲层920下方的牺牲层950以及位于阶梯台阶910的侧壁的牺牲层950造成一定程度的刻蚀损伤。并且，不同高度的阶梯台阶910处的牺牲层950的刻蚀损伤程度不同，导致阶梯台阶910的形貌、牺牲层950的膜层质量以及膜层的均一性难以控制。
为了至少部分应对上述问题，本申请的实施方式提出一种三维存储器的制造方法，图5示出了该三维存储器制造方法300的流程图，图6-图14为根据上述制造方法300在实施某些步骤之后的局部示意图。
下面将结合相关附图对上述制造方法300进行描述，应当理解，方法中示出的操作不是详尽的，并且也可以在所说明的操作中的任意操作之前、之后或者之间执行其它的操作。此外，方法300中的一些操作可以是同时执行的或者可以是按照不同于图5所示的顺序执行的。
参照图5，制造方法300包括操作S310，其中，在衬底上形成包括交替堆叠的介质层和牺牲层的堆叠层，堆叠层包括具有多个阶梯台阶的台阶结构。
如图6所示，衬底10的材料可例如包括硅(例如单晶硅、多晶硅)、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓(GaN)、碳化硅(SiC)、玻璃、III-V族化合物半导体或者其任意组合。
在一些示例中，衬底10可包括基底100以及在基底100上依次形成的停止层101、第一牺牲层102。示例性地，与停止层101和第一牺牲层102相比，基底100可具有相对较厚的厚度，从而使得基底100可作为在其上形成的器件结构(例如，堆叠层200)的结构支撑。
在一些实施方式中，形成停止层101和第一牺牲层102的方法可包括化学气相沉积(Chemical Vapor Deposition,CVD)、物理气相沉积(Physical Vapor Deposition,PVD)、原子层沉积(Atomic Layer Deposition,ALD)、溅镀、热氧化中的一种或多种。示例性地，基底100的材料可例如包括硅，停止层101的材料可例如包括二氧化硅，第一牺牲层102的材料可例如包括多晶硅。
在该操作中，堆叠层200可形成于衬底10上。堆叠层200可包括在垂直或大致垂直于衬底10的方向上交替堆叠的多个介质层202和多个牺牲层201。可选地，可通过例如CVD、PVD、ALD中的一种或多种沉积工艺在衬底10上交替堆叠多个介质层202和多个牺牲层201。
应理解的是，介质层202和牺牲层201的数量和厚度不限于图6中所示的数量和厚度，在未背离本申请的构思的情况下，本领域技术人员可以根据需要设置任意数量和厚度的介质层202和牺牲层201。另外，介质层202和牺牲层201的材料可选择本领域中已知的合适材料。例如，介质层202可以是氧化物层(例如，氧化硅)，牺牲层201可以是氮化物层(例如，氮化硅)。
示例性地，衬底10可用于为在其上形成的诸如沟道结构111(图6)、栅线隙结构(未示出)等提供机械支撑，并在后续工艺过程中予以去除。
再次参考图6，可选地，在形成堆叠层200之前，可采用诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺在衬底10上，例如在第一牺牲层102上依次形成氧化物层(例如，氧化硅)103和多晶硅层104。
堆叠层200可包括核心区120和台阶区140，在一些示例中，台阶区140可位于核心区120的外侧，在另一些示例中，台阶区140可位于核心区120的中间。需要说明的是，在本申请实施例的附图中，仅图示出堆叠层200一侧的台阶区140，以及与该侧台阶区140相接的部分核心区120。
可选地，核心区120可包括沟道结构111的阵列。作为一个示例，沟道结构111可垂直或大致垂直地延伸穿过介质层202和牺牲层201，可选地，沟道结构111可延伸至第一牺牲层102中。在一些实施方式中，沟道结构111包括由外而内依次设置的阻隔层112、存储层114、隧穿层116和沟道层118。可选地，沟道层118可包括多晶硅。隧穿层116可包括氧化硅、氮氧化硅或其任何组合。存储层114可包括氮化硅、氮氧化硅或其任何组合。阻隔层112可包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。
在一些示例中，可在合适的步骤中，采用光刻和刻蚀工艺(例如干法或湿法刻蚀工艺)、CMP工艺或者其任意组合，从衬底10的背离堆叠层200的一侧去除(例如，依次去除)衬底10中的基底100、停止层101以及第一牺牲层102，使得沟道结构111的延伸至衬底10中的部分暴露。可选地，停止层101可使去除基底10的工艺停止于该层，从而有利于控制去除基底10的工艺均匀性。相似地，第一牺牲层102可使去除停止层101的工艺停止于该层，从而有利于控制去除停止层101的工艺均匀性。
示例性地，可去除阻隔层112、存储层114和隧穿层116的延伸至衬底10中的部分，从而暴露出沟道层118的延伸至衬底10中的部分。在包括氧化物层103和多晶硅层104的示例中，多晶硅层104可作为暴露上述沟道层118延伸至衬底10中的部分的工艺的停止层。在一些情况下，多晶硅层104可在后续工艺中予以去除。作为一个示例，还可在暴露出沟道层118的一侧形成与沟道层118电接触的半导体层110(图15)，半导体层110例如包括多晶硅。
继续参考图6，台阶区140可包括台阶结构142，其中，台阶结构142可包括多个阶梯台阶130。在一些示例中，每个阶梯台阶130包括至少一个介质层202/牺牲层201对的厚度，该至少一个牺牲层201/介质层220对的侧壁暴露，每个阶梯台阶130的背离衬底10的表面暴露出牺牲层201的至少一部分。作为一个示例，可通过使用图案化的掩膜层(未示出)对堆叠层200进行重复的刻蚀-修剪工艺，从而形成如图6所示的台阶结构142。可选地，图案化的掩膜可包括光致抗蚀剂并可以在形成台阶结构142之后去除。
在一些示例中，台阶结构142可以为沿衬底10所在平面内的一个方向依次递增的单台阶结构，在另一些示例中，台阶结构142也可以为分区台阶(Staircase DivideScheme，SDS)，分区台阶在沿衬底10所在平面内两个正交的方向上都形成有阶梯台阶130，分区台阶可以具有不同的分区，例如3分区、4分区或者更多分区等，例如可以采用不同的分区板，通过在两个正交方向上光致抗蚀剂的多次修剪，每一次修剪后紧跟一次堆叠层200的刻蚀，从而形成分区台阶。
继续参照图5，制造方法300包括操作S320，其中，可以第一温度在多个阶梯台阶上形成至少一层缓冲层。
如图7所示，示例性地，在形成台阶结构142之后，可在阶梯台阶130的侧壁和暴露的牺牲层的至少一部分上形成一层缓冲层143。可选地，还可在核心区120的暴露的表面形成一层缓冲层143。
应当理解的是，图7中形成的一层缓冲层143仅仅作为一个示例，在另一些示例中，可根据实际需要，形成两层或多层缓冲层143，本申请对此不做限定。
在一些示例中，可采用诸如等离子体增强化学气相沉积(Plasma Enhanced CVD，PECVD)、CVD、PVD、ALD或其任何组合的薄膜沉积工艺形成上述缓冲层143。可选地，缓冲层143的材料与牺牲层201的材料不同。在一些示例中，可以200℃～800℃的第一温度形成缓冲层143。在另一些示例中，形成缓冲层143的工艺温度可为300℃～600℃。
以ALD工艺形成上述包括氮氧化硅的缓冲层143为示例，可将硅基(例如六氯乙烷或二氯乙烷)、氮基(例如氨气或氮气)以及氧基(例如氧气、臭氧或二氧化氮)气源引至阶梯台阶130处，该些气源可在阶梯台阶130的侧壁以及牺牲层201的暴露的至少一部分上形成氮氧化硅。在一些示例中，通过ALD工艺形成缓冲层143的工艺温度可为300℃～500℃。在另一些示例中，通过ALD工艺形成缓冲层143的工艺温度可为400℃～500℃。
应当理解是，可通过调整上述硅基、氮基和氧基的气源比例调整形成的氮氧化硅中的各元素的质量分数，从而调节缓冲层143的膜层致密性。在一些情况下，可通过增大硅基气源的占比来提高缓冲层143的膜层致密性。可选地，缓冲层143中的硅元素与氧元素的质量分数可分别大于氮元素的质量分数。
在形成缓冲层143的过程中，一些硅基或氮基的气源(例如六氯乙烷或二氯乙烷)可能引入硅氯键或氮氯键形式存在的氯杂质，氯杂质可使得缓冲层143内部出现缺陷，对缓冲层143的膜层致密性带来不利影响。在一些情况下，缓冲层143的膜层致密性与其刻蚀速率呈负相关，换句话说，缓冲层143的膜层致密性越高，其刻蚀速率越小。
继续参考图5，方法继续至操作S330，其中，可在大于第一温度的第二温度下对缓冲层进行热处理，以形成刻蚀停止层。
在缓冲层143包括氮氧化硅的一些示例中，由于缓冲层143与牺牲层201的刻蚀速率相近，后续在去除牺牲层201的过程中，与牺牲层201相接触的缓冲层143将同时被去除一部分，例如，位于阶梯台阶142(图6)的侧壁的一部分缓冲层143将同时被去除，从而在填充下文所描述的导电层204(图12)的过程中，相邻的导电层204面临短接的风险。在一些实施例中，可在形成上述缓冲层143之后，对其执行热处理工艺，以形成如图8所示的刻蚀停止层141。示例性地，上述热处理工艺可在在第二温度下进行，第二温度可大于第一温度，从而能够去除缓冲层143包含的一些杂质粒子(例如，氯杂质)。在一些示例中，第二温度可为550℃～1100℃。在另一些示例中，第二温度可为650℃～1000℃。可选地，第二温度还可为750℃～850℃。
可选地，上述热处理工艺可在无氧氛围中进行，例如可在氮气保护气体中对上述缓冲层143执行热处理工艺。在缓冲层143包括氮氧化硅的一些示例中，550℃～1100℃的热处理温度可激活氮氧化硅中的氯原子，使得氯原子以氯气的形式重新成键，并从缓冲层143中逸出，形成了刻蚀停止层141，刻蚀停止层141的膜层缺陷少于缓冲层143，刻蚀停止层141的膜层致密性得到较大提高。因此，与缓冲层143和牺牲层141的刻蚀选择比相比较，刻蚀停止层141与牺牲层201的刻蚀选择比得到了提高，在后续去除牺牲层201的过程中，刻蚀停止层141将得以保留。
继续参照图5，制造方法300包括操作S340，其中，可在刻蚀停止层上形成填充层。
如图9所示，在一些示例中，可在刻蚀停止层141上形成覆盖台阶结构142的填充层145，填充层145的材料例如包括氧化硅。可选地，填充层145可填充阶梯台阶130(图6)上方直至堆叠层200顶部。
在一个示例中，可通过高密度等离子体化学气相沉积(High density plasmaCVD，HDP-CVD)或ALD沉积工艺在刻蚀停止层141上形成具有良好台阶覆盖性的第一填充层(未示出)，第一填充层例如包括氧化硅。
示例性地，可在第一填充层上形成具有高填充率的第二填充层(未示出)，第二填充层例如可为基于TEOS(Tetea-Ethyl-Ortho-Silicate)的氧化硅。可选地，还可进一步采用CMP等工艺对填充层145进行平坦化处理，使得填充层145为堆叠层200的台阶区140提供基本平坦的表面。
再次参照图5，制造方法300包括操作S350，其中，可采用刻蚀工艺去除牺牲层，并在去除牺牲层形成的牺牲空间形成导电层，同一刻蚀工艺对牺牲层的刻蚀速率大于对刻蚀停止层的刻蚀速率。
如图10所示，在一些实施例中，在形成填充层145之后，可在堆叠层200中形成多个延伸至衬底10中的虚设沟道结构113。在一些示例中，形成虚设沟道结构113包括：采用例如干法刻蚀或湿法刻蚀等刻蚀工艺在堆叠层200中形成延伸至第一牺牲层102中的虚设沟道孔(未示出)，可选地，可在虚设沟道孔中填充绝缘材料以形成虚设沟道结构113。图10中仅示出了一个虚设沟道结构113，然而应当理解的是，核心区120和/或台阶区140中可形成多个虚设沟道结构113。虚设沟道结构113可在台阶区140依次贯穿填充层145、刻蚀停止层141和阶梯台阶130。虚设沟道结构113的作用例如可包括提供结构支撑，以缓解应力。
在一些实施例中，还可采用例如干法刻蚀或湿法刻蚀等刻蚀工艺在堆叠层200中形成栅线隙(未示出)，栅线隙可沿着堆叠层200的厚度方向贯穿堆叠层200并延伸至衬底10中。如图11所示，在一些实施例中，可将栅线隙作为刻蚀通道，采用例如各向同性的湿法刻蚀工艺(例如以热磷酸作为刻蚀液)去除堆叠层200中的牺牲层201，从而形成牺牲间隙203。可选地，同一刻蚀工艺对牺牲层201的刻蚀速率大于对刻蚀停止层141的刻蚀速率。可选地，在同一刻蚀工艺下，牺牲层201与刻蚀停止层141的刻蚀选择比为10～30:1。可选地，牺牲层201与刻蚀停止层141的刻蚀选择比例如还可为20～30:1，从而与牺牲层201接触的刻蚀停止层141几乎不被刻蚀。
如前文所述，刻蚀停止层141的膜层致密性越高，其刻蚀速率越小。本申请的一些实施方式通过结合ALD工艺和热处理工艺来提高刻蚀停止层141的膜层致密性，从而使得在同一刻蚀工艺下，牺牲层201与刻蚀停止层141的刻蚀选择比得到提高，在去除牺牲层201时，刻蚀停止层141几乎不被刻蚀。作为结果，刻蚀停止层141可增大后续形成的字线接触部115(图15)的着陆窗口。此外，由于无需通过刻蚀工艺去除刻蚀停止层141的位于阶梯台阶130的侧壁的部分，避免了刻蚀工艺对牺牲层201造成的损伤，有效保障了阶梯台阶130的形貌和牺牲层201的膜层质量。
如图12所示，可将栅线隙作为沉积物通道，在牺牲间隙203中填充导电材料以形成导电层204。可选地，可采用诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺在牺牲间隙203的内部沉积导电层204。示例性地，导电层204的材料例如包括钨、钴、铜、铝、掺杂晶体硅或者硅化物或其任何组合。
在另一些示例中，在形成导电层204之前，还可在牺牲间隙203形成至少一层介电层以阻挡导电层204中的杂质向存储层114扩散。
在一些示例中，还可在合适的步骤中对栅线隙进行填充，以形成栅线隙结构(未示出)。可选地，可采用诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺在栅线隙的内壁以及底部依次形成绝缘层(未示出)和导体层(未示出)，导体层例如包括钨、钴、铜、铝、掺杂晶体硅或者硅化物或其任何组合。
继续参照图5，制造方法300包括操作S360，其中，可形成依次贯穿填充层、刻蚀停止层并延伸至对应的导电层的字线接触部。
如图15所示，可在台阶结构142上方形成多个贯穿填充层145并延伸至对应的导电层204的字线接触部115。示例性地，如图14所示，可采用光刻和等离子体刻蚀等工艺在台阶结构142上方形成依次贯穿填充层145、刻蚀停止层141并延伸至对应的导电层204的接触孔117。
在不包括刻蚀停止层141的一些示例中，例如可采用等离子刻蚀形成上述接触孔117，由于各个阶梯台阶130的高度差异，接触孔117延伸至各阶梯台阶130的导体层204中的深度不同，例如，等离子体可先接触到远离衬底10的导电层204，从而使得延伸至该些导电层204的接触孔117的深度比延伸至靠近衬底10的导电层204的深度更深，因此，接触孔117更容易击穿远离衬底10的导电层204，从而使得接触孔117可穿透对应的导电层204并延伸至与其相邻的介质层202中，或者继续延伸至相邻的导电层204中。作为击穿的结果，后续在接触孔117中形成的字线接触部115容易出现接触不良或字线漏电问题。
在本申请的一些实施例中，可分步形成上述延伸至对应的导电层204中的接触孔117，可选地，如图13所示，可采用光刻和等离子体刻蚀等工艺在台阶结构142上方形成贯穿填充层145并延伸至刻蚀停止层141中的接触孔117。在一些示例中，填充层145与刻蚀停止层141的刻蚀选择比例如为50～200:1，等离子体刻蚀工艺中用于刻蚀的气源例如包括CF4。在另一些示例中，可通过调整刻蚀工艺中用于刻蚀的气源种类和气源的比例，来提高填充层145和刻蚀停止层141和导电层204的刻蚀选择比，从而使得接触孔117能够较好地停止于刻蚀停止层141中。
在一些示例中可采用刻蚀等工艺去除接触孔117的底部的刻蚀停止层141，使得接触孔117延伸至导电层204的暴露的表面。在如图13所示的示例中，接触孔117还可穿过刻蚀停止层141并延伸至导电层204中。在另一些示例中，可通过调整刻蚀工艺中用于刻蚀的气源种类和气源的比例，来提高刻蚀停止层141和导电层204的刻蚀选择比，从而使得接触孔117能够较好地停止于导电层204中。
本申请的一些实施方式中的刻蚀停止层141具有一定的阻挡和缓冲作用，可使得不同高度处的接触孔117几乎同时延伸至对应的导电层204中，减小了接触孔117击穿相邻的导电层204带来的字线漏电风险。
作为一个示例，在形成延伸至对应的导电层204的接触孔117之后，可通过ALD、PVD、CVD或其任何组合在接触孔117内填充导电材料，以形成字线接触部115。字线接触部115可与其对应的各导电层204电连接，从而可将导电层204电引出与外围电路(未示出)进行电信号的交互。可选地，在接触孔117中填充的导电材料可选用钨、铜、银、铂、铁和钴中的至少一种或其合金。
本申请的另一些实施例提供一种三维存储器404，该三维存储器404可通过上述方法300制造得到。如图16所示，在一些示例中，三维存储器404可包括：叠层结构200’，其中，叠层结构200’可包括多个交替堆叠的介质层202和导电层204。
作为一个示例，三维存储器404还可包括半导体层110，其中，叠层结构200’可位于半导体层110上。作为一个选择，半导体层110例如可包括多晶硅。
作为一个示例，叠层结构200’可包括核心区120以及位于核心区120两侧的台阶区140；可选地，台阶区140还可位于核心区120的中间。可以理解的是，为了展示清楚的需要，图15示出了位于核心区120的一侧的台阶区140。
在一些示例中，叠层结构200’还包括位于核心区120的沟道结构111的阵列。在一些实施方式中，沟道结构111可包括由外而内依次设置的阻隔层112、存储层114、隧穿层116和沟道层118。可选地，半导体层110可与沟道层118电接触。在另一些示例中，叠层结构200’还可包括虚设沟道结构113。
在一些示例中，叠层结构200’包括位于台阶区140中的台阶结构142，台阶结构142可包括多个阶梯台阶，每个阶梯台阶可包括至少一个导电层204/介质层202对的厚度。可选地，阶梯台阶的远离半导体层110的顶部包括导电层204的至少一部分。
在一些示例中，如图16示，三维存储器404还包括位于台阶结构142上的至少一层刻蚀停止层141，刻蚀停止层141的材料例如包括氮氧化硅。示例性地，刻蚀停止层141可设置于各个阶梯台阶的侧壁，并且刻蚀停止层141还设置于各个阶梯台阶的顶部包括的导电层204的至少一部分上。可选地，刻蚀停止层141可共形地覆盖各个阶梯台阶的侧壁及其顶部所在的台面。
在一些示例中，如图16所示，三维存储器404还包括位于台阶结构142上方的填充层145，填充层145可为台阶区140提供较为平整的表面。
在一些示例中，三维存储器404还可包括栅线隙结构(未示出)，栅线隙结构可分别在核心区120和台阶区140贯穿叠层结构200’。可选地，栅线隙结构可包括由外而内依次设置的绝缘层(未示出)和导体层(未示出)。
继续参考图16，在一些示例中，三维存储器404还包括字线接触部115，字线接触部115可依次贯穿填充层145、缓冲层143并延伸至对应的导电层204中。
由于在上文中描述制造方法300时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器404，因此与其相关或相似的内容不再赘述。
如图17所示，在一些示例中，三维存储器404包括耦接的存储阵列401和外围电路301，存储阵列401例如包括上文所描述的叠层结构200'。在一些实施方式中，可将存储阵列401和外围电路301布置在同一个芯片上。在另外一些实施方式中，可将存储阵列401布置在阵列芯片上，将外围电路301布置在不同的芯片(例如，使用互补金属氧化物半导体(CMOS)技术实现，且被称为CMOS芯片)上。阵列芯片和CMOS芯片可通过例如键合等工艺电耦接在一起。在一些实施方式中，三维存储器404是封装一个或多个阵列芯片和CMOS芯片的集成电路(IC)封装。
可选地，三维存储器404可被配置为将数据存储在存储阵列401中，并响应于接收到的命令(CMD)来执行操作。在一些实施方式中，三维存储器404可接收写命令、读命令、擦除命令等，并可相应地执行操作。
通常存储阵列401可包括一个或多个存储平面160，并且存储平面160中的每个存储平面可包括多个存储块(例如，图17所示的块-1至块-N)。在一些示例中，并发操作可在不同的存储平面160处发生。
在一些实施方式中，存储阵列401例如可为闪存阵列，并且可使用3D NAND闪存技术来实现。在一些实施方式中，外围电路301包括耦合在一起的行解码器(字线驱动器)302、页缓冲器(感测放大器)303、数据输入/输出(I/O)电路130、电压发生器305和控制电路150。
在一些示例中，行解码器(字线驱动器)302可配置为根据来自控制电路150的行地址(R-ADDR)以及由电压发生器305生成的字线电压驱动字线(WL)。在一些实施方式中，行解码器(字线驱动器)302还可以选择/取消选择并驱动源极选择线(SSL)和漏极选择晶线(DSL)。
在一些示例中，页缓冲器(感测放大器)303耦合到存储阵列401的位线(BL)，并且被配置为根据来自控制电路150的控制信号对读操作和写操作期间的数据进行缓冲。可选地，页缓冲器(感测放大器)303可以在读取操作中从位线(BL)感测表示存储的数据位的低功率信号。
在一些示例中，外围电路301还包括未示出的列解码器(位线驱动器)，列解码器(位线驱动器)可以被配置为由控制电路150控制。
在一些示例中，数据I/O电路304经由数据线DR耦合到页缓冲器303。在一个示例中(例如，在读取操作期间)，数据I/O电路304被配置为经由页缓冲器303和BL将从存储阵列401读取的数据上传到外部电路(例如，存储器控制器406)。
在一些示例中，电压发生器305被配置为产生适当的电压，以用于三维存储器404的适当操作。例如，电压发生器305可在三维存储器404的操作期间产生适当的读取电压、编程电压或擦除电压。
在一些示例中，控制电路150被配置为接收命令(CMD)和地址(ADDR)，并且基于该命令和地址，将控制信号提供给诸如行解码器302、页缓冲电器120、数据I/O电路304、电压发生器305等电路。例如，控制电路150可以基于地址ADDR来生成行地址R-ADDR和列地址C-ADDR，并且将行地址R-ADDR提供给行解码器302，以及将列地址提供给数据I/O电路304。在另一些示例中，控制电路150可基于所接收的CMD来控制电压发生器305产生适当的电压。控制电路150可协调其它电路，以在适当的时间并且按照适当的电压向存储阵列401提供信号。
如图18所示，在一些示例中，系统400可以包括主机408和具有一个或多个三维存储器404和存储器控制器406的存储器系统402。主机408可以是电子设备的处理器，例如中央处理单元(CPU)，或者片上系统(SoC)，例如应用处理器(AP)。主机408可被配置为发送或接收存储于三维存储器404中的数据。可选地，系统400可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或其中具有存储的任何其他合适的电子设备。
根据一些实施方式，存储器控制器406耦合到三维存储器404和主机408，并且被配置为控制三维存储器404。存储器控制器406可以管理存储在三维存储器404中的数据，并且与主机408通信。在一些实施方式中，存储器控制器406被设计用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于诸如个人计算机、数码相机、移动电话等电子设备中的其他介质。在一些实施方式中，存储器控制器406被设计用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，该嵌入式多媒体卡(eMMC)用作移动设备(诸如智能电话、平板电脑、膝上型计算机等)和企业存储阵列的数据存储。存储器控制器406可以被配置为控制三维存储器404的操作，诸如读取、擦除和编程操作。存储器控制器406还可以被配置为管理关于三维存储器404中存储的或要存储的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器406还被配置为针对从三维存储器404读取或向其写入数据处理纠错码(ECC)。也可以由存储器控制器406执行任何其他合适的功能，例如，格式化三维存储器404。存储器控制器406可以根据特定通信协议与外部设备(例如，主机408)通信。例如，存储器控制器406可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议例如为USB协议、MMC协议、外围部件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、火线协议等。
存储器控制器406和一个或多个三维存储器404可以集成到各种类型的存储装置中，例如，包括在相同的封装中，诸如通用闪存(UFS)封装或eMMC封装。即，存储器系统402可实施为不同类型的终端电子产品并封装到所述终端电子产品中。在如图19所示的一个示例中，存储器控制器406和单个三维存储器404可以集成到存储卡502中。存储卡502可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡502可进一步包括将存储卡502与主机(例如，图18中的主机408)电耦合的存储卡连接器504。在如图20所示的另一示例中，存储器控制器406和多个三维存储器404可以被集成到SSD 506中。SSD 506可进一步包括将SSD 506与主机(例如，图18中的主机408)电耦合的SSD连接器508。在一些实施方式中，SSD 506的存储容量和/或操作速度大于存储卡502的存储容量和/或操作速度。
尽管在此描述了三维存储器的示例性制造方法和结构，但可以理解，一个或多个特征可以从该三维存储器的结构中被省略、替代或者增加。另外，所举例的各层及其材料仅仅是示例性地。
如上所述的具体实施方式，对本申请的目的、技术方案和有益效果进行了进一步详细说明。应理解的是，以上仅为本申请的具体实施方式，并不用于限制本申请。凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等均应包含在本申请的保护范围之内。

Claims (16)

1.三维存储器的制造方法，包括：
在衬底上形成包括交替堆叠的介质层和牺牲层的堆叠层，所述堆叠层包括具有多个阶梯台阶的台阶结构；
以第一温度在所述多个阶梯台阶上形成至少一层缓冲层；以及
在大于所述第一温度的第二温度下对所述缓冲层进行热处理，以形成刻蚀停止层。
2.根据权利要求1所述的方法，其中，所述阶梯台阶的背离所述衬底的表面暴露所述牺牲层的至少一部分，形成所述至少一层缓冲层包括：
以所述第一温度在所述多个阶梯台阶的侧壁和所述牺牲层的暴露的至少一部分上形成所述至少一层缓冲层。
3.根据权利要求1所述的方法，其中，所述第一温度范围为200℃～800℃。
4.根据权利要求1所述的方法，其中，所述第二温度范围为550℃～1100℃。
5.根据权利要求1所述的方法，其中，所述牺牲层或所述刻蚀停止层中的至少一个与所述缓冲层的材料不同。
6.根据权利要求1所述的方法，其中，所述牺牲层包括氮化硅，并且所述缓冲层或所述刻蚀停止层中的至少一个包括氮氧化硅。
7.根据权利要求1所述的方法，还包括：
采用刻蚀工艺去除所述牺牲层，并在去除所述牺牲层形成的牺牲间隙形成导电层，其中，同一刻蚀工艺对所述牺牲层的刻蚀速率大于对所述刻蚀停止层的刻蚀速率。
8.根据权利要求7所述的方法，其中，在所述同一刻蚀工艺下，所述牺牲层与所述刻蚀停止层的刻蚀选择比范围为10～30:1。
9.根据权利要求7所述的方法，还包括：
在所述刻蚀停止层上形成填充层；以及
形成依次贯穿所述填充层和所述刻蚀停止层并延伸至对应的导电层的字线接触部。
10.根据权利要求9所述的方法，其中，形成所述字线接触部包括：
在所述台阶结构上方形成贯穿所述填充层并延伸至所述刻蚀停止层中的接触孔；以及
去除位于所述接触孔的底部的所述刻蚀停止层，以使所述接触孔延伸至所述导电层。
11.根据权利要求10所述的方法，其中，形成所述字线接触部还包括：
在所述接触孔内填充导电材料以形成所述字线接触部。
12.三维存储器，包括：
叠层结构，包括交替堆叠的介质层和导电层，所述叠层结构包括具有多个阶梯台阶的台阶结构，每个所述阶梯台阶具有至少一个导电层和介质层对的厚度，其中，所述阶梯台阶的顶部包括所述导电层的至少一部分；
至少一层刻蚀停止层，设置于每个所述阶梯台阶的侧壁以及所述导电层的所述至少一部分上；以及
填充层，位于所述刻蚀停止层上。
13.根据权利要求12所述的三维存储器，其中，所述刻蚀停止层包括氮氧化硅。
14.根据权利要求12所述的三维存储器，还包括：
字线接触部，依次贯穿所述填充层和所述刻蚀停止层并延伸至对应的导电层。
15.一种存储器系统，包括：
如权利要求12-14任一项所述的三维存储器；以及
存储器控制器，耦合到所述三维存储器，并被配置为控制所述三维存储器。
16.根据权利要求15所述的存储器系统，包括：固态驱动器或存储卡。
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