CN115036318A - 三维存储器、三维存储器的制备方法以及存储器系统 - Google Patents

Abstract

本申请提供一种三维存储器、三维存储器的制备方法以及存储器系统，该制备方法包括：在衬底上形成堆叠层以及形成穿过堆叠层并延伸至衬底中的多个沟道结构，堆叠层包括核心区以及与核心区邻接的过渡区，多个沟道结构包括位于核心区的第一沟道结构和位于过渡区的第二沟道结构，衬底包括基底以及位于基底和堆叠层之间的停止层；去除基底；在停止层的背离所述堆叠层的一侧上形成沿平行于停止层的方向上至少覆盖第二沟道结构的保护层；以及去除停止层对应核心区的一部分之后，去除保护层。

Description

三维存储器、三维存储器的制备方法以及存储器系统

技术领域

本申请涉及半导体技术领域。具体地，本申请涉及一种三维存储器、三维存储器的制备方法以及存储器系统。

背景技术

平面结构的NAND器件已近实际扩展的极限，为了进一步提高存储容量，降低每比特的存储成本，提出了3D NAND存储器件。3D NAND通常包括用于存储数据的核心区。在核心区两侧或两个核心区之前通常设置有阶梯形状的台阶区用于引出字线。核心区和台阶区可通过栅线隙结构分割为多个块区域。

以128层的3D NAND为例，在核心区向台阶区过渡的区域(下文中称“过渡区”)，由于位于核心区的9排沟道结构会向位于台阶区的3排虚设沟道结构过渡，因此该过渡区存在较大的应力差异，容易导致在该过渡区蚀刻形成的栅线隙出现倾斜。因此通常在过渡区设置过渡沟道结构，以通过提供结构支撑的方式改善上述应力差异。

应当理解，该背景技术部分旨在部分地为理解该技术提供有用的背景，然而，这些内容并不一定属于在本申请的申请日之前本领域技术人员已知或理解的内容。

发明内容

本申请的一方面提供一种三维存储器的制备方法，包括：在衬底上形成堆叠层以及形成穿过所述堆叠层并延伸至所述衬底中的多个沟道结构，所述堆叠层包括核心区以及与所述核心区邻接的过渡区，所述多个沟道结构包括位于所述核心区的第一沟道结构和位于所述过渡区的第二沟道结构，所述衬底包括基底以及位于所述基底和所述堆叠层之间的停止层；去除所述基底；在所述停止层的背离所述堆叠层的一侧上形成沿平行于所述停止层的方向上至少覆盖所述第二沟道结构的保护层；以及去除所述停止层对应所述核心区的一部分之后，去除所述保护层。

在本申请的一个实施方式中，所述第一沟道结构延伸至所述停止层中，并包括由外而内设置的第一功能层和第一沟道层，所述方法还包括：去除所述第一功能层的延伸至所述停止层中的部分；以及在所述停止层对应所述过渡区的部分上形成与所述第一沟道层接触的半导体层。

在本申请的一个实施方式中，在去除所述保护层的同时，去除所述第一功能层的延伸至所述停止层中的部分。

在本申请的一个实施方式中，去除所述第一功能层的延伸至所述停止层中的部分包括：在去除所述保护层的过程中，去除所述第一功能层的延伸至所述停止层中的一部分；以及在去除所述保护层之后，去除所述第一功能层的延伸至所述停止层中的其余部分。

在本申请的一个实施方式中，所述第二沟道结构穿过所述停止层并延伸至所述基底中，所述第二沟道结构包括由外而内设置的第二功能层和第二沟道层；其中，所述方法还包括：去除所述第二功能层的延伸至所述基底中的部分，以暴露所述第二沟道层；以及其中，在所述停止层的背离所述堆叠层的一侧上形成沿平行于所述停止层的方向上至少覆盖所述第二沟道结构的保护层包括：在所述停止层对应所述过渡区的部分上和暴露的所述第二沟道层上形成所述保护层。

在本申请的一个实施方式中，在所述停止层对应所述过渡区的部分上形成与所述第一沟道层接触的半导体层包括：在所述停止层对应所述过渡区的部分上形成与所述第一沟道层和所述第二沟道层接触的所述半导体层。

在本申请的一个实施方式中，所述基底包括基板以及位于所述基板与所述停止层之间的第一绝缘层，其中，去除所述基底包括：去除所述基板；以及去除所述第一绝缘层。

在本申请的一个实施方式中，所述第二沟道结构穿过所述第一绝缘层并延伸至所述基板中，所述方法还包括：在去除所述基底的同时，去除所述第二功能层的延伸至所述基板中的部分；以及在去除所述第一绝缘层的同时，去除所述第二功能层的延伸至所述第一绝缘层中的部分。

在本申请的一个实施方式中，所述方法还包括：在形成所述堆叠层之前，在所述停止层上形成第二绝缘层；以及在去除所述停止层对应所述核心区的一部分之后，去除所述第二绝缘层的对应所述核心区的一部分。

本申请的另一方面提供一种三维存储器，包括：半导体层；叠层结构，位于所述半导体层上，并包括核心区以及与所述核心区邻接的过渡区；停止层，至少位于所述过渡区的所述叠层结构和所述半导体层之间；多个沟道结构，包括：多个第一沟道结构，穿过位于所述核心区的所述叠层结构，并包括延伸至所述半导体层的第一沟道层。在本申请的一个实施方式中，所述多个沟道结构还包括：至少一个第二沟道结构，所述至少一个第二沟道结构穿过位于所述过渡区的所述叠层结构和所述停止层并包括延伸至所述半导体层中的第二沟道层。

在本申请的一个实施方式中，所述多个沟道结构还包括：至少一个第三沟道结构，所述至少一个第三沟道结构穿过位于所述过渡区的所述叠层结构并延伸至所述停止层中。

在本申请的一个实施方式中，在所述沟道结构的延伸方向上，所述第一沟道层的尺寸大于所述第二沟道层的尺寸。

在本申请的一个实施方式中，在平行于所述半导体层的方向上，所述第一沟道结构的尺寸大于所述第二沟道结构的尺寸。

在本申请的一个实施方式中，其中，所述半导体层具有朝向所述沟道结构的径向方向的凸面，所述停止层具有与所述凸面相接触且相配合的凹面。

在本申请的一个实施方式中，所述停止层包括多晶硅，并且所述半导体层包括N型掺杂的多晶硅、金属或金属氮化物中的一种。

在本申请的一个实施方式中，所述停止层包括多晶硅，并且所述半导体层包括N型掺杂的多晶硅、金属或金属氮化物中的一种。

本申请的再一方面提供一种存储器系统，包括：上述任一项所述的三维存储器，所述三维存储器配置存储数据；以及存储器控制器，耦合到所述三维存储器，并被配置为控制所述三维存储器。

在本申请的一个实施方式中，所述存储器系统包括：固态驱动器或存储卡。

附图说明

通过阅读参照以下附图所作的对非限制性实施方式的详细描述，本申请的其它特征、目的和优点将会变得更加明显。在附图中，

图1为根据本申请的一些实施方式的三维存储器的制备方法的流程图；

图2至图13为根据本申请的一些实施方式的三维存储器的制备方法在某些步骤之后形成的半导体结构示意图；

图14为根据本申请的一些实施方式的三维存储器的结构示意图；

图15为根据本申请的另一些实施方式的三维存储器的结构示意图；

图16为根据本申请的一些实施方式的包括存储器的示例性系统的框图；

图17为根据本申请的一些实施方式的具有存储器的示例性存储卡的示意图；

图18为根据本申请的一些实施方式的具有存储器的示例性固态驱动(SSD)的示意图；

图19为根据本申请的一些实施方式的包括外围电路和存储阵列的存储器的示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。

注意，说明书中对“一个实施方式”、“实施方式”、“示例实施方式”、“一些实施方式”等的引用指示所描述的实施方式可以包括特定特征、结构或特性，但是每个实施方式可以不一定包括该特定特征、结构或特性。此外，这些短语不一定是指相同的实施方式。此外，当结合实施方式描述特定特征、结构或特性时，无论是否明确描述，结合其他实施方式实现这种特征、结构或特性都将在相关领域技术人员的知识范围内。

通常，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。此外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。

应容易理解的是，在本公开中的“上”、“上方”和“之上”的含义应该以最广泛的方式来解释，使得“上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，而且还可以包括在某物“上方”或“之上”并且其间不具有中间特征或层(即，直接在某物上)的含义。

此外，诸如“之下”、“下方”、“下部”、“上方”、“上部”等空间相对术语在本文中为了便于描述可以用于描述一个元件或特征与另一个(多个)元件或(多个)特征的如图中所示的关系。空间相对术语旨在涵盖器件在使用或操作中的除了图中描绘的取向之外的不同取向。装置可以以其它方式被定向(旋转90度或在其它取向)，并且相应地，本文所使用的空间相对描述词也可以被类似地解释。

如在本文使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个上层结构或下层结构之上延伸，或者可以具有小于下层结构或上层结构的范围。此外，层可以是均匀或不均匀的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面与底表面之间或在连续结构的顶表面与底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。

在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如，在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。

还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性地”旨在指代示例或举例说明。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施方式来详细说明本申请。

应当理解的是，描述本申请的具体实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述剖视图只是作为描述本申请的一些步骤和部件以及各部件之间的关系的示意性结构图，其在此不应限制本申请保护的范围。

三维存储器的框架通常由存储阵列和外围电路键合而形成。本申请的一些实施方式提供的三维存储器的制备方法包括形成用于存储阵列的第一半导体结构和形成外围电路的第二半导体结构以及将第一半导体结构和第二半导体结构键合之后的一些操作。图1为根据本申请的一些实施方式提供的三维存储器的制备方法的流程图，图2至图13为根据本申请的一些实施方式的三维存储器的制备方法在执行某些步骤之后形成的半导体结构的局部示意图。下面将结合图2至图13对制备方法300做详细描述。

参考图1，方法300包括操作S310，可在衬底上形成堆叠层以及形成穿过所述堆叠层并延伸至所述衬底中的多个沟道结构。如图2所示，以形成第一半导体结构400(图4)为示例，可在基板401上依次形成第一绝缘层402和停止层403并在停止层403上形成堆叠层440。为了便于后续描述，基板401和第一绝缘层402可统称为基底。可选地，基板401、第一绝缘层402和停止层403可统称为衬底(例如，第一衬底410)。可选地，停止层403可位于第一绝缘层402和堆叠层440之间。可选地，与停止层403和第一绝缘层402相比，基板401可具有相对较厚的厚度，从而使得基板401可作为在其上形成的器件结构(例如，堆叠层440)的应力支撑，并在后续工艺中予以去除。

在一些示例中，可通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、溅镀、热氧化或者其任意组合的薄膜形成工艺在基板401上依次形成第一绝缘层402和停止层403。

可选地，用于基板401的材料可包括硅(例如单晶硅、多晶硅)、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓(GaN)、碳化硅(SiC)或者其任意组合。可选地，停止层403例如包括多晶硅。

继续参考图2，在一些示例中，在形成堆叠层440之前，还可通过合适的薄膜沉积工艺在第一衬底410上依次形成第二绝缘层(例如，氧化硅)404和多晶硅层405。可选地，在后续工艺中可将第二绝缘层104和多晶硅层105予以部分地去除，并形成如图14所示的半导体层410'。可选地，与第一绝缘层402、第二绝缘层404和多晶硅层405相比，停止层403可具有相对较厚的厚度，从而使得在堆叠层440中执行例如深孔刻蚀工艺能够停止与该停止层403。

在一些示例中，可通过例如CVD、PVD、ALD或者其任何组合的薄膜沉积工艺在多晶硅层405上交替堆叠多个介质层415和牺牲层416'来形成堆叠层440。堆叠层440中介质层415和牺牲层416'的堆叠层数例如可为8层、32层、64层、128层及以上。本申请对介质层415和牺牲层416'的堆叠层数不做具体限定。可选地，用于介质层415的材料例如可包括氧化硅，用于牺牲层416'的材料例如可包括氮化硅。

参考图3，在一些示例中，堆叠层440可包括台阶区B1和核心区B3以及位于台阶区B1和核心区B3之间的过渡区B2。可选地，过渡区B2可与核心区B3邻接。可选地，堆叠层440还可包括位于台阶区B1的背离过渡区B2的一侧的外围区B4。示例性地，形成第一半导体结构400的步骤还包括：在过渡区B2和核心区B3形成穿过堆叠层440并延伸至第一衬底410的多个沟道结构。为了便于描述，穿过位于核心区B3的堆叠层440的多个沟道结构可称为第一沟道结构430，穿过位于过渡区B2的堆叠层440的沟道结构可称为第二沟道结构420(也可称为“过渡沟道结构”)。在一些示例中，可通过光刻和蚀刻工艺(例如干法或者湿法刻蚀工艺)在堆叠层440中形成多个沟道孔(未示出)。为了便于描述，形成于核心区B3的沟道孔可称为第一沟道孔，形成于过渡区B2的沟道孔可称为第二沟道孔。示例性地，可采用诸如CVD、PVD、ALD或者其任意组合的薄膜沉积工艺，在第一沟道孔的内壁由外而内依次形成由第一阻挡层431、第一存储层432和第一隧穿层433和第一沟道层434。可选地，第一阻挡层431、第一存储层432和第一隧穿层433可组成第一功能层。示例性地，可在形成有第一功能层和第一沟道层434的第一沟道孔内填充例如氧化硅的电介质材料来形成第一电介质芯435。

示例性地，可采用与形成第一功能层和第一沟道层434相同的沉积工艺在第二沟道孔的内壁由外而内依次形成由第二阻挡层421、第二存储层422和第二隧穿层423组成的第二功能层以及第二沟道层424。示例性地，可在形成有第二功能层和第二沟道层424的第二沟道孔内填充例如氧化硅的电介质材料来形成第二电介质芯425。

可选地，用于第一阻挡层431和第二阻挡层421的材料例如可包括氧化硅、氮氧化硅、高电介质或其任何组合。用于第一存储层432和第二存储层422的材料例如可包括氮化硅、氮氧化硅、硅或其任何组合。用于第一隧穿层433和第二隧穿层423的材料例如可包括氧化硅、氮氧化硅或其任何组合。在一个示例中，第一功能层和第二功能层例如可为包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。

上文所描述的停止层403可用于例如第一沟道结构430和第二沟道结构420延伸的停止层，即第一沟道结构430和第二沟道结构420可延伸至停止层403中。为了提供良好的应力支撑作用，在平行于第一衬底410的同一水平方向上，第二沟道结构420的尺寸D2通常大于第一沟道结构430的尺寸D1。在平行于第一衬底410的同一水平方向上，为了使得在过渡区B2中刻蚀形成的第二沟道孔的尺寸大于在核心区B3刻蚀形成的第一沟道孔的尺寸，可使得对过渡区B2的刻蚀速率比对核心区B3的刻蚀速率高；或者可使得对过渡区B2刻蚀的时间比对核心区B3刻蚀的时间长。上述操作均容易导致过渡区B2的第一沟道孔出现过刻蚀现象。

继续参考图3，以基板401和停止层403均包括多晶硅为示例，由于第一绝缘层402的厚度相对较薄，在过渡区B2形成的第一沟道孔容易穿过停止层403和第一绝缘层402并延伸至基板401中。

应当理解的是，图3仅仅以核心区B3包括两个第一沟道结构430为示例，在实际工艺和结构中，核心区B3可包括超过两个的多个第一沟道结构430。

在一些示例中，如图3所示的两个第二沟道结构420中的一个第二沟道结构420可延伸至基板401中，即发生过刻蚀现象；另一个第二沟道结构420可停止于停止层403中，该些停止于停止层403中的第二沟道结构420可作为下文描述三维存储器600中的第三沟道结构的一个示例。在另一些示例中，多个第二沟道结构420均可延伸至基板401中，该些第二沟道结构420可作为下文描述三维存储器600中的第三沟道结构的另一个示例。在一些情况下，多个第二沟道结构420也延伸至停止层403中，该些第二沟道结构420可作为下文描述三维存储器600中的第三沟道结构的再一个示例。

继续参考图3，在一些示例中，还可在台阶区B1形成台阶结构。示例性地，可通过对交替堆叠的多个介质层415和多个牺牲层416'执行多次“刻蚀-修整”工艺来形成台阶结构。可选地，台阶结构的每层台阶包括至少一个介质层/牺牲层对。

参考图4，形成第一半导体结构400的步骤还包括：通过例如CVD、PVD、ALD或者其任何组合的薄膜沉积工艺在台阶结构上形成填充层411。填充层411的远离第一衬底410的表面可为平面，从而为堆叠层440提供基本平坦的表面。可选地，用于填充层411的材料例如包括氧化硅等绝缘材料。

在一些示例中，形成第一半导体结构400的步骤还包括：在堆叠层440中形成栅线隙结构(未示出)。示例性地，可通过例如干法刻蚀或湿法刻蚀工艺在堆叠层440中形成栅线隙(未示出)，然后通过例如CVD、PVD、ALD或者其任何组合的薄膜沉积工艺在栅线隙中依次形成隔离层(未示出)和导体层(未示出)来形成栅线隙结构。

在一些示例中，在形成栅线隙之后，可采用例如湿法刻蚀工艺经由栅线隙将牺牲层416'去除，并在去除牺牲层416'之后形成的牺牲空间填充导电材料以形成导电层416(图4)。可选地，牺牲层416'和介质层415可具有较高的刻蚀选择比，从而使得在去除牺牲层416'的过程中，介质层415几乎不被去除。

可选地，导电层416例如可作为控制栅极以引出字线(未示出)。在一些示例中，用于导电层416的材料例如可包括W、Co、Cu、Al、Ti、Ta、Ni等金属导电材料。在一些示例中，用于介质层415的材料例如还可包括多晶硅、掺杂硅、金属硅化物(例如NiSix、WSix、CoSix、TiSix)或其任何组合的半导体材料。

继续参考图4，在一些示例中，在平行于第一衬底410的方向上，导电层416和介质层415可从核心区B3向台阶区B1延伸并停止于台阶区B1与外围区B4邻接的位置。示例性地，可在外围区B4形成依次穿过填充层411、多晶硅层405和第二氧化层404并延伸至停止层403中的外围触点412。外围触点412可在后续中用于将第一半导体结构400相对的两个表面电连接。可选地，用于外围触点412的材料例如包括钨、钴、铜、铝或其任意组合等导电材料。

在一些示例中，形成第一半导体结构400还包括：在台阶区B1形成接触结构413，接触结构413可穿过填充层411并与每一层导电层416接触。可选地，接触结构413可用于引出字线与下文中所描述的第二半导体结构200电连接。可选地，用于接触结构413的材料例如包括钨、钴、铜、铝或其任意组合等导电材料。

在一些示例中，形成第一半导体结构400还包括：在台阶区B1形成虚设沟道结构(未示出)，虚设沟道结构可穿过填充层411并延伸至停止层403中。在一些情况下，虚设沟道结构可为台阶结构提供结构支撑。可选地，用于虚设沟道结构的材料例如包括氧化硅等绝缘材料。在一些情况下，虚设沟道结构可具有与第一沟道结构430和第二沟道结构420相同的内部结构。可选地，在形成虚设沟道结构的虚设沟道孔的过程中，虚设沟道孔同样可能发生过刻蚀现象，即虚设沟道孔可穿过停止层403并延伸至基板401中，从而使得形成的虚设沟道结构延伸至基板401中。

在一些示例中，形成第一半导体结构400还包括：在堆叠层440的背离第一衬底410的一侧形成第一互连层414。示例性地，第一互连层414可包括平行或大致大致平行于第一衬底410设置的第一互连线417。可选地，第一互连层414还可包括垂直或大致垂直于第一衬底410设置且与第一互连线417接触的第一互连触点418。可选地，外围触点412、接触结构413以及各沟道结构的沟道层可通过设置金属触点与第一互连线417电连接。可选地，与第一互连线417电连接的上述结构可通过第一互连触点418与其他半导体结构(例如，下文中的“第二半导体结构”)电连接。可选地，用于第一互连线417和第一互连触点418的材料例如包括钨、钴、铜、铝或其任意组合等导电材料。

继续参考图4，在一些实施例中，第二半导体结构200可用于形成外围电路，可选地，形成第二半导体结构200包括：在不同于第一衬底410的第二衬底210上形成外围电路结构240以及在外围电路结构240的背离第二衬底210的一侧形成第二互连层214。

在三维存储器的操作期间，外围电路结构240可被配置为控制和感测三维存储器。在一些示例中，外围电路结构240例如可包括用于控制高压信号的高压器件和/或用于提高读写速度的低压器件。可选地，上述高压器件和/或低压器件例如由MOS晶体管(未示出)组成。

在一些示例中，示例性地，第二互连层214可包括平行或大致大致平行于第一衬底410设置的第二互连线217。可选地，第二互连线214还可包括垂直或大致垂直于第一衬底410设置且与第二互连线217接触的第二互连触点218。示例性地，可将第一半导体结构400可与第二半导体结构200面对面混合键合，第二互连触点218可与第一互连触点418在键合界面处对应接触，从而将第一半导体结构400与第二半导体结构200电连接。在三维存储器的操作期间，可通过存储阵列(第一半导体结构400)与外围电路(第二半导体结构200)的电连接实现外围电路对存储阵列的控制。

图5至图7示出了一些实施方式中的三维存储器的制备方法在键合第一半导体结构与第二半导体结构之后的一些操作形成的半导体器件的局部示意图。

参考图5，示例性地，可对第一半导体结构400执行背面工艺，例如在第一半导体结构400的背离第二半导体结构200的一侧形成半导体层(例如，图7所示的半导体层410')，该半导体层410'可作为共源极层并将第一沟道结构和第二沟道结构的沟道层(例如，第一沟道层434和第二沟道层424)电连接。

继续参考图5，在至少一个第二沟道结构420延伸至基板401的示例中，可依次去除基板401、第一绝缘层402和停止层403。在去除停止层403的过程中，第二沟道层424的沿第二沟道结构420延伸方向的一部分可同时被去除，使得第二沟道结构420中出现孔隙429。可选地，孔隙429可沿延伸至接近导电层416(例如，用作底部选择栅极层)的位置。参考图6，在通过例如干法刻蚀工艺刻蚀第一沟道结构430的第一功能层的过程中，刻蚀材料(例如，刻蚀液体或刻蚀气体)可进入孔隙429并至少将第二功能层的与孔隙对应的部分去除，使得在第二沟道结构420中形成暴露导电层416的缺陷空间。参考图7，在形成上述用于电连接的半导体层410'的示例中，半导体层410'可填充缺陷空间，从而与邻近的导电层416(例如用作底部选择栅极层)接触，带来字线漏电的风险。

在台阶区B1包括虚设沟道结构的一些示例中，例如在去除停止层403以及去除第二功能层的延伸至基板401中的部分的过程中，对应的刻蚀材料可沿虚设沟道结构的延伸方向，去除延伸至基板401的虚设沟道结构的一部分，从而在靠近导电层416的部分形成缝隙或空洞。在后续形成半导体层410'的过程中，半导体材料可能会填充于这些缝隙或者空洞中，从而可能会造成相邻的导电层416之间或者半导体层410'与导电层之间短接漏电，影响三维存储器的性能和良率。

图8至图13示出了根据本申请的一些实施方式的三维存储器的制备方法在键合第一半导体结构和第二半导体结构之后的另一些操作形成的半导体器件的局部示意图。

回到图1，方法300继续至操作S320，去除所述基底。在一些示例中，基板401和第一绝缘层402可作为基底被依次去除。参考图8，在一些示例中，可采用刻蚀工艺(例如干法或者湿法刻蚀工艺)、机械化学抛光(CMP)工艺或者其任意组合，从第一衬底410的背离堆叠层440的一侧去除基板401。在一些示例中，可通过例如湿法刻蚀工艺依次去除基板401和第一绝缘层402。

在通过刻蚀工艺去除基板401的示例中，第一绝缘层402可作为刻蚀401的停止层。经过上述处理，可将第一绝缘层402和第二沟道结构420的延伸至基板401中的部分暴露出来。

在另一些示例中，可调整用于刻蚀的材料的种类、比例或温度中的至少一者使得基板401和第二功能层的刻蚀选择比差异相对较小，从而在去除基板401的过程中，第二功能层的延伸至基板401中的部分同时被去除。

在第二沟道层424延伸至基板401的示例中，可调整用于刻蚀的材料的种类、比例以或温度中的至少一者使得第二功能层与第二沟道层424具有较高的刻蚀选择比，从而在去除第二功能层的延伸至基板401的部分的过程中，第二沟道层424的延伸至基板401中的部分将不被去除。

示例性地，可采用例如干法或湿法刻蚀工艺去除第一绝缘层402。以干法刻蚀为示例，可通过调整刻蚀气体的种类、比例以及温度中的至少一者，使得在去除第一绝缘层402的过程中，第二功能层的延伸至第一绝缘层402中的部分被同时去除。示例性地，刻蚀去除第一绝缘层402的工艺可停止于停止层403的背离堆叠层440的表面。

参考图9，在采用例如干法刻蚀工艺去除第一绝缘层402和第二功能层的延伸至第一绝缘层402中的部分的过程中，可调整刻蚀气体的种类、比例以及温度中的至少一者使得使得第人功能层与第二沟道层具有较高的刻蚀选择比，从而第二沟道层424的延伸至第一绝缘层402和基板401的部分将不被去除。经过上述处理，可暴露停止层403并在停止层403的背离堆叠层440(图4)的一侧暴露第二沟道层424。

在台阶区B1包括虚设沟道结构的示例中，去除第二功能层的延伸至基板401和第一绝缘层402的过程可能导致虚设沟道结构的沿其延伸方向的一部分同时被去除。

参考图1，方法继续至操作S330，可在所述停止层的背离所述堆叠层的一侧上形成沿平行于所述停止层的方向上至少覆盖所述第二沟道结构的保护层。在一些实施方式中，如图10所示，可通过光刻工艺和刻蚀工艺(例如干法刻蚀工艺或湿法刻蚀工艺)在停止层403的背离堆叠层440(图4)的一侧形成保护层450。保护层450例如可位于过渡区B2的停止层403和第二沟道结构420上。可选地，保护层450可沿平行或大致平行于第一衬底410和停止层403的方向覆盖第二沟道层424的暴露的部分以及覆盖第二功能层的暴露的底部。可选地，保护层450例如还可沿垂直或大致垂直于停止层403的方向包围第二沟道层424的暴露的部分的侧壁。

在一些示例中，保护层450还可沿平行或大致平行于第一衬底410的方向覆盖位于台阶区B1的虚设沟道结构。

参考图11，在一些示例中，保护层450还可沿沿平行或大致平行于停止层403的方向覆盖位于核心区B3的一部分停止层403上并将第一沟道结构430暴露出来。

在一些实施方式中，用于保护层450的材料可包括光刻胶，并且可采用例如旋涂工艺来形成。可选地，在采用刻蚀工艺去除停止层403的一部分的示例中，保护层450还可选用与将要被部分地去除的停止层403具有高刻蚀选择比的材料来制备，以使保护层450的刻蚀速率较低(例如，远低于停止层403的刻蚀速率)。作为一个选择，保护层450可为氧化硅或氮化硅，停止层403可为多晶硅。

回到图1，方法继续至操作S350，可在去除所述停止层对应所述核心区的一部分之后，去除所述保护层。在一些实施方式中，如图11所示，可以保护层450为掩蔽，去除停止层403的未被保护层450覆盖的部分。示例性地，可通过例如干法、湿法刻蚀或等离子体刻蚀工艺去除停止层403的位于核心区B3的一部分，并将第一沟道结构430的延伸至停止层403的部分暴露出来。示例性地，刻蚀去除停止层403的位于核心区B3的一部分的工艺可停止于第二绝缘层404的背离堆叠层440的表面。

根据本申请实施方式，在去除停止层403的位于核心区B3的一部分的步骤之前形成覆盖第二沟道结构420的保护层450，能够在去除停止层403的位于核心区B3的一部分的过程中，使得第二沟道层424在保护层450的保护下不被损伤，减少孔隙429的产生，进而降低刻蚀气体经由孔隙429对第二功能层进行刻蚀的风险，减少了缺陷空间的产生，从而有利于降低在后续形成的半导体层410'填充缺陷空间后与导电层416接触带来的漏电的风险。

可选地，在保护层450覆盖位于台阶区B1的虚设沟道结构的示例中，该保护层450能够减少例如去除停止层403的位于核心区B3的一部分的后续工艺对虚设沟道结构造成的损伤，减少缝隙和孔洞的产生。

在保护层450延伸至核心区B3的示例中，例如可采用等离子体刻蚀去除停止层403的位于核心区B3的一部分，该工艺过程中，位于核心区B3且位于保护层450之下的停止层403可部分地保留。参考图11，由于保护层450的阻挡作用，核心区B3所保留的停止层403可形成朝向第一沟道结构420的径向方向凹陷的凹面。

在通过例如气体刻蚀或湿法刻蚀工艺去除停止层403的位于核心区B3的一部分的示例中，由于刻蚀液体或刻蚀气体流动性较好，能够与待刻蚀的表面充分接触，从而可将位于核心区B3且位于保护层450之下的停止层403几乎完全去除。

在同一刻蚀工艺下，保护层450与停止层403的刻蚀选择例如为50～200:1。以干法刻蚀为示例，可通过调整用于刻蚀的气体的种类、比例和温度中的至少一者来提高保护层450和停止层403的刻蚀选择比。

可选地，在去除停止层403的位于核心区B3的一部分的工艺过程中，可通过调整用于刻蚀的气体的种类、比例和温度中的至少一者使得停止层403与第一沟道结构430的第一功能层具有较高的刻蚀选择比，从而第一功能层的延伸至停止层403中的部分可不被去除。经过上述处理，第二绝缘层404的位于核心区B3的一部分可暴露出来，并且第一功能层的延伸至停止层403中的部分可暴露出来。

示例性地，还可去除停止层403的位于台阶区B1(图4)和外围区B4(图4)的部分，从而第二绝缘层404的位于台阶区B1和外围区B4的部分可暴露出来。

应当理解的是，在如图11所示出的两个第二沟道结构420中，另一个延伸至停止层403中的第二沟道结构420由于保护层450的覆盖作用，在去除停止层403的一部分的过程中，该第二沟道结构420周围的停止层403将不被去除。

在一些实施例中，如图12所示，可在去除停止层403的位于核心区B3的一部分之后，去除保护层450。示例性地，可通过刻蚀(例如干法刻蚀或湿法刻蚀)工艺去除上述保护层450。示例性地，在保护层450的材料为光刻胶的情况下，可在加热的条件下采用例如湿法化学工艺或等离子体工艺去除保护层450。

在保护层450为氮化硅或氧化硅，第一功能层为ONO复合层的示例中，上述去除保护层450的工艺处理可将暴露的第一功能层去除至少一部分。以干法刻蚀工艺为示例，可通过调整刻蚀气体的种类、比例和温度中的至少一种来减小保护层450和ONO复合层的刻蚀选择比，从而可在去除去除保护层450的同时，将第二功能层的暴露的部分完全去除。

示例性地，在去除保护层450的同时，还可将第一功能层的暴露的一部分去除，并且可在去除保护层450之后，去除第一功能层的暴露的其余部分。经过上述处理，第一沟道结构430的第一沟道层434可暴露出来。可选地，在去除保护层450和第一功能层的暴露的部分的过程中，还可去除第二绝缘层404的位于核心区B3的一部分，并暴露多晶硅层405的位于核心区B3的一部分。示例性地，在去除保护层450和第一功能层的暴露的部分的过程中，还可去除第二绝缘层404的位于台阶区B1和外围区B4的部分，并将多晶硅层405的位于台阶区B1和外围区B4的部分暴露出来。

应当理解的是，在如图12示出的两个第二沟道结构420中，另一个延伸至停止层403中的第二沟道结构420由于停止层403的保护作用，在去除第一功能层的一部分的过程中，该第二沟道结构420延伸至停止层403的部分不被去除，第一沟道层将不会暴露出来，从而不会与下文中形成的半导体层410'接触连接。

参考图13，在一些示例中，可在停止层403的背离堆叠层440的一侧形成与第二沟道层424和第一沟道层434接触的半导体层410'。示例性地，半导体层410'可覆盖第二沟道层424和第一沟道层434的暴露部分。可选地，上述形成半导体层410'的工艺可采用诸如CVD、PVD、ALD或者其任何组合薄膜沉积工艺。示例性地，半导体层450的材料可例如包括多晶硅。示例性地，形成半导体层450的方法还可包括：采用诸如CVD、PVD、ALD或者其任何组合薄膜沉积工艺在停止层403的背离堆叠层440的一侧形成非晶硅层。进一步地，可采用例如激光退火或热退火工艺使非晶硅晶化为多晶硅，以形成半导体层410'。可选地，可采用例如CMP工艺对沉积的半导体层410'的表面进行平坦化处理。应当理解的是，半导体层410'通过与第二沟道层424和第一沟道层434接触来实现彼此的电连接。根据本申请的实施方式形成的半导体层410'在过渡区B2可与穿过停止层403的第二沟道层424接触，由于位于过渡区B2的部分半导体层410'与导电层416之间至少间隔了停止层403，能够减少半导体层410'与导电层416接触所带来的字线漏电风险。

本申请的一些实施方式还提供了一种三维存储器600，该三维存储器600可采用上述方法300中的部分操作或全部操作形成。图14示出了该三维存储器600的剖视示意图。如图14所示，三维存储器600可包括存储阵列400'和外围电路200'。在一些实施例中，存储阵列400'可包括半导体层410'和位于半导体层410'上的叠层结构440'。可选地，用于半导体层410'的材料可包括硅(例如单晶硅、多晶硅)、金属或金属氮化物。在一些情况下，还可对半导体层410'进行掺杂处理，例如对半导体层410'进行N型导电粒子的掺杂，以提高半导体层410'的导电性。

在一些示例中，叠层结构440'可包括多个交替堆叠的介质层415和导电层416。可选地，导电层416例如可作为控制栅极以引出字线(未示出)。在一些示例中，用于导电层416的材料例如可包括W、Co、Cu、Al、Ti、Ta、Ni等金属导电材料。在一些示例中，用于介质层415的材料例如还可包括多晶硅、掺杂硅、金属硅化物(例如NiSix、WSix、CoSix、TiSix)或其任何组合的半导体材料。

继续参考图14，在一些示例中，叠层结构440'可包括台阶区B1和核心区B3以及位于台阶区B1和核心区B3之间的过渡区B2，过渡区B2可与核心区B3邻接。台阶区B1可包括台阶结构，台阶结构的每层台阶包括至少一个介质层416/导电层416对。

可选地，存储阵列400'还包括位于台阶区B1的背离过渡区B2的一侧的外围区B4，在平行于半导体层410'的方向上，导电层416和介质层415可从核心区B3向台阶区B1延伸并停止于台阶区B1与外围区B4邻接的位置。

作为一个选择，台阶区B1可位于核心区B3的两侧。作为另一个选择，台阶区B1可位于核心区B3的两侧(该结构未示出)，本申请对台阶区B1和核心区B3的相对位置对此不做限定。参考图14，在一些示例中，存储阵列400'还包括停止层403，停止层403可位于过渡区B2的叠层结构440'和半导体层410'之间。参考图15，在另一些示例中，三维存储器800包括的停止层403可位于过渡区B2、台阶区B1以及外围区B4的叠层结构440'与半导体层410'之间。

在如图14和图15的示例中，半导体层410'的与叠层结构440'同一侧的部分表面可低于该侧的其余表面，例如半导体层410'的与叠层结构440'相同侧的一部分可向内凹陷，停止层403可位于半导体层410'的向内凹陷的部分的表面上。可选地，叠层结构440'可同时位于半导体层410'和停止层403的与叠层结构440'相同侧的表面上。

在一些示例中，存储阵列400'还包括位于半导体层410'与叠层结构440'之间的多晶硅层405。

在一些示例中，存储阵列400'还包括绝缘层404'。绝缘层404'可位于半导体层410'和叠层结构440'之间。可选地，绝缘层404'可位于停止层403的与叠层结构440'相对的表面。可选地，绝缘层404'的与叠层结构叠层结构440'相对的表面可与半导体层410'保持齐平。作为一个选择，用于停止层403的材料例如包括多晶硅，用于绝缘层404'的材料例如包括氧化硅。在一些示例中，半导体层410'的向内凹陷的部分的侧面可为朝向平行于所述半导体层410'方向凸出的凸面，停止层403可具有与半导体层410'的凸面相接触且相配合的凹面。

可选地，与第二绝缘层404和多晶硅层405相比，停止层403可具有相对较厚的厚度，从而可使得穿过叠层结构440'的沟道结构停止于该停止层403。

在一些示例中，存储阵列400'还包括填充层411，填充层411可覆盖台阶区B1的台阶结构。可选地，填充层411的远离半导体层410'的表面可为平面，从而为存储阵列400'提供基本平坦的表面。示例性地，用于填充层411的材料例如包括氧化硅等绝缘材料。

继续参考图14，在一些示例中，存储阵列400'还包括多个穿过叠层结构440'的沟道结构，该多个沟道结构例如包括位于核心区B3的第一沟道结构430、位于过渡区B2的第二沟道结构420和第三沟道结构460(第二沟道结构和第三沟道结构也可称为“过渡沟道结构”)。可选地，第一沟道结构430可穿过位于核心区B3的叠层结构440'。示例性地，第二沟道结构420可穿过位于过渡区B1的叠层结构440'和停止层403。作为一个选择，第三沟道结构460可穿过叠层结构440'并停止于停止层403中。可选地，过渡区B1还可仅仅包括第三沟道结构460，即在上述方法300中，第二沟道结构420未发生过刻蚀现象。在三维存储器600包括多晶硅层405的示例中，第一沟道结构430、第二沟道结构420和第三沟道结构460还可穿过多晶硅层405。在三维存储器600包括绝缘层404'和多晶硅层405的示例中，第二沟道结构420可依次穿过叠层结构440'、多晶硅层405、绝缘层404'和停止层403。可选地，第三沟道结构460可依次穿过叠层结构440'、多晶硅层405、绝缘层404'并延伸至停止层403中。

为了提供良好的应力支撑作用，在平行于半导体层410'的同一水平方向上，第二沟道结构420的尺寸通常大于第一沟道结构430的尺寸。

应当理解的是，图14仅仅以核心区B3包括两个第一沟道结构430为示例，在三维存储器的结构中，核心区B3可包括超过两个的多个第一沟道结构430。

在一些示例中，第一沟道结构430例如包括由外而内依次设置的第一功能层、第一沟道层434和第一电介质芯435。可选地，第一沟道层434可穿过叠层结构440'并延伸至位于核心区B3的半导体层410'中。在一些示例中，第一功能层例如可包括由外而内依次设置的第一阻挡层431、第一存储层432和第一隧穿层433。

在一些示例中，第二沟道结构420例如包括由外而内依次设置的第二功能层、第二沟道层424和第二电介质芯425。可选地，第二沟道层424可穿过叠层结构440'和位于过渡区B2的停止层403并延伸至半导体层410'。在三维存储器600包括绝缘层404'和多晶硅层405的示例中，第二沟道层424可依次穿过叠层结构440'、多晶硅层405、绝缘层404'和停止层403并延伸至半导体层410'。在一些示例中，第二功能层例如可包括由外而内依次设置的第二阻挡层421、第二存储层422和第二隧穿层423。

在一些示例中，第三沟道结构460例如包括由外而内依次设置的第三功能层、第三沟道层464和第三电介质芯465。在一些示例中，第三功能层例如可包括由外而内依次设置的第三阻挡层461、第三存储层462和第三隧穿层463。

示例性地，在多个沟道结构的延伸方向上，第二沟道层424的尺寸大于第一沟道层434的尺寸。

可选地，用于第一阻挡层431、第二阻挡层421和第三阻挡层461的材料例如可包括氧化硅、氮氧化硅、高电介质或其任何组合。用于第一存储层432、第二存储层422和第三存储层462的材料例如可包括氮化硅、氮氧化硅、硅或其任何组合。用于第一隧穿层433、第二隧穿层423和第三隧穿层463的材料例如可包括氧化硅、氮氧化硅或其任何组合。在一个示例中，第一功能层和第二功能层例如可为包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。

在一些示例中，存储阵列400'还可包括位于台阶区B1的虚设沟道结构(未示出)。虚设沟道结构可穿过填充层411并延伸至停止层403中。在一些情况下，虚设沟道结构可为台阶结构提供结构支撑。可选地，用于虚设沟道结构的材料例如包括氧化硅等绝缘材料。可选地，虚设沟道结构的内部结构还可与第一沟道结构430和第二沟道结构420的内部结构相同。

在一些示例中，存储阵列400'还包括在台阶区B1形成的接触结构413，接触结构413可穿过填充层411并与每一层导电层416接触。接触结构413可用于引出字线与下文中所描述的外围电路200'电连接。可选地，用于接触结构413的材料例如包括钨、钴、铜、铝或其任意组合等导电材料。

在一些示例中，存储阵列400'还包括穿过叠层结构440'并延伸至半导体层410'中的栅线缝隙结构(未示出)。可选地，栅线隙结构可包括由外而内设置的隔离层(未示出)和导体层(未示出)。可选地，隔离层可用于电隔离相邻两层的导电层416。

示例性地，存储阵列400'还包括穿过位于外围区B4的填充层411的外围触点412，外围触点412可在后续中用于将存储阵列400'相对的两个表面电连接。可选地，用于外围触点412的材料例如包括钨、钴、铜、铝或其任意组合等导电材料。

在一些示例中，存储阵列400'还包括位于叠层结构440'上的第一互连层414。示例性地，第一互连层414可包括平行或大致大致平行于第一衬底410设置的第一互连线417。可选地，第一互连层414还可包括垂直或大致垂直于第一衬底410设置且与第一互连线417接触的第一互连触点418。可选地，外围触点412、接触结构413以及各沟道结构的沟道层可通过设置金属触点与第一互连线417电连接。可选地，与第一互连线417电连接的上述结构可通过第一互连触点418与其他半导体结构(例如，下文中的“外围电路”)电连接。可选地，用于第一互连线417和第一互连触点418的材料例如包括钨、钴、铜、铝或其任意组合等导电材料。

继续参考图14，在一些实施例中，外围电路200'包括衬底(例如图4中的第二衬底210)、位于衬底220上的外围电路结构240以及位于外围电路结构240的背离衬底220的一侧的第二互连层214。

在三维存储器的操作期间，外围电路200'可被配置为控制和感测三维存储器。在一些示例中，外围电路200'例如可包括用于控制高压信号的高压器件和/或用于提高读写速度的低压器件。可选地，上述高压器件和/或低压器件例如由MOS晶体管(未示出)组成。

在一些示例中，第二互连层214可包括平行或大致大致平行于衬底220设置的第二互连线217。可选地，第二互连层214还可包括垂直或大致垂直于衬底220设置且与第二互连线217接触的第二互连触点218。示例性地，存储阵列400'可与外围电路200'面对面混合键合，第一互连触点418可与第二互连触点218在键合界面处对应接触，从而将存储阵列400'与外围电路200'电连接。在三维存储器的操作期间，可通过存储阵列400'与外围电路200'的电连接实现外围电路对存储阵列的控制。

本申请的一些实施方式还提供一种包括存储器的系统，该系统包括的存储器可为上文所描述的三维存储器600或三维存储器800的任一示例。如图16所示，系统500可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或其中具有存储的任何其他合适的电子设备。继续参考图16，系统500可以包括主机408和具有一个或多个存储器407和存储器控制器406的存储器系统409。主机408可以是电子设备的处理器，例如中央处理单元(CPU)，或者片上系统(SoC)，例如应用处理器(AP)。主机408可被配置为发送或接收存储于存储器407中的数据。

根据一些实施方式，存储器控制器406耦合到存储器407和主机408，并且被配置为控制存储器407。存储器控制器406可以管理存储在存储器407中的数据，并且与主机408通信。在一些实施方式中，存储器控制器406被设计用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于诸如个人计算机、数码相机、移动电话等电子设备中的其他介质。在一些实施方式中，存储器控制器406被设计用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，该嵌入式多媒体卡(eMMC)用作移动设备(诸如智能电话、平板电脑、膝上型计算机等)和企业存储阵列的数据存储。存储器控制器406可以被配置为控制存储器407的操作，诸如读取、擦除和编程操作。存储器控制器406还可以被配置为管理关于存储器407中存储的或要存储的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器406还被配置为针对从存储器407读取或向其写入数据处理纠错码(ECC)。也可以由存储器控制器406执行任何其他合适的功能，例如，格式化存储器407。存储器控制器406可以根据特定通信协议与外部设备(例如，主机408)通信。例如，存储器控制器406可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议例如为USB协议、MMC协议、外围部件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、火线协议等。

存储器控制器406和一个或多个存储器407可以集成到各种类型的存储装置中，例如，包括在相同的封装中，诸如通用闪存(UFS)封装或eMMC封装。即，存储器系统409可实施为不同类型的终端电子产品并封装到所述终端电子产品中。在如图17所示的一个示例中，存储器控制器406和单个存储器407可以集成到存储卡502中。存储卡502可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡502可进一步包括将存储卡502与主机(例如，图16中的主机408)电耦合的存储卡连接器504。在如图18所示的另一示例中，存储器控制器406和多个存储器407可以被集成到SSD 506中。SSD 506可进一步包括将SSD506与主机(例如，图16中的主机408)电耦合的SSD连接器508。在一些实施方式中，SSD506的存储容量和/或操作速度大于存储卡502的存储容量和/或操作速度。

图19示出了根据本申请一些实施方式的包括外围电路和存储阵列的存储器601的示意图。该存储器601可为上文所描述的三维存储器600或三维存储器800的任一示例。如图19所示。三维存储器601包括耦接的存储阵列301(该存储阵列例如为上文所描述的存储阵列400'的任一示例)和外围电路(例如，上文所描述的外围电路200'的任一示例)。在一些实施方式中，存储阵列301例如可为闪存阵列，并且可使用3D NAND闪存技术来实现。外围电路例如包括页缓冲器/感测放大器505、列解码器/位线驱动器507、行解码器/字线驱动器509、电压发生器510、控制逻辑单元512、寄存器514、I/F接口516和数据总线518。应当理解，在一些示例中，外围电路还可以包括图19中未示出的附加外围电路。

在一些示例中，页缓冲器/感测放大器505可以被配置为根据来自控制逻辑单元512的控制信号从和向存储阵列读取和编程(写入)数据。可选地，页缓冲器/感测放大器505可以存储将被编程到存储阵列的一个存储页中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器505还可以在读取操作中从位线感测表示存储在存储单中的数据位的低功率信号，并且将小电压摆幅放大到可识别逻辑电平。列解码器/位线驱动器507可以被配置为由控制逻辑单元512控制，并且通过施加由电压发生器510生成的位线电压而选择一个或多个存储单元串308。

在一些实施例中，行解码器/字线(WL)驱动器509可以被配置为由控制逻辑单元512控制，并且选择/取消选择存储阵列的存储块，并且选择/取消选择块的字线。行解码器/字线驱动器509还可以被配置为使用由电压发生器510生成的字线电压驱动字线。在一些实施方式中，行解码器/字线(WL)驱动器509还可以选择/取消选择并驱动源极选择线(SSL)和漏极选择线(DSL)。

在一些实施例中，电压发生器510可以被配置为由控制逻辑单元512控制，并且生成将被提供到存储阵列的各种操作电压(擦除电压、编程电压或读取电压)。例如，在读取操作中，将读取电压提供给行解码器509，以驱动字线(WL)对与其耦合的存储单元306进行读取。

在一些实施例中，控制逻辑单元512可以耦合到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作，控制逻辑单元512可以执行下文所述的闪存存储器的操作方法。寄存器514可以耦合到控制逻辑单元512，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作代码(OP代码)和命令地址。

在一些实施例中，I/F接口516可以耦合到控制逻辑单元512，并且充当控制缓冲器，以缓冲从主机(例如，图16中所示的主机408)接收到的控制命令并将其转发给控制逻辑单元512，并且缓冲从控制逻辑单元512接收到的状态信息并将其转发给主机408。I/F接口516还可以经由数据总线518耦合到列解码器/位线驱动器507，并且充当数据输入/输出(I/O)接口和数据缓冲器，从而对往返于存储阵列的数据进行缓冲和转发。

如上所述的具体实施方式，对本申请的目的、技术方案和有益效果进行了进一步详细说明。应理解的是，以上仅为本申请的具体实施方式，并不用于限制本申请。凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等均应包含在本申请的保护范围之内。

Claims (18)

1.三维存储器的制备方法，其特征在于，包括：

在衬底上形成堆叠层以及形成穿过所述堆叠层并延伸至所述衬底中的多个沟道结构，所述堆叠层包括核心区以及与所述核心区邻接的过渡区，所述多个沟道结构包括位于所述核心区的第一沟道结构和位于所述过渡区的第二沟道结构，所述衬底包括基底以及位于所述基底和所述堆叠层之间的停止层；

去除所述基底；

在所述停止层的背离所述堆叠层的一侧上形成沿平行于所述停止层的方向上至少覆盖所述第二沟道结构的保护层；以及

去除所述停止层对应所述核心区的一部分之后，去除所述保护层。

2.根据权利要求1所述的方法，其中，所述第一沟道结构延伸至所述停止层中，并包括由外而内设置的第一功能层和第一沟道层，所述方法还包括：

去除所述第一功能层的延伸至所述停止层中的部分；以及

在所述停止层对应所述过渡区的部分上形成与所述第一沟道层接触的半导体层。

3.根据权利要求2所述的方法，其中，在去除所述保护层的同时，去除所述第一功能层的延伸至所述停止层中的部分。

4.根据权利要求2所述的方法，其中，去除所述第一功能层的延伸至所述停止层中的部分包括：

在去除所述保护层的过程中，去除所述第一功能层的延伸至所述停止层中的一部分；以及

在去除所述保护层之后，去除所述第一功能层的延伸至所述停止层中的其余部分。

5.根据权利要求2所述的方法，其中，所述第二沟道结构穿过所述停止层并延伸至所述基底中，所述第二沟道结构包括由外而内设置的第二功能层和第二沟道层；

其中，所述方法还包括：去除所述第二功能层的延伸至所述基底中的部分，以暴露所述第二沟道层；以及

其中，在所述停止层的背离所述堆叠层的一侧上形成沿平行于所述停止层的方向上至少覆盖所述第二沟道结构的保护层包括：在所述停止层对应所述过渡区的部分上和暴露的所述第二沟道层上形成所述保护层。

6.根据权利要求5所述的方法，其中，在所述停止层对应所述过渡区的部分上形成与所述第一沟道层接触的半导体层包括：在所述停止层对应所述过渡区的部分上形成与所述第一沟道层和所述第二沟道层接触的所述半导体层。

7.根据权利要求5所述的方法，其中，所述基底包括基板以及位于所述基板与所述停止层之间的第一绝缘层，其中，去除所述基底包括：

去除所述基板；以及

去除所述第一绝缘层。

8.根据权利要求7所述的方法，其中，所述第二沟道结构穿过所述第一绝缘层并延伸至所述基板中，所述方法还包括：

在去除所述基底的同时，去除所述第二功能层的延伸至所述基板中的部分；以及

在去除所述第一绝缘层的同时，去除所述第二功能层的延伸至所述第一绝缘层中的部分。

9.根据权利要求1所述的方法，还包括：

在形成所述堆叠层之前，在所述停止层上形成第二绝缘层；以及

在去除所述停止层对应所述核心区的部分之后，去除所述第二绝缘层的对应所述核心区的一部分。

10.一种三维存储器，包括：

半导体层；

叠层结构，位于所述半导体层上，并包括核心区以及与所述核心区邻接的过渡区；

停止层，至少位于所述过渡区的所述叠层结构和所述半导体层之间；以及

多个沟道结构，包括：

多个第一沟道结构，穿过位于所述核心区的所述叠层结构，并包括延伸至所述半导体层的第一沟道层。

11.根据权利要求10所述的三维存储器，其中，所述多个沟道结构还包括：

至少一个第二沟道结构，所述至少一个第二沟道结构穿过位于所述过渡区的所述叠层结构和所述停止层并包括延伸至所述半导体层中的第二沟道层。

12.根据权利要求10或11所述的三维存储器，其中，所述多个沟道结构还包括：

至少一个第三沟道结构，所述至少一个第三沟道结构穿过位于所述过渡区的所述叠层结构并延伸至所述停止层中。

13.根据权利要求11所述的三维存储器，其中，在所述沟道结构的延伸方向上，所述第一沟道层的尺寸大于所述第二沟道层的尺寸。

14.根据权利要求11所述的三维存储器，其中，在平行于所述半导体层的方向上，所述第一沟道结构的尺寸大于所述第二沟道结构的尺寸。

15.根据权利要求10所述的三维存储器，其中，所述半导体层具有朝向所述第一沟道结构的径向方向凹陷的凸面，所述停止层具有与所述凸面相接触且相配合的凹面。

16.根据权利要求10所述的三维存储器，其中，所述停止层包括多晶硅，并且所述半导体层包括N型掺杂的多晶硅、金属或金属氮化物中的一种。

17.一种存储器系统，包括：

如权利要求10至16中任一项所述的三维存储器，所述三维存储器配置存储数据；以及

存储器控制器，耦合到所述三维存储器，并被配置为控制所述三维存储器。

18.根据权利要求17所述的存储器系统，包括：固态驱动器或存储卡。

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