CN115513130A - 三维存储器、三维存储器的制备方法以及存储器系统 - Google Patents

Abstract

本申请提供了一种三维存储器、三维存储器的制备方法以及存储器系统，该三维存储器的制备方法包括：在衬底上形成堆叠结构并在衬底和堆叠结构上形成绝缘层；去除绝缘层的远离衬底的一部分，以形成环绕堆叠结构的至少一个第一隔离槽；以及去除绝缘层的对应至少一个第一隔离槽的一部分，以形成环绕堆叠结构且延伸至衬底中的至少一个第二隔离槽。根据本申请的一些实施方式的制备方法能够制得用于隔离结构的隔离槽，该隔离结构能够减少应力对3D存储阵列造成的破坏。

Description

三维存储器、三维存储器的制备方法以及存储器系统

技术领域

本申请涉及半导体技术领域。具体地，本申请涉及一种三维存储器、三维存储器的制备方法以及存储器系统。

背景技术

平面结构的存储器件已近实际扩展的极限，为了进一步提高存储容量，降低每比特的存储成本，提出了三维存储器。三维存储器通常包括用于存储数据的3D存储阵列和外围电路。在一些示例中，三维存储器还可包括围绕3D存储阵列的密封结构(例如，密封环)。在沿着密封结构外围的切割道切割晶圆来形成产品化的三维存储器的过程中，密封结构可以减少切割时产生的应力对3D存储阵列造成的破坏。

应当理解，该背景技术部分旨在部分地为理解该技术提供有用的背景，然而，这些内容并不一定属于在本申请的申请日之前本领域技术人员已知或理解的内容。

发明内容

本申请的一方面提供一种三维存储器的制备方法，包括：在衬底上形成堆叠结构并在所述衬底和所述堆叠结构上形成绝缘层；去除所述绝缘层的远离所述衬底的一部分，以形成环绕所述堆叠结构的至少一个第一隔离槽；以及去除所述绝缘层的对应所述至少一个第一隔离槽的一部分，以形成环绕所述堆叠结构且延伸至所述衬底中的至少一个第二隔离槽。

在本申请的一个实施方式中，去除所述绝缘层的对应所述至少一个第一隔离槽的一部分包括：去除所述绝缘层的对应每个所述第一隔离槽的至少两个分立的部分，以形成至少两个所述第二隔离槽。

在本申请的一个实施方式中，去除所述绝缘层的对应所述至少一个第一隔离槽的一部分，以形成环绕所述堆叠结构且延伸至所述衬底中的至少一个第二隔离槽包括：在所述绝缘层上和所述至少一个第一隔离槽中形成保护层；在所述保护层上形成掩膜层；以及以所述掩膜层为掩蔽，去除所述保护层和所述绝缘层的对应所述至少一个第一隔离槽的一部分，以形成所述至少一个第二隔离槽。

在本申请的一个实施方式中，所述方法还包括：去除所述第保护层的其余部分；以及在所述至少一个第一隔离槽和所述至少一个第二隔离槽中填充应力材料，以形成至少一个隔离结构。

在本申请的一个实施方式中，所述绝缘层包括位于所述第一隔离槽和所述第二隔离槽的背离所述堆叠结构的一侧的切割道区；其中，所述方法还包括：在形成所述至少一个第一隔离槽的过程中，在所述切割道区形成标记槽。

在本申请的一个实施方式中，所述堆叠结构包括核心区，所述核心区包括多个沟道结构以及与所述沟道结构电连接的沟道插塞；其中，所述方法还包括：在形成所述至少一个第一隔离槽的过程中，在所述绝缘层的对应所述核心区的部分形成延伸至每个所述导电插塞的第一接触孔。

在本申请的一个实施方式中，去除所述绝缘层的对应所述至少一个第一隔离槽的一部分，以形成环绕所述堆叠结构且延伸至所述衬底中的至少一个第二隔离槽包括：在所述绝缘层上、所述第一隔离槽和所述第一接触孔中形成保护层；在所述保护层上形成掩膜层；以及以所述掩膜层为掩蔽，去除所述保护层和所述绝缘层的对应所述至少一个第一隔离槽的一部分，以形成所述至少一个第二隔离槽。

在本申请的一个实施方式中，所述堆叠结构包括台阶区，所述台阶区的每个台阶包括导电层和介质层；其中，所述方法还包括：在形成所述至少一个第二隔离槽的过程中，在所述绝缘层的对应所述台阶区的部分形成延伸至每个所述台阶的导电层的第二接触孔。

在本申请的一个实施方式中，形成的所述第一隔离槽的远离所述衬底的顶部的关键尺寸与形成的所述第二隔离槽的远离所述衬底的顶部的关键尺寸的比值大于2.0。

在本申请的一个实施方式中，形成的所述第一隔离槽的远离所衬底的顶部的关键尺寸大于等于1μm。

在本申请的一个实施方式中，形成的所述第一隔离槽的远离所述衬底的顶部的关键尺寸与形成的所述第二隔离槽的远离所述衬底的顶部的关键尺寸的比值大于4.0。

在本申请的一个实施方式中，形成的所述第一隔离槽的远离所衬底的顶部的关键尺寸大于等于2μm。

本申请的另一方面提供一种三维存储器，该三维存储器包括：

半导体层；叠层结构，位于半导体层上；绝缘层，位于所述叠层结构和所述半导体层上；以及至少一个隔离结构，穿过所述绝缘层的对应所述半导体层的部分并环绕所述叠层结构，其中，每个隔离结构包括远离所述半导体层的第一隔离部分以及与所述第一隔离部分连接的且靠近所述半导体层的第二隔离部分，并且所述第一隔离部分的远离所述半导体层的顶部的关键尺寸大于所述第二隔离部分的远离所述半导体层的顶部的关键尺寸。

在本申请的一个实施方式中，所述第一隔离部分的远离所述半导体层的顶部的关键尺寸与所述第二隔离部分的远离所述半导体层的顶部的关键尺寸的比值大于2.0。

在本申请的一个实施方式中，所述第一隔离部分的远离所述半导体层的顶部的关键尺寸与所述第二隔离部分的远离所述半导体层的顶部的关键尺寸的比值大于2.0且小于等于3.0。

在本申请的一个实施方式中，所述第一隔离部分的远离所述半导体层的顶部的关键尺寸大于等于1μm。

在本申请的一个实施方式中，所述第二隔离部分包括沿平行于所述半导体层的方向间隔设置的至少两个子隔离部分，并且所述第一隔离部分的远离所述半导体层的顶部的关键尺寸与任一所述子隔离部分的远离所述半导体层的顶部的关键尺寸的比值大于4.0。

在第二隔离部分包括子隔离部分的示例中，所述第一隔离部分的远离所述半导体层的顶部的关键尺寸与任一所述子隔离部分的远离所述半导体层的顶部的关键尺寸的比值可进一步大于4.0且小于等于6.0。

在本申请的一个实施方式中，所述第一隔离部分的远离所述半导体层的顶部的关键尺寸大于等于2μm。

本申请的再一方面提供一种存储器系统，包括：上述任一项所述的三维存储器，所述三维存储器配置存储数据；以及存储器控制器，耦合到所述三维存储器，并被配置为控制上述任一项所述三维存储器。

在本申请的一个实施方式中，所述存储器系统包括：固态驱动器或存储卡。

附图说明

通过阅读参照以下附图所作的对非限制性实施方式的详细描述，本申请的其它特征、目的和优点将会变得更加明显。在附图中，

图1为一些三维存储器的密封结构中产生空隙的示意图；

图2为聚集在一些三维存储器的密封结构的空隙中的含氟气体对三维存储器造成损伤的示意图；

图3为根据本申请的一些实施方式的三维存储器的制备方法的流程图；

图4至图33为根据本申请的一些实施方式的三维存储器的制备方法在某些步骤之后形成的半导体结构的示意图；

图34为根据本申请的一些实施方式的三维存储器的结构示意图；

图35为根据本申请的一些实施方式的三维存储器的示意性俯视图；

图36为根据本申请的另一些实施方式的三维存储器的结构示意图；

图37为根据本申请的一些实施方式的包括存储器的示例性系统的框图；

图38为根据本申请的一些实施方式的具有存储器的示例性存储卡的示意图；

图39为根据本申请的一些实施方式的具有存储器的示例性固态驱动(SSD)的示意图；以及

图40为根据本申请的一些实施方式的包括外围电路和存储阵列的存储器的示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。

注意，说明书中对“一个实施方式”、“实施方式”、“示例实施方式”、“一些实施方式”等的引用指示所描述的实施方式可以包括特定特征、结构或特性，但是每个实施方式可以不一定包括该特定特征、结构或特性。此外，这些短语不一定是指相同的实施方式。此外，当结合实施方式描述特定特征、结构或特性时，无论是否明确描述，结合其他实施方式实现这种特征、结构或特性都将在相关领域技术人员的知识范围内。

通常，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。此外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。

应容易理解的是，在本公开中的“上”、“上方”和“之上”的含义应该以最广泛的方式来解释，使得“上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，而且还可以包括在某物“上方”或“之上”并且其间不具有中间特征或层(即，直接在某物上)的含义。

此外，诸如“之下”、“下方”、“下部”、“上方”、“上部”等空间相对术语在本文中为了便于描述可以用于描述一个元件或特征与另一个(多个)元件或(多个)特征的如图中所示的关系。空间相对术语旨在涵盖器件在使用或操作中的除了图中描绘的取向之外的不同取向。装置可以以其它方式被定向(旋转90度或在其它取向)，并且相应地，本文所使用的空间相对描述词也可以被类似地解释。

如在本文使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个上层结构或下层结构之上延伸，或者可以具有小于下层结构或上层结构的范围。此外，层可以是均匀或不均匀的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面与底表面之间或在连续结构的顶表面与底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。

在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如，在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。

还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。此外，当诸如“…中的至少一个”的表述出现在所列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“在一些示例中”、“可选地”、“示例性地”、“作为一个选择”以及“作为另一个选择”旨在指代示例或举例说明。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施方式来详细说明本申请。

如前文所述，三维存储器的框架通常由存储阵列和外围电路键合而形成。在一些示例中，三维存储器还可包括围绕3D存储阵列的密封结构。在形成密封结构的过程中，通常先形成环绕3D存储阵列的深槽，然后填充该深槽来形成密封结构。一方面，该深槽可从3D存储阵列的远离衬底的顶部延伸至衬底中，从而具有较大的深宽比。另一方面，在实际制造工艺中，深槽的远离衬底的顶部的宽度通常大于其延伸至衬底中的底部的宽度。受到上述两个方面的尺寸差异的影响，深槽中不同位置的填充速率不同，在填充完成后，深槽内部可能由于未填充满而使得密封结构中产生如图1所示的空隙100。以化学气相沉积工艺在深槽中填充金属钨为示例，作为气源的氟化钨(WF6)与还原性气体(例如，氢气)发生化学反应在深槽中形成金属钨的过程中，将不可避免地产生含氟气体(例如氟化氢或残留的氟化钨)，该些含氟气体可聚集在空隙100中并不断扩散侵蚀器件的膜层结构(例如，造成如图2所示的绝缘氧化物层302的膨胀凸出或将含水汽的膜层氧化)，降低了三维存储器的膜层质量并进一步带来三维存储器的可靠性问题。

为应当上述至少一个问题，本申请的一些实施方式提供了三维存储器的制备方法300，该制备方法300涉及形成例如上文所描述的存储阵列和密封结构的一些操作。图3为根据本申请的一些实施方式提供的三维存储器的制备方法300的流程图，图4至图33为根据本申请的一些实施方式的三维存储器的制备方法在执行某些步骤之后形成的半导体结构的局部示意图。

在详述本申请实施方式时，为便于说明，表示器件结构的剖视图不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。

下面将结合图4至图33对制备方法300做详细描述，应当理解，方法中示出的操作不是详尽的，并且也可以在所说明的操作中的任意操作之前、之后或者之间执行其它的操作。

参考图3，方法300包括操作S310，可在衬底上形成堆叠结构并在衬底和堆叠结构上形成绝缘层。如图4所示，可通过化学气相沉积(Chemical Vapo rDeposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(Atomic layer deposition，ALD)、溅镀、热氧化或者其任意组合的薄膜形成工艺在衬底401上交替堆叠多个介质层415和牺牲层416’来形成堆叠结构440。可选地，用于衬底401的材料可包括硅(例如单晶硅、多晶硅)、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓(GaN)、碳化硅(SiC)或者其任意组合。示例性地，如下文将描述的那样，衬底401可用于为在其上形成的诸如沟道结构420等提供机械支撑，并在后续工艺过程中被去除。

在一些示例中，堆叠结构440中介质层415和牺牲层416’的堆叠层数例如可为8层、32层、64层、128层及以上层数。本申请对介质层415和牺牲层416’的堆叠层数不做具体限定。另外，用于介质层415和牺牲层416’的材料可选择本领域中已知的合适材料，例如，介质层415可以是氧化物层(例如，氧化硅)，牺牲层416’可以是氮化物层(例如，氮化硅)。

参考图5，在一些示例中，堆叠结构440可包括核心区B1以及位于核心区B1两侧且与核心区B1邻接的台阶区B2。在另一些示例中，台阶区B2还可位于核心区B1的中间位置，本申请对核心区B1和台阶区B2的位置关系不做限定。

在台阶区B2位于核心区B1的两侧的示例中，堆叠结构440还可包括位于台阶区B2的远离核心区B1的两侧的外围区B3。在台阶区B2位于核心区B1的中间的示例中，堆叠结构440还可包括位于核心区B1的远离台阶区B2的两侧的外围区B3。示例性地，可在核心区B1形成穿过堆叠结构440并延伸至衬底401中的多个沟道结构420。

具体地，形成沟道结构420的过程可包括：通过光刻和蚀刻工艺(例如，干法或者湿法刻蚀工艺)在堆叠结构440中形成多个沟道孔(未示出)。示例性地，可采用诸如CVD、PVD、ALD或者其任意组合的薄膜沉积工艺，在沟道孔的内壁由外而内依次形成由阻挡层421、存储层422和隧穿层423组成的功能层。在一些示例中，可采用诸如CVD、PVD、ALD或者其任意组合的薄膜沉积工艺在功能层的表面形成沟道层424。示例性地，可在形成功能层和沟道层424的沟道孔内填充例如氧化硅的电介质材料来形成电介质芯425。

可选地，用于阻挡层421的材料例如可包括氧化硅、氮氧化硅、高电介质或其任何组合。用于存储层422的材料例如可包括氮化硅、氮氧化硅、硅或其任何组合。用于隧穿层423的材料例如可包括氧化硅、氮氧化硅或其任何组合。在一个示例中，功能层例如可为包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。可选地，用于沟道层424的材料例如包括多晶硅，在一些情况下，还可对沟道层424进行导电掺杂(例如，N型导电掺杂或P型导电掺杂)，以提高相应类型的导电性。

在形成沟道结构420之后的一些示例性工艺中，还可在沟道结构420的远离衬底401的顶部形成与沟道层424接触的导电插塞426。用于导电插塞426的材料例如包括多晶硅。可选地，导电插塞426例如可为下文所描述的第一接触孔403的着陆窗口。

继续参考图6，在一些示例中，还可在台阶区B2形成台阶结构。示例性地，可通过对交替堆叠的多个介质层415和多个牺牲层416’执行多次“刻蚀-修整”工艺来形成台阶结构。可选地，台阶结构的每层台阶包括至少一个介质层/牺牲层对。在一些情况下，位于外围区B3的介质层415和牺牲层416’几乎完全去除。

参考图7，示例性地，可通过例如CVD、PVD、ALD或者其任何组合的薄膜沉积工艺在堆叠结构440上以及对应外围区B3的衬底401上形成绝缘层411。示例性地，绝缘层411的远离衬底401的表面例如可高于多个介质层415中远离衬底401的一个介质层415的顶面。

示例性地，可采用例如化学机械抛光对绝缘层411的远离衬底401的表面进行平坦化处理，从而使得该表面为基本平坦的表面。可选地，用于绝缘层411的材料例如包括氧化硅等绝缘材料。

在一些示例中，还可在堆叠结构440中形成栅线隙(未示出)，然后采用例如湿法刻蚀工艺经由栅线隙将牺牲层416’去除，并在去除牺牲层416’之后形成的牺牲空间填充导电材料来形成导电层416。可选地，牺牲层416’和介质层415可具有较高的刻蚀选择比，从而使得在去除牺牲层416’的过程中，介质层415几乎不被去除。可选地，导电层416例如可作为控制栅极以引出字线(未示出)。在一些示例中，用于导电层416的材料例如可包括W、Co、Cu、Al、Ti、Ta、Ni等金属导电材料。

继续参考图7，在台阶区B2位于核心区B1的两侧的一些示例中，在平行或大致平行于衬底401的方向上，导电层416和介质层415可从核心区B1向台阶区B2延伸并停止于台阶区B2与外围区B3邻接的位置。在台阶区B2位于核心区B1的中间的一些示例中，在平行或大致平行于衬底401的方向上，导电层416和介质层415可从台阶区B2向核心区B1延伸并停止于核心区B1与外围区B3邻接的位置。

在如图7所示的示例中，外围区B3包括靠近台阶区B2的隔离区B31以及远离台阶区B2的切割道区B32。可选地，切割道区B32用于在三维存储器制作完成时，作为封装阶段分割三维存储器的切割道。可选地，隔离区B31可用于形成下文所描述的隔离结构(即，前文中提到的密封结构的示例)。

在形成导电层416之后的一些示例中，可通过例如CVD、PVD、ALD或者其任何组合的薄膜沉积在栅线隙的内壁沉积绝缘材料并采用导电材料填充栅线隙。

回到图3，方法300包括操作S320，可去除绝缘层的远离所衬底的一部分，以形成环绕堆叠结构的至少一个第一隔离槽。参考图8，在一些示例中，可在绝缘层411的远离衬底401的表面形成第一初始掩膜层402-1。可选地，用于该第一初始掩膜层402-1的材料例如包括光刻胶。上述形成第一初始掩膜层402-1的工艺例如包括旋涂工艺。在一些示例中，可对该第一初始掩膜层402-1进行图案化，以形成如图9所示的第一掩膜层402-2，该第一掩膜层402-2包括多个对应沟道结构420的第一开口417。参考图10，在一些示例中，可以第一掩膜层402-2为掩蔽，采用例如干法刻蚀工艺经由上述多个第一开口417去除绝缘层411的远离衬底401的顶部的一部分，以形成多个延伸至导电插塞426的第一接触孔403。参考图11，在第一掩膜层402-2包括光刻胶的示例中，可在形成第一接触孔403之后，采用例如灰化工艺去除其余的第一掩膜层402-2。

参考图12，在形成第一接触孔403之后的一些实施中，还可在绝缘层411上和第一接触孔403中形成第二初始掩膜层404-1。可选地，用于该第二初始掩膜层404-1的材料例如包括光刻胶。形成上述形成第二初始掩膜层404-1的工艺例如包括旋涂工艺。在一些示例中，可采用掩膜版对该第二初始掩膜层404-1进行图案化，以形成如图13所示的第二掩膜层404-2。可选地，第二掩膜层404-2例如可包括对应隔离区B31的第一环形开口419-1和419-2。参考图14，在一些示例中，可以第二掩膜层404-2为掩蔽，采用例如干法刻蚀工艺经由上述第一环形开口419-1和419-2去除绝缘层411的远离衬底401的顶部的一部分，以在隔离区B31形成环绕堆叠结构440的第一隔离槽406-1和406-2。

需要指出的是，上述第一环形开口419-1和419-2可以理解为各自开口在平行于或大致平行于衬底401的方向的截面形状为环形。同样地，下文所描述的其他环形开口(例如，第二环形开口至第五环形开口)也应当理解为各自开口在平行于或大致平行于衬底401的方向的截面形状为环形。

回到图13，在一些示例中，采用同一掩膜版形成的第二掩膜层404-2例如可包括对应切割道区B32的第二开口418。可选地，在形成如图14所示的第一隔离槽406-1和406-2的过程中，可采用同一刻蚀工艺，经由第二开口418去除绝缘层411的远离衬底401的顶部的一部分，以在切割道区B32形成标记槽405。可选地，在绝缘层411的厚度方向上，第一隔离槽406-1和406-2的深度与标记槽405的深度大致相同。

根据本申请的一些实施方式的方法300可采用同一掩膜版和同一刻蚀工艺形成标记槽405以及第一隔离槽406-1和406-2，在一定程度上能够简化工艺。

参考图15，在第二掩膜层404-2包括光刻胶的示例中，可在形成第一隔离槽406-1和406-2以及标记槽405之后，采用例如灰化工艺去除位于绝缘层411上和第一接触孔403中的第二掩膜层404-2。

在本申请的形成如图7所示的形成绝缘层之后的另一些实施方式中，可采用旋涂和光刻工艺，通过掩膜版在绝缘层411上形成如图16所示的图案化的第三掩膜层438。可选地，第三掩膜层438例如可包括对应隔离区B31的第二环形开口429-1和429-2。参考图16，在一些示例中，可以第三掩膜层438为掩蔽，采用例如干法刻蚀工艺经由上述第二环形开口429-1和429-2去除绝缘层411的远离衬底401的顶部的一部分，以在隔离区B31形成如图17所示的环绕堆叠结构440的第一隔离槽406-1和406-2。可选地，第一隔离槽406-1和406-2的沿垂直或大致垂直于衬底401的方向的截面形状可为倒梯形，即第一隔离槽406-1和406-2各自的远离衬底401的顶部的宽度大于其靠近衬底401的底部的宽度。

回到图16，可选地，上述第三掩膜层438例如还可包括对应沟道结构420的第三开口414，在形成如图17所示的第一隔离槽406-1和406-2的过程中，可采用同一刻蚀工艺，经由第三开口414去除绝缘层411的远离衬底401的顶部的一部分，以形成如图17所示的延伸至导电插塞426的第一接触孔403。可选地，在垂直或大致垂直于衬底401的方向上，第一隔离槽406-1和406-2的深度与第一接触孔403的深度大致相同。作为一个选择，可在形成第一隔离槽406-1和406-2以及第一接触孔403之后，去除其余的第三掩膜层438。

根据本申请的一些实施方式的方法300可采用同一掩膜版和同一刻蚀工艺形成第一接触孔403以及第一隔离槽406-1和406-2，在一定程度上能够简化工艺。

参考图18，在形成第一隔离槽406-1和406-2以及第一接触孔403之后的一些实施例中，还可在绝缘层411上、第一隔离槽406-1和406-2以及第一接触孔403中形成图案化的第四掩膜层448。第四掩膜层448例如包括对应切割道区B2的第四开口454。参考图19，在一些示例中，可以第四掩膜层448为掩蔽，采用例如干法刻蚀工艺经由上述第四开口454去除绝缘层411的远离衬底401的顶部的一部分，以形成标记槽405。可选地，在垂直或大致垂直于衬底401的方向上，第一隔离槽406-1和406-2的深度可大于标记槽405的深度。参考图20，可在形成标记槽405之后，去除其余的第四掩膜层448。

在本申请的形成如图12所示的形成第二初始掩膜层404-1之后的一些实施方式中，可采用掩膜版对该第二初始掩膜层404-1进行图案化，以形成如图21所示的第五掩膜层458。第五掩膜层458例如可包括对应隔离区B31的一个第三环形开口439。作为一个选择，在平行于衬底401的任一方向上，第三环形开口439的宽度大于第一环形开口419-1和419-2以及第二环形开口429-1和429-2中的任一个的宽度。

参考图22，在一些示例中，可以第五掩膜层458为掩蔽，采用例如干法刻蚀工艺经由上述第三环形开口439去除绝缘层411的远离衬底401的顶部的一部分，以在隔离区B31形成如图22所示的环绕堆叠结构440的一个第一隔离槽406。

回到图21，在一些示例中，采用同一掩膜版形成的第五掩膜层458还可包括对应切割道区B32的第五开口464。可选地，在形成如图22所示的第一隔离槽406的过程中，可采用同一刻蚀工艺，经由第五开口464去除绝缘层411的远离衬底401的顶部的一部分，以在切割道区B32形成标记槽405。参考图22，在第五掩膜层458包括光刻胶的示例中，可在形成第一隔离槽406和标记槽405之后，采用例如灰化工艺去除其余的第五掩膜层458。

根据本申请的一些实施方式的方法300可采用同一掩膜版和同一刻蚀工艺形成标记槽405和第一隔离槽406，在一定程度上能够简化工艺。

在另一些实施例中，类似地，还可采用同一掩膜版和同一刻蚀工艺形成第一接触孔403和第一隔离槽406，然后再形成标记槽405，本申请对此不做赘述。

参考图3，方法继续至操作S330，可去除绝缘层的对应至少一个第一隔离槽的一部分，以形成环绕堆叠结构且延伸至衬底中的至少一个第二隔离槽。

参考图23，在形成第一隔离槽406-1和406-2以及标记槽405之后的一些实施例中，还可在绝缘层411上、第一接触孔403、标记槽405和第一隔离槽406-1和406-2中形成第一保护层407。可选地，用于第一保护层407的材料例如包括硬掩膜材料，该硬掩膜材料例如包括氮化硅。

可选地，可在第一保护层407上形成如图24所示的第六初始掩膜层468-1。用于该第六初始掩膜层468-1的材料例如包括光刻胶。上述形成第六初始掩膜层468-1的工艺例如包括旋涂工艺。在一些示例中，可采用同一掩膜版对该第六初始掩膜层468-1进行图案化，以形成如图25所示的第六掩膜层468-2。

可选地，第六掩膜层468-2例如可包括对应隔离区B31的第四环形开口449-1和449-2。上述第六掩膜层468-2在平行于衬底401方向的宽度可分别小于第一隔离槽406-1和406-2在平行于衬底401方向的宽度。在一些示例中，第四环形开口449-1和449-2可与填充第一隔离槽406-1和406-2的第一保护层407对应且至少部分地对准。

参考图26，在一些示例中，在标记槽405中填充的第一保护层407可作为对准标记405’，该对准标记405’可用于后续深槽工艺的位置参考。作为一个选择，可以第三掩膜层468-2为掩蔽，以对准标记405’为位置参考，采用例如干法刻蚀工艺经由第四环形开口449-1和449-2依次去除第一保护层407和绝缘层411的一部分。可选地，参考图26，上述经由第四环形开口449-1和449-2的处理工艺使得绝缘层411的对应第一隔离槽406-1和406-2的两个分立的部分被去除，从而在绝缘层411中形成环绕堆叠结构440并延伸至衬底401中的第二隔离槽435-1和435-2。参考图27，可在形成第二隔离槽435-1和435-2之后，依次去除第六掩膜层468-2和第一保护层407。

继续参考图27，示例性地，第二隔离槽435-1可与第一隔离槽406-1连通，而第二隔离槽435-2可与第一隔离槽406-2连通。可选地，在垂直或大致垂直于衬底401的方向上，第二隔离槽435-1的深度大于第一隔离槽406-1的深度，而第二隔离槽435-2的深度大于第一隔离槽406-2的深度。

在形成第一隔离槽406-1和406-2以及第二隔离槽435-1和第二隔离槽435-1的一些示例性工艺中，采用深槽工艺形成的第二隔离槽435-1和435-2在垂直或大致垂直于衬底401的方向的截面形状可为倒梯形。可选地，第一隔离槽406-1和406-2在垂直或大致垂直于衬底401的方向的截面形状例如为方形或倒梯形，第一隔离槽406-1的远离衬底401的顶部的关键尺寸D11大于与其连通的第二隔离槽435-1的远离衬底401的顶部的关键尺寸D21。可选地，第一隔离槽406-2的远离衬底401的顶部的关键尺寸D12大于与其连通的第二隔离槽435-2的远离衬底401的顶部的关键尺寸D22。可选地，第一隔离槽406-1的关键尺寸D11和第一隔离槽406-2的远离衬底401的顶部的关键尺寸D12中的任一个大于等于1μm。

应当理解的是，上述第一隔离槽406-1和406-2各自的远离衬底401的顶部的关键尺寸例如可为其顶部在平行或大致平行于衬底401的方向的宽度。类似地，第二隔离槽435-1和435-2的远离衬底401的顶部的关键尺寸例如可为其顶部在平行或大致平行于衬底401的方向的宽度。

作为一个选择，第一隔离槽406-1的远离衬底401的顶部的关键尺寸D11与第二隔离槽435-1的远离衬底401的顶部的关键尺寸D21的比值大于2。作为另一个选择，第一隔离槽406-1的远离衬底401的顶部的关键尺寸D11与第二隔离槽435-1的远离衬底401的顶部的关键尺寸D21的比值大于2且小于等于3。

作为一个选择，第一隔离槽406-2的远离衬底401的顶部的关键尺寸D12与第二隔离槽435-2的远离衬底401的顶部的关键尺寸D22的比值大于2。作为另一个选择，第一隔离槽406-2的远离衬底401的顶部的关键尺寸D12与第二隔离槽435-2的远离衬底401的顶部的关键尺寸D22的比值大于2且小于等于3。

应当理解的是，在本申请的另一些示例中，还可形成一个第一隔离槽406-1和对应的一个第二隔离槽435-1。在本申请的又一些示例中，还可形成两个以上的第一隔离槽和对应的第二隔离槽，本申请对形成的第一隔离槽和第二隔离槽的数量不做限定。

在形成第一隔离槽406-1以及与其连通的第二隔离槽435-1的示例性工艺中，本申请的发明人研究发现，在第一隔离槽406-1的关键尺寸与第二隔离槽435-1的关键尺寸差异较小的情况下，例如可通过化学气相沉积工艺在其中填充应力材料，当第二隔离槽435-1填充完毕而第一隔离槽406-1尚未填充结束时，第一隔离槽406-1的侧壁在填充了部分应力材料之后，形成了具有一定角度的斜面，使得沉积的应力材料从第一隔离槽406-1的倾斜的斜面向第一隔离槽406-1的中心对向地生长，从而隔离结构445-1的顶部容易产生空隙，其内部空隙残留的含氟气体可能逸出而造成三维存储器的损坏。

根据本申请的一些实施方式的方法300形成的第一隔离槽406-1的关键尺寸或其远离衬底401的顶部的关键尺寸与第二隔离槽435-1的远离衬底401的顶部的关键尺寸的比值可大于2.0。通过合理控制第一隔离槽406-1和第二隔离槽435-1的关键尺寸的比值，在第二隔离槽435-1填充完毕而第一隔离槽406-1尚未填充结束时，第一隔离槽406-1的侧壁在填充了部分应力材料之后，形成了垂直或大致垂直于衬底401的表面，使得沉积的应力材料能够从第一隔离槽406-1的大致垂直于衬底401的表面沿着垂直或大致垂直于衬底401的方向生长，从而在一定程度上能够减少隔离结构445-1的顶部产生空隙的情况出现，从而隔离结构445-1的内部空隙残留的含氟气体难以逸出，减少了对三维存储器造成的损伤，进而提高了三维存储器的可靠性。

回到图25，可选地，采用同一掩膜版形成的第六掩膜层468-2例如还可包括对应台阶区B2的多个第六开口474，每个第六开口474可与台阶区B2的每层台阶对应。继续参考图26，可选地，在形成第二隔离槽435-1和435-2的过程中，可采用同一刻蚀工艺经由第六开口474，去除绝缘层411的沿其厚度方向的一部分，以形成延伸至导电层416的第二接触孔413。参考图27，可在形成第二隔离槽435-1和435-2和第二接触孔413之后，依次去除第六掩膜层468-2和第一保护层407。

根据本申请的一些实施方式的方法300可采用同一掩膜版和同一刻蚀工艺形成第二接触孔413以及第二隔离槽435-1和435-2，在一定程度上能够简化工艺。

参考图28，在一些示例中，可采用同一沉积工艺同时在第一隔离槽406-1和第二隔离槽435-1中填充相同的应力材料来形成隔离结构445-1。可选地，在形成上述隔离结构445-1的同一工艺中，还可在第一隔离槽406-2和第二隔离槽435-2中填充相同的应力材料来形成隔离结构445-2。可选地，在应力材料选自钨或铜等导电材料的示例中，可采用同一沉积工艺在第一隔离槽406-1和406-2、第二隔离槽435-1和435-2、第一接触孔403和第二接触孔413中填充相同的导电材料，以同时形成隔离结构445-1和445-2、第一接触结构434和第二接触结构444。

参考图29，在形成一个第一隔离槽406和标记槽405之后的一些示例性工艺中，可在绝缘层411上、第一接触孔403、标记槽405和第一隔离槽406中形成第二保护层417。可选地，用于第二保护层417的材料与用于第一保护层407的材料可相同。

示例性地，可采用旋涂工艺并结合光刻工艺和掩膜版在第二保护层407上形成如图30所示的图案化的第七掩膜层428。第七掩膜层428例如可包括对应隔离区B31的第五环形开口459-1和459-2。可选地，用于该第七掩膜层428的材料例如包括光刻胶。在平行于衬底401的任一方向上，第五环形开口459-1和459-2各自的宽度可小于第一隔离槽406的宽度。在一些示例中，第五环形开口459-1和459-2可与填充于第一隔离槽406的第二保护层417对应。参考图31，在一些示例中，在标记槽405中填充的第二保护层417可作为对准标记405'，该对准标记405'可用于后续深槽工艺的位置参考。作为一个选择，可以第七掩膜层428为掩蔽，对准标记405'为位置参考，采用例如干法刻蚀工艺经由第五环形开口459-1和459-2依次去除第二保护层417和绝缘层411的一部分。可选地，参考图31，上述经由第五环形开口459-1和459-2处理工艺使得绝缘层411的对应第一隔离槽406-1和406-2的两个分立的部分被去除，从而在绝缘层411中形成环绕堆叠结构440并延伸至衬底401中的第二隔离槽435-1和435-2。

可选地，在垂直或大致垂直于衬底401的方向上，第二隔离槽435-1和435-2的深度大于第一隔离槽406的深度。应当理解的是，在本申请的另一些示例中，形成的第二隔离槽的数量可大于两个，本申请对形成第二隔离槽的数量不做限定。

在一些示例中，第一隔离槽406在垂直或大致垂直于衬底401的方向的截面形状例如为方形或倒梯形。可选地，参考图32，第一隔离槽406的远离衬底401的顶部的关键尺寸D1大于与其连通的第二隔离槽435-1的远离衬底401的顶部的关键尺寸D21以及大于第二隔离槽435-2的远离衬底401的顶部的关键尺寸D22。作为一个选择，第一隔离槽406的远离衬底401的顶部的关键尺寸D1与第二隔离槽435-1和435-2中的任一个的远离衬底401的顶部的关键尺寸中的任一个(例如，关键尺寸D21和D22中的任一个)的比值大于4。作为另一个选择，第一隔离槽406-1的远离衬底401的顶部的关键尺寸D1与第二隔离槽435-1和435-2中的任一个(例如，关键尺寸D21和D22中的任一个)的远离衬底401的顶部的关键尺寸的比值大于2且小于等于3。可选地，第一隔离槽406的远离衬底401的顶部的关键尺寸D1大于等于2μm。

在形成第一隔离槽406以及与其连通的第二隔离槽435-1和435-2的示例性工艺中，本申请的发明人研究发现，在第一隔离槽406的关键尺寸与第二隔离槽435-1或435-2的关键尺寸差异较小的情况下，例如可通过化学气相沉积工艺在其中填充应力材料，当第二隔离槽的435-1和435-2填充完毕而第一隔离槽406尚未填充结束时，沉积的应力材料将从第一隔离槽406的内壁向中心对向地生长，隔离结构445的顶部容易产生空隙，其内部空隙残留的含氟气体可能逸出造成三维存储器的损坏。

根据本申请的一些实施方式的方法300形成的第一隔离槽406的关键尺寸或其远离衬底401的顶部的关键尺寸与第二隔离槽435-1和435-2中的任一个的远离衬底401的顶部的关键尺寸的比值可大于4.0，通过合理控制第一隔离槽406第二隔离槽435-1和435-2中的任一个的关键尺寸的比值，在第二隔离槽435-1和435-2填充完毕而第一隔离槽406尚未填充结束时，能够使得沉积的应力材料在第一隔离槽406中能够沿着垂直或大致垂直于衬底401的方向生长，从而在一定程度上能够减少隔离结构445的远离衬底401的顶部产生空隙的情况出现，从而其内部空隙残留的含氟气体难以逸出，减少了对三维存储器造成的损伤，进而提高了三维存储器的可靠性。

回到图30，可选地，采用同一掩膜版形成的第七掩膜层428例如还可包括对应台阶区B2的多个第七开口484，每个第七开口484可与台阶区B2的每层台阶对应。继续参考图31，可选地，在形成上述第二隔离槽435-1和435-2的过程中，可采用同一刻蚀工艺经由第七开口484，去除绝缘层411的沿其厚度方向的一部分，以形成延伸至导电层416的第二接触孔413。参考图32，在一些示例中，可在形成第二隔离槽435-1和435-2以及第二接触孔413之后，依次去除第七掩膜层428和第二保护层417。

参考图33，在一些示例中，可采用同一沉积工艺同时在第一隔离槽406以及第二隔离槽435-1和435-2中填充相同的应力材料来形成一体的隔离结构445。可选地，在应力材料选自钨或铜等导电材料的示例中，可采用同一沉积工艺在第一隔离槽406、第二隔离槽435-1和435-2、第一接触孔403和第二接触孔413中填充相同的导电材料，以同时形成隔离结构445、第一接触结构434和第二接触结构444。

在一些示例中，三维存储器的制备方法300还包括形成外围电路(未示出)以及将外围电路与存储阵列键合的一些操作。在一些示例中，可在不同于衬底401的另一衬底上形成外围电路结构，可选地，外围电路结构例如可包括用于控制高压信号的高压器件和/或用于提高读写速度的低压器件。可选地，上述高压器件和/或低压器件例如由MOS晶体管(未示出)组成。可选地，还可在外围电路结构上形成用于与存储阵列互连的互连层。

在一些情况下，可将形成的外围电路和存储阵列以面对面方式混合键合，外围电路和存储阵列各自具有的互连层可在键合界面对应接触，从而实现外围电路和存储阵列的电连接。在三维存储器的操作期间，可通过存储阵列与外围电路导体结构的电连接实现外围电路对存储阵列的控制。

本申请的一些实施方式还提供一种三维存储器400，该三维存储器400可采用上述方法300中的部分操作或全部操作形成。如图34所示，三维存储器400可包括存储阵列(未示出)，存储阵列可包括半导体层401'、位于半导体层401'上的叠层结构440'以及位于半导体层401'和叠层结构440'的绝缘层411。

可选地，用于半导体层410'的材料可包括硅(例如单晶硅、多晶硅)、金属或金属氮化物。在一些情况下，还可对半导体层401'进行掺杂处理，例如对半导体层401'进行N型导电粒子的掺杂，以提高半导体层401'的导电性。

可选地，叠层结构440'例如为上文描述方法300中将牺牲层416'替换为导电层416之后的一些操作中所形成的堆叠结构440。在一些示例中，叠层结构440'可包括多个交替堆叠的介质层415和导电层416。可选地，导电层416例如可作为控制栅极以引出字线(未示出)。在一些示例中，用于导电层416的材料例如可包括W、Co、Cu、Al、Ti、Ta、Ni等金属导电材料。在一些示例中，用于介质层415的材料例如还可包括多晶硅、掺杂硅、金属硅化物(例如NiSix、WSix、CoSix、TiSix)或其任何组合的半导体材料。

可选地，绝缘层411的远离半导体层401'的表面可为基本平坦的表面，该表面例如可高于多个介质层415中的远离半导体层401'的一个介质层415的顶面。

继续参考图34，在一些示例中，叠层结构440'可包括核心区B1以及位于核心区B1两侧并与核心区B1邻接的台阶区B2。可选地，台阶区B2可包括台阶结构，台阶结构的每层台阶包括至少一个介质层416/导电层416对。

在另一些示例中，叠层结构440'所包括的台阶区B2可位于核心区B1的中间位置，本申请的一些实施方式的三维存储器400对核心区B1和台阶区B2的位置关系不做限定。

在台阶区B2位于核心区B1的两侧的一些示例中，叠层结构440'还可包括位于台阶区B2的远离核心区B1的两侧的外围区B3。可选地，在平行或大致平行于半导体层401'的方向上，导电层416和介质层415可从核心区B1向台阶区B2延伸并停止于台阶区B2与外围区B3邻接的位置。

在台阶区B2位于核心区B1的中间的另一些示例中，叠层结构440'还可包括位于核心区B1的远离台阶区B2的两侧的外围区B3。可选地，在平行或大致平行于半导体层401'的方向上，导电层416和介质层415可从台阶区B2向核心区B1延伸并停止于核心区B1与外围区B3邻接的位置。

继续参考图34，在一些示例中，外围区B3包括靠近台阶区B2的隔离区B31以及远离台阶区B2的切割道区B32。可选地，切割道区B32用于在三维存储器400制作完成时，作为封装阶段分割三维存储器400的切割道。可选地，隔离区B31可包括至少一个隔离结构445。参考图35，可选地，每个隔离结构445可穿过位于半导体层半导体层401'上的绝缘层411并沿着平行或大致平行于半导体层401的方向环绕叠层结构440'。可选地，每个隔离结构445可一体成型。

在一些示例中，用于隔离结构445的材料例如包括应力材料，该应力材料例如包括钨、铜或钴中的任一种金属材料。在封装阶段分割三维存储器400产生较大应力时，该隔离结构445可用于保护三维存储400不受应力损伤。应当理解的是，图34所示出的两个隔离结构445仅仅为一个示例，三维存储器400还可包括一个隔离结构445或两个以上数量的隔离结构445，本申请对隔离结构445的数量不做限定。

在一些示例中，每个隔离结构445包括远离半导体层401'的第一隔离部分445_1以及与第一隔离部分445_1连接的且靠近半导体层401'的第二隔离部分445_2。可选地，在垂直或大致垂直于半导体层401'的方向，第一隔离部分445_1的长度小于第二隔离部分445_2的长度。可选地，第一隔离部分445_1的远离半导体层401'的顶部的关键尺寸D10大于等于1μm。

在一些情况下，第一隔离部分445_1与第二隔离部分445_2在垂直或大致垂直于半导体层401'的方向上至少部分地对准。可选地，第一隔离部分445_1在垂直或大致垂直于半导体层401'的方向的截面形状包括方形或倒梯形，第一隔离部分445_1的的远离半导体层401'的顶部的关键尺寸D10大于第二隔离部分445_2的远离半导体层401'的顶部的关键尺寸D20。

可以理解是，上述关键尺寸D10和关键尺寸D20例如可分别为第一隔离部分445_1和第二隔离部分445_2的远离半导体层401'的顶部在平行或大致平行于401'的方向的宽度。

作为一个选择，第一隔离部分445_1的远离半导体层401'的顶部的关键尺寸D10与第二隔离部分445_2的远离半导体层401'的顶部的关键尺寸D20的比值大于2。作为另一个选择，第一隔离部分445_1的远离半导体层401'的顶部的关键尺寸D10与第二隔离部分445_2的远离半导体层401'的顶部的关键尺寸D20的比值大于2且小于等于3。

本申请的发明人研究发现，在第一隔离部分445_1的关键尺寸或其远离半导体层401'的顶部的关键尺寸与第二隔离部分445_2的远离半导体层401'的顶部的关键尺寸差异较小的情况下，第一隔离部分445_1中仍然可能会出现空隙，第二隔离部分445_2的内部空隙中残留的含氟气体能够较为容易地从第一隔离部分445_1的空隙逸出而造成三维存储器400的损坏。

根据本申请的一些实施方式的三维存储器400，其第一隔离部分445_1的关键尺寸或其远离半导体层401'的顶部的关键尺寸与第二隔离部分445_2的远离半导体层401'的顶部的关键尺寸的比值可大于2.0，在一定程度上能够减少第一隔离部分445_1内部出现空隙的情况发生，从而第二隔离部分445_2的内部空隙中残留的含氟气体难以逸出，减少了对三维存储器400造成的损伤，进而提高了三维存储器400的可靠性。

继续参考图34，在一些示例中，核心区B1包括多个穿过叠层结构440'的沟道结构420。沟道结构420包括由外而内依次设置的功能层、沟道层424以及电介质芯425。可选地，功能层例如包括向靠近沟道层424的方向依次设置的阻挡层421、存储层422和隧穿层423。可选地，用于阻挡层421的材料例如可包括氧化硅、氮氧化硅、高电介质或其任何组合。用于存储层422的材料例如可包括氮化硅、氮氧化硅、硅或其任何组合。用于隧穿层423的材料例如可包括氧化硅、氮氧化硅或其任何组合。用于电介质芯425的材料例如氧化硅等电介质材料。在一个示例中，功能层例如可为包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。可选地，用于沟道层424的材料例如包括多晶硅，在一些情况下，还可对沟道层424进行导电掺杂(例如，N型导电掺杂或P型导电掺杂)，以提高相应类型的导电性。

在一些示例中，三维存储器400还包括位于沟道结构420的远离半导体层401'的端部的导电插塞426，导电插塞426例如可与沟道层424接触。可选地，三维存储器400还包括位于核心区B1的多个第一接触结构434以及位于台阶区B2的多个第二接触结构444。可选地，第一接触结构434可穿过对应沟道结构420处的绝缘层411并与导电插塞426接触。在一些情况下，第一接触结构434可用于将沟道层424与外围电路电连接(即，引出位线)，从而实现外围电路对沟道的控制。可选地，在垂直或大致垂直于半导体层401'的方向上，第一接触结构434的长度与第一隔离部分445_1的长度可大致相等。可选地，用于第一接触结构434的材料例如与用于隔离结构445的材料可相同。

在一些示例中，第二接触结构444可穿过位于台阶区B2的绝缘层411并延伸至对应台阶的导电层416。在导电层416用作控制栅极的情况下，第二接触结构444可用于引出字线。可选地，用于第二接触结构444的材料与用于第一接触结构434的材料可相同。

在一些示例中，三维存储器400还包括外围电路(未示出)，外围电路包括衬底(未示出)以及位于衬底上的外围电路结构(未示出)。可选地，外围电路结构(未示出)例如可包括用于控制高压信号的高压器件和/或用于提高读写速度的低压器件。可选地，上述高压器件和/或低压器件例如由MOS晶体管(未示出)组成。可选地，三维存储器400还可包括位于外围电路结构上的互连层。

在一些情况下，外围电路和存储阵列以面对面方式键合，外围电路和存储阵列各自具有的互连层可在键合界面对应接触，从而实现外围电路和存储阵列的电连接。在三维存储器的操作期间，可通过存储阵列与外围电路导体结构的电连接实现外围电路对存储阵列的控制。

本申请的另一些实施方式还提供另一种三维存储器800，参考图36，三维存储器800包括半导体层401'、位于半导体层401'上的叠层结构440'以及位于半导体层401'和叠层结构440'的绝缘层411。可选地，叠层结构440'包括核心区B1、台阶区B2和外围区B3。可选地，外围区B3可包括隔离区B31和切割道区B32,可选地，三维存储器800还包括位于隔离区B31的隔离结构456、位于核心区B1的沟道结构420和第一接触结构434以及位于台阶区B2的第二接触结构444。应当理解的是，在描述三维存储器400时所涉及的上述结构和特征可完全或部分地适用于在这里所描述的三维存储器800，因此与其相似的或相同的内容在此不再赘述。

在一些示例中，三维存储器800的隔离结构456可包括远离半导体层401'的第一隔离部分456_1以及与第一隔离部分456_1连接的且靠近半导体层401'的第二隔离部分456_2。可选地，第一隔离部分445_1的远离半导体层401'的顶部的关键尺寸大于等于2μm。

示例性地，第二隔离部分456_2包括沿平行或大致平行于半导体层401'的方向间隔设置的至少两个子隔离部分456_21和456_22。作为一个选择，子隔离部分456_21和456_22中的任一个可沿绝缘层411的厚度方向延伸至半导体层401'。可选地，在垂直或大致垂直于半导体层401'的方向，第一隔离部分456_1的长度小于子隔离部分456_21和456_22中任一个的长度。

以第一隔离部分456_1在垂直或大致垂直于半导体层401'的方向的截面形状包括方形为示例，第一隔离部分456_1的关键尺寸大于子隔离部分456_21和456_22中的任一个的远离半导体层401'的顶部的关键尺寸。作为一个选择，第一隔离部分456_1的关键尺寸与子隔离部分456_21和456_22中的任一个的远离半导体层401'的顶部的关键尺寸的比值大于4。作为另一个选择，第一隔离部分456_1的关键尺寸与子隔离部分456_21和456_22中的任一个的远离半导体层401'的顶部的关键尺寸的比值大于4且小于等于6。

以第一隔离部分456_1在垂直或大致垂直于半导体层401'的方向的截面形状包括倒梯形为另一示例，第一隔离部分456_1的远离半导体层401'的顶部的关键尺寸大于子隔离部分456_21和456_22中的任一个的远离半导体层401'的顶部的关键尺寸。作为一个选择，第一隔离部分456_1的远离半导体层401'的顶部的关键尺寸与子隔离部分456_21和456_22中的任一个的远离半导体层401'的顶部的关键尺寸的比值大于4。作为另一个选择，第一隔离部分456_1的远离半导体层401'的顶部的关键尺寸与子隔离部分456_21和456_22中的任一个的远离半导体层401'的顶部的关键尺寸的比值大于4且小于等于6。

本申请的发明人研究发现，在第一隔离部分456_1的关键尺寸或其远离半导体层401'的顶部的关键尺寸与子隔离部分456_21和456_22中的任一个的远离半导体层401'的顶部的关键尺寸差异较小的情况下，第一隔离部分445_1中仍然可能会出现空隙，使得子隔离部分456_21和456_22内部空隙中残留的含氟气体较为容易地逸出而造成三维存储器400的损坏。

根据本申请的一些实施方式的三维存储器800，其第一隔离部分456_1的关键尺寸或其远离半导体层401'的顶部的关键尺寸与子隔离部分456_21和456_22中的任一个的远离半导体层401'的顶部的关键尺寸的比值可大于4.0，在一定程度上能够减少第一隔离部分456_1内部出现空隙的情况发生，从而第二隔离部分445_2的内部空隙中残留的含氟气体难以逸出，减少了对三维存储器800造成的损伤，进而提高了三维存储器800的可靠性。

本申请的一些实施方式还提供一种包括存储器的系统，该系统包括的存储器可为上文所描述的三维存储器400或三维存储器800的任一示例。如图37所示，系统500可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或其中具有存储的任何其他合适的电子设备。继续参考图37，系统500可以包括主机408和具有一个或多个存储器407和存储器控制器406的存储器系统409。主机408可以是电子设备的处理器，例如中央处理单元(CPU)，或者片上系统(SoC)，例如应用处理器(AP)。主机408可被配置为发送或接收存储于存储器407中的数据。

根据一些实施方式，存储器控制器406耦合到存储器407和主机408，并且被配置为控制存储器407。存储器控制器406可以管理存储在存储器407中的数据，并且与主机408通信。在一些实施方式中，存储器控制器406被设计用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于诸如个人计算机、数码相机、移动电话等电子设备中的其他介质。在一些实施方式中，存储器控制器406被设计用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，该嵌入式多媒体卡(eMMC)用作移动设备(诸如智能电话、平板电脑、膝上型计算机等)和企业存储阵列的数据存储。存储器控制器406可以被配置为控制存储器407的操作，诸如读取、擦除和编程操作。存储器控制器406还可以被配置为管理关于存储器407中存储的或要存储的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器406还被配置为针对从存储器407读取或向其写入数据处理纠错码(ECC)。也可以由存储器控制器406执行任何其他合适的功能，例如，格式化存储器407。存储器控制器406可以根据特定通信协议与外部设备(例如，主机408)通信。例如，存储器控制器406可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议例如为USB协议、MMC协议、外围部件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、火线协议等。

存储器控制器406和一个或多个存储器407可以集成到各种类型的存储装置中，例如，包括在相同的封装中，诸如通用闪存(UFS)封装或eMMC封装。即，存储器系统409可实施为不同类型的终端电子产品并封装到所述终端电子产品中。在如图38所示的一个示例中，存储器控制器406和单个存储器407可以集成到存储卡502中。存储卡502可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡502可进一步包括将存储卡502与主机(例如，图37中的主机408)电耦合的存储卡连接器504。在如图39所示的另一示例中，存储器控制器406和多个存储器407可以被集成到SSD 506中。SSD 506可进一步包括将SSD 506与主机(例如，图37中的主机408)电耦合的SSD连接器508。在一些实施方式中，SSD 506的存储容量和/或操作速度大于存储卡502的存储容量和/或操作速度。

图40示出了根据本申请一些实施方式的包括外围电路和存储阵列的存储器601的示意图。该存储器601可为上文所描述的三维存储器400或三维存储器800的任一示例。如图40所示。三维存储器601包括以面对面方式耦接的存储阵列301(包括上文所描述的叠层结构440')和外围电路。在一些实施方式中，存储阵列301例如可为闪存阵列，并且可使用3DNAND闪存技术来实现。外围电路例如包括页缓冲器/感测放大器505、列解码器/位线驱动器507、行解码器/字线驱动器509、电压发生器510、控制逻辑单元512、寄存器514、I/F接口516和数据总线518。应当理解，在一些示例中，外围电路还可以包括图40中未示出的附加外围电路。

在一些示例中，页缓冲器/感测放大器505可以被配置为根据来自控制逻辑单元512的控制信号从和向存储阵列读取和编程(写入)数据。可选地，页缓冲器/感测放大器505可以存储将被编程到存储阵列的一个存储页中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器505还可以在读取操作中从位线感测表示存储在存储单中的数据位的低功率信号，并且将小电压摆幅放大到可识别逻辑电平。列解码器/位线驱动器507可以被配置为由控制逻辑单元512控制，并且通过施加由电压发生器510生成的位线电压而选择一个或多个存储单元串。

在一些实施例中，行解码器/字线(WL)驱动器509可以被配置为由控制逻辑单元512控制，并且选择/取消选择存储阵列的存储块，并且选择/取消选择块的字线。行解码器/字线驱动器509还可以被配置为使用由电压发生器510生成的字线电压驱动字线。在一些实施方式中，行解码器/字线(WL)驱动器509还可以选择/取消选择并驱动源极选择线(SSL)和漏极选择线(DSL)。

在一些实施例中，电压发生器510可以被配置为由控制逻辑单元512控制，并且生成将被提供到存储阵列的各种操作电压(擦除电压、编程电压或读取电压)。例如，在读取操作中，将读取电压提供给行解码器509，以驱动字线(WL)对与其耦合的存储单元306进行读取。

在一些实施例中，控制逻辑单元512可以耦合到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作，控制逻辑单元512可以执行下文所述的闪存存储器的操作方法。寄存器514可以耦合到控制逻辑单元512，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作代码(OP代码)和命令地址。

在一些实施例中，I/F接口516可以耦合到控制逻辑单元512，并且充当控制缓冲器，以缓冲从主机(例如，图37中所示的主机408)接收到的控制命令并将其转发给控制逻辑单元512，并且缓冲从控制逻辑单元512接收到的状态信息并将其转发给主机408。I/F接口516还可以经由数据总线518耦合到列解码器/位线驱动器507，并且充当数据输入/输出(I/O)接口和数据缓冲器，从而对往返于存储阵列的数据进行缓冲和转发。

如上所述的具体实施方式，对本申请的目的、技术方案和有益效果进行了进一步详细说明。应理解的是，以上仅为本申请的具体实施方式，并不用于限制本申请。凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等均应包含在本申请的保护范围之内。

Claims (21)

1.一种三维存储器的制备方法，其特征在于，包括：

在衬底上形成堆叠结构并在所述衬底和所述堆叠结构上形成绝缘层；

去除所述绝缘层的远离所述衬底的一部分，以形成环绕所述堆叠结构的至少一个第一隔离槽；以及

去除所述绝缘层的对应所述至少一个第一隔离槽的一部分，以形成环绕所述堆叠结构且延伸至所述衬底中的至少一个第二隔离槽。

2.根据权利要求1所述的方法，其中，去除所述绝缘层的对应所述至少一个第一隔离槽的一部分包括：

去除所述绝缘层的对应每个所述第一隔离槽的至少两个分立的部分，以形成至少两个所述第二隔离槽。

3.根据权利要求1所述的方法，其中，去除所述绝缘层的对应所述至少一个第一隔离槽的一部分，以形成环绕所述堆叠结构且延伸至所述衬底中的至少一个第二隔离槽包括：

在所述绝缘层上和所述至少一个第一隔离槽中形成保护层；

在所述保护层上形成掩膜层；以及

以所述掩膜层为掩蔽，去除所述保护层和所述绝缘层的对应所述至少一个第一隔离槽的一部分，以在所述绝缘层中形成所述至少一个第二隔离槽。

4.根据权利要求3所述的方法，还包括：

去除所述保护层的其余部分；以及

在所述至少一个第一隔离槽和所述至少一个第二隔离槽中填充应力材料，以形成至少一个隔离结构。

5.根据权利要求1所述的方法，其中，所述绝缘层包括位于所述第一隔离槽和所述第二隔离槽的背离所述堆叠结构的一侧的切割道区；

其中，所述方法还包括：在形成所述至少一个第一隔离槽的过程中，在所述切割道区形成标记槽。

6.根据权利要求1所述的方法，其中，所述堆叠结构包括核心区，所述核心区包括多个沟道结构以及与所述沟道结构电连接的沟道插塞；

其中，所述方法还包括：在形成所述至少一个第一隔离槽的过程中，在所述绝缘层的对应所述核心区的部分形成延伸至每个所述导电插塞的第一接触孔。

7.根据权利要求6所述的方法，其中，去除所述绝缘层的对应所述至少一个第一隔离槽的一部分，以形成环绕所述堆叠结构且延伸至所述衬底中的至少一个第二隔离槽包括：

在所述绝缘层上、所述第一隔离槽和所述第一接触孔中形成保护层；

在所述保护层上形成掩膜层；以及

以所述掩膜层为掩蔽，去除所述保护层和所述绝缘层的对应所述至少一个第一隔离槽的一部分，以形成所述至少一个第二隔离槽。

8.根据权利要求1所述的方法，其中，所述堆叠结构包括台阶区，所述台阶区的每个台阶包括导电层和介质层；

其中，所述方法还包括：在形成所述至少一个第二隔离槽的过程中，在所述绝缘层的对应所述台阶区的部分形成延伸至每个所述台阶的导电层的第二接触孔。

9.根据权利要求1所述的方法，其中，形成的所述第一隔离槽的远离所述衬底的顶部的关键尺寸与形成的所述第二隔离槽的远离所述衬底的顶部的关键尺寸的比值大于2.0。

10.根据权利要求1所述的方法，其中，形成的所述第一隔离槽的远离所衬底的顶部的关键尺寸大于等于1μm。

11.根据权利要求2所述的方法，其中，形成的所述第一隔离槽的远离所述衬底的顶部的关键尺寸与形成的所述第二隔离槽的远离所述衬底的顶部的关键尺寸的比值大于4.0。

12.根据权利要求2所述的方法，其中，形成的所述第一隔离槽的远离所衬底的顶部的关键尺寸大于等于2μm。

13.一种三维存储器，其特征在于，包括：

半导体层；

叠层结构，位于半导体层上；

绝缘层，位于所述叠层结构和所述半导体层上；以及

至少一个隔离结构，穿过所述绝缘层的对应所述半导体层的部分并环绕所述叠层结构，其中，每个隔离结构包括远离所述半导体层的第一隔离部分以及与所述第一隔离部分连接的且靠近所述半导体层的第二隔离部分，并且所述第一隔离部分的远离所述半导体层的顶部的关键尺寸大于所述第二隔离部分的远离所述半导体层的顶部的关键尺寸。

14.根据权利要求13所述的三维存储器，其中，所述第一隔离部分的远离所述半导体层的顶部的关键尺寸与所述第二隔离部分的远离所述半导体层的顶部的关键尺寸的比值大于2.0。

15.根据权利要求14所述的三维存储器，其中，所述第一隔离部分的远离所述半导体层的顶部的关键尺寸与所述第二隔离部分的远离所述半导体层的顶部的关键尺寸的比值大于2.0且小于等于3.0。

16.根据权利要求14所述的三维存储器，其中，所述第一隔离部分的远离所述半导体层的顶部的关键尺寸大于等于1μm。

17.根据权利要求13所述的三维存储器，其中，所述第二隔离部分包括沿平行于所述半导体层的方向间隔设置的至少两个子隔离部分，并且所述第一隔离部分的远离所述半导体层的顶部的关键尺寸与任一所述子隔离部分的远离所述半导体层的顶部的关键尺寸的比值大于4.0。

18.根据权利要求17所述的三维存储器，其中，所述第一隔离部分的远离所述半导体层的顶部的关键尺寸与任一所述子隔离部分的远离所述半导体层的顶部的关键尺寸的比值大于4.0且小于等于6.0。

19.根据权利要求17所述的三维存储器，其中，所述第一隔离部分的远离所述半导体层的顶部的关键尺寸大于等于2μm。

20.一种存储器系统，包括：

如权利要求13至19中任一项所述的三维存储器；以及

存储器控制器，耦合到所述三维存储器，并被配置为控制所述三维存储器。

21.根据权利要求20所述的存储器系统，包括：固态驱动器或存储卡。

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