KR20240076919A - 반도체 장치 및 반도체 장치의 제조방법 - Google Patents

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신완섭
강윤호
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Abstract

반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 게이트 구조; 상기 게이트 구조 내에 위치된 채널막; 상기 채널막 내에 위치된 실리사이드막; 및 상기 채널막을 감싸는 메모리막을 포함하고, 상기 채널막, 상기 실리사이드막 및 상기 메모리막 중 적어도 하나는 할로겐 원소를 포함할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 전자 장치 및 전자 장치의 제조방법에 관한 것으로, 보다 상세하게는 반도체 장치 및 반도체 장치의 제조방법에 관한 것이다.
반도체 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정된다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 반도체 장치의 집적도 향상이 한계에 도달함에 따라, 기판 상에 메모리 셀들을 적층하는 3차원 반도체 장치가 제안되고 있다. 또한, 이러한 반도체 장치의 동작 신뢰성을 향상시키기 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 반도체 장치의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 게이트 구조; 상기 게이트 구조 내에 위치된 채널막; 상기 채널막 내에 위치된 실리사이드막; 및 상기 채널막을 감싸는 메모리막을 포함하고, 상기 채널막, 상기 실리사이드막 및 상기 메모리막 중 적어도 하나는 할로겐 원소를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 게이트 구조; 상기 게이트 구조 내에 위치되며 제1 농도의 할로겐 원소를 포함하는 채널막; 상기 채널막을 감싸는 메모리막; 및 상기 채널막 내에 위치된 절연 코어를 포함하고, 상기 채널막과 상기 메모리막의 계면은 상기 제1 농도보다 높은 제2 농도의 할로겐 원소를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계; 상기 적층물 내에 개구부를 형성하는 단계; 상기 개구부 내에 메모리막을 형성하는 단계; 상기 메모리막 내에 채널막을 형성하는 단계; 상기 채널막 내에 할로겐 원소를 포함하는 패시베이션막을 형성하는 단계; 및 상기 패시베이션막으로부터 상기 메모리막 및 상기 채널막 중 적어도 하나로 상기 할로겐 원소를 확산시킬 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계; 상기 적층물 내에 개구부를 형성하는 단계; 상기 개구부 내에 채널막을 형성하는 단계; 상기 채널막 내에 확산 방지막을 형성하는 단계; 상기 확산 방지막 내에 보호막을 형성하는 단계; 상기 보호막 및 상기 확산 방지막을 통해 상기 채널막으로 할로겐 원소를 확산시키는 단계; 상기 보호막을 제거하는 단계; 및 상기 개구부 내에 절연 코어를 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 안정적인 구조를 갖고, 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치에 포함된 할로겐 원소의 농도 분포를 설명하기 위한 그래프이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 1b, 도 1c, 도 1d 및 도 1e는 도 1a의 A 영역의 확대도일 수 있다.
도 1a를 참조하면, 반도체 장치는 게이트 구조(110) 또는 채널 구조들(CH)을 포함하거나, 이들을 조합하여 포함할 수 있다. 게이트 구조(110)는 교대로 적층된 절연막들(111) 및 도전막들(112)을 포함할 수 있다. 여기서, 도전막들(112)은 워드 라인, 비트 라인 또는 선택 라인일 수 있다.
채널 구조들(CH) 각각은 게이트 구조(110) 내에 위치될 수 있고, 게이트 구조(110)를 관통할 수 있다. 채널 구조들(CH) 각각은 게이트 구조(110) 내에서 도전막들(112)의 적층 방향을 따라 연장될 수 있다. 채널 구조들(CH) 각각은 채널막(130)을 포함할 수 있다. 채널 구조들(CH) 각각은 메모리막(120), 실리사이드막(미도시), 확산 방지막(미도시) 또는 절연 코어(150)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
채널막(130)은 게이트 구조(110) 내에 위치될 수 있다. 채널막(130)은 게이트 구조(110)를 관통할 수 있고, 게이트 구조(110) 내에서 도전막들(112)의 적층 방향을 따라 연장될 수 있다. 메모리막(120)은 채널막(130)을 감쌀 수 있다. 절연 코어(150)는 채널막(130) 내에 위치될 수 있다. 채널막(130)은 실리콘 또는 저마늄 등의 반도체 물질을 포함할 수 있다. 예를 들어, 채널막(130)은 폴리실리콘을 포함할 수 있다. 절연 코어(150)는 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다.
메모리막(120), 채널막(130) 및 절연 코어(150) 중 적어도 하나는 패시베이션 물질을 포함할 수 있다. 여기서, 패시베이션 물질은 할로겐 원소, 수소 또는 중수소를 포함하거나 이들을 조합하여 포함할 수 있다. 예를 들어, 패시베이션 물질은 H2, D2, NO, F 또는 Cl 등을 포함하거나, 이들을 조합하여 포함할 수 있다.
패시베이션 물질은 메모리막(120) 내부, 채널막(130) 내부 또는 절연 코어(150) 내부에 존재하는 결함을 치유할 수 있다. 패시베이션 물질은 메모리막(120)과 채널막(130)의 계면 또는 채널막(130)과 절연 코어(150)의 계면에 존재하는 결함을 치유할 수 있다. 예를 들어, 막들(120, 130, 150)이 다결정 물질을 포함하는 경우 그레인 바운더리(grain boundary)를 포함할 수 있고, 그레인 바운더리에 결함이 존재할 수 있다. 또한, 막들(120, 130, 150) 간 계면에는 댕글링 본드(dangling bond) 등의 트랩 사이트(trap site)가 존재할 수 있다. 패시베이션 물질은 막들(120, 130, 150) 내부의 그레인 바운더리에 결합되거나 막들(120, 130, 150) 간 계면에 존재하는 트랩 사이트에 결합되어 막질을 개선시키고 반도체 장치의 신뢰성을 향상시킬 수 있다.
이하에서는, 패시베이션 물질의 일 예로서 할로겐 원소가 반도체 장치에 포함된 경우에 대해 설명하도록 한다. 메모리막(120), 채널막(130) 및 절연 코어(150) 중 적어도 하나는 할로겐 원소를 포함할 수 있다. 또한, 메모리막(120)과 채널막(130)의 계면 및 채널막(130)과 절연 코어(150)의 계면 중 적어도 하나는 할로겐 원소가 위치될 수 있다. 여기서, 할로겐 원소는 불소(Fluorine; F) 또는 염소(Chlorine; Cl)을 포함하거나, 이들을 조합하여 포함할 수 있다.
참고로, 본 도면에는 도시되지 않았으나, 게이트 구조(110) 하부에 소스 구조, 주변 회로 등이 위치될 수 있다. 주변 회로는 트랜지스터, 캐패시터 또는 레지스터 등을 포함할 수 있다.
도 1b를 참조하면, 메모리막(120)은 블로킹막(121), 데이터 저장막(123) 또는 터널링막(125)을 포함하거나, 이들을 조합하여 포함할 수 있다. 터널링막(125)은 채널막(130)을 감쌀 수 있다. 데이터 저장막(123)은 터널링막(125)을 감쌀 수 있다. 블로킹막(121)은 데이터 저장막(123)을 감쌀 수 있다. 블로킹막(121)은 산화물 등의 절연 물질을 포함할 수 있다. 데이터 저장막(123)은 플로팅 게이트, 폴리실리콘막, 전하 트랩 물질, 질화막, 가변 저항 물질 등을 포함할 수 있다. 터널링막(125)은 산화물 등의 절연 물질을 포함할 수 있다.
실리사이드막(140)은 채널막(130) 내에 위치될 수 있다. 실리사이드막(140) 내에 절연 코어(150)가 위치될 수 있다. 다시 말해, 채널막(130)과 절연 코어(150) 사이에 실리사이드막이 위치될 수 있다. 실리사이드막(140)은 반도체 장치의 제조 과정에서 잔류되는 막일 수 있다. 예를 들어, 실리사이드막(140)은 제조 과정에서 채널막(130)과 보호막(미도시)이 반응하여 형성된 막일 수 있다. 실리사이드막(140)은 금속 실리사이드 등을 포함할 수 있다. 예를 들어, 실리사이드막(140)은 텅스텐실리사이드(WSix) 또는 티타늄실리사이드(TiSix)를 포함할 수 있다.
채널막(130), 메모리막(120) 및 실리사이드막(140) 중 적어도 하나는 할로겐 원소를 포함할 수 있다. 블로킹막(121), 데이터 저장막(123) 및 터널링막(125) 중 적어도 하나는 할로겐 원소를 포함할 수 있다. 또한, 메모리막(120)과 채널막(130)의 계면에 할로겐 원소가 위치될 수 있다. 채널막(130)과 실리사이드막(140)의 계면에 할로겐 원소가 위치될 수 있다.
도 1c를 참조하면, 반도체 장치는 확산 방지막(160)을 더 포함할 수 있다. 확산 방지막(160)은 채널막(130)과 절연 코어(150) 사이에 위치될 수 있다. 확산 방지막(160)은 반도체 장치의 제조 과정에서 잔류되는 막으로써, 채널막(130)으로 금속이 확산되는 것을 방지하거나 감소시키기 위한 것일 수 있다. 확산 방지막(160)은 할로겐 원소를 포함할 수 있다. 확산 방지막(160)은 산화물 또는 질화물 등의 절연 물질을 포함할 수 있다. 예를 들어, 확산 방지막(160)은 SiO2 또는 Si-3N4 등을 포함할 수 있다.
도 1d를 참조하면, 채널막(130)은 제1 부분(130P1) 및 제2 부분(130P2)를 포함할 수 있다. 제1 부분(130P1)은 제2 부분(130P2)에 비해 메모리막(120)에 가깝게 위치될 수 있다. 제2 부분(130P2)은 제1 부분(130P1)에 비해 메모리막(120)으로부터 이격되어 위치될 수 있다. 예를 들어, 제2 부분(130P2)은 제1 부분(130P1)에 비해 실리사이드막(140)에 가깝게 위치될 수 있다. 참고로, 앞서 도 1c를 참조하여 설명한 바와 같이 반도체 장치가 실리사이드막(140)이 대신에 확산 방지막(160)을 포함하는 경우, 제2 부분(130P2)은 제1 부분(130P1)에 비해 확산 방지막(160)에 가깝게 위치될 수 있다.
제1 부분(130P1)과 제2 부분(130P2)은 할로겐 원소의 농도가 상이할 수 있다. 제1 부분(130P1)과 제2 부분(130P2)은 서로 다른 형태의 할로겐 원소의 농도 구배(gradient)를 가질 수 있다. 제1 부분(130P1)은 메모리막(120)과 가까워질수록 할로겐 원소의 농도가 증가할 수 있다. 예를 들어, 제1 부분(130P1)은 채널막(130)과 메모리막(120)의 계면에 가까워질수록 할로겐 원소의 농도가 증가할 수 있다. 제2 부분(130P2)은 실리사이드막(140)과 가까워질수록 할로겐 원소의 농도가 증가할 수 있다. 예를 들어, 제2 부분(130P2)은 채널막(130)과 실리사이드막(140)의 계면에 가까워질수록 할로겐 원소의 농도가 증가할 수 있다. 계면은 서로 다른 막들의 경계면으로서 불안정하기 때문에 많은 결함을 포함할 수 있기 때문이다. 메모리막(120)과 채널막(130)의 계면 및 채널막(130)과 실리사이드막(140)의 계면은 결함을 치유하기 위해 할로겐 원소가 많이 필요할 수 있다. 따라서, 결함이 상대적으로 많이 존재하는 계면들의 할로겐 원소의 농도가 상대적으로 높을 수 있다.
반도체 장치는 라이너막(170)을 더 포함할 수 있다. 라이너막(170)은 도전막들(112)과 블로킹막(121) 사이에 위치될 수 있고, 도전막들(112)의 측벽을 따라 연장될 수 있다. 라이너막(170)은 고유전(high-k) 물질을 포함할 수 있다. 라이너막(170)은 할로겐 원소를 포함할 수 있다.
참고로, 라이너막(170)은 블로킹막 또는 메모리막일 수 있다. 블로킹막은 고유전 물질을 포함할 수 있고, 메모리막은 블로킹막, 데이터 저장막 및 터널링막 중 적어도 하나를 포함할 수 있다. 또한, 라이너막(170)은 도 1a 내지 도 1c에도 적용될 수 있다. 예를 들어, 라이너막(170)은 도 1a 내지 도 1c의 도전막들(112)과 블로킹막(121) 사이에 위치될 수 있고, 도전막들(112)의 측벽을 따라 연장될 수 있다.
도 1e를 참조하면, 반도체 장치는 채널 구조들(CH) 대신에 전극 구조들(ES)을 포함하는 것도 가능하다. 전극 구조들(ES) 각각은 가변 저항막(VR)을 포함할 수 있다. 전극 구조들(ES) 각각은 실리사이드막(140) 또는 절연 코어(150)를 더 포함하거나 이들을 조합하여 더 포함할 수 있다.
게이트 구조(110)는 교대로 절연막들(111) 및 제1 도전 라인들(112A)을 포함할 수 있다. 제1 도전 라인들(112A)은 폴리실리콘, 금속 등의 도전 물질을 포함할 수 있다. 제1 도전 라인들(112A)은 워드 라인, 비트 라인 또는 선택 라인일 수 있다.
제2 도전 라인(CL)은 게이트 구조(110) 내에 위치될 수 있고, 게이트 구조(110)를 관통할 수 있다. 제2 도전 라인(CL)은 게이트 구조(110)를 통해 연장될 수 있다. 제2 도전 라인(CL) 내에 절연 코어(150)가 위치될 수 있다. 제2 도전 라인(CL)은 제1 부분(CLP1) 및 제2 부분(CLP2)을 포함할 수 있다. 제1 부분(CLP1)은 제2 부분(CLP2)에 비해 가변 저항막(VR)에 가깝게 위치될 수 있따. 제2 부분(CLP2)은 제1 부분(CLP1)에 비해 가변 저항막(VR)로부터 이격되어 위치될 수 있다. 제1 부분(CLP1)과 제2 부분(CLP2)은 할로겐 원소의 농도가 상이할 수 있다. 제1 부분(CLP1)은 가변 저항막(VR)과 가까워질수록 할로겐 원소의 농도가 증가할 수 있다. 제2 부분(CLP2)은 절연 코어(150)과 가까워질수록 할로겐 원소의 농도가 증가할 수 있다
제2 도전 라인(CL)은 폴리실리콘, 금속 등의 도전 물질을 포함할 수 있다. 제2 도전 라인(CL)은 비트 라인, 워드 라인 또는 선택 라인일 수 있다. 제1 도전 라인들(112A)이 워드 라인인 경우, 제2 도전 라인(CL)은 비트 라인일 수 있다.
가변 저항막(VR)은 제1 도전 라인들(112A)과 제2 도전 라인(CL) 사이에 위치될 수 있다. 가변 저항막(VR)은 상변화 물질을 포함할 수 있고, 칼코게나이드를 포함할 수 있다. 가변 저항막(VR)은 프로그램 동작에 따라 상변화할 수 있다. 가변 저항막(VR)은 상변화 없이 저항이 변하는 가변 저항 물질을 포함할 수 있고, 칼코게나이드계 물질을 포함할 수 있다. 가변 저항막(VR)은 비정질 상태를 갖고, 프로그램 동작 시에 결정 상태로 변화하지 않을 수 있다.
실리사이드막(140)은 제2 도전 라인(CL) 내에 위치될 수 있다. 실리사이드막(140)은 제조 과정에서 잔류되는 막일 수 있다. 또한, 실리사이드막(140) 대신에 확산 방지막이 위치될 수 있다. 확산 방지막은 제조 과정에서 가변 저항막(VR)으로 금속이 확산되는 것을 방지하거나 감소시킬 수 있다.
참고로, 본 도면에는 도시되지 않았으나, 제2 도전 라인(CL)과 절연 코어(150) 사이에 보호막이 위치될 수 있다. 보호막은 가변 저항막(VR) 및 제2 도전 라인(CL)에 금속이 확산되는 것을 방지하거나 감소시키기 위한 것일 수 있다. 잔류하는 보호막은 제2 도전 라인(CL)과 함께 전극으로 사용될 수 있다.
가변 저항막(VR), 제2 도전 라인(CL), 실리사이드막(140) 및 확산 방지막 중 적어도 하나는 할로겐 원소를 포함할 수 있다. 여기서, 할로겐 원소는 불소(Fluorine; F) 또는 염소(Chlorine; Cl)을 포함하거나, 이들을 조합하여 포함할 수 있다.
참고로, 본 명세서에서는 반도체 장치가 실리사이드막(140) 및 절연 코어(150)를 포함하는 실시예에 대해서 설명하였으나, 실리사이드막(140) 및 절연 코어(150) 중 적어도 하나가 포함되지 않을 수 있다.
전술한 바와 같은 구조에 따르면, 채널막(130) 및 메모리막(120)은 할로겐 원소를 포함할 수 있고, 채널막(130)과 메모리막(120)의 계면 등에 할로겐 원소가 위치될 수 있다. 따라서, 할로겐 원소에 의해 채널막(130) 또는 메모리막(120) 내에 존재하는 결함이나 채널막(130)과 메모리막(120)의 계면 등에 존재하는 결함이 치유될 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치에 포함된 할로겐 원소의 농도 분포를 설명하기 위한 그래프이다. 이하, 앞서 설명한 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 1a 내지 도 1d를 다시 참조하면, 반도체 장치는 게이트 구조(110), 라이너막(170), 메모리막(120), 채널막(130), 실리사이드막(140), 확산 방지막(160) 또는 절연 코어(150)를 포함하거나, 이들을 조합하여 포함할 수 있다. 여기서, 메모리막(120)은 블로킹막(121), 데이터 저장막(123) 및 터널링막(125)을 포함할 수 있다. 도 2에 표시된 막들은 도 1a 내지 도 1d에서 설명한 반도체 장치를 구성하는 구성요소들과 대응되는 막으로서 구성요소들의 일부 막을 간략히 표현한 것일 수 있다. x축은 각 막의 상대적인 위치 및 두께를 의미할 수 있고, y축은 할로겐 원소의 농도를 의미할 수 있다.
도 2를 참조하면, 도전막(112), 라이너막(170), 메모리막(120), 채널막(130), 실리사이드막(140), 확산 방지막(160) 또는 절연 코어(150) 간에 할로겐 원소의 농도 차이가 존재할 수 있다. 여기서, 농도는 막(112, 170, 120, 130, 140, 160, 150)에 포함된 할로겐 원소의 최소 농도, 최고 농도 또는 평균 농도를 의미할 수 있다.
제조 과정에서 할로겐 원소가 확산된 방향에 따라 막(112, 170, 120, 130, 140, 160, 150) 내부에 포함된 할로겐 원소의 농도가 상이할 수 있다. 예를 들어, 채널막(130)으로부터 메모리막(120)을 향해 할로겐 원소가 확산될 경우, 채널막(130) 또는 채널막(130)과 인접한 막이 채널막(130)으로부터 이격된 막에 비해 높은 농도의 할로겐 원소를 포함할 수 있다.
막(112, 170, 120, 130, 140, 160, 150) 내부와 계면들 간에 할로겐 원소의 농도 차이가 존재할 수 있다. 여기서, 계면들은 라이너막(170)과 블로킹막(121)의 계면, 블로킹막(121)과 데이터 저장막(123)의 계면, 데이터 저장막(123)과 터널링막(125)의 계면, 터널링막(125)과 채널막(130)의 계면, 채널막(130)과 실리사이드막(140)의 계면, 채널막(130)과 확산 방지막(160)의 계면 또는 채널막(130)과 절연 코어(150)의 계면을 포함할 수 있다. 계면은 서로 다른 막들의 경계면으로서 불안정하기 때문에 막 내부보다 많은 결함을 포함할 수 있기 때문이다. 다시 말해, 막들(112, 170, 120, 130, 140, 160, 150) 간 계면은 결함을 치유하기 위해 막 내부보다 할로겐 원소가 많이 필요할 수 있기 때문에 막들 간 계면에 상대적으로 높은 농도의 할로겐 원소가 위치될 수 있다.
라이너막(170), 메모리막(120), 채널막(130), 실리사이드막(140) 및 확산 방지막(160) 중 적어도 하나는 할로겐 원소를 포함할 수 있다. 채널막(130)은 제1 농도의 할로겐 원소를 포함할 수 있다. 여기서, 제1 농도는 할로겐 원소의 최소 농도, 최고 농도 또는 평균 농도를 의미할 수 있다. 채널막(130)과 메모리막(120)의 계면은 제2 농도(C2)의 할로겐 원소를 포함할 수 있다. 제1 농도 및 제2 농도(C2)는 실질적으로 동일하거나 상이할 수 있다. 예를 들어, 제2 농도(C2)는 제1 농도보다 높을 수 있다.
채널막(130)은 메모리막(120)과 가까워질수록 할로겐 원소의 농도가 증가하는 제1 부분(130P1)을 포함할 수 있다. 채널막(130)은 실리사이드막(140)과 가까워질수록 할로겐 원소의 농도가 증가하는 제2 부분(130P2)을 포함할 수 있다. 참고로, 앞서 도 1c를 참조하여 설명한 바와 같이 반도체 장치가 실리사이드막(140)이 대신에 확산 방지막(160)을 포함하는 경우, 제2 부분(130P2)은 확산 방지막(160)과 가까워질수록 할로겐 원소의 농도가 증가할 수 있다.
터널링막(125)은 제3 농도의 할로겐 원소를 포함할 수 있다. 터널링막(125)과 채널막(130)의 계면은 제3 농도보다 높은 제2 농도(C2)의 할로겐 원소를 포함할 수 있다. 채널막(130)과 실리사이드막(140)의 계면은 제4 농도(C4)의 할로겐 원소를 포함할 수 있다. 제4 농도(C4)는 제2 농도(C2)와 실질적으로 동일하거나 상이할 수 있다. 예를 들어, 제4 농도(C4)는 제2 농도(C2)보다 높을 수 있다. 참고로, 앞서 도 1c를 참조하여 설명한 바와 같이 반도체 장치가 실리사이드막(140)이 대신에 확산 방지막(160)을 포함하는 경우, 채널막(130)과 확산 방지막(160)의 계면이 제4 농도(C4)의 할로겐 원소를 포함할 수 있다.
참고로, 도 1e를 참조하면, 반도체 장치는 교대로 적층된 절연막들(111) 및 제1 도전 라인들(112A)를 포함하는 게이트 구조(110), 가변 저항막(VR), 제2 도전 라인(CL), 실리사이드막(140), 확산 방지막 또는 절연 코어(150)를 포함하거나, 이들을 조합하여 포함할 수 있다. 도 2에 표시된 막들 중, 도전막(112)은 제1 도전 라인들(112A)과 대응될 수 있다. 메모리막(120)은 가변 저항막(VR)과 대응될 수 있다. 또한, 채널막(130)은 제2 도전 라인(CL)과 대응될 수 있다.
제1 도전 라인(112A), 가변 저항막(VR), 제2 도전 라인(CL), 실리사이드막(140) 또는 절연 코어(150) 간에 할로겐 원소의 농도 차이가 존재할 수 있다. 막(112A, VR, CL, 140, 150) 내부와 계면들 간에 할로겐 원소의 농도 차이가 존재할 수 있다. 가변 저항막(VR), 제2 도전 라인(CL) 및 실리사이드막(140) 중 적어도 하나는 할로겐 원소를 포함할 수 있다. 제2 도전 라인(CL)은 제1 농도의 할로겐 원소를 포함할 수 있다. 제2 도전 라인(CL)과 가변 저항막(VR)의 계면은 제1 농도보다 높은 제2 농도의 할로겐 원소를 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 막들(170, 120, 130, 140, 160, 150) 내부 및 막들(170, 120, 130, 140, 160, 150) 간 계면은 상이한 농도의 할로겐 원소를 포함할 수 있다. 막들 간 계면은 막들 내부보다 높은 농도의 할로겐 원소를 포함할 수 있고, 할로겐 원소에 의해 막들 내부 및 막들 간 계면의 결함이 치유될 수 있다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명한 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a를 참조하면, 적층물(310A)을 형성할 수 있다. 적층물(310A)은 교대로 적층된 제1 물질막들(311) 및 제2 물질막들(313)을 포함할 수 있다. 제1 물질막들(311)은 제2 물질막들(313)에 대해 식각 선택비가 큰 물질을 포함할 수 있다. 일 예로, 제1 물질막들(311)이 산화물 등의 절연 물질을 포함할 수 있고, 제2 물질막들(313)이 질화물 등의 희생 물질을 포함할 수 있다. 다른 예로, 제1 물질막들(311)이 산화물 등의 절연 물질을 포함할 수 있고, 제2 물질막들(313)이 폴리실리콘, 텅스텐, 몰리브덴 등의 도전 물질을 포함할 수 있다.
이어서, 적층물(310A) 내에 개구부(OP)를 형성할 수 있다. 개구부들(OP)은 교대로 적층된 제1 물질막들(311) 및 제2 물질막들(313)을 관통할 수 있다.
참고로, 적층물(310A)을 형성하기 전, 소스 구조 또는 주변 회로 등이 형성될 수 있다. 주변 회로는 트랜지스터, 캐패시터 또는 레지스터 등을 포함할 수 있다.
도 3b를 참조하면, 메모리막(320)을 형성할 수 있다. 예를 들어, 개구부(OP) 내에 메모리막(320)을 형성할 수 있다. 메모리막(320)은 블로킹막, 데이터 저장막 및 터널링막 중 적어도 하나를 포함할 수 있다. 이어서, 메모리막(320) 내에 채널막(330)을 형성할 수 있다. 데이터 저장막은 플로팅 게이트, 폴리실리콘막, 전하 트랩 물질, 질화막, 가변 저항 물질 등을 포함할 수 있다. 채널막(330)은 실리콘 또는 저마늄 등의 반도체 물질을 포함할 수 있다. 예를 들어, 채널막(330)은 폴리실리콘을 포함할 수 있다. 참고로, 채널막(330) 대신에 앞서 도 1e를 참조하여 설명한 제2 도전 라인(CL)이 형성되는 것도 가능하다. 제2 도전 라인(CL)은 워드 라인, 비트 라인 또는 선택 라인일 수 있다. 제2 도전 라인(CL)은 폴리실리콘, 금속 등의 도전 물질을 포함할 수 있다.
메모리막(320) 또는 채널막(330)이 다결정 물질을 포함하는 경우 그레인 바운더리(grain boundary)를 포함할 수 있고, 그레인 바운더리에 결함이 존재할 수 있다. 또한, 메모리막(320)과 채널막(330)의 계면에는 댕글링 본드(dangling bond) 등의 트랩 사이트(trap site)가 존재할 수 있다.
도 3c를 참조하면, 보호막(380)을 형성할 수 있다. 예를 들어, 채널막(330) 내에 금속을 포함하는 보호막(380)을 형성할 수 있다. 보호막(380)은 후술하는 패시베이션 공정에서, 메모리막(320) 또는 채널막(330)이 손상되는 것을 방지하거나 감소시킬 수 있다. 예를 들어, 보호막(380)은 패시베이션 공정에서 메모리막(320) 또는 채널막(330)이 식각되는 것을 방지하거나 감소시킬 수 있다. 보호막(380)은 티타늄 또는 텅스텐 등의 금속을 포함하거나, 금속 질화물을 포함하거나, 이들을 조합하여 포함할 수 있다. 예를 들어, 보호막(380)은 Ti, TiN, WN 또는 W 등을 포함하거나 이들을 조합하여 포함할 수 있다. 보호막(380)은 는 단일막이거나 다층막일 수 있다. 예를 들어, 보호막(380)은 금속 또는 금속 질화물을 포함하는 단일막이거나, 이들을 조합하여 포함하는 다층막을 구성할 수 있다.
채널막(330)과 보호막(380)의 계면에 실리사이드막(340)이 형성될 수 있다. 채널막(330)과 보호막(380)의 물성에 따라 계면에서 채널막(330)과 보호막(380)이 반응할 수 있다. 예를 들어, 채널막(330)이 폴리실리콘을 포함하고 보호막(380)이 금속을 포함할 경우, 실리콘과 금속의 반응에 의해 채널막(330)과 보호막(380)의 계면에 실리사이드막(340)이 형성될 수 있다. 실리사이드막(340)은 금속 실리사이드 등을 포함할 수 있다. 예를 들어, 실리사이드막(340)은 텅스텐실리사이드(WSix) 또는 티타늄실리사이드(TiSix)를 포함할 수 있다.
참고로, 본 명세서는 패시베이션 공정 이전에 실리사이드막(340)이 형성되는 경우에 대해 설명하였으나, 실리사이드막(340)이 형성되지 않거나 실리사이드막(340)의 형성 시점이 변경될 수 있다. 일 예로, 패시베이션 공정 이전에 실리사이드막(340)이 형성되지 않고, 패시베이션 공정에서 실리사이드막(340)이 형성될 수 있다. 다른 예로, 패시베이션 공정 이전에 실리사이드막(340)이 형성되고, 패시베이션 공정에서 실리사이드막(340)이 추가로 형성될 수 있다.
이어서, 패시베이션 공정을 실시할 수 있다. 예를 들어, 개구부(OP)를 통해 패시베이션 물질을 공급할 수 있고, 보호막(380) 및 실리사이드막(340)을 통해 채널막(330) 또는 메모리막(320) 내로 패시베이션 물질을 확산시킬 수 있다. 패시베이션 물질은 패시베이션 가스 형태로 공급될 수 있다. 여기서, 패시베이션 물질은 할로겐 원소, 수소 또는 중수소를 포함하거나 이들을 조합하여 포함할 수 있다. 이하에서는, 패시베이션 물질의 일 예로서 할로겐 원소가 반도체 장치에 포함된 경우에 대해 설명하도록 한다. 예를 들어, 보호막(380) 및 실리사이드막(340)을 통해 할로겐 원소를 확산시킬 수 있다. 여기서, 할로겐 원소는 불소(Fluorine; F) 또는 염소(Chlorine; Cl)을 포함하거나, 이들을 조합하여 포함할 수 있다.
보호막(380), 채널막(330) 및 메모리막(320) 중 적어도 하나로 할로겐 원소를 확산시킬 수 있다. 할로겐 원소를 포함하는 가스를 사용하여 개구부(OP)를 통해 보호막(380), 채널막(330) 및 메모리막(320) 중 적어도 하나로 할로겐 원소를 확산시킬 수 있다. 일 예로, 패시베이션 물질이 할로겐 원소로써 불소(F)를 포함할 경우 WF6을 포함하는 가사를 통해 할로겐 원소를 확산시킬 수 있다. 다른 예로, 패시베이션 물질이 할로겐 원소로써 염소(Cl)를 포함할 경우 SiH2Cl2, SiCl4, Si2Cl6 또는 TiCl4 등을 포함하는 가스를 통해 할로겐 원소를 확산시킬 수 있다. 따라서, 채널막(330), 메모리막(320) 또는 메모리막(320)과 채널막(330)의 계면은 할로겐 원소를 포함할 수 있다.
메모리막(320), 채널막(330) 및 메모리막(320)과 채널막(330)의 계면은 실질적으로 동일하거나 상이한 농도의 할로겐 원소를 포함할 수 있다. 예를 들어, 채널막(330)은 제1 농도의 할로겐 원소를 포함할 수 있고, 메모리막(320)과 채널막(330)의 계면은 제2 농도의 할로겐 원소를 포함할 수 있다. 제2 농도는 제1 농도와 실질적으로 동일하거나 상이할 수 있다. 예를 들어, 제2 농도는 제1 농도보다 높을 수 있다.
할로겐 원소는 메모리막(320) 내부, 채널막(330) 내부 또는 메모리막(320)과 채널막(330)의 계면에 존재하는 결함을 치유할 수 있다. 예를 들어, 할로겐 원소는 메모리막(320) 및 채널막(330) 내부로 확산되면서 메모리막(320) 또는 채널막(330) 내부의 그레인 바운더리에 결합되어 결함을 치유할 수 있다. 또한, 할로겐 원소는 메모리막(320)과 채널막(330)의 계면에 존재하는 트랩 사이트에 결합되어 막질을 개선시키고 반도체 장치의 신뢰성을 향상시킬 수 있다.
패시베이션 공정에서 보호막(380)에 의해 메모리막(320) 또는 채널막(330)이 보호될 수 있다. 예를 들어, 보호막(380)은 패시베이션 가스에 의해 채널막(330) 또는 메모리막(320)이 식각되는 것을 방지하거나 감소시킬 수 있다.
참고로, 패시베이션 공정을 수행하는 동시 또는 후에 열처리를 수행할 수 있다. 열처리를 수행하면 채널막(330) 및 메모리막(320)으로 할로겐 원소가 더 빠르게 확산되거나, 더 많은 양의 할로겐 원소가 확산될 수 있다. 또한, 실리사이드막(340)이 더 빠르게 형성되거나, 더 두꺼운 두께로 형성될 수 있다.
도 3d를 참조하면, 절연 코어(350)를 형성할 수 있다. 먼저, 보호막(380)을 제거할 수 있다. 예를 들어, 세정(cleaning) 공정을 통해 보호막(380)을 제거할 수 있다. 세정 공정은 과산화황 혼합물(Sulfuric Peroxide Mixture; SPM)을 활용하는 공정일 수 있다. 이 때, 실리사이드막(340)은 제거될 수도 있고, 제거되지 않고 잔류할 수도 있다. 이어서, 개구부(OP) 내에 절연 코어(350)를 형성할 수 있다. 예를 들어, 실리사이드막(340) 내에 절연 코어(350)를 형성할 수 있다. 절연 코어(350)는 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다.
이어서, 제2 물질막들(313)을 제3 물질막들(312)로 대체할 수 있다. 제2 물질막들(313)이 희생막인 경우, 적층물(310A)을 관통하는 슬릿을 형성하고, 슬릿을 통해 제2 물질막들(313)을 제거할 수 있다. 이어서, 제2 물질막들(313)이 제거된 영역에 제3 물질막들(312)을 형성할 수 있다. 제3 물질막들(312)을 형성하기 전, 제2 물질막들(313)이 제거된 영역에 앞서 도 1c에서 설명한 라이너막(170)을 형성할 수 있다. 제3 물질막들(312)은 도전막일 수 있고, 폴리실리콘, 텅스텐, 몰리브덴 등의 도전 물질을 포함할 수 있다. 제2 물질막들(313)이 도전막인 경우, 실리사이드화 공정 등 제2 물질막들(313)의 저항을 감소시키기 위한 공정을 수행함으로써 제3 물질막들(312)을 형성할 수 있다. 이로써, 교대로 적층된 제1 물질막들(311) 및 제3 물질막들(312)을 포함하는 게이트 구조(310)가 형성될 수 있다.
참고로, 본 도면에서는 실리사이드막(340)이 잔류하는 실시예에 대해서만 설명하였으나, 이에 한정되지 않고 보호막(380)을 제거할 때 실리사이드막(340)도 함께 제거될 수 있고, 절연 코어(350)는 채널막(330) 내에 형성될 수 있다.
전술한 바와 같은 공정에 따르면, 채널막(330), 채널막(330)과 메모리막(320)의 계면 및 메모리막(320) 내에 할로겐 원소가 확산될 수 있다. 할로겐 원소는 채널막(330) 및 메모리막(320) 내부의 결함을 치유할 수 있고, 채널막(330)과 메모리막(320)의 계면의 결함을 치유할 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 4b 및 도 4c는 도 4a의 B 영역의 확대도일 수 있다. 이하, 앞서 설명한 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a를 참조하면, 교대로 적층된 제1 물질막들(411) 및 제2 물질막들(413)을 포함하는 적층물(410A)을 형성할 수 있다. 이어서, 적층물(410A) 내에 개구부(OP)를 형성할 수 있다. 이어서, 개구부(OP) 내에 채널막(430)을 형성할 수 있다. 채널막(430)을 형성하기 전, 메모리막(420)을 형성할 수 있다.
도 4a 및 도 4b를 참조하여 메모리막(420)을 형성하는 과정을 살펴보면 다음과 같다. 먼저, 개구부(OP) 내에 블로킹막(421)을 형성할 수 있다. 이어서, 블로킹막(421) 내에 데이터 저장막(423)을 형성할 수 있다. 이어서, 데이터 저장막(423) 내에 터널링막(425)을 형성할 수 있다. 이로써, 블로킹막(421), 데이터 저장막(423) 및 터널링막(425)을 포함하는 메모리막(420)이 형성될 수 있다. 이어서, 터널링막(425) 내에 채널막(430)을 형성할 수 있다. 블로킹막(421) 및 터널링막(425)은 산화물 또는 질화물 등의 절연 물질을 포함할 수 있고, 데이터 저장막(423)은 플로팅 게이트, 폴리실리콘막, 전하 트랩 물질, 질화막, 가변 저항 물질 등을 포함할 수 있다.
이어서, 확산 방지막(460)을 형성할 수 있다. 예를 들어, 채널막(430) 내에 확산 방지막(460)을 형성할 수 있다. 확산 방지막(460)은 보호막(480) 내에 포함된 금속이 채널막(430)으로 확산되는 것을 방지하거나 감소시키기 위한 것일 수 있다. 또한, 확산 방지막(460)은 보호막(480)과 채널막(430)이 반응하여 실리사이드막을 형성하는 것을 방지하거나 감소시킬 수 있다. 확산 방지막(460)은 산화물 또는 질화물 등의 절연 물질을 포함할 수 있다. 예를 들어, 확산 방지막(460)은 SiO2 또는 Si-3N4 등을 포함할 수 있다.
이어서, 확산 방지막(460) 내에 보호막(480)을 형성할 수 있다. 먼저, 배리어막(480A)을 형성할 수 있다. 배리어막(480A)은 금속막(480B)을 증착할 때 접착력을 증가시키기 위한 것일 수 있다. 배리어막(480A)은 금속 또는 금속 질화물을 포함할 수 있다. 예를 들어, 배리어막(480A)은 Ti, TiN, Ta, TaN, W 또는 WN 등을 포함하거나 이들을 조합하여 포함할 수 있다. 이어서, 배리어막(480A) 내에 금속막(480B)을 형성할 수 있다. 금속막(480B)은 패시베이션 공정에서 메모리막(420) 또는 채널막(430)이 손상되는 것을 방지하거나 감소시킬 수 있다. 금속막(480B)은 텅스텐 등의 금속을 포함할 수 있다. 이로써, 배리어막(480A) 및 금속막(480B)을 포함하는 보호막(480)이 형성될 수 있다.
이어서, 패시베이션 공정을 수행할 수 있다. 채널막(430) 및 메모리막(420) 중 적어도 하나로 할로겐 원소를 확산시킬 수 있다. 예를 들어, 보호막(480) 및 확산 방지막(460)을 통해 채널막(430)으로 할로겐 원소를 확산시킬 수 있다. 따라서, 채널막(430), 채널막(430)과 메모리막(420)의 계면 및 메모리막(420) 중 적어도 하나는 할로겐 원소를 포함할 수 있다. 예를 들어, 채널막(430)은 제1 농도의 할로겐 원소를 포함할 수 있고, 메모리막(420)과 채널막(430)의 계면은 제1 농도보다 높은 제2 농도의 할로겐 원소를 포함할 수 있다.
참고로, 패시베이션 공정을 수행하는 동시 또는 후에 열처리를 수행할 수 있다. 열처리를 수행하면 채널막(430) 및 메모리막(420)으로 할로겐 원소가 더 빠르게 확산되거나, 더 많은 양의 할로겐 원소가 확산될 수 있다.
도 4c를 참조하면, 절연 코어(450)를 형성할 수 있다. 먼저, 보호막(480)을 제거할 수 있다. 예를 들어, 보호막(480)은 과산화황 혼합물(Sulfuric Peroxide Mixture; SPM)을 활용하는 세정 공정을 통해 제거될 수 있다. 이어서, 개구부(OP) 내에 절연 코어(450)를 형성할 수 있다. 이 경우, 확산 방지막(460)은 제거되지 않고 잔류할 수 있다. 이어서, 제2 물질막들(413)을 제3 물질막들(412)로 대체할 수 있다. 이로써, 교대로 적층된 제1 물질막들(411) 및 제3 물질막들(412)을 포함하는 게이트 구조(410)가 형성될 수 있다.
전술한 바와 같은 공정에 따르면, 채널막(430) 내에 확산 방지막(460) 및 보호막(480)이 형성될 수 있다. 확산 방지막(460)은 보호막(480)에 포함된 금속이 채널막(430)으로 확산되는 것을 방지하거나 감소시킬 수 있다. 또한, 확산 방지막(460)은 보호막(480)과 채널막(430)이 반응하여 실리사이드막이 형성되는 것을 방지할 수 있다. 보호막(480)은 할로겐 원소를 확산시킬 때 채널막(430)이 손상되는 것을 방지하거나 감소시킬 수 있다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 5b 및 도 5c는 도 5a의 C 영역의 확대도일 수 있다. 이하, 앞서 설명한 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5a 및 도 5b를 참조하면, 교대로 적층된 제1 물질막들(511) 및 제2 물질막들(513)을 포함하는 적층물(510A)을 형성할 수 있다. 이어서, 적층물(510A) 내에 개구부(OP)를 형성할 수 있다. 이어서, 개구부(OP) 내에 메모리막(520)을 형성할 수 있다. 여기서, 메모리막(520)은 블로킹막(521), 데이터 저장막(523) 및 터널링막(525)을 포함할 수 있다. 이어서, 메모리막(520) 내에 채널막(530)을 형성할 수 있다.
채널막(530) 내에 금속을 포함하는 보호막(580)을 형성할 수 있다. 보호막(580)은 채널막(530) 및 메모리막(520)의 손상을 방지하거나 감소시키기 위한 것일 수 있다. 또한, 보호막(580)을 형성하기 전, 채널막(530) 내에 확산 방지막(560)을 형성할 수 있다. 확산 방지막(580)은 보호막(580) 내에 포함된 금속이 채널막(530) 및 메모리막(520)으로 확산되는 것을 방지하거나 감소시키기 위한 것일 수 있다.
이어서, 패시베이션 공정을 수행할 수 있다. 개구부(OP)를 통해 패시베이션 가스를 공급할 수 있다. 개구부(OP) 내에 패시베이션막(590)이 형성될 수 있다. 예를 들어, 보호막(580) 또는 채널막(530)과 패시베이션 물질이 반응하여 패시베이션막(590)이 형성될 수 있다. 패시베이션막(590)은 금속 또는 실리콘을 포함하거나 이들을 조합하여 포함할 수 있다. 예를 들어, 패시베이션막(590)은 할로겐 원소를 포함하는 금속막 또는 할로겐 원소를 포함하는 실리콘막일 수 있다.
패시베이션막(590)을 형성할 경우 채널막(530) 또는 메모리막(520)으로 할로겐 원소를 균일하게 확산시킬 수 있다. 패시베이션 물질을 포함하는 가스 형태로 공급할 경우, 종횡비가 큰 개구부(OP) 내에서 패시베이션 물질이 불균일하게 공급될 수 있다. 개구부(OP)의 상부에 비해 하부에 패시베이션 물질이 상대적으로 적게 공급될 수 있고, 하부에서 할로겐 원소가 상대적으로 적게 확산될 수 있다. 이와 달리, 패시베이션막(590)을 형성할 경우, 개구부(OP)의 하부까지 패시베이션막(590)이 형성되므로 개구부(OP)의 상부와 하부에 할로겐 원소를 균일하게 공급할 수 있다. 따라서, 할로겐 원소가 채널막(530)의 상부와 하부 또는 메모리막(520)의 상부와 하부에 균일하게 확산될 수 있다. 패시베이션막(590)은 금속 또는 실리콘을 포함하거나, 이들을 조합하여 포함할 수 있다.
참고로, 패시베이션막(590)을 형성한 후 열처리를 수행할 수 있다. 예를 들어, 패시베이션막(590), 채널막(530) 및 메모리막(520)을 열처리할 수 있다. 이 경우, 패시베이션막(590)으로부터 채널막(530) 및 메모리막(520)으로 할로겐 원소가 더 빠르게 확산되거나, 더 많은 양의 할로겐 원소가 확산될 수 있다.
도 5c를 참조하면, 절연 코어(550)를 형성할 수 있다. 먼저, 패시베이션막(590)을 제거할 수 있다. 이어서, 보호막(580)을 제거할 수 있다. 이어서, 확산 방지막(560)을 식각하여 제거할 수 있다. 예를 들어, 확산 방지막(560)은 NH4OH, HCl, H2O2 또는 H3SO4 등에 의해 식각되어 제거될 수 있다. 이어서, 개구부(OP) 내에 절연 코어(550)를 형성할 수 있다. 이어서, 제2 물질막들(513)을 제3 물질막들(512)로 대체할 수 있다. 이로써, 교대로 적층된 제1 물질막들(511) 및 제3 물질막들(512)을 포함하는 게이트 구조(510)가 형성될 수 있다.
참고로, 본 명세서는 보호막(580) 및 확산 방지막(560)이 제거되는 실시예에 대해 설명하였으나, 확산 방지막(560)은 제거되지 않고 잔류될 수 있다.
전술한 바와 같은 공정에 따르면, 패시베이션막(590)이 형성될 수 있다. 패시베이션막(590)은 채널막(530) 또는 메모리막(520)에 균일하게 할로겐 원소를 확산시킬 수 있다. 따라서, 채널막(530)의 상부와 하부, 메모리막(520)의 상부와 하부 및 채널막(530)과 메모리막(520)의 계면의 상부와 하부는 균일한 농도의 할로겐 원소를 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 시스템(memory system; 1000)은, 데이터가 저장되는 메모리 장치(memory device; 1200) 및 메모리 장치(1200)와 호스트(Host; 2000) 사이에서 통신하는 컨트롤러(controller; 1100)를 포함할 수 있다.
호스트(2000)는 메모리 시스템(1000)에 데이터를 저장하거나 메모리 시스템(1000)으로부터 데이터를 회수(retrieve)하는 장치 또는 시스템일 수 있다. 호스트(2000)는 다양한 동작을 위한 요청들을 생성하고, 생성된 요청들을 메모리 시스템(1000)에게 출력할 수 있다. 요청들은 프로그램 동작(program operation)을 위한 프로그램 요청(program request), 리드 동작(read operation)을 위한 리드 요청(read request), 소거 동작(erase operation)을 위한 소거 요청(erase request) 등을 포함할 수 있다. 호스트(2000)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
호스트(2000)는 컴퓨터(computer), 휴대용 디지털 장치(portable digital device), 태블릿(tablet), 디지털 카메라(digital camera), 디지털 오디오 플레이어(digital audio player), 텔레비전(television), 무선 통신 장치(wireless communication device) 또는 이동 전화기(cellular phone) 중 적어도 하나를 포함할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
컨트롤러(1100)는 메모리 시스템(1000)의 동작을 전반적으로 제어할 수 있다. 컨트롤러(1100)는 호스트(2000)의 요청에 따라 메모리 장치(1200)를 제어할 수 있다. 컨트롤러(1100)는 호스트(2000)의 요청에 따라 프로그램(program) 동작, 리드(read) 동작 및 소거(erase) 동작 등이 수행될 수 있도록 메모리 장치(1200)를 제어할 수 있다. 또는, 컨트롤러(1100)는 호스트(2000)의 요청이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드(background) 동작 등을 수행할 수 있다.
컨트롤러(1100)는 메모리 장치(1200)의 동작을 제어하기 위하여 제어 신호 및 데이터 신호를 메모리 장치(1200)로 전송할 수 있다. 제어 신호 및 데이터 신호는 서로 다른 입출력 라인들을 통하여 메모리 장치(1200)로 전송될 수 있다. 데이터 신호는, 커맨드, 어드레스 또는 데이터를 포함할 수 있다. 제어 신호는 데이터 신호가 입력되는 구간을 구분하는 데 이용될 수 있다.
메모리 장치(1200)는 컨트롤러(1100)의 제어에 따라 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 메모리 장치(1200)는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 구현될 수 있다. 메모리 장치(1200)는 앞서 도 1a 내지 도 1e 또는 도 2를 참조하여 설명한 구조를 갖는 반도체 장치일 수 있다. 메모리 장치(1200)는 앞서 도 3a 내지 도 3d, 도 4a 내지 도 4c, 또는 도 5a 내지 도 5c를 참조하여 설명한 제조 방법에 의해 제조된 반도체 장치일 수 있다. 실시예로서, 반도체 장치는, 교대로 적층된 도전막들 및 절연막들을 포함하는 게이트 구조; 상기 게이트 구조 내에 위치된 채널막; 상기 채널막 내에 위치된 실리사이드막; 및 상기 채널막을 감싸는 메모리막을 포함하고, 상기 채널막, 상기 실리사이드막 및 상기 메모리막 중 적어도 하나는 할로겐 원소를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 이는 본 발명의 개념에 따른 실시예를 설명하기 위한 것일 뿐이며, 본 발명은 상기 실시예들에 한정되지 않는다. 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 실시예들에 대한 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110, 310, 410, 510: 게이트 구조 111: 절연막
112: 도전막 120, 320, 420, 520: 메모리막
121, 421, 521: 블로킹막 123, 423, 523: 데이터 저장막
125, 425, 525: 터널링막 130, 330, 430, 530: 채널막
140, 340: 실리사이드막 150, 350, 450, 550: 절연 코어
160, 460, 560: 확산 방지막 170: 라이너막
310A, 410A, 510A: 적층물 311, 411, 511: 제1 물질막
313, 413, 513: 제2 물질막 312, 412, 512: 제3 물질막
380, 480, 580: 보호막 480A: 배리어막
480B: 금속막 590: 패시베이션막
OP: 개구부 CH: 채널 구조
ES: 전극 구조 VR: 가변 저항막
112A, CL: 도전 라인

Claims (35)

  1. 교대로 적층된 도전막들 및 절연막들을 포함하는 게이트 구조;
    상기 게이트 구조 내에 위치된 채널막;
    상기 채널막 내에 위치된 실리사이드막; 및
    상기 채널막을 감싸는 메모리막을 포함하고,
    상기 채널막, 상기 실리사이드막 및 상기 메모리막 중 적어도 하나는 할로겐 원소를 포함하는
    반도체 장치.
  2. 제1 항에 있어서,
    상기 채널막은 제1 농도의 할로겐 원소를 포함하고, 상기 채널막과 상기 메모리막의 계면은 상기 제1 농도보다 높은 제2 농도의 할로겐 원소를 포함하는
    반도체 장치.
  3. 제1 항에 있어서,
    상기 채널막은,
    상기 메모리막과 가까워질수록 상기 할로겐 원소의 농도가 증가하는 제1 부분; 및
    상기 실리사이드막과 가까워질수록 상기 할로겐 원소의 농도가 증가하는 제2 부분을 포함하는
    반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 부분은 상기 제2 부분에 비해 상기 메모리막에 가깝게 위치된
    반도체 장치.
  5. 제1 항에 있어서,
    상기 할로겐 원소는 불소(Fluorine; F) 또는 염소(Chlorine; Cl)를 포함하거나, 이들을 조합하여 포함하는
    반도체 장치.
  6. 제1 항에 있어서,
    상기 할로겐 원소는 상기 채널막과 상기 메모리막의 계면에 위치되는
    반도체 장치.
  7. 제1 항에 있어서,
    상기 할로겐 원소는 상기 채널막과 상기 실리사이드막의 계면에 위치되는
    반도체 장치.
  8. 제1 항에 있어서,
    상기 메모리막은,
    상기 채널막을 감싸는 터널링막;
    상기 터널링막을 감싸는 데이터 저장막; 및
    상기 데이터 저장막을 감싸는 블로킹막을 포함하고,
    상기 터널링막, 상기 데이터 저장막 및 상기 블로킹막 중 적어도 하나는 상기 할로겐 원소를 포함하는
    반도체 장치.
  9. 제8 항에 있어서,
    상기 터널링막은 제3 농도의 할로겐 원소를 포함하고, 상기 터널링막과 상기 채널막의 계면은 상기 제3 농도보다 높은 제2 농도의 할로겐 원소를 포함하는
    반도체 장치.
  10. 제1 항에 있어서,
    상기 실리사이드막 내에 위치된 절연 코어
    를 더 포함하는 반도체 장치.
  11. 교대로 적층된 도전막들 및 절연막들을 포함하는 게이트 구조;
    상기 게이트 구조 내에 위치되며 제1 농도의 할로겐 원소를 포함하는 채널막;
    상기 채널막을 감싸는 메모리막; 및
    상기 채널막 내에 위치된 절연 코어를 포함하고,
    상기 채널막과 상기 메모리막의 계면은 상기 제1 농도보다 높은 제2 농도의 할로겐 원소를 포함하는
    반도체 장치.
  12. 제11 항에 있어서,
    상기 채널막과 상기 절연 코어 사이에 위치된 실리사이드막
    을 더 포함하는 반도체 장치.
  13. 제11 항에 있어서,
    상기 채널막과 상기 절연 코어 사이에 위치된 확산 방지막
    을 더 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 확산 방지막은 산화물 또는 질화물을 포함하는
    반도체 장치.
  15. 제11 항에 있어서,
    상기 할로겐 원소는 불소(Fluorine; F) 또는 염소(Chlorine; Cl)를 포함하거나, 이들을 조합하여 포함하는
    반도체 장치.
  16. 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계;
    상기 적층물 내에 개구부를 형성하는 단계;
    상기 개구부 내에 메모리막을 형성하는 단계;
    상기 메모리막 내에 채널막을 형성하는 단계;
    상기 채널막 내에 할로겐 원소를 포함하는 패시베이션막을 형성하는 단계; 및
    상기 패시베이션막으로부터 상기 메모리막 및 상기 채널막 중 적어도 하나로 상기 할로겐 원소를 확산시키는 단계
    를 포함하는 반도체 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 할로겐 원소는 불소(Fluorine; F) 또는 염소(Chlorine; Cl)를 포함하거나, 이들을 조합하여 포함하는
    반도체 장치의 제조 방법.
  18. 제16 항에 있어서,
    상기 채널막은 제1 농도의 할로겐 원소를 포함하고, 상기 채널막과 상기 메모리막의 계면은 상기 제1 농도보다 높은 제2 농도의 할로겐 원소를 포함하는
    반도체 장치의 제조 방법.
  19. 제16 항에 있어서,
    상기 패시베이션막은 금속 또는 실리콘을 포함하거나, 이들을 조합하여 포함하는
    반도체 장치의 제조 방법.
  20. 제16 항에 있어서,
    상기 패시베이션막을 형성하기 전에, 상기 채널막 내에 금속을 포함하는 보호막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  21. 제20 항에 있어서,
    상기 채널막과 상기 보호막의 계면에 실리사이드막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 할로겐 원소를 확산시키는 단계는,
    상기 보호막 및 상기 실리사이드막을 통해 상기 할로겐 원소를 확산시키는
    반도체 장치의 제조 방법.
  23. 제21 항에 있어서,
    상기 보호막을 형성하기 전, 상기 채널막 내에 확산 방지막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  24. 제23 항에 있어서,
    상기 확산 방지막은 상기 보호막 내에 포함된 금속이 상기 채널막으로 확산되는 것을 방지하는
    반도체 장치의 제조 방법.
  25. 제21 항에 있어서,
    상기 패시베이션막을 제거하는 단계; 및
    상기 보호막을 제거하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  26. 제16 항에 있어서,
    상기 개구부 내에 절연 코어를 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  27. 제16 항에 있어서,
    상기 패시베이션막, 상기 채널막 및 상기 메모리막을 열처리하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  28. 제16 항에 있어서,
    상기 메모리막을 형성하는 단계는,
    상기 개구부 내에 블로킹막을 형성하는 단계;
    상기 블로킹막 내에 데이터 저장막을 형성하는 단계; 및
    상기 데이터 저장막 내에 터널링막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  29. 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계;
    상기 적층물 내에 개구부를 형성하는 단계;
    상기 개구부 내에 채널막을 형성하는 단계;
    상기 채널막 내에 확산 방지막을 형성하는 단계;
    상기 확산 방지막 내에 보호막을 형성하는 단계;
    상기 보호막 및 상기 확산 방지막을 통해 상기 채널막으로 할로겐 원소를 확산시키는 단계;
    상기 보호막을 제거하는 단계; 및
    상기 개구부 내에 절연 코어를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  30. 제29 항에 있어서,
    상기 할로겐 원소는 불소(Fluorine; F) 또는 염소(Chlorine; Cl)를 포함하거나, 이들을 조합하여 포함하는
    반도체 장치의 제조 방법.
  31. 제29 항에 있어서,
    상기 보호막을 형성하는 단계는,
    배리어막을 형성하는 단계; 및
    상기 배리어막 내에 금속막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  32. 제29 항에 있어서,
    상기 확산 방지막은 산화물 또는 질화물을 포함하는
    반도체 장치의 제조 방법.
  33. 제29 항에 있어서,
    상기 확산 방지막은 상기 보호막 내에 포함된 금속이 상기 채널막으로 확산되는 것을 방지하는
    반도체 장치의 제조 방법.
  34. 제29 항에 있어서,
    상기 채널막을 형성하기 전, 메모리막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  35. 제34 항에 있어서,
    상기 채널막은 제1 농도의 할로겐 원소를 포함하고, 상기 채널막과 상기 메모리막의 계면은 상기 제1 농도보다 높은 제2 농도의 할로겐 원소를 포함하는
    반도체 장치의 제조 방법.
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