CN107346771B - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件及其制造方法。本文提供了一种半导体器件，所述半导体器件包括：沟道层；数据存储层，所述数据存储层围绕所述沟道层并且沿着沟道层延伸；层间绝缘层，所述层间绝缘层围绕数据存储层并且沿着沟道层层叠，其中，所述层间绝缘层彼此间隔开，其中，在所述层间绝缘层之间设置导电区域；导电图案，所述导电图案被设置在导电区域中并且围绕数据存储层；缓冲图案，所述缓冲图案被设置在所述层间绝缘层与所述数据存储层之间，并且围绕数据存储层，其中，各个缓冲图案包括致密区域，其中，所述缓冲图案通过导电区域彼此间隔开；以及阻挡绝缘图案，所述阻挡绝缘图案被设置在所述导电图案与所述数据存储层之间并且围绕所述数据存储层。

Description

半导体器件及其制造方法
技术领域
本公开的各种实施方式涉及半导体器件及其制造方法，并且更具体地，涉及包括围绕沟道层的导电图案的半导体器件及其制造方法。
背景技术
半导体器件可以包括能够存储数据的存储器件。存储器件可以包括存储单元。存储单元可以以三维布置。为了改善这种存储单元的操作特性，需要各种技术发展。在这种情况下，存储单元可以被联接至围绕沟道层的导电图案。
发明内容
本公开的实施方式提供了一种半导体器件，所述半导体器件包括：沟道层；数据存储层，所述数据存储层围绕所述沟道层并且沿着沟道层延伸；层间绝缘层，所述层间绝缘层围绕数据存储层并且沿着沟道层层叠，其中，所述层间绝缘层彼此间隔开，其中，在所述层间绝缘层之间设置导电区域；导电图案，所述导电图案被设置在导电区域中并且围绕数据存储层；缓冲图案，所述缓冲图案被设置在所述层间绝缘层与所述数据存储层之间，并且围绕数据存储层，其中，各个缓冲图案包括致密区域，其中，所述缓冲图案通过导电区域彼此间隔开；以及阻挡绝缘图案，所述阻挡绝缘图案被设置在所述导电图案与所述数据存储层之间并且围绕所述数据存储层。
本公开的实施方式提供了一种半导体器件的制造方法，所述制造方法包括以下步骤：交替地层叠第一层和第二层；形成穿过所述第一层和所述第二层的孔；在所述孔的侧壁上形成缓冲层；使所述缓冲层中的悬空键(dangling bond)固化以在所述缓冲层中形成第一致密区域；在第一致密区域上形成数据存储层；以及在数据存储层上形成沟道层。
附图说明
现在，将参照附图在下文中更充分地描述示例实施方式；然而，这些示例实施方式可以以不同的形式来实施，而不应解释为限于本文所阐述的实施方式。相反，提供这些实施方式使得本公开全面且完整，并向本领域技术人员充分地传达示例实施方式的范围。
在附图中，为图示的清楚起见，可能夸大尺寸。应当理解，当元件被称为“在”两个元件“之间”时，可以只有该元件在两个元件之间，或者也可以存在一个或更多个中间元件。在所有附图中，相同的附图标记表示相同的元件。
图1A、图1B、图1C、图1D是示出根据本公开的实施方式的半导体器件的存储单元的截面图；
图2A、图2B、图2C是示出根据本公开的实施方式的具有包括存储单元的各种结构的存储串的立体图；
图3A、图3B、图3C、图3D、图3E、图3F、图3G是示出用于制造根据本公开的实施方式的半导体器件的方法的截面图；
图4A和图4B是示出用于制造根据本公开的实施方式的半导体器件的方法的截面图；
图5A和图5B是示出用于制造根据本公开的实施方式的半导体器件的方法的截面图；
图6A和图6B是示出用于制造根据本公开的实施方式的半导体器件的方法的截面图；
图7是示出根据本公开的实施方式的存储系统的框图；以及
图8是示出根据本公开的实施方式的计算系统的框图。
具体实施方式
在下文中，将参照附图更详细地描述实施方式。本文参照作为实施方式和中间结构的示意图的截面示意图来描述实施方式。因此，例如作为制造技术和/或公差的结果，将期待示例图的形状的改变。因此，实施方式不应当被理解为限于在此所示的区域的具体形状，而是可以包括例如由制造导致的形状的偏差。在附图中，为了清晰，可以夸大多个层和多个区域的长度和尺寸。在附图中，相同的附图标记表示相同的元件。
诸如“第一”和“第二”的术语可以被用于描述各种部件，但是它们不应限制各种部件。这些术语仅用于将一个部件和其它部件区分开的目的。例如，在不脱离本公开的精神和范围的情况下，第一部件可以被称为第二部件，并且第二部件可以被称为第一部件等。此外，“和/或”可以包括所提及的部件中的任一个或组合。
此外，单数形式可以包括复数形式，只要其在句子中没有被具体标明为单数。此外，说明书中使用的“包括/包含”或“包括有/包含有”表示存在或添加一个或更多个部件、步骤、操作和元件。
此外，除非另有限定，本说明书中使用的包括技术术语和科学术语的所有术语具有通常被本领域技术人员所理解的相同含义。通用字典中定义的术语应被理解为具有在相关技术的背景下所理解的相同含义，并且除非在本说明书中另有清楚地限定，否则这些术语不应当被理解为具有理想化或过于正式的含义。
应当注意，在本说明书中，“连接/联接”指的是一个部件不仅直接联接另一个部件而且也经由中间部件间接连接另一个部件。另一方面，“直接连接/直接联接”指的是在没有中间部件的情况下一个部件直接联接另一个部件。
本公开的实施方式提供了具有改进的操作可靠性的半导体器件及其制造方法。
图1A至图1D是示出根据本公开的实施方式的半导体器件的存储单元的截面图。
参照图1A至图1D，根据本公开的实施方式的半导体器件的存储单元MC可以具有环绕栅极(Gate All Around,GAA)结构。GAA结构包括围绕沟道层CH的导电图案CP。存储单元MC可以包括：数据存储层DL，该数据存储层DL被设置在沟道层CH与导电图案CP之间；隧道绝缘层TI，该隧道绝缘层TI被设置在数据存储层DL与沟道层CH之间；以及阻挡绝缘图案BI，该阻挡绝缘图案BI被设置在数据存储层DL与导电图案CP之间。数据存储层DL、隧道绝缘层TI和阻挡绝缘图案BI围绕沟道层CH。数据存储层DL和隧道绝缘层TI沿着沟道层CH延伸。
导电图案CP可以被设置在导电区域CA中。导电区域CA可以被形成在层间绝缘层ILD之间，该层间绝缘层ILD沿着沟道层CH层叠。
数据存储层DL和隧道绝缘层TI可以沿着层间绝缘层ILD的侧壁延伸。数据存储层DL可以在层间绝缘层ILD的侧壁上延伸。缓冲图案BP插置在数据存储层DL与层间绝缘层ILD之间。缓冲图案BP可以通过插置它们之间的阻挡绝缘图案BI彼此分开。
沟道层CH可以具有管状并且围绕核心绝缘层CO。可以不形成核心绝缘层CO。在这种情况下，沟道层CH可以包括填充有半导体层的中心区域。沟道层CH的截面可以具有诸如圆形、椭圆形、矩形、正方形和多边形的各种形状。
数据存储层DL可以被分为在缓冲图案BP与沟道层CH之间限定的第一区域和在阻挡绝缘图案BI与沟道层CH之间限定的第二区域。阻挡绝缘图案BI可以比缓冲图案BP更多地延伸到数据存储层DL中。在这种情况下，数据存储层DL的第二区域的厚度W2可以小于第一区域中的每一个的厚度W1。更具体地，数据存储层DL可以包括：第一侧壁，该第一侧壁面向沟道层CH并且为平面；以及第二侧壁，该第二侧壁面向层间绝缘层ILD和导电图案CP并且具有不平坦的表面结构。第二侧壁可以具有阻挡绝缘图案BI延伸到其中的凹部以及面向层间绝缘层ILD的突起。
每个缓冲图案BP可以包括致密区域DA。致密区域DA可以与数据存储层DL接触。如图1A和图1B所示，致密区域DA可以仅被设置在缓冲图案BP内。另选地，如图1C和图1D所示，致密区域DA可以延伸到与缓冲图案BP接触的每个层间绝缘层ILD中。致密区域DA的致密化程度可以随着其更接近于沟道层CH而逐渐增加。致密区域DA的致密化程度与悬空键的密度成反比。也就是说，悬空键越少，致密化区域DA的致密化程度越高。致密区域DA可以被定义为使悬空键固化的区域。在下文中，将更详细地描述致密区域DA的各种实施方式。
如图1A、图1C和图1D所示，致密区域DA可以分布在缓冲图案BP的整个区域中。
参照图1A，致密区域DA可以分布在缓冲图案BP的整个区域上并且仅设置在缓冲图案BP内。在这种情况下，导电区域CA的与数据存储层DL相邻的边缘EG1可以被形成为直角或大致直角。导电区域CA的边缘EG1由缓冲图案BP和数据存储层DL来限定。因为致密区域DA的密度高于层间绝缘层ILD的密度，所以致密区域DA可以具有小于层间绝缘层ILD的蚀刻速率的蚀刻速率。
参照图1C和图1D，致密区域DA可以延伸到与缓冲图案BP接触的每个层间绝缘层ILD中。在这种情况下，每个层间绝缘层ILD可以包括致密区域DA和非致密区域NDA。层间绝缘层ILD的致密区域DA可以沿着层间绝缘层ILD的与缓冲图案BP接触的侧壁来设置。
当致密区域DA延伸到每个层间绝缘层ILD中时，如图1C所示，导电区域CA的与数据存储层DL相邻的边缘EG3可以具有圆角的形状或大致圆角的形状。也就是说，导电区域CA可以具有圆角的边缘EG3。另选地，如图1D所示，导电区域CA的与数据存储层DL相邻的边缘EG4可以被形成为直角或大致直角。也就是说，导电区域CA可以具有方形边缘EG4。图1C和图1D所示的导电区域CA的边缘EG3和EG4的形状可以根据在制造工艺期间牺牲层(未示出)是否固化来控制。
如图1B所示，每个缓冲图案BP可以包括致密区域DA和非致密区域NDA。致密区域DA可以沿着相应的缓冲图案BP的与数据存储层DL相邻的一个侧壁来设置。非致密区域NDA可以被设置在相应的层间绝缘层ILD与致密区域DA之间。当每个缓冲图案BP包括致密区域DA和非致密区域NDA时，由于致密区域DA与非致密区域NDA之间的蚀刻速率的差异，导电区域CA的与数据存储层DL相邻的边缘EG2可以被形成为圆角的形状或大致圆角的形状。导电区域CA的边缘EG2由致密区域DA、非致密区域NDA和数据存储层DL来限定。
如上面参照图1A至图1D所述，根据本公开的实施方式的致密区域DA可以是各种结构，并且可以根据本公开的实施方式控制所述结构。以这种方式，可以通过根据本公开的实施方式控制致密区域DA的结构将导电区域CA形成为希望的形状。
在本公开的实施方式中，根据存储单元MC的设计，控制致密区域DA的宽度，从而可以将导电区域CA的面向沟道层CH的边缘EG1至EG4形成为希望的形状。因此，在本公开的实施方式中，存储单元MC的有效栅极长度或有效栅极宽度可以被控制为期望值。
例如，如图1A所示，当使缓冲层致密化使得缓冲图案BP的整个区域变为致密区域DA时，在执行通过蚀刻缓冲层来形成缓冲图案BP的工艺时可以对缓冲层进行均匀地蚀刻。因此，缓冲图案BP的面向沟道层的边缘可以被形成为直角或大致直角。因此，导电区域CA的面向沟道层CH的边缘EG1可以被形成为直角或大致直角。在这种情况下，存储单元MC的有效栅极长度L1可以与导电图案CP的垂直宽度相同，并且可以增大向导电图案CP施加偏压的区域。因此，可以改善存储单元MC的擦除操作和编程操作的速度。
另选地，如图1B所示，当使缓冲层的部分致密化使得缓冲图案BP包括致密区域DA和非致密区域NDA时，在执行通过蚀刻缓冲层来形成缓冲图案BP的工艺时，可以以不同的速率蚀刻具有不同蚀刻速率的缓冲层的致密区域和非致密区域NDA。更详细地，可以以小于非致密区域NDA的速率的速率对致密区域DA进行蚀刻。因此，导电区域CA的面向沟道层CH的边缘EG2可以被形成为圆角的形状或大致圆角的形状。在这种情况下，存储单元MC的有效栅极长度L2可以小于导电图案CP的垂直宽度。另外，可以减小相对于沟道层CH的延伸方向彼此相邻的存储单元MC之间的干扰。
作为另一替代方案，如图1C和图1D所示，当致密区域DA延伸到层间绝缘层ILD中时，导电层CA的面向沟道层CH的边缘EG3或EG4可以根据在制造工艺期间是否使牺牲层(未示出)致密化而具有圆角的形状或大致圆角的形状或者被形成为直角或大致直角。由每个缓冲图案BP的致密区域DA、每个层间绝缘层ILD的致密区域DA以及数据存储层DL来限定边缘EG3和EG4中的每一个。
此外，当致密区域DA在致密化工艺期间延伸到牺牲层(未示出)中时，导电区域CA的面向沟道层CH的边缘EG3可以具有圆角的形状或大致圆角的形状，如图1C所示。在这种情况下，存储单元MC的有效栅极长度L3可以小于导电图案CP的垂直宽度。另外，可以减小相对于沟道层CH的延伸方向彼此相邻的存储单元MC之间的干扰。
当致密化工艺期间致密区域DA没有延伸到牺牲层(未示出)中时，导电区域CA的面向沟道层CH的边缘EG4可以被形成为直角或大致直角，如图1D所示。在这种情况下，存储单元MC的有效栅极长度L4可以与导电图案CP的垂直宽度相同，并且可以增大向导电图案CP施加偏压的区域。因此，可以改善存储单元MC的擦除操作和编程操作的速度。
参照图1A至图1D，根据本公开的实施方式的存储单元MC沿着沟道层CH的延伸方向被层叠，并且因此形成三维存储器件的存储串。在这种情况下，层间绝缘层ILD和导电图案CP可以围绕沟道层CH，并且被交替地层叠。
虽然图1A至图1D示出了形成三维存储器件的存储串的存储单元MC的布置，但是本公开的实施方式不限于此。对包括具有GAA结构并且设置在层间绝缘层ILD之间的存储单元MC的半导体器件的各种修改是可能的。
图2A至图2C是示出具有包括根据本公开的实施方式的存储单元的各种结构的存储串的立体图。具体地，图2A至图2C是示出三维存储串的立体图。在图2A至图2C中，为了描述的简洁，没有示出层间绝缘层。
根据本公开的实施方式的存储串可以具有三维结构以实现半导体器件的高度集成。例如，存储串可以被形成为U型形状(如图2A所示)或被形成为直型形状(如图2B和图2C所示)。
参照图2A，U型存储串UCST可以包括存储单元和沿着U型沟道层CH布置的选择晶体管。存储单元的栅极和选择晶体管的栅极可以被联接至导电图案CP1至CPn。
沟道层CH可以包括：管沟道层P_CH，该管沟道层P_CH被内嵌在管栅极PG中；以及源极侧沟道层S_CH和漏极侧沟道层D_CH，所述源极侧沟道层S_CH和所述漏极侧沟道层D_CH从管沟道层P_CH延伸。沟道层CH可以以围绕核心绝缘层的管的形式来形成，在所述核心绝缘层中，U形孔的中心区域被填充。另选地，用沟道层CH完全填充U形孔的中心区域。
沟道层CH可以在源线SL与位线BL之间电联接。位线BL和源线SL被设置在彼此不同的层处并且彼此间隔开。例如，源线SL可以被设置在位线BL下方。源线SL可以被电联接至源极侧沟道层S_CH的上端。源线SL可以在第一方向I上延伸。可以在源线SL与源极侧沟道层S_CH之间形成源极接触插头。位线BL可以被电联接至漏极侧沟道层D_CH的上端。位线BL可以在与第一方向I交叉的第二方向II上延伸。可以在位线BL与漏极侧沟道层D_CH之间形成漏极接触插头。
导电图案CP1至CPn被设置在位线BL与源线SL下方，形成n个多层层叠，并且彼此间隔开。导电图案CP1至CPn可以包括源极侧导电图案CP_S和漏极侧导电图案CP_D。
源极侧导电图案CP_S可以围绕源极侧沟道层S_CH，并且彼此间隔开地层叠。源极侧导电图案CP_S可以包括源极侧字线WL_S和源极选择线SSL。源极选择线SSL可以被设置在源极字线WL_S上方。源极选择线SSL可以具有单层结构或两层或更多层结构，并且被形成在源极侧字线WL_S上方。虽然，在附图中，例如，源极选择线SSL被配置有设置在源极侧导电图案CP_S的最上层处的第n个图案CPn以及设置在第n个图案CPn下方的第n-1个图案CPn-1，但是本发明不限于此。
漏极侧导电图案CP_D可以围绕漏极侧沟道层D_CH，并且彼此间隔开地层叠。漏极侧导电图案CP_D可以包括漏极侧字线WL_D和漏极选择线DSL。漏极选择线DSL可以被设置在漏极侧字线WL_D上方。漏极选择线DSL在漏极侧字线WL_D上方可以具有单层结构或两层或更多层结构。虽然，在附图中，例如，漏极选择线DSL被配置有设置在漏极侧导电图案CP_D的最上层处的第n个图案CPn以及设置在第n个图案CPn下方的第n-1个图案CPn-1，但是本公开不限于此。
源极侧导电图案CP_S和漏极侧导电图案CP_D可以通过形成在它们之间的狭缝SI而彼此间隔开。
管栅极PG被设置在源极侧导电图案CP_S和漏极侧导电图案CP_D下方，并且被形成为围绕管沟道层P_CH。管栅极PG可以被设置在导电图案CP1至CPn下方。
沟道层CH的外侧壁可以被隧道绝缘层TI和数据存储层DL围绕。隧道绝缘层TI和数据存储层DL可以具有与参照图1A、图1B、图1C或图1D描述的隧道绝缘层和数据存储层相同的结构。
数据存储层DL可以被阻挡绝缘图案BI围绕。阻挡绝缘图案BI可以被设置在数据存储层DL与各导电图案CP1至CPn之间。每个阻挡绝缘图案BI可以具有与参照图1A、图1B、图1C或图1D描述的阻挡绝缘图案相同的结构。
源极侧存储单元形成在源极侧沟道层S_CH与源极侧字线WL_S的交叉点处，并且漏极侧存储单元形成在漏极侧沟道层D_CH与漏极侧字线WL_D的交叉点处。源极选择晶体管形成在源极侧沟道层S_CH与源极选择线SSL的交叉点处，并且漏极选择晶体管形成在漏极侧沟道层D_CH与漏极选择线DSL的交叉点处。管晶体管形成在管沟道层P_CH与管栅极PG的交叉点处。
沿着单个沟道层CH布置的源极选择晶体管、源极侧存储单元、管晶体管、漏极侧存储单元以及漏极选择晶体管可以经由沟道层CH彼此串联联接。彼此串联联接的源极选择晶体管、源极侧存储单元、管晶体管、漏极侧存储单元以及漏极选择晶体管沿着沟道层CH的U型形状限定了U型存储串UCST。
源极侧字线WL_S可以向源极侧存储单元的栅极发送信号。漏极侧字线WL_D可以向漏极侧存储单元的栅极发送信号。源极选择线SSL可以向源极选择晶体管的栅极发送信号。漏极选择线DSL可以向漏极选择晶体管的栅极发送信号。管栅极PG可以向管晶体管的栅极发送信号。响应于施加至管栅极PG的信号，管晶体管可以将源极侧存储单元与漏极侧存储单元彼此联接。
沟道层CH可以具有各种形状，例如，如上所述的U型形状、W型形状等。根据沟道层CH的结构，存储单元的布置可以改变成各种形状。因此，存储串结构也可以具有各种形状。
形成参照图2A所述的存储串UCST的源极侧存储单元和漏极侧存储单元中的每一个可以具有与参照图1A至图1D描述的存储单元中的任一个的结构相同的结构。
参照图2B和图2C，直型存储串SCST可以包括存储单元以及沿着直型沟道层CH层叠的选择晶体管。存储单元的栅极和选择晶体管的栅极可以被联接至导电图案CP1至CPn。
沟道层CH可以以围绕核心绝缘层的管的形式来形成。核心绝缘层可以位于直型孔的中心区域中。另选地，利用沟道层CH完全填充直型孔的中心区域。
沟道层CH的上端可以被电联接至位线BL。位线BL可以在第二方向II上延伸。可以在位线BL与沟道层CH之间进一步形成漏极接触插头(未示出)。
沟道层CH可以被联接至源极结构SL。源极结构SL可以被形成为具有各种结构。
如图2B所示，源极结构SL可以与沟道层CH的底部接触。源极结构SL可以由掺杂多晶硅层形成。沟道层CH可以与源极结构SL的上表面接触，并且在第三方向III上朝向位线BL延伸。
图2B中所示的沟道层CH的侧壁可以由隧道绝缘层TI和数据存储层DL围绕。隧道绝缘层TI和数据存储层DL可以具有与参照图1A至图1D描述的隧道绝缘层和数据存储层相同的结构。数据存储层DL可以由阻挡绝缘图案BI围绕。阻挡绝缘图案BI可以被设置在数据存储层DL与各导电图案CP1至CPn之间。每个阻挡绝缘图案BI可以具有与参照图1A至图1D描述的阻挡绝缘图案相同的结构。
如图2C所示，沟道层CH的下端的部分可以延伸到源极结构SL中。也就是说，沟道层CH的下端可以穿过源极结构SL的部分。
此外，源极结构SL可以具有包括第一源极层SL1和第二源极层SL2的层叠结构。第一源极层SL1可以围绕沟道层CH的下端。第二源极层SL2可以被设置在第一源极层SL1上方，并且与第一源极层SL1的上表面和沟道层CH的侧壁接触。第二源极层SL2可以围绕沟道层CH的下侧壁。
图2C所示的沟道层CH的外侧壁可以被第一隧道绝缘图案TI1和第一数据存储图案DL1围绕或者被第二隧道绝缘图案TI2和第二数据存储图案DL2围绕。第一隧道绝缘图案TI1和第一数据存储图案DL1可以具有与已经参照图1A至图1D描述的隧道绝缘图案和数据存储图案的结构相同的结构。第二隧道绝缘图案TI2和第二数据存储图案DL2被设置在第一源极层SL1与沟道层CH之间。
第一隧道绝缘图案TI1和第二隧道绝缘图案TI2可以通过设置在它们之间的第二源极层SL2彼此间隔开。第一数据存储图案DL1和第二数据存储图案DL2可以通过设置在它们之间的第二源极层SL2彼此间隔开。第一数据存储图案DL1可以由阻挡绝缘图案BI围绕。阻挡绝缘图案BI可以被设置在第一数据存储层DL1与各导电图案CP1至CPn之间。每个阻挡绝缘图案BI可以具有与参照图1A至图1D描述的阻挡绝缘图案相同的结构。
参照图2B和图2C，导电图案CP1至CPn可以在位线BL与源极结构SL之间形成彼此间隔开的“n”个层。导电图案CP1至CPn可以围绕沟道层CH，并且彼此间隔开地层叠。导电图案CP1至CPn可以包括源极选择线SSL、字线WL和漏极选择线DSL。源极选择线SSL可以被设置于源极结构SL上方。字线WL可以被设置在源极选择线SSL上方。漏极选择线DSL可以被设置在字线WL上方。导电图案CP1至CPn的层叠可以通过狭缝SI被分为多个层叠。
源极选择线SSL可以被设置成具有在字线WL下方的单层结构或两层或更多层结构。虽然，在附图中，例如，源极选择线SSL通过设置在导电图案CP1至CPn的最下层处的第一图案CP1以及设置在第一图案CP1上方的第二图案CP2来构造，但是本公开不限于此。
漏极选择线DSL可以具有单层结构或两层或更多层结构，并且被形成在字线WL上方。虽然，在附图中，例如，漏极选择线DSL通过设置在导电图案CP1至CPn的最上层处的第n个图案CPn以及设置在第n个图案CPn下方的第n-1个图案CPn-1来构造，但是本公开不限于此。
导电图案CP1至CPn可以通过狭缝SI分开。源极选择线SSL或漏极选择线DSL中的任一个可以被分为比字线WL的单元更小的单元。例如，由每条字线WL围绕的沟道层CH中的每一个可以被漏极选择线DSL围绕。在这种情况下，漏极选择线DSL可以不仅通过狭缝SI彼此间隔开还可以通过上狭缝USI彼此间隔开，使得漏极选择线DSL的宽度小于每一条字线WL。
根据参照图2B和图2C描述的构造，存储单元被形成在沟道层CH与字线WL的交叉点处，漏极选择晶体管形成在沟道层CH与漏极选择线DSL的交叉点处，并且源极选择晶体管形成在沟道层CH与源极选择线SSL的交叉点处。沿着单个沟道层CH排列成一条线的源极选择晶体管、存储单元和漏极选择晶体管经由沟道层CH彼此串联联接，并且限定了直型存储串SCST。字线WL可以向存储单元的栅极发送信号。源极选择线SSL可以向源极选择晶体管的栅极发送信号。漏极选择线DSL可以向漏极选择晶体管的栅极发送信号。
参照图2B和图2C描述的存储串SCST的每个存储单元可以具有与参照图1A至图1D描述的存储单元中的任一个存储单元的结构相同的结构。
图3A至图3G是示出用于制造根据本公开的实施方式的半导体器件的方法的截面图。此外，图3A至图3G是示出用于制造图1A所示的半导体器件的方法的截面图。
参照图3A，层间绝缘层101和牺牲层103交替地层叠。层间绝缘层101和牺牲层103层叠的数量可以被设置为各种值。层间绝缘层101和牺牲层103可以由不同的材料形成。此外，牺牲层103可以由针对层间绝缘层101具有蚀刻选择性的材料制成。例如，层间绝缘层101可以由氧化物层制成，并且牺牲层103可以由针对氧化物层具有蚀刻选择性的氮化物层制成。
此后，层间绝缘层101和牺牲层103被蚀刻以形成穿过它们的孔105。随后，缓冲层111a被形成于孔105的侧壁上。缓冲层111a可以由针对牺牲层103具有蚀刻选择性的材料制成。例如，缓冲层111a可以由氧化物层制成。另外，缓冲层111a可以是具有P型杂质的氧化物层。缓冲层111a可以由具有固定厚度的衬里层(liner layer)形成。缓冲层111a可以通过使用原子层沉积(ALD)方法沉积氧化物层来形成。也就是说，缓冲层111a可以使用包括提供前体且提供氧化剂的沉积循环来形成。沉积循环可以重复多次直到缓冲层111a的厚度变成需要的厚度为止。用于形成缓冲层111a的前体可以包括硅。
缓冲层111a可以在执行后面的致密化工艺时用来防止层间绝缘层101被致密化。
参照图3B，缓冲层111a被致密化，并且因此，形成致密缓冲层111b，致密区域分布在该致密缓冲层111b中。致密化工艺是使缓冲层111a中的悬空键固化的工艺，并且通过自由基氧化方法、热处理工艺、炉内退火或激光退火来实现。当以高温执行固化工艺时，缓冲层111a中的悬空键可以通过固化减少。固化工艺的工艺条件可以被控制使得致密缓冲层111b的密度高于层间绝缘层101的密度。
致密化工艺以缓冲层111a为目标。在致密化工艺期间，层间绝缘层101受到缓冲层111a的保护使得可以保持层间绝缘层101的层特性的均匀性。致密化工艺可以被控制成使整个缓冲层111a致密化。致密缓冲层111b被致密化(即，固化)的程度可以朝向孔105的中心区域而增加。由于该原因，致密缓冲层111b中的悬空键可以朝向孔105的中心区域而减少。
在致密化工艺期间，层间绝缘层101和牺牲层103可以受到缓冲层111a的保护。当层间绝缘层101和牺牲层103被暴露于固化工艺以便致密化时，层间绝缘层101和牺牲层103的侧壁的部分可以被氧化。在这种情况下，由于层间绝缘层101和牺牲层103由不同的材料形成，所以它们被氧化成不同的厚度。因此，可能在孔105的侧壁上形成不平坦的表面结构。根据本公开的实施方式，可以防止层间绝缘层101和牺牲层103被氧化，从而可以减少孔105的侧壁的变形。
参照图3C，在致密缓冲层111b上形成数据存储层113。数据存储层113可以由能够捕获电荷的氮化物层形成。此后，在数据存储层113上形成隧道绝缘层115。隧道绝缘层115可以由出现电荷隧穿的氧化硅层形成。数据存储层113和隧道绝缘层115可以沿着孔105的侧壁形成为衬里形状。
随后，可以在隧道绝缘层115上形成沟道层117。沟道层117可以由诸如硅层的半导体层形成。沟道层117可以被形成为中空形状或被形成为柱形。当沟道层117被形成为中空形状时，可以用核心绝缘层119填充中空沟道层117的中心区域。
此后，层间绝缘层101和牺牲层103被蚀刻以形成穿过它们的狭缝121。
参照图3D，经由狭缝121去除牺牲层103。当牺牲层103由氮化物层形成时，可以使用磷酸来去除所述牺牲层103。
由于去除了牺牲层103，所以使致密缓冲层111b暴露的第一导电区域123a可以被限定于相对于沟道层117延伸的方向彼此相邻的层间绝缘层101之间。在这种情况下，每个层间绝缘层101可以保持有第一厚度D1。
当去除牺牲层103时，针对牺牲层103具有蚀刻选择性的致密缓冲层111b可以用作蚀刻停止层，并且因此保护数据存储层113。
参照图3E，经由第一导电区域123a暴露的致密缓冲层111b被蚀刻使得数据存储层113被暴露。在这种情况下，层间绝缘层101的部分被蚀刻，由此，每个层间绝缘层101可以保持有小于第一厚度D1的第二厚度D2。在这种情况下，第二导电区域123b可以被限定在层间绝缘层101之间，每个所述第二导电区域123b的竖直宽度大于每个第一导电区域(图3D的123a)的竖直宽度。数据存储层通过第二导电区域123b暴露。致密缓冲层(图3D的111b)可以通过第二导电区域123b被分为多个缓冲图案111BP。
当蚀刻致密缓冲层(图3D的111b)时，针对致密缓冲层(图3D的111b)具有蚀刻选择性的数据存储层113可以被保留而不会被去除。
参照图3F，通过对数据存储层(图3E的113)的经由第二导电区域123b暴露的部分区域进行氧化来形成阻挡绝缘图案BI。因此，可以形成具有不平坦表面结构的数据存储层113dL。具有不平坦表面结构的数据存储层113dL可以包括第一区域和第二区域。第一区域指的是数据存储层113dL的与缓冲图案111bP接触并且保持有第一厚度W1的部分。第二区域指的是数据存储层113dL的与阻挡绝缘图案BI接触并且保持有小于第一厚度W1的第二厚度W2的其它部分。
参照图3G，导电图案131可以被形成于阻挡绝缘图案BI上，从而用导电图案131填充层间绝缘层101之间的第二导电区域123b。每个导电图案131可以包括多晶硅层、金属层、金属硅化物层或它们的组合。诸如钨的低电阻金属可以被用作金属层的材料以便形成导电图案131。此后，可以用绝缘层141填充狭缝121。
根据本公开的实施方式，通过对具有均匀的层特性的致密缓冲层进行蚀刻来限定第一导电区域。因此，根据本公开的实施方式，当蚀刻致密缓冲层时几乎不存在蚀刻速率差异，并且因此，第一导电区域的边缘可以被形成为直角或大致直角。
图4A和图4B是示出用于制造根据本公开的实施方式的半导体器件的方法的截面图。更详细地，图4A和图4B是示出用于制造图1B所示的半导体器件的方法的截面图。
参照图4A，交替地层叠分别由与参照图3A描述的材料相同的材料形成的层间绝缘层201和牺牲层203。
此后，层间绝缘层201和牺牲层203被蚀刻以便形成穿过它们的孔205。此后，使用与参照图3A描述的相同材料和相同方法将缓冲层形成于孔205的侧壁上。
此后，缓冲层的与孔205的侧壁相邻的部分区域保持为非致密区域NDA，并且缓冲层的其它区域通过固化工艺被致密化。在这种情况下，致密区域DA被形成于缓冲层中。致密区域DA可以被形成为从缓冲层的暴露的表面开始具有预定厚度。由此，致密缓冲层可以包括致密区域DA和非致密区域NDA。孔205的侧壁可以通过非致密区域NDA与致密区域DA间隔开。
用于致密化的固化工艺可以通过自由基氧化方法、热处理工艺、炉内退火或激光退火来实现，如参照图3B所述。致密区域DA可以具有比层间绝缘层201或非致密区域NDA的悬空键更少量的悬空键。在用于致密化的固化工艺期间，层间绝缘层201和牺牲层203可以受到缓冲层的保护。由此，在本实施方式中，可以防止层间绝缘层201和牺牲层203被氧化，从而可以减少孔205的侧壁的变形。
参照图4B，数据存储层213、隧道绝缘层215和沟道层217可以经由与参照图3C描述的工艺相同的工艺被形成于致密缓冲层211上。当沟道层217被形成为中空形状时，可以用核心绝缘层219填充中空沟道层217的中心区域。
此后，层间绝缘层201和牺牲层(图4A的203)被蚀刻以形成穿过它们的狭缝221。随后，牺牲层(图4A的203)经由与参照图3D描述的工艺相同的工艺被去除。致密缓冲层(图4A的211)经由与参照图3E描述的工艺相同的工艺被蚀刻。由此，导电区域223被限定在层间绝缘层201之间。导电区域223可以使数据存储层213的部分区域暴露，并且将致密缓冲层(图4A的211)分为多个缓冲图案211bP。
当致密缓冲层(图4A的211)被蚀刻时，针对致密缓冲层(图4A的211)具有蚀刻选择性的数据存储层213可以被保留而不会被去除。致密缓冲层(图4A的211)包括彼此具有不同的蚀刻速率的致密区域DA和非致密区域NDA。因此，当致密缓冲层(图4A的211)被蚀刻时，具有相对高密度的致密区域DA以低于非致密区域NDA的蚀刻速率的蚀刻速率被蚀刻。因此，每个导电区域223的与数据存储层213相邻的边缘EG可以被形成为圆角的形状。
随后，执行与参照图3F和图3G描述的工艺相同的工艺，从而可以形成阻挡绝缘图案和导电图案。以这种方式，可以形成具有图1B所示的结构的存储单元。
根据本公开的前述实施方式，可以通过控制在致密缓冲层中形成的致密区域的厚度来形成具有期望的圆角的形状的边缘的缓冲图案。从而，本公开的实施方式可以控制缓冲图案的边缘的形状，使得存储单元具有优化的性能。
图5A和图5B是示出用于制造根据本公开的实施方式的半导体器件的方法的截面图。更详细地，图5A和图5B是示出用于制造图1C所示的半导体器件的方法的截面图。
参照图5A，交替地层叠分别由与参照图3A描述的材料相同的材料形成的层间绝缘层301和牺牲层303。
此后，层间绝缘层301和牺牲层303被蚀刻以形成穿过它们的孔305。随后，使用与参照图3A描述的相同的材料和方法将缓冲层形成于孔305的侧壁上。
此后，执行用于致密化的固化工艺。固化工艺可以被执行为使得缓冲层的整个区域、各个层间绝缘层301的与缓冲层相邻的部分区域以及各个牺牲层303的与缓冲层相邻的侧壁被致密化。由此，致密区域DA可以被形成于缓冲层的整个区域、各个层间绝缘层301的与缓冲层相邻的部分区域以及各个牺牲层303的与缓冲层相邻的侧壁中。
可以通过自由基氧化方法来形成致密缓冲层311b、每个层间绝缘层301的第一致密侧壁301b以及每个牺牲层303的第二致密侧壁303b。
参照图5B，数据存储层313、隧道绝缘层315和沟道层317可以经由与参照图3C描述的工艺相同的工艺被形成于致密缓冲层311b上。当沟道层317被形成为中空形状时，可以用核心绝缘层319填充中空沟道层317的中心区域。
此后，层间绝缘层301和牺牲层(图5A的303)被蚀刻以形成穿过它们的狭缝321。此后，牺牲层(图5A的303)经由与参照图3D描述的工艺相同的工艺被去除。随后，第二致密侧壁(图5A的303b)被蚀刻。在这种情况下，通过由于第一致密侧壁301b与第二致密侧壁(图5A的303b)的材料特性的差异导致的蚀刻速率的差异可以将第一致密侧壁301b的边缘蚀刻成具有圆角的形状。此后，致密缓冲层(图5A的311b)被蚀刻。由此，导电区域323被限定在层间绝缘层301之间。导电区域323可以使数据存储层313的部分区域暴露，并且将致密缓冲层(图5A的311b)分为多个缓冲图案311bP。缓冲图案311bP和第一致密侧壁301b保持为致密区域DA。
随后，执行与参照图3F和图3G描述的工艺相同的工艺，从而形成阻挡绝缘图案和导电图案。以这种方式，可以形成具有图1C所示的结构的存储单元。
根据本公开的前述实施方式，可以通过控制在层间绝缘层的侧壁中形成的致密区域的厚度来形成具有期望的圆角的形状的边缘的导电图案。由此，本公开的实施方式可以控制导电区域的边缘的形状，使得存储单元具有优化的性能。
图6A和图6B是示出用于制造根据本公开的实施方式的半导体器件的方法的截面图。此外，图6A和图6B是示出用于制造图1D所示的半导体器件的方法的截面图。
参照图6A，交替地层叠分别由与参照图3A描述的材料相同的材料形成的层间绝缘层401和牺牲层403。
此后，层间绝缘层401和牺牲层403被蚀刻以形成穿过它们的孔405。随后，使用与参照图3A描述的相同的材料和方法将缓冲层形成于孔405的侧壁上。
此后，执行用于致密化的固化工艺。可以执行固化工艺，使得缓冲层的整个区域和各个层间绝缘层401的与缓冲层相邻的部分区域被致密化。由此，致密区域DA可以被分布在缓冲层的整个区域和各个层间绝缘层401的与缓冲层相邻的侧壁中。
可以通过热处理工艺、炉内退火或激光退火来处理各个层间绝缘层401的致密缓冲层411b和致密侧壁411b。可以控制热处理工艺、炉内退火或激光退火从而防止由氮化物层形成的牺牲层403被氧化。
参照图6B，数据存储层413、隧道绝缘层415和沟道层417可以经由与参照图3C描述的工艺相同的工艺被形成于致密缓冲层411b上。当沟道层417被形成为中空形状时，可以用核心绝缘层419填充中空沟道层417的中心区域。
此后，层间绝缘层401和牺牲层(图6A的403)被蚀刻以形成穿过它们的狭缝421。随后，牺牲层(图6A的403)经由与参照图3D描述的工艺相同的工艺被去除。此后，致密缓冲层(图6A的411b)经由与参照图3E描述的工艺相同的工艺被蚀刻。由此，导电区域423被限定在层间绝缘层401之间。根据本公开的实施方式，由于当致密缓冲层(图6A的411b)被蚀刻时几乎不存在蚀刻速率差异，所以导电区域423的边缘可以被形成为直角或大致直角。
导电区域423可以使数据存储层413的部分区域暴露，并且将致密缓冲层(图6A的411b)分为多个缓冲图案411bP。缓冲图案411bP和致密侧壁401b保持为致密区域DA。
随后，执行与参照图3F和图3G描述的工艺相同的工艺，从而形成阻挡绝缘图案和导电图案。以这种方式，可以形成具有图1D所示的结构的存储单元。
根据本公开的前述实施方式，可以使用固化工艺形成具有直角形状的边缘的导电区域，牺牲层经由该固化工艺不被氧化。
在本公开的上述实施方式中，形成致密区域的范围被定量地控制，由此可以限定具有各种形状的边缘的导电区域。因此，可以控制导电区域的边缘的形状使得存储单元具有优化的性能。
图7是例示根据本公开的实施方式的存储系统的框图。参照图7，根据实施方式的存储系统1100包括存储器件1120和存储控制器1110。
存储器件1120可以包括参照图1A至图1D描述的存储单元中的至少一个。存储器件1120可以包括参照图2A至图2C描述的存储串中的至少一个。每个存储串可以包括具有参照图1A至图1D描述的结构的存储单元中的至少一个。可以经由参照图3A至图3G描述的工艺、参照图4A和图4B描述的工艺、参照图5A和图5B描述的工艺或者参照图6A和图6B描述的工艺来形成存储单元。存储器件1120可以是包括多个存储芯片的多芯片封装。
存储控制器1110被配置成控制存储器件1120，并且可以包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、误差校正码(ECC)1114和存储器接口1115。SRAM1111被用作CPU 1112的操作存储器。CPU 1112执行用于存储控制器1110的数据交换的一般控制操作。主机接口1113装配有主机的数据交换协议，并且与存储系统1100联接。此外，ECC1114检测并校正从存储器件1120读取的数据中的误差，并且存储器接口1115与存储器件1120接合。另外，存储控制器1110还可以包括存储用于与主机交互的代码数据的只读存储器(ROM)等。
上述存储系统1100可以是装配有存储器件1120和控制器1110的存储卡或固态硬盘(SSD)。例如，当存储系统1100是SSD时，存储控制器1110可以经由诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连高速(PCI-E)、串行高级技术附件(SATA)，并行高级技术附件(PATA)、小型计算机小接口(SCSI)、增强型小磁盘接口(ESDI)或集成驱动电子(IDE)的各种接口协议中的一种与外部(例如，主机)进行通信。
图8是示出根据本公开的实施方式的计算系统的框图。参照图8，根据本公开的实施方式的计算系统1200可以包括电联接至系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。此外，如果计算系统1200是移动设备，则计算系统1200还可以包括用于向计算系统1200提供操作电压的电池。还可以包括应用芯片组、相机图像处理器CIS、移动DRAM等。
如上文参照图7所述，存储器系统1210可以被配置有存储器件1212和存储控制器1211。
在本公开的实施方式中，可以通过在已经形成缓冲层之后限定致密区域来定量地控制致密区域的厚度。由此，在本公开的实施方式中，导电区域的限定在层间绝缘层之间的边缘可以被形成为期望的形状。由于导电图案的轮廓根据导电区域的边缘的形状来限定，所以根据本公开的实施方式的导电图案的轮廓可以被形成为期望的形状。
在本公开的实施方式中，可以定量地控制致密区域的厚度，使得导电图案的边缘的形状被形成为能够优化半导体器件的操作可靠性的形状。因此，可以提高半导体器件的操作可靠性。
本文公开了示例性实施方式，并且尽管采用了特定术语，但是仅仅以通常和描述方式使用和解释，并且不为了限制。在一些情况下，自提交本申请时起，对本领域普通技术人员来说将显而易见的是，除非另有明确说明，结合特定实施方式描述的特征、特性和/或元件可以单独使用或与结合其它实施方式描述的特征、特性和/或元件组合地使用。因此，本领域技术人员应当理解，在不脱离如以下权利要求阐述的本发明的精神和范围的情况下，可以进行形式上和细节上的各种修改。
相关申请的交叉引用
本申请要求于2016年5月4日提交的韩国专利申请No.10-2016-0055548的优先权，其全部内容通过引用合并于此。

Claims (14)

1.一种半导体器件的制造方法，所述制造方法包括以下步骤：
交替地层叠第一层和第二层；
形成穿过所述第一层和所述第二层的孔；
在所述孔的侧壁上形成缓冲层；
使所述缓冲层中的悬空键固化以在所述缓冲层中形成第一致密区域；
在所述第一致密区域上形成数据存储层；
在所述数据存储层上形成沟道层；
对所述第一层和所述第二层进行蚀刻以形成狭缝；
经由所述狭缝去除所述第二层以使所述缓冲层暴露；以及
去除所暴露的缓冲层以形成缓冲图案和导电区域，其中，各个所述导电区域使所述数据存储层暴露，其中，各个所述导电区域通过两个相邻的第一层和所暴露的数据存储层来限定。
2.根据权利要求1所述的制造方法，其中，所述缓冲层的形成包括以下步骤：
使用原子层沉积ALD方法形成氧化物层。
3.根据权利要求1所述的制造方法，其中，通过自由基氧化方法或热处理工艺来执行所述固化，并且
其中，所述热处理工艺包括炉内退火或激光退火。
4.根据权利要求1所述的制造方法，其中，执行固化以使得所述缓冲层的整个区域由所述第一致密区域形成。
5.根据权利要求1所述的制造方法，其中，控制固化以使得在所述第一致密区域与所述孔的侧壁之间的所述缓冲层中限定非致密区域。
6.根据权利要求1所述的制造方法，所述制造方法还包括以下步骤：
在所述数据存储层与所述沟道层之间形成隧道绝缘层。
7.根据权利要求6所述的制造方法，所述制造方法还包括以下步骤：
使所暴露的数据存储层氧化以分别在所述导电区域中形成阻挡绝缘图案；以及
在所述阻挡绝缘图案上方形成导电图案以分别填充所述导电区域。
8.根据权利要求7所述的制造方法，其中，各个所述导电区域具有第一边缘，
其中，所述第一边缘通过所述缓冲图案和所暴露的数据存储层中的每一个来限定，并且
其中，所述第一边缘是直角的。
9.根据权利要求7所述的制造方法，
其中，各个所述导电区域具有第一边缘，
其中，所述第一边缘通过所述缓冲图案和所暴露的数据存储层中的每一个来限定，并且
其中，所述第一边缘是圆角的。
10.根据权利要求1所述的制造方法，其中，所述缓冲层具有与所述第二层不同的蚀刻选择性。
11.根据权利要求1所述的制造方法，其中，所述缓冲层具有与所述数据存储层不同的蚀刻选择性。
12.一种半导体器件的制造方法，所述制造方法包括以下步骤：
交替地层叠第一层和第二层；
形成穿过所述第一层和所述第二层的孔；
在所述孔的侧壁上形成缓冲层；
使所述缓冲层中的悬空键固化以在所述缓冲层中形成第一致密区域；
在各个所述第一层中的部分区域中形成第二致密区域；
在所述第一致密区域上形成数据存储层；以及
在所述数据存储层上形成沟道层，
其中，所述缓冲层的整个区域由所述缓冲层中的所述第一致密区域形成，并且
其中，所述第二致密区域从所述第一致密区域延伸到各个所述第一层中的所述部分区域中。
13.根据权利要求12所述的制造方法，所述制造方法还包括以下步骤：
在各个所述第二层中的部分区域中形成第三致密区域，
其中，所述第三致密区域从所述第一致密区域延伸到各个所述第二层中的所述部分区域中。
14.一种半导体器件的制造方法，所述制造方法包括以下步骤：
交替地层叠第一层和第二层；
形成穿过所述第一层和所述第二层的孔；
在所述孔的侧壁上形成缓冲层；
使所述缓冲层中的悬空键固化以在所述缓冲层中形成第一致密区域；
在各个所述第一层中的部分区域中形成第二致密区域；
在各个所述第二层中的部分区域中形成第三致密区域；
在所述第一致密区域上形成数据存储层；以及
在所述数据存储层上形成沟道层。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9780103B2 (en) * 2015-11-16 2017-10-03 Micron Technology, Inc. Methods of forming integrated structures
US10186521B2 (en) * 2016-09-16 2019-01-22 Toshiba Memory Corporation Semiconductor device and method for manufacturing semiconductor device
CN108538848B (zh) * 2018-06-21 2024-01-16 长江存储科技有限责任公司 半导体结构及其形成方法
CN109166860A (zh) * 2018-09-06 2019-01-08 长江存储科技有限责任公司 3d-nand闪存的形成方法
CN109166858A (zh) * 2018-09-06 2019-01-08 长江存储科技有限责任公司 3d-nand闪存
KR102679036B1 (ko) * 2018-09-19 2024-07-02 삼성전자주식회사 3차원 반도체 메모리 장치
KR102707986B1 (ko) * 2019-06-11 2024-09-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102702088B1 (ko) * 2019-06-18 2024-09-03 삼성전자주식회사 블로킹 배리어 패턴들을 가진 셀 게이트 패턴들을 포함하는 3차원 플래시 메모리 소자 및 그 제조 방법
KR20210106288A (ko) * 2020-02-20 2021-08-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210106295A (ko) * 2020-02-20 2021-08-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210106293A (ko) 2020-02-20 2021-08-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11362101B2 (en) * 2020-03-05 2022-06-14 Macronix International Co., Ltd. Three dimensional memory device
CN112185977B (zh) * 2020-09-27 2021-10-19 长江存储科技有限责任公司 一种三维存储器及其制作方法
KR20220113048A (ko) * 2021-02-05 2022-08-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
CN112885837A (zh) * 2021-03-22 2021-06-01 长江存储科技有限责任公司 三维存储器和制备三维存储器的方法
US11785779B2 (en) * 2021-03-30 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a semiconductor memory structure using a liner layer as an etch stop
CN113540097A (zh) * 2021-07-02 2021-10-22 成都皮兆永存科技有限公司 高密度三维多层存储器及制备方法
US20230260912A1 (en) * 2022-02-14 2023-08-17 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
TWI790122B (zh) * 2022-02-14 2023-01-11 旺宏電子股份有限公司 半導體結構

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103178066A (zh) * 2011-12-22 2013-06-26 爱思开海力士有限公司 三维非易失性存储器件、存储系统及制造器件的方法
US8877590B1 (en) * 2013-06-28 2014-11-04 SK Hynix Inc. Semiconductor memory device and method of manufacturing the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011033637A1 (ja) 2009-09-17 2011-03-24 株式会社 東芝 半導体装置の製造方法
JP2011066313A (ja) 2009-09-18 2011-03-31 Toshiba Corp 不揮発性半導体装置
KR101774506B1 (ko) 2010-10-11 2017-09-05 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101792778B1 (ko) * 2010-10-26 2017-11-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
KR101845508B1 (ko) * 2011-04-27 2018-04-05 삼성전자주식회사 반도체 소자의 제조 방법
US8946808B2 (en) * 2012-02-09 2015-02-03 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR20130139602A (ko) * 2012-06-13 2013-12-23 에스케이하이닉스 주식회사 반도체 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20140029707A (ko) * 2012-08-29 2014-03-11 에스케이하이닉스 주식회사 수직 채널들을 갖는 반도체 메모리 소자와 이를 포함하는 메모리 시스템과 이의 제조방법
KR102018614B1 (ko) * 2012-09-26 2019-09-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20140117211A (ko) * 2013-03-26 2014-10-07 에스케이하이닉스 주식회사 반도체 장치
KR20140134178A (ko) * 2013-05-13 2014-11-21 에스케이하이닉스 주식회사 반도체 장치
KR102157677B1 (ko) * 2013-11-15 2020-09-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20150130103A (ko) * 2014-05-13 2015-11-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9312271B2 (en) * 2014-08-01 2016-04-12 Kabushiki Kaisha Toshiba Non-volatile memory device and method for manufacturing same
US20170018563A1 (en) * 2015-07-13 2017-01-19 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103178066A (zh) * 2011-12-22 2013-06-26 爱思开海力士有限公司 三维非易失性存储器件、存储系统及制造器件的方法
US8877590B1 (en) * 2013-06-28 2014-11-04 SK Hynix Inc. Semiconductor memory device and method of manufacturing the same

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US20180323211A1 (en) 2018-11-08
US10050056B2 (en) 2018-08-14

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