KR20170125584A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 장치는 채널막; 상기 채널막을 감싸고, 상기 채널막을 따라 연장된 데이터 저장막; 상기 데이터 저장막을 감싸고, 상기 채널막을 따라 도전 영역을 사이에 두고 이격되어 적층된 층간 절연막들; 상기 도전 영역 내부에 배치되고, 상기 데이터 저장막을 감싸는 도전 패턴; 상기 층간 절연막들과 상기 데이터 저장막 사이에 배치되어 상기 데이터 저장막을 감싸고, 치밀화 영역을 포함하고, 상기 도전 영역에 의해 분리된 버퍼 패턴들; 및 상기 도전 패턴과 상기 데이터 저장막 사이에 배치되어 상기 데이터 저장막을 감싸는 블로킹 절연 패턴을 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 채널막을 감싸는 도전 패턴을 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 메모리 소자를 포함할 수 있다. 메모리 소자는 메모리 셀들을 포함할 수 있다. 메모리 셀들은 3차원으로 배열될 수 있다. 이 경우, 메모리 셀들은 채널막을 감싸는 도전 패턴들에 연결될 수 있다. 이러한 메모리 셀들의 동작 특성을 개선하기 위해 다양한 기술 개발이 요구된다.
본 발명의 실시 예는 반도체 장치의 동작 신뢰성을 향상시킬 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 채널막; 상기 채널막을 감싸고, 상기 채널막을 따라 연장된 데이터 저장막; 상기 데이터 저장막을 감싸고, 상기 채널막을 따라 도전 영역을 사이에 두고 이격되어 적층된 층간 절연막들; 상기 도전 영역 내부에 배치되고, 상기 데이터 저장막을 감싸는 도전 패턴; 상기 층간 절연막들과 상기 데이터 저장막 사이에 배치되어 상기 데이터 저장막을 감싸고, 치밀화 영역을 포함하고, 상기 도전 영역에 의해 분리된 버퍼 패턴들; 및 상기 도전 패턴과 상기 데이터 저장막 사이에 배치되어 상기 데이터 저장막을 감싸는 블로킹 절연 패턴을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 층간 절연막들 및 희생막들을 교대로 적층하는 단계; 상기 층간 절연막들 및 상기 희생막들을 관통하는 홀을 형성하는 단계; 상기 홀의 측벽 상에 버퍼막을 형성하는 단계; 상기 버퍼막을 내부의 댕글링 본드들(dangling bonds)을 큐어링하여 상기 버퍼막 내부에 치밀화 영역을 형성하는 단계; 상기 치밀화 영역 상에 데이터 저장막을 형성하는 단계; 및 상기 데이터 저장막 상에 채널막을 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예는 버퍼막을 형성한 이후에 치밀화 영역을 정의함으로써, 치밀화 영역의 두께를 정량적으로 조절할 수 있다. 이로써, 본 발명의 실시 예는 층간 절연막들 사이에 형성되는 도전 영역의 모서리 형태를 원하는 형태로 형성할 수 있다. 도전 영역의 모서리 형태에 따라 도전 패턴의 윤곽(profile)이 정의되므로, 본 발명의 실시 예에 따르면 도전 패턴의 윤곽을 원하는 형태로 형성할 수 있다.
본 발명의 실시 예는 도전 패턴의 모서리 형태가 반도체 장치의 동작 신뢰성을 최적화할 수 있는 형태로 형성될 수 있도록 치밀화 영역의 두께를 정량적으로 제어할 수 있으므로 반도체 장치의 동작 신뢰성을 개선할 수 있다.
도 1a 내지 도 1d는 본 발명의 실시 예들에 따른 반도체 장치의 메모리 셀 단면도들이다.
도 2a 내지 도 2c는 본 발명의 실시 예들에 따른 메모리 셀들을 포함하는 다양한 구조의 메모리 스트링들을 설명하기 위한 사시도들이다.
도 3a 내지 도 3g는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 6a 및 도 6b는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 블록도이다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1d는 본 발명의 실시 예들에 따른 반도체 장치의 메모리 셀 단면도들이다.
도 1a 내지 도 1d를 참조하면, 본 발명의 실시 예에 따른 반도체 장치의 메모리 셀(MC)은 채널막(CH)을 감싸는 도전 패턴(CP)을 포함하는 GAA(Gate All Around) 구조로 형성될 수 있다. 메모리 셀(MC)은 채널막(CH)과 도전 패턴(CP) 사이에 배치된 데이터 저장막(DL), 데이터 저장막(DL)과 채널막(CH) 사이에 배치된 터널 절연막(TI), 및 데이터 저장막(DL)과 도전 패턴(CP) 사이에 배치된 블로킹 절연 패턴(BI)을 더 포함할 수 있다. 데이터 저장막(DL), 터널 절연막(TI), 및 블로킹 절연 패턴(BI)은 채널막(CH)을 감싼다. 데이터 저장막(DL) 및 터널 절연막(TI)은 채널막(CH)을 따라 연장된다.
도전 패턴(CP)은 도전 영역(CA) 내부에 배치될 수 있다. 도전 영역(CA)은 채널막(CH)을 따라 적층된 층간 절연막들(ILD) 사이에 형성될 수 있다.
데이터 저장막(DL), 및 터널 절연막(TI)은 층간 절연막들(ILD)의 측벽을 따라 연장될 수 있다. 데이터 저장막(DL)은 버퍼 패턴들(BP)을 사이에 두고 층간 절연막들(ILD)의 측벽 상으로 연장될 수 있다. 즉, 버퍼 패턴들(BP)은 층간 절연막들(ILD)과 데이터 저장막(DL) 사이에 배치될 수 있다. 버퍼 패턴들(BP)은 블로킹 절연 패턴(BI)을 사이에 두고 분리될 수 있다.
채널막(CH)은 코어 절연막(CO)을 감싸는 튜브타입으로 형성될 수 있다. 코어 절연막(CO)은 형성되지 않을 수 있으며, 이 경우, 채널막(CH)은 반도체막으로 채워진 중심 영역을 포함할 수 있다. 채널막(CH)의 횡단면은 원형, 타원형, 직사각형, 정사각형, 다각형 등 다양한 구조로 형성될 수 있다.
데이터 저장막(DL)은 버퍼 패턴들(BP)과 채널막(CH) 사이의 제1 영역들 및 블로킹 절연 패턴(BI)과 채널막(CH) 사이의 제2 영역으로 구분될 수 있다. 블로킹 절연 패턴(BI)은 데이터 저장막(DL)의 내부로 연장될 수 있다. 이 경우, 데이터 저장막(DL)의 제2 영역의 폭(W2)은 제1 영역들 각각의 폭(W1)보다 좁게 형성될 수 있다. 보다 구체적으로, 데이터 저장막(DL)은 채널막(CH)을 향하고 평평한 제1 측벽, 및 층간 절연막들(ILD) 및 도전 패턴(CP)을 향하고 요철구조를 갖는 제2 측벽을 포함할 수 있다. 제2 측벽은 블로킹 절연 패턴(BI)이 함입된 요부와, 층간 절연막들(ILD)을 향하는 철부를 가질 수 있다.
버퍼 패턴들(BP) 각각은 치밀화 영역(DA)을 포함할 수 있다. 치밀화 영역(DA)은 데이터 저장막(DL)에 접촉되도록 배치될 수 있다. 치밀화 영역(DA)은 도 1a 및 도 1b에 도시된 바와 같이 버퍼 패턴들(BP) 내부에 한하여 배치되거나, 도 1 c 및 도 1d에 도시된 바와 같이 버퍼 패턴들(BP)에 접하는 층간 절연막들(ILD) 각각의 내부로 확장 분포될 수 있다. 치밀화 영역(DA)의 치밀화도는 채널막(CH)에 가까울수록 점진적으로 증가될 수 있다. 치밀화 영역(DA)의 치밀화도는 댕글링 본드 사이트(dangling bond site)에 반비례한다. 즉, 댕글링 본드들이 적을수록 치밀화 영역(DA)의 치밀화도가 높다. 치밀화 영역(DA)은 댕글링 본드들이 큐어링(curing)된 영역으로서 정의될 수 있다. 이하, 치밀화 영역(DA)의 다양한 분포 범위에 대해 보다 구체적으로 설명한다.
도 1a, 도 1c, 및 도 1d에 도시된 바와 같이, 치밀화 영역(DA)은 버퍼 패턴들(BP)의 전 영역에 분포될 수 있다.
도 1a를 참조하면, 치밀화 영역(DA)은 버퍼 패턴들(BP)의 전 영역에 분포되되, 버퍼패턴들(BP) 내부에 한하여 배치될 수 있다. 이 경우, 데이터 저장막(DL)에 인접한 도전 영역(CA)의 모서리(EG1)는 직각에 가깝거나, 직각으로 형성될 수 있다. 치밀화 영역(DA)은 층간 절연막들(ILD)보다 막질이 치밀하여, 층간 절연막들(ILD)에 비해 식각률이 낮을 수 있다.
도 1c 및 도 1d를 참조하면, 치밀화 영역(DA)은 버퍼 패턴들(BP)에 접하는 층간 절연막들(ILD) 각각의 내부에 확장 분포될 수 있다. 이 경우, 층간 절연막들(ILD) 각각은 치밀화 영역(DA) 및 비치밀화 영역(NDA)을 포함할 수 있다. 층간 절연막(ILD)의 치밀화 영역(DA)은 버퍼 패턴(BP)에 접하는 층간 절연막(ILD)의 측벽을 따라 배치될 수 있다. 층간 절연막들(ILD) 각각의 내부로 치밀화 영역(DA)이 확장될 경우, 도 1c에 도시된 바와 같이 데이터 저장막(DL)에 인접한 도전 영역(CA)의 모서리(EG3)는 라운드형에 가깝거나, 라운드형으로 형성될 수 있다. 또는 도 1d에 도시된 바와 같이 데이터 저장막(DL)에 인접한 도전 영역(CA)의 모서리(EG4)는 직각에 가깝거나, 직각으로 형성될 수 있다. 도 1c 및 도 1d에 도시된 도전 영역(CA)의 모서리들(EG3, EG4)의 형태는 제조 공정 시 희생막들의 큐어링 유무에 따라 제어될 수 있다.
도 1b에 도시된 바와 같이, 버퍼 패턴들(BP) 각각은 치밀화 영역(DA) 및 비치밀화 영역(NDA)을 포함할 수 있다. 치밀화 영역(DA)은 데이터 저장막(DL)에 인접한 버퍼 패턴들(BP) 각각의 일측벽을 따라 배치되고, 비치밀화 영역(NDA)은 층간 절연막들(ILD) 각각과 치밀화 영역(DA) 사이에 배치될 수 있다. 버퍼 패턴들(BP) 각각이 치밀화 영역(DA) 및 비치밀화 영역(NDA)을 포함하는 경우, 치밀화 영역(DA) 및 비치밀화 영역(NDA)의 식각 선택비 차이로 인하여 데이터 저장막(DL)에 인접한 도전 영역(CA)의 모서리(EG2)는 라운드형에 가깝거나, 라운드형으로 형성될 수 있다.
도 1a 내지 도 1d에서 상술한 바와 같이, 본 발명의 실시 예에 따른 치밀화 영역(DA)은 다양한 범위로 분포될 수 있으며, 본 발명의 실시 예에 따라 치밀화 영역(DA)의 분포 범위는 정량적으로 제어될 수 있다. 이로써, 본 발명의 실시 예에 따른 치밀화 영역(DA)의 분포 범위를 제어하여 도전 영역(CA)의 형태를 원하는 형태로 정의할 수 있다.
본 발명의 실시 예는 메모리 셀(MC)의 설계에 따라, 치밀화 영역(DA)의 폭을 제어하여 채널막(CH)을 향하는 도전 영역(CA)의 모서리들(EG1 내지 EG4) 형태를 원하는 형태로 형성할 수 있다. 이에 따라, 본 발명의 실시 예는 메모리 셀(MC)의 유효 게이트 길이(effective gate length) 또는 유효 게이트 폭(effective gate width)을 원하는 수치로 제어할 수 있다.
예를 들어, 도 1a에 도시된 바와 같이, 버퍼 패턴(BP)의 전 영역이 치밀화 영역(DA)이 되도록 버퍼막을 치밀화 하는 경우, 버퍼막을 식각하여 버퍼 패턴(BP)을 형성하는 공정을 진행하는 동안 버퍼막이 균일하게 식각될 수 있다. 이에 따라, 채널막(CH)을 향하는 버퍼 패턴(BP)의 모서리는 직각 또는 직각에 가깝게 형성될 수 있다. 따라서, 채널막(CH)을 향하는 도전 영역(CA)의 모서리(EG1)는 직각으로 형성되거나, 직각에 가깝게 형성될 수 있다. 이 경우, 메모리 셀(MC)의 유효 게이트 길이(L1)는 도전 패턴(CP)의 수직폭과 동일할 수 있으며, 도전 패턴(CP)에 인가되는 바이어스에 대한 프린지 필드(fringe field)가 증가될 수 있다. 그 결과, 메모리 셀(MC)의 소거 및 프로그램 동작들의 속도가 확보될 수 있다.
또는 도 1b에 도시된 바와 같이, 버퍼 패턴(BP)이 치밀화 영역(DA) 및 비치밀화 영역(NDA)을 포함하도록 버퍼막의 일부를 치밀화 하는 경우, 식각 선택비가 다른 버퍼막의 치밀화 영역 및 비치밀화 영역은 버퍼막을 식각하여 버퍼 패턴(BP)을 형성하는 공정을 진행하는 동안 다른 비율로 식각될 수 있다. 보다 구체적으로, 비치밀화 영역(NDA)에 비해 치밀화 영역(DA)이 느린 속도로 식각될 수 있다. 이로 인하여, 채널막(CH)을 향하는 도전 영역(CA)의 모서리(EG2)는 라운드형에 가깝게 형성되거나, 라운드형으로 형성될 수 있다. 이 경우, 메모리 셀(MC)의 유효 게이트 길이(L2)는 도전 패턴(CP)의 수직폭보다 좁게 형성될 수 있으며, 채널막(CH)의 연장 방향으로 이웃한 메모리 셀 들(MC)간 간섭을 줄일 수 있다.
또는 도 1c 및 도 1d에 도시된 바와 같이, 치밀화 영역(DA)이 층간 절연막(ILD) 내부로 확장된 경우, 제조 공정 중 희생막들(미도시)의 치밀화 유무에 따라 채널막(CH)을 향하는 도전 영역(CA)의 모서리(EG3 또는 EG4)는 라운드형에 가깝게 형성되거나, 라운드형으로 형성되거나 직각에 가깝게 형성되거나, 직각으로 형성될 수 있다.
보다 구체적으로, 치밀화 영역(DA)이 희생막들 내부로 확장된 경우, 도 1c에 도시된 바와 같이, 채널막(CH)을 향하는 도전 영역(CA)의 모서리(EG3)는 라운드형에 가깝게 형성되거나, 라운드형으로 형성될 수 있다. 이 경우, 메모리 셀(MC)의 유효 게이트 길이(L3)는 도전 패턴(CP)의 수직폭보다 좁게 형성될 수 있으며, 채널막(CH)의 연장 방향으로 이웃한 메모리 셀 들(MC)간 간섭을 줄일 수 있다.
치밀화 영역(DA)이 희생막들 내부로 확장되지 않은 경우, 도 1d에 도시된 바와 같이, 채널막(CH)을 향하는 도전 영역(CA)의 모서리(EG4)는 직각에 가깝게 형성되거나, 직각으로 형성될 수 있다. 이 경우, 메모리 셀(MC)의 유효 게이트 길이(L4)는 도전 패턴(CP)의 수직폭과 동일할 수 있으며, 도전 패턴(CP)에 인가되는 바이어스에 대한 프린지 필드가 증가될 수 있다. 그 결과, 메모리 셀(MC)의 소거 및 프로그램 동작들의 속도가 확보될 수 있다.
도 1a 내지 도 1d를 참조하면, 본 발명의 실시 예에 따른 메모리 셀들(MC)은 채널막(CH)의 연장 방향을 따라 적층되어 3차원 메모리 소자의 메모리 스트링을 형성할 수 있다. 이 경우, 층간 절연막들(ILD) 및 도전 패턴들(CP)은 채널막(CH)을 감싸며 교대로 적층될 수 있다.
도 1a 내지 도 1d는 3차원 메모리 소자의 메모리 스트링을 구성하는 메모리 셀들(MC)의 배열을 예시하였으나, 본 발명의 실시 예는 이에 한정되지 않고, 층간 절연막들(ILD) 사이에 배치되는 GAA 구조의 메모리 셀(MC)을 포함하는 반도체 장치의 다양한 구조에 적용될 수 있다.
도 2a 내지 도 2c는 본 발명의 실시 예들에 따른 메모리 셀들을 포함하는 다양한 구조의 메모리 스트링들을 설명하기 위한 사시도들이다. 특히, 도 2a 내지 도 2c는 3차원 메모리 스트링들을 설명하기 위한 사시도들이다. 도 2a 내지 도 2c에서, 설명의 편의를 위해 층간 절연막들은 도시하지 않았다.
본 발명의 실시 예들에 따른 메모리 스트링은 반도체 장치의 고집적화를 위해 3차원 구조로 형성될 수 있다. 예를 들어, 메모리 스트링은 도 2a에 도시된 바와 같이 U타입으로 형성되거나, 도 2b 및 도 2c에 도시된 바와 같이 스트레이트 타입으로 형성될 수 있다.
도 2a를 참조하면, U 타입의 메모리 스트링(UCST)은 U타입의 채널막(CH)을 따라 배열된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 메모리 셀들의 게이트들 및 셀렉트 트랜지스터들의 게이트들은 도전 패턴들(CP1 내지 CPn)에 연결될 수 있다.
채널막(CH)은 파이프 게이트(PG) 내부에 매립된 파이프 채널막(P_CH)과, 파이프 채널막(P_CH)으로부터 연장된 소스측 채널막(S_CH) 및 드레인측 채널막(D_CH)을 포함할 수 있다. 채널막(CH)은 U자형 홀의 중심 영역을 채우는 코어 절연막을 감싸며 튜브형으로 형성되거나, U자형 홀의 중심 영역을 완전히 채우는 매립형으로 형성될 수 있다.
채널막(CH)은 소스 라인(SL)과 비트 라인(BL) 사이에 전기적으로 연결될 수 있다. 비트 라인(BL)과 소스 라인(CSL)은 서로 다른 층에 배치되며, 서로 이격된다. 예를 들어, 소스 라인(SL)은 비트 라인(BL) 하부에 배치될 수 있다. 소스 라인(SL)은 소스측 채널막(S_CH)의 상단에 전기적으로 연결될 수 있다. 소스 라인(SL)은 제1 방향(I)을 따라 연장될 수 있다. 소스 라인(SL)과 소스측 채널막(S_CH) 사이에 소스 콘택 플러그가 형성될 수 있다. 비트 라인(BL)은 드레인측 채널막(D_CH)의 상단에 전기적으로 연결될 수 있다. 비트 라인(BL)은 제1 방향(I)에 교차하는 제2 방향(Ⅱ)을 따라 연장될 수 있다. 비트 라인(BL)과 드레인측 채널막(D_CH) 사이에 드레인 콘택 플러그가 형성될 수 있다.
도전 패턴들(CP1 내지 CPn)은 비트 라인(BL)과 소스 라인(SL) 하부에 서로 이격된 n개의 층에 배치될 수 있다. 도전 패턴들(CP1 내지 CPn)은 소스측 도전 패턴들(CP_S) 및 드레인측 도전 패턴들(CP_D)을 포함할 수 있다.
소스측 도전 패턴들(CP_S)은 소스측 채널막(S_CH)을 감싸고, 서로 상에 이격되어 적층될 수 있다. 소스측 도전 패턴들(CP_S)은 소스측 워드 라인들(WL_S) 및 소스 셀렉트 라인(SSL)을 포함할 수 있다. 소스 셀렉트 라인(SSL)은 소스측 워드 라인들(WL_S) 상에 배치될 수 있다. 소스 셀렉트 라인(SSL)은 소스측 워드 라인들(WL_S) 상에 1층 또는 2층 이상으로 배치될 수 있다. 도면에는 소스 셀렉트 라인(SSL)이 소스측 도전 패턴들(CP_S)의 최상층에 배치된 n번째 패턴(CPn) 및 그 하부의 n-1번째 패턴(CPn-1)으로 구성된 경우를 예시하였으나, 본 발명은 이에 제한되지 않는다.
드레인측 도전 패턴들(CP_D)은 드레인측 채널막(D_CH)을 감싸고, 서로 상에 이격되어 적층될 수 있다. 드레인측 도전 패턴들(CP_D)은 드레인측 워드 라인들(WL_D) 및 드레인 셀렉트 라인(DSL)을 포함할 수 있다. 드레인 셀렉트 라인(DSL)은 드레인측 워드 라인들(WL_D) 상에 배치될 수 있다. 드레인 셀렉트 라인(DSL)은 드레인측 워드 라인들(WL_D) 상에 1층 또는 2층 이상으로 배치될 수 있다. 도면에는 드레인 셀렉트 라인(DSL)이 드레인측 도전 패턴들(CP_D)의 최상층에 배치된 n번째 패턴(CPn) 및 그 하부의 n-1번째 패턴(CPn-1)으로 구성된 경우를 예시하였으나, 본 발명은 이에 제한되지 않는다.
소스측 도전 패턴들(CP_S) 및 드레인측 도전 패턴들(CP_D)은 슬릿(SI)을 사이에 두고 분리될 수 있다.
파이프 게이트(PG)는 소스측 도전 패턴들(CP_S) 및 드레인측 도전 패턴들(CP_D) 하부에 배치되고, 파이프 채널막(P_CH)을 감싸도록 형성될 수 있다. 파이프 게이트(PG)는 도전 패턴들(CP1 내지 CPn) 하부에 배치될 수 있다.
채널막(CH)의 외벽은 터널 절연막(TI) 및 데이터 저장막(DL)으로 둘러싸일 수 있다. 터널 절연막(TI) 및 데이터 저장막(DL)은 도 1a 또는 도 1b에서 상술한 바와 동일한 구조로 형성될 수 있다.
데이터 저장막(DL)은 블로킹 절연 패턴들(BI)로 둘러싸일 수 있다. 블로킹 절연 패턴들(BI)은 데이터 저장막(DL)과 도전 패턴들(CP1 내지 CPn) 사이에 각각 배치될 수 있다. 블로킹 절연 패턴들(BI)은 도 1a 또는 도 1b에서 상술한 바와 동일한 구조로 형성될 수 있다.
소스측 메모리 셀들은 소스측 채널막(S_CH)과 소스측 워드 라인들(WL_S)의 교차부들에 형성되고, 드레인측 메모리 셀들은 드레인측 채널막(D_CH)과 드레인측 워드 라인들(WL_D)의 교차부들에 형성된다. 소스 셀렉트 트랜지스터는 소스측 채널막(S_CH)과 소스 셀렉트 라인(SSL)의 교차부에 형성되고, 드레인 셀렉트 트랜지스터는 드레인측 채널막(D_CH)과 드레인 셀렉트 라인(DSL)의 교차부에 형성된다. 파이프 트랜지스터는 파이프 채널막(P_CH)과 파이프 게이트(PG)의 교차부에 형성된다. 하나의 채널막(CH)을 따라 배열된 소스 셀렉트 트랜지스터, 소스측 메모리 셀들, 파이프 트랜지스터, 드레인측 메모리 셀들, 및 드레인 셀렉트 트랜지스터는 채널막(CH)을 통해 직렬로 연결될 수 있다. 직렬 연결된 소스 셀렉트 트랜지스터, 소스측 메모리 셀들, 파이프 트랜지스터, 드레인측 메모리 셀들, 및 드레인 셀렉트 트랜지스터는 채널막(CH)의 U 타입 형태를 따라 U 타입 메모리 스트링(UCST)을 정의한다. 소스측 워드 라인들(WL_S)은 소스측 메모리 셀들의 게이트들에 신호를 전송하고, 드레인측 워드 라인들(WL_D)은 드레인측 메모리 셀들의 게이트들에 신호를 전송하고, 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터의 게이트에 신호를 전송하고, 드레인 셀렉트 라인(DSL)은 드레인 셀렉트 트랜지스터의 게이트에 신호를 전송하고, 파이프 게이트(PG)는 파이프 트랜지스터의 파이프 게이트(PG)에 신호를 전송할 수 있다. 파이프 트랜지스터는 파이프 게이트(PG)에 인가되는 신호에 응답하여, 소스측 메모리 셀들과 드레인측 메모리 셀들을 연결할 수 있다.
채널막(CH)은 상술한 U 타입 이외에도 W 타입 등 다양한 형태로 형성될 수 있다. 채널막(CH)의 구조에 따라 메모리 셀들의 배열이 다양하게 변경될 수 있으며, 이에 따라 메모리 스트링 구조가 다양한 형태로 형성될 수 있다.
도 2a에서 상술한 메모리 스트링(UCST)을 구성하는 소스측 메모리 셀들 및 드레인측 메모리 셀들은 도 1a 내지 도 1d에서 상술한 메모리 셀들 중 어느 하나의 구조와 동일한 구조로 형성될 수 있다.
도 2b 및 도 2c를 참조하면, 스트레이트 타입의 메모리 스트링(SCST)은 스트레이트 타입의 채널막(CH)을 따라 적층된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 메모리 셀들의 게이트들 및 셀렉트 트랜지스터들의 게이트들은 도전 패턴들(CP1 내지 CPn)에 연결될 수 있다.
채널막(CH)은 스트레이트 타입 홀의 중심 영역을 채우는 코어 절연막을 감싸며 튜브형으로 형성되거나, 스트레이트 타입 홀의 중심 영역을 완전히 채우는 매립형으로 형성될 수 있다.
채널막(CH)의 상단은 비트 라인(BL)에 전기적으로 연결될 수 있다. 비트 라인(BL)은 제2 방향(Ⅱ)을 따라 연장될 수 있다. 비트 라인(BL)과 채널막(CH) 사이에 드레인 콘택 플러그(미도시)가 더 형성될 수 있다.
채널막(CH)은 소스구조(SL)에 연결될 수 있다. 소스구조(SL)는 다양한 구조로 형성될 수 있다.
도 2b에 도시된 바와 같이, 소스구조(SL)는 채널막(CH)의 바닥면에 접촉될 수 있다. 소스구조(SL)는 도프트 폴리 실리콘막일 수 있다. 채널막(CH)은 소스구조(SL)의 상면에 접촉되고, 비트 라인(BL)을 향해 제3 방향(Ⅲ)을 따라 연장될 수 있다.
도 2b에 도시된 채널막(CH)의 측벽은 터널 절연막(TI) 및 데이터 저장막(DL)으로 둘러싸일 수 있다. 터널 절연막(TI) 및 데이터 저장막(DL)은 도 1a 내지 도 1d에서 상술한 구조와 동일한 구조로 형성될 수 있다. 데이터 저장막(DL)은 블로킹 절연 패턴들(BI)로 둘러싸일 수 있다. 블로킹 절연 패턴들(BI)은 데이터 저장막(DL)과 도전 패턴들(CP1 내지 CPn) 사이에 각각 배치될 수 있다. 블로킹 절연 패턴들(BI)은 도 1a 내지 도 1d에서 상술한 바와 동일한 구조로 형성될 수 있다.
도 2c에 도시된 바와 같이, 채널막(CH)의 하단 일부는 소스구조(SL)의 내부로 연장될 수 있다. 다시 말해, 채널막(CH)의 하단은 소스구조(SL)의 일부를 관통할 수 있다.
보다 구체적으로, 소스구조(SL)는 제1 소스막(SL1) 및 제2 소스막(SL2)의 적층 구조로 형성될 수 있다. 제1 소스막(SL1)은 채널막(CH)의 하단을 감쌀 수 있다. 제2 소스막(SL2)은 제1 소스막(SL1) 상부에 배치되고, 제1 소스막(SL1)의 상면 및 채널막(CH)의 측벽에 접촉될 수 있다. 제2 소스막(SL2)은 채널막(CH)을 감쌀 수 있다.
도 2c에 도시된 채널막(CH)의 외벽은 제1 터널 절연패턴(TI1) 및 제1 데이터 저장패턴(DL1)으로 둘러싸이거나, 제2 터널 절연패턴(TI2) 및 제2 데이터 저장패턴(DL2)으로 둘러싸일 수 있다. 제1 터널 절연패턴(TI1) 및 제1 데이터 저장패턴(DL1)은 도 1a 내지 도 1d에서 상술한 터널 절연막 및 데이터 저장막과 동일한 구조로 형성될 수 있다. 제2 터널 절연패턴(TI2) 및 제2 데이터 저장패턴(DL2)은 제1 소스막(SL1)과 채널막(CH) 사이에 배치된다. 제1 터널 절연패턴(TI1) 및 제2 터널 절연패턴(TI2)은 제2 소스막(SL2)을 사이에 두고 분리될 수 있다. 제1 데이터 저장패턴(DL1) 및 제2 데이터 저장패턴(DL2)은 제2 소스막(SL2)을 사이에 두고 분리될 수 있다. 제1 데이터 저장패턴(DL1)은 블로킹 절연 패턴들(BI)로 둘러싸일 수 있다. 블로킹 절연 패턴들(BI)은 제1 데이터 저장패턴(DL1)과 도전 패턴들(CP1 내지 CPn) 사이에 각각 배치될 수 있다. 블로킹 절연 패턴들(BI)은 도 1a 내지 도 1d에서 상술한 바와 동일한 구조로 형성될 수 있다.
도 2b 및 도 2c를 참조하면, 도전 패턴들(CP1 내지 CPn)은 비트 라인(BL)과 소스구조(SL) 사이에 서로 이격된 n개의 층에 배치될 수 있다. 도전 패턴들(CP1 내지 CPn)은 채널막(CH)을 감싸고, 서로 상에 이격되어 적층될 수 있다. 도전 패턴들(CP1 내지 CPn)은 소스 셀렉트 라인(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)을 포함할 수 있다. 소스 셀렉트 라인(SSL)은 소스구조(SL) 상에 배치될 수 있다. 워드 라인들(WL)은 소스 셀렉트 라인(SSL) 상에 배치될 수 있다. 드레인 셀렉트 라인(DSL)은 워드 라인들(WL) 상에 배치될 수 있다. 도전 패턴들(CP1 내지 CPn)은 슬릿(SI)에 의해 다수의 적층 구조체들로 분리될 수 있다.
소스 셀렉트 라인(SSL)은 워드 라인들(WL) 하부에 1층 또는 2층 이상으로 배치될 수 있다. 도면에는 소스 셀렉트 라인(SSL)이 도전 패턴들(CP1 내지 CPn)의 최하층에 배치된 1번째 패턴(CP1) 및 그 상부의 2번째 패턴(CP2)으로 구성된 경우를 예시하였으나, 본 발명은 이에 제한되지 않는다.
드레인 셀렉트 라인(DSL)은 워드 라인들(WL) 상부에 1층 또는 2층 이상으로 배치될 수 있다. 도면에는 드레인 셀렉트 라인(DSL)이 도전 패턴들(CP1 내지 CPn)의 최상층에 배치된 n번째 패턴(CPn) 및 그 하부의 n-1번째 패턴(CPn-1)으로 구성된 경우를 예시하였으나, 본 발명은 이에 제한되지 않는다.
도전 패턴들(CP1 내지 CPn)은 슬릿(SI)에 의해 분리될 수 있다. 소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL) 중 어느 하나는 워드 라인들(WL)보다 더 작은 단위로 분리될 수 있다. 예를 들어, 워드 라인들(WL) 각각이 공통으로 감싸는 채널막들(CH)은 서로 분리된 드레인 셀렉트 라인들(DSL)로 각각 둘러싸일 수 있다. 이 경우, 드레인 셀렉트 라인(DSL)은 슬릿(SI) 뿐 아니라, 상부 슬릿(USI)에 의해서도 분리되어 워드 라인들(WL)보다 좁게 형성될 수 있다.
도 2b 및 도 2c에서 상술한 구조에 따르면, 메모리 셀들은 채널막(CH)과 워드 라인들(WL)의 교차부들에 형성되고, 드레인 셀렉트 트랜지스터는 채널막(CH)과 드레인 셀렉트 라인(DSL)의 교차부에 형성되고, 소스 셀렉트 트랜지스터는 채널막(CH)과 소스 셀렉트 라인(SSL)의 교차부에 형성된다. 하나의 채널막(CH)을 따라 일렬로 배열된 소스 셀렉트 트랜지스터, 메모리 셀들, 및 드레인 셀렉트 트랜지스터는 채널막(CH)을 통해 직렬로 연결되어 스트레이트 타입의 메모리 스트링(SCST)을 정의한다. 워드 라인들(WL)은 메모리 셀들의 게이트들에 신호를 전송하고, 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터의 게이트에 신호를 전송하고, 드레인 셀렉트 라인(DSL)은 드레인 셀렉트 트랜지스터의 게이트에 신호를 전송할 수 있다.
도 2b 및 도 2c에서 상술한 메모리 스트링(SCST)의 메모리 셀들은 도 1a 내지 도 1db에서 상술한 메모리 셀들 중 어느 하나의 구조와 동일한 구조로 형성될 수 있다.
도 3a 내지 도 3g는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 보다 구체적으로, 도 3a 내지 도 3g는 도 1a에 도시된 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 층간 절연막들(101) 및 희생막들(103)을 교대로 적층한다. 층간 절연막들(101) 및 희생막들(103) 적층 수는 다양하게 설정될 수 있다. 층간 절연막들(101) 및 희생막들(103)은 서로 다른 물질로 형성된다. 보다 구체적으로, 희생막들(103)은 층간 절연막들(101)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 층간 절연막들(101)은 산화막으로 형성되고, 희생막들(103)은 산화막에 대한 식각 선택비를 갖는 질화막으로 형성될 수 있다.
이어서, 층간 절연막들(101) 및 희생막들(103)을 식각하여, 이들을 관통하는 홀(105)을 형성한다. 이 후, 홀(105)의 측벽 상에 버퍼막(111A)을 형성한다. 버퍼막(111A)은 희생막들(103)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 버퍼막(111A)은 산화막으로 형성될 수 있다. 보다 구체적으로 버퍼막(111A)은 p타입 산화막일 수 있다. 버퍼막(111A)은 균일한 두께의 라이너막으로 형성될 수 있다. 이를 위해, 버퍼막(111A)은 원자층 증착(ALD: Atomic Layer Deposition) 방식을 이용하여 산화막을 증착함으로써 형성될 수 있다. 보다 구체적으로, 버퍼막(111A)은 전구체(precursor) 공급과 산화제 공급을 포함하는 증착 사이클을 이용하여 형성될 수 있다. 증착 사이클은 원하는 두께의 버퍼막(111A)이 형성될 때 까지 수 차례 반복될 수 있다. 버퍼막(111A) 형성을 위한 전구체는 실리콘을 포함할 수 있다.
버퍼막(111A)은 후속 치밀화 공정을 진행하는 동안, 층간 절연막들(101)의 치밀화를 방지하는 역할을 할 수 있다.
도 3b를 참조하면, 버퍼막(도 3a의 111A)을 치밀화하여 내부에 치밀화 영역이 분포되는 치밀화 버퍼막(111B)을 형성한다. 치밀화 공정은 버퍼막(111A) 내부의 댕글링 본드들을 큐어링하는 공정으로서, 라디컬 산화(radical oxidation) 방식, 열처리 공정, 퍼니스 어닐링 또는 레이저 어닐링으로 실시될 수 있다. 큐어링 공정은 고온에서 실시되므로 버퍼막(도 3a의 111A) 내부의 댕글링 본드들이 큐어링에 의해 감소될 수 있다. 치밀화 버퍼막(111B)이 층간 절연막들(101)보다 치밀한 막질을 가질 수 있도록, 큐어링 공정의 공정 조건이 제어될 수 있다.
치밀화 공정은 버퍼막(도 3a의 111A)을 타겟으로 실시되며, 층간 절연막들(101)은 치밀화 공정을 진행하는 동안 버퍼막(도 3a의 111A)에 의해 보호되어 막질의 균일성을 유지할 수 있다. 치밀화 공정은 버퍼막(도 3a의 111A)의 전체 영역이 치밀화될 수 있도록 제어될 수 있다. 치밀화 버퍼막(111B)의 치밀화 정도(즉, 큐어링 정도)는 홀(104)의 중심영역에 가까워질수록 증가될 수 있다. 이에 따라, 치밀화 버퍼막(111B) 내 댕글링 본드 사이트들은 홀(104)의 측벽에 가까워질수록 증가될 수 있다.
치밀화 공정을 진행하는 동안, 층간 절연막들(101) 및 희생막들(103)은 버퍼막(도 3a의 111A)에 의해 보호될 수 있다. 본 발명의 실시 예와 다르게, 층간 절연막들(101) 및 희생막들(103)이 치밀화를 위한 큐어링 공정에 노출되는 경우, 층간 절연막들(101) 및 희생막들(103)의 측벽 일부가 산화될 수 있다. 이 때, 서로 다른 물질로 형성된 층간 절연막들(101) 및 희생막들(103)이 각각 다른 두께로 산화되어 홀(105)의 측벽에 요철이 형성될 수 있다. 본 발명의 실시 예에 따르면, 층간 절연막들(101) 및 희생막들(103)의 산화가 방지되어, 홀(105)의 측벽 형태의 변형을 줄일 수 있다.
도 3c를 참조하면, 치밀화 버퍼막(111B) 상에 데이터 저장막(113)을 형성한다. 데이터 저장막(113)은 전하 트랩이 가능한 질화막으로 형성될 수 있다. 이어서, 데이터 저장막(113) 상에 터널 절연막(115)을 형성한다. 터널 절연막(115)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다. 데이터 저장막(113) 및 터널 절연막(115)은 홀(105)의 측벽을 따라 라이너 형태로 형성될 수 있다.
이 후, 터널 절연막(115) 상에 채널막(117)을 형성할 수 있다. 채널막(117)은 실리콘막 등의 반도체막으로 형성될 수 있다. 채널막(117)은 중공형(hollow type)으로 형성되거나, 중공형 터널 절연막(115)의 중심 영역을 완전히 채우도록 형성될 수 있다. 채널막(117)이 중공형으로 형성된 경우, 중공형 채널막(117)의 중심 영역은 코어 절연막(119)으로 채워질 수 있다.
이어서, 층간 절연막들(101) 및 희생막들(103)을 식각하여 이들을 관통하는 슬릿(121)을 형성한다.
도 3d를 참조하면, 슬릿(121)을 통해 희생막들(도 3c의 103)을 선택적으로 제거한다. 희생막들(도 3c의 103)이 질화막으로 형성된 경우, 희생막들(도 3c의 103)을 선택적으로 제거하기 위해 인산을 이용할 수 있다.
희생막들(도 3c의 103)을 제거함으로써, 채널막(117)의 연장방향으로 이웃한 층간 절연막들(101) 사이에 치밀화 버퍼막(111B)을 노출하는 제1 도전 영역들(123A)이 정의될 수 있다. 이 때, 층간 절연막들(101)은 제1 두께(D1)로 잔류될 수 있다.
희생막들(도 3c의 103)을 제거하는 동안, 희생막들(도 3c의 103)에 대한 식각 선택비를 갖는 치밀화 버퍼막(111B)은 식각 정지막 역할을 할 수 있고, 데이터 저장막(113)을 보호할 수 있다.
도 3e를 참조하면, 데이터 저장막(113)이 노출되도록 제1 도전 영역들(도 3d의 123A)을 통해 노출된 치밀화 버퍼막(111B)을 식각한다. 이 때, 층간 절연막들(101)의 일부가 식각되어 층간 절연막들(101)은 제1 두께(D1)보다 얇은 제2 두께(D2)로 잔류될 수 있다. 이 경우, 제1 도전 영역들(도 3d의 123A)보다 넓은 수직폭을 갖고, 데이터 저장막(113)을 노출하는 제2 도전 영역들(123B)이 층간 절연막들(101) 사이에 정의될 수 있다. 치밀화 버퍼막(도 3d의 111B)은 제2 도전 영역들(123B)에 의해 버퍼 패턴들(111BP)로 분리될 수 있다.
치밀화 버퍼막(도 3d의 111B)을 식각하는 동안, 치밀화 버퍼막(도 3d의 111B)에 대한 식각 선택비를 갖는 데이터 저장막(113)은 제거되지 않고 잔류할 수 있다.
도 3f를 참조하면, 제2 도전 영역들(123B)을 통해 노출된 데이터 저장막(도 3e의 113)의 일부 영역을 산화시켜서 블로킹 절연 패턴들(BI)을 형성한다. 그 결과, 외벽에 요철 구조가 정의된 데이터 저장막(113DL)이 형성될 수 있다. 요철 구조를 갖는 데이터 저장막(113DL)은 제1 영역 및 제2 영역을 포함할 수 있다. 제1 영역은 버퍼 패턴들(111BP)에 접촉되어 제1 폭(W1)으로 잔류하는 데이터 저장막(113DL)의 일부이고, 제2 영역은 블로킹 절연 패턴들(BI)에 접촉되어 제1 폭(W1)보다 좁은 제2 폭(W2)으로 잔류하는 데이터 저장막(113DL)의 다른 일부이다.
도 3g를 참조하면, 층간 절연막들(101) 사이의 제2 도전 영역들(123B)이 채워지도록 블로킹 절연 패턴들(BI) 상에 도전 패턴들(131)을 형성할 수 있다. 도전 패턴들(131)은 폴리 실리콘막, 금속막, 금속 실리사이드막 중 적어도 어느 하나를 포함할 수 있다. 도전 패턴들(131)을 형성하기 위한 금속막으로서 텅스텐 등의 저저항 금속이 이용될 수 있다.
이 후, 슬릿(121) 내부를 절연막(141)으로 채울 수 있다.
상술한 본 발명의 실시 예에 따르면, 막질이 균일한 치밀화 버퍼막을 식각하여 제1 도전 영역들을 개구한다. 따라서, 본 발명의 실시 예에 따르면 치밀화 버퍼막을 식각하는 동안 식각률 차이가 거의 없으므로 제1 도전 영역들의 모서리를 직각 또는 직각에 가깝게 형성할 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 보다 구체적으로, 도 4a 및 도 4b는 도 1b에 도시된 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 도 3a에서 상술한 바와 동일한 물질들로 형성된 층간 절연막들(201) 및 희생막들(203)을 교대로 적층한다.
이어서, 층간 절연막들(201) 및 희생막들(203)을 식각하여, 이들을 관통하는 홀(205)을 형성한다. 이 후, 도 3a에서 상술한 바와 동일한 물질 및 동일한 방식으로 홀(205)의 측벽 상에 버퍼막을 형성한다.
이 후, 홀(205)의 측벽에 인접한 버퍼막의 일부 영역이 비치밀화 영역(NDA)으로서 잔류하도록 버퍼막의 다른 일부 영역을 큐어링 공정으로 치밀화한다. 이 때, 버퍼막의 내부에 치밀화 영역(DA)이 형성된다. 치밀화 영역(DA)은 버퍼막의 노출된 표면으로부터 일부 두께로 형성될 수 있다. 이로써, 치밀화 버퍼막(211)은 치밀화 영역(DA) 및 비치밀화 영역(NDA)을 포함할 수 있고, 홀(205)의 측벽은 비치밀화 영역(NDA)에 의해 치밀화 영역(DA)으로부터 이격될 수 있다.
치밀화를 위한 큐어링 공정은 도 3b에서 상술한 바와 같이 라디컬 산화(radical oxidation) 방식, 열처리 공정, 퍼니스 어닐링 또는 레이저 어닐링으로 실시될 수 있다. 치밀화 영역(DA)은 층간 절연막들(201) 및 비치밀화 영역(NDA)보다 적은 댕글링 본드들을 포함하여 치밀한 막질을 가질 수 있다. 치밀화를 위한 큐어링 공정을 진행하는 동안, 층간 절연막들(201) 및 희생막들(203)은 버퍼막에 의해 보호될 수 있다. 이에 따라, 층간 절연막들(201) 및 희생막들(203)의 산화가 방지되므로, 본 발명의 실시 예는 홀(205)의 측벽 형태의 변형을 줄일 수 있다.
도 4b를 참조하면, 도 3c에서 상술한 공정들과 동일한 공정들을 이용하여 치밀화 버퍼막(211) 상에 데이터 저장막(213), 터널 절연막(215), 및 채널막(217)을 형성할 수 있다. 채널막(217)이 중공형(hollow type)으로 형성된 경우, 중공형 채널막(217)의 중심 영역은 코어 절연막(219)으로 채워질 수 있다.
이어서, 층간 절연막들(201) 및 희생막들(도 4a의 203)을 식각하여 이들을 관통하는 슬릿(221)을 형성한다. 이 후, 도 3d에서 상술한 바와 동일한 공정으로 희생막들(도 4a의 203)을 제거한 후, 도 3e에서 상술한 바와 동일한 공정으로 치밀화 버퍼막(도 4a의 211)을 식각한다. 이로써, 층간 절연막들(201) 사이에 도전 영역들(223)이 개구된다. 도전 영역들(223)은 데이터 저장막(213)의 일부 영역을 노출하고, 치밀화 버퍼막(도 4a의 211)을 버퍼 패턴들(211BP)로 분리할 수 있다.
치밀화 버퍼막(도 4a의 211)을 식각하는 동안, 치밀화 버퍼막(도 4a의 211)에 대한 식각 선택비를 갖는 데이터 저장막(213)은 제거되지 않고 잔류할 수 있다. 치밀화 버퍼막(도 4a의 211)은 식각률이 다른 치밀화 영역(DA) 및 비치밀화 영역(NDA)을 포함한다. 따라서, 치밀화 버퍼막(도 4a의 211)을 식각하는 동안, 상대적으로 막질이 치밀한 치밀화 영역(DA)이 비칠밀화 영역(NDA)에 비해 느리게 식각될 수 있다. 그 결과, 데이터 저장막(213)에 인접한 도전 영역들(223) 각각의 모서리(EG)가 라운드형으로 형성될 수 있다.
이 후, 도 3f 및 도 3g에서 상술한 바와 동일한 공정들을 실시하여, 블로킹 절연 패턴들 및 도전 패턴들을 형성할 수 있다. 이로써, 도 1b에 도시된 구조의 메모리 셀들을 형성할 수 있다.
상술한 본 발명의 실시 예에 따르면, 치밀화 버퍼막 내부에 형성되는 치밀화 영역의 두께를 제어하여 원하는 라운딩 형태의 모서리를 갖는 버퍼막 패턴들을 형성할 수 있다. 이에 따라, 본 발명의 실시 예는 메모리 셀이 최적화된 성능을 갖도록 버퍼막 패턴들의 모서리 형태를 제어할 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 보다 구체적으로, 도 5a 및 도 5b는 도 1c에 도시된 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 도 3a에서 상술한 바와 동일한 물질들로 형성된 층간 절연막들(301) 및 희생막들(303)을 교대로 적층한다.
이어서, 층간 절연막들(301) 및 희생막들(303)을 식각하여, 이들을 관통하는 홀(305)을 형성한다. 이 후, 도 3a에서 상술한 바와 동일한 물질 및 동일한 방식으로 홀(305)의 측벽 상에 버퍼막을 형성한다.
이 후, 치밀화를 위한 큐어링 공정을 실시한다. 큐어링 공정은 치밀화 영역(DA)이 버퍼막의 전체 영역과, 버퍼막에 인접한 층간 절연막들(301) 각각의 일부 영역이 치밀화되도록 실시될 수 있다. 이에 따라, 치밀화 영역(DA)은 버퍼막의 전체 영역, 버퍼막에 인접한 층간 절연막들(301) 각각의 측벽 내부, 버퍼막에 인접한 희생막들(303) 각각의 측벽 내부에 분포될 수 있다.
치밀화 버퍼막(311B), 층간 절연막들(301) 각각의 제1 치밀화 측벽(301B), 및 희생막들(303) 각각의 제2 치밀화 측벽(303B)은 라디컬 산화 방식에 의해 형성될 수 있다.
도 5b를 참조하면, 도 3c에서 상술한 공정들과 동일한 공정들을 이용하여 치밀화 버퍼막(311B) 상에 데이터 저장막(313), 터널 절연막(315), 및 채널막(317)을 형성할 수 있다. 채널막(317)이 중공형으로 형성된 경우, 중공형 채널막(317)의 중심 영역은 코어 절연막(319)으로 채워질 수 있다.
이어서, 층간 절연막들(301) 및 희생막들(도 5a의 303)을 식각하여 이들을 관통하는 슬릿(321)을 형성한다. 이 후, 도 3d에서 상술한 바와 동일한 공정으로 희생막들(도 5a의 303)을 제거한다. 이어서, 제2 치밀화 측벽(도 5a의 303B)을 식각한다. 이 때, 제1 치밀화 측벽(301B) 및 제2 치밀화 측벽(도 5a의 303B)간 구성 물질 차이로 인한 식각률 차이로 이해, 제1 치밀화 측벽(301B)의 모서리가 라운딩 형태로 식각될 수 있다. 이 후, 치밀화 버퍼막(도 5a의 311B)을 식각한다. 이로써, 층간 절연막들(301) 사이에 도전 영역들(323)이 개구된다. 도전 영역들(323)은 데이터 저장막(313)의 일부 영역을 노출하고, 치밀화 버퍼막(도 5a의 311B)을 버퍼 패턴들(311BP)로 분리할 수 있다. 버퍼 패턴들(311BP) 및 제1 치밀화 측벽(301B)은 치밀화 영역(DA)으로서 잔류된다.
이 후, 도 3f 및 도 3g에서 상술한 바와 동일한 공정들을 실시하여, 블로킹 절연 패턴들 및 도전 패턴들을 형성한다. 이로써, 도 1c에 도시된 구조의 메모리 셀들을 형성할 수 있다.
상술한 본 발명의 실시 예에 따르면, 층간 절연막들 측벽에 형성되는 치밀화 영역의 두께를 제어하여 원하는 라운딩 형태의 모서리를 갖는 도전 영역들을 형성할 수 있다. 이에 따라, 본 발명의 실시 예는 메모리 셀이 최적화된 성능을 갖도록 도전 영역들의 모서리 형태를 제어할 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 보다 구체적으로, 도 6a 및 도 6b는 도 1d에 도시된 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 도 3a에서 상술한 바와 동일한 물질들로 형성된 층간 절연막들(401) 및 희생막들(403)을 교대로 적층한다.
이어서, 층간 절연막들(401) 및 희생막들(403)을 식각하여, 이들을 관통하는 홀(405)을 형성한다. 이 후, 도 3a에서 상술한 바와 동일한 물질 및 동일한 방식으로 홀(405)의 측벽 상에 버퍼막을 형성한다.
이 후, 치밀화를 위한 큐어링 공정을 실시한다. 큐어링 공정은 치밀화 영역(DA)이 버퍼막의 전체 영역과, 버퍼막에 인접한 층간 절연막들(401) 각각의 일부 영역이 치밀화되도록 실시될 수 있다. 이에 따라, 치밀화 영역(DA)은 버퍼막의 전체 영역과, 버퍼막에 인접한 층간 절연막들(401) 각각의 측벽 내부에 분포될 수 있다.
치밀화된 버퍼막(411B) 및 층간 절연막들(401) 각각의 치밀화 측벽(401B)은 열처리 공정, 퍼니스 어닐링 또는 레이저 어닐링으로 실시될 수 있다. 열처리 공정, 퍼니스 어닐링 또는 레이저 어닐링은 질화막으로 형성된 희생막들(403)이 산화되지 않도록 제어될 수 있다.
도 6b를 참조하면, 도 3c에서 상술한 공정들과 동일한 공정들을 이용하여 치밀화 버퍼막(411B) 상에 데이터 저장막(413), 터널 절연막(415), 및 채널막(417)을 형성할 수 있다. 채널막(417)이 중공형으로 형성된 경우, 중공형 채널막(417)의 중심 영역은 코어 절연막(419)으로 채워질 수 있다.
이어서, 층간 절연막들(401) 및 희생막들(도 6a의 403)을 식각하여 이들을 관통하는 슬릿(421)을 형성한다. 이 후, 도 3d에서 상술한 바와 동일한 공정으로 희생막들(도 6a의 403)을 제거한 후, 도 3e에서 상술한 바와 동일한 공정으로 치밀화 버퍼막(도 6a의 411B)을 식각한다. 이로써, 층간 절연막들(401) 사이에 도전 영역들(423)이 개구된다. 본 발명의 실시 예에 따르면 치밀화 버퍼막(도 6a의 411B)을 식각하는 동안 식각률 차이가 거의 없으므로 도전 영역들(423)의 모서리를 직각 또는 직각에 가깝게 형성할 수 있다.
도전 영역들(423)은 데이터 저장막(413)의 일부 영역을 노출하고, 치밀화 버퍼막(도 6a의 411B)을 버퍼 패턴들(411BP)로 분리할 수 있다. 버퍼 패턴들(411BP) 및 치밀화 측벽(401B)은 치밀화 영역(DA)으로서 잔류된다.
이 후, 도 3f 및 도 3g에서 상술한 바와 동일한 공정들을 실시하여, 블로킹 절연 패턴들 및 도전 패턴들을 형성한다. 이로써, 도 1d에 도시된 구조의 메모리 셀들을 형성할 수 있다.
상술한 본 발명의 실시 예에 따르면, 희생막들을 산화시키지 않는 큐어링 공정을 이용하여 직각 형태의 모서리를 갖는 도전 영역들을 형성할 수 있다.
상술한 본 발명의 실시 예들에 따르면, 치밀화 영역의 형성 범위를 정량적으로 제어하여 다양한 형태의 모서리를 갖는 도전 영역들을 정의할 수 있으므로, 메모리 셀이 최적화된 성능을 갖도록 도전 영역들의 모서리 형태를 제어할 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 블록도이다.
도 7을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1a 내지 도 1d에서 상술한 구조의 메모리 셀들 중 적어도 어느 하나를 포함할 수 있다. 메모리 소자(1120)는 도 2a 내지 도 2c에서 상술한 메모리 스트링들 중 적어도 어느 하나를 포함할 수 있으며, 메모리 스트링들은 도 1a 내지 도 1d에서 상술한 구조의 메모리 셀들 중 적어도 어느 하나를 포함할 수 있다. 메모리 셀들은 도 3a 내지 도 3g에서 상술한 공정들을 통해 형성되거나, 도 4a 및 도 4b에서 상술한 공정들을 통해 형성되거나, 도 5a 및 도 5b에서 상술한 공정들을 통해 형성되거나, 도 6a 및 도 6b에서 상술한 공정들을 통해 형성될 수 있다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타낸 블록도이다.
도 8을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 7을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
CH, 117, 217, 317, 417: 채널막
DL, 113, 113DL, 213, 313, 413; 데이터 저장막
CA, 123A, 123B, 223, 323, 423: 도전 영역
ILD, 101, 201, 301, 401: 층간 절연막
CP, 131: 도전 패턴
DA: 치밀화 영역
NDA: 비치밀화 영역
121, 221, 321, 421: 슬릿
BP, 111BP, 211BP, 311BP, 411BP: 버퍼 패턴
BI: 블로킹 절연 패턴
TI, 115, 215, 315, 415: 터널 절연막
103, 203, 303, 403: 희생막
105, 205, 305, 405: 홀
111A, 111B, 211, 311B, 411B: 버퍼막

Claims (24)

  1. 채널막;
    상기 채널막을 감싸고, 상기 채널막을 따라 연장된 데이터 저장막;
    상기 데이터 저장막을 감싸고, 상기 채널막을 따라 도전 영역을 사이에 두고 이격되어 적층된 층간 절연막들;
    상기 도전 영역 내부에 배치되고, 상기 데이터 저장막을 감싸는 도전 패턴;
    상기 층간 절연막들과 상기 데이터 저장막 사이에 배치되어 상기 데이터 저장막을 감싸고, 치밀화 영역을 포함하고, 상기 도전 영역에 의해 분리된 버퍼 패턴들; 및
    상기 도전 패턴과 상기 데이터 저장막 사이에 배치되어 상기 데이터 저장막을 감싸는 블로킹 절연 패턴을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 치밀화 영역은 상기 버퍼 패턴들의 전 영역에 분포되고, 상기 데이터 저장막에 접촉되는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 데이터 저장막에 인접하고, 상기 버퍼 패턴들에 의해 정의되는 상기 도전 영역의 모서리는 직각으로 형성된 반도체 장치.
  4. 제 2 항에 있어서,
    상기 치밀화 영역은 상기 버퍼 패턴들에 접하는 상기 층간 절연막들의 측벽을 따라 확장 분포된 반도체 장치.
  5. 제 4 항에 있어서,
    상기 버퍼 패턴들 및 상기 층간 절연막들 각각의 상기 치밀화 영역에 의해 정의되고, 상기 데이터 저장막에 인접한 상기 도전 영역의 모서리는 직각 또는 라운드형으로 형성된 반도체 장치.
  6. 제 1 항에 있어서,
    상기 버퍼 패턴들 각각은
    상기 데이터 저장막에 인접한 상기 버퍼 패턴들 각각의 측벽을 따라 형성된 상기 치밀화 영역; 및
    상기 층간 절연막들 각각과 상기 치밀화 영역 사이에 배치된 비치밀화 영역을 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 데이터 저장막에 인접하고, 상기 버퍼 패턴들에 의해 정의되는 상기 도전 영역의 모서리는 라운드형으로 형성된 반도체 장치.
  8. 제 1 항에 있어서,
    상기 데이터 저장막은
    상기 버퍼 패턴들과 상기 채널막 사이에 배치된 제1 영역들; 및
    상기 블로킹 절연 패턴과 상기 채널막 사이에 배치되고, 상기 제1 영역들보다 좁은 제2 영역을 포함하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 데이터 저장막은
    상기 채널막을 향하고, 평평한 제1 측벽; 및
    상기 층간 절연막들 및 상기 도전 패턴을 향하고, 요철구조를 갖는 제2 측벽을 포함하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 치밀화 영역의 치밀화도는 상기 채널막에 가까울수록 점진적으로 증가되는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 치밀화도는 댕글링 본드 사이트(dangling bond site)에 반비례하는 반도체 장치.
  12. 층간 절연막들 및 희생막들을 교대로 적층하는 단계;
    상기 층간 절연막들 및 상기 희생막들을 관통하는 홀을 형성하는 단계;
    상기 홀의 측벽 상에 버퍼막을 형성하는 단계;
    상기 버퍼막을 내부의 댕글링 본드들을 큐어링하여 상기 버퍼막 내부에 치밀화 영역을 형성하는 단계;
    상기 치밀화 영역 상에 데이터 저장막을 형성하는 단계; 및
    상기 데이터 저장막 상에 채널막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 버퍼막을 형성하는 단계는
    원자층 증착(ALD: Atomic Layer Deposition) 방식을 이용하여 산화막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  14. 제 12 항에 있어서,
    상기 큐어링은
    라디칼 산화 방식, 열처리 공정, 퍼니스 어닐링, 또는 레이저 어닐링으로 실시되는 반도체 장치의 제조방법.
  15. 제 12 항에 있어서,
    상기 큐어링은
    상기 버퍼막의 전체 영역이 치밀화되도록 실시되는 반도체 장치의 제조방법.
  16. 제 12 항에 있어서,
    상기 큐어링은
    상기 홀의 측벽에 인접한 상기 버퍼막의 일부 영역이 비치밀화 영역으로서 잔류하도록 제어되는 반도체 장치의 제조방법.
  17. 제 12 항에 있어서,
    상기 큐어링은
    상기 버퍼막의 전체 영역과, 상기 버퍼막에 인접한 상기 층간 절연막들 각각의 일부 영역이 치밀화되도록 실시되는 반도체 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 버퍼막에 인접한 상기 층간 절연막들 각각의 일부 영역이 치밀화되는 동안, 상기 버퍼막에 인접한 상기 희생막들 각각의 일부 영역이 치밀화되는 반도체 장치의 제조방법.
  19. 제 12 항에 있어서,
    상기 채널막을 형성하는 단계 이 전, 상기 데이터 저장막 상에 터널 절연막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 층간 절연막들 및 상기 희생막들을 식각하여 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 희생막들을 제거하여 상기 버퍼막을 노출하는 단계;
    상기 데이터 저장막이 노출되도록 상기 버퍼막을 식각하여 도전 영역들에 의해 분리된 버퍼 패턴들을 형성하는 단계;
    상기 도전 영역들을 통해 상기 데이터 저장막을 산화시켜 블로킹 절연 패턴들을 형성하는 단계; 및
    상기 블로킹 절연 패턴들 상에 상기 도전 영역들을 채우는 도전 패턴들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  21. 제 20 항에 있어서,
    상기 데이터 저장막에 인접한 상기 도전 영역들의 모서리는 직각으로 형성되는 반도체 장치의 제조방법.
  22. 제 20 항에 있어서,
    상기 데이터 저장막에 인접한 상기 도전 영역들의 모서리는 라운드형으로 형성되는 반도체 장치의 제조방법.
  23. 제 12 항에 있어서,
    상기 버퍼막은 상기 희생막들에 대한 식각 선택비를 갖는 물질로 형성되는 반도체 장치의 제조방법.
  24. 제 12 항에 있어서,
    상기 버퍼막은 상기 데이터 저장막에 대한 식각 선택비를 갖는 물질로 형성되는 반도체 장치의 제조방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9780103B2 (en) 2015-11-16 2017-10-03 Micron Technology, Inc. Methods of forming integrated structures
US10186521B2 (en) * 2016-09-16 2019-01-22 Toshiba Memory Corporation Semiconductor device and method for manufacturing semiconductor device
CN108538848B (zh) * 2018-06-21 2024-01-16 长江存储科技有限责任公司 半导体结构及其形成方法
CN109166860A (zh) * 2018-09-06 2019-01-08 长江存储科技有限责任公司 3d-nand闪存的形成方法
CN109166858A (zh) * 2018-09-06 2019-01-08 长江存储科技有限责任公司 3d-nand闪存
KR102707986B1 (ko) * 2019-06-11 2024-09-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102702088B1 (ko) * 2019-06-18 2024-09-03 삼성전자주식회사 블로킹 배리어 패턴들을 가진 셀 게이트 패턴들을 포함하는 3차원 플래시 메모리 소자 및 그 제조 방법
KR20210106295A (ko) * 2020-02-20 2021-08-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210106293A (ko) 2020-02-20 2021-08-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210106288A (ko) * 2020-02-20 2021-08-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11362101B2 (en) * 2020-03-05 2022-06-14 Macronix International Co., Ltd. Three dimensional memory device
CN112185977B (zh) * 2020-09-27 2021-10-19 长江存储科技有限责任公司 一种三维存储器及其制作方法
KR20220113048A (ko) * 2021-02-05 2022-08-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
CN112885837A (zh) * 2021-03-22 2021-06-01 长江存储科技有限责任公司 三维存储器和制备三维存储器的方法
US11785779B2 (en) * 2021-03-30 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a semiconductor memory structure using a liner layer as an etch stop
CN113540097A (zh) * 2021-07-02 2021-10-22 成都皮兆永存科技有限公司 高密度三维多层存储器及制备方法
TWI790122B (zh) * 2022-02-14 2023-01-11 旺宏電子股份有限公司 半導體結構
US20230260912A1 (en) * 2022-02-14 2023-08-17 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130207178A1 (en) * 2012-02-09 2013-08-15 Ki Hong Lee Semiconductor device and method of manufacturing the same
US20140291751A1 (en) * 2013-03-26 2014-10-02 SK Hynix Inc. Semiconductor device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011033637A1 (ja) 2009-09-17 2011-03-24 株式会社 東芝 半導体装置の製造方法
JP2011066313A (ja) 2009-09-18 2011-03-31 Toshiba Corp 不揮発性半導体装置
KR101774506B1 (ko) 2010-10-11 2017-09-05 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101792778B1 (ko) * 2010-10-26 2017-11-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
KR101845508B1 (ko) * 2011-04-27 2018-04-05 삼성전자주식회사 반도체 소자의 제조 방법
KR20130072663A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20130139602A (ko) * 2012-06-13 2013-12-23 에스케이하이닉스 주식회사 반도체 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20140029707A (ko) * 2012-08-29 2014-03-11 에스케이하이닉스 주식회사 수직 채널들을 갖는 반도체 메모리 소자와 이를 포함하는 메모리 시스템과 이의 제조방법
KR102018614B1 (ko) * 2012-09-26 2019-09-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20140134178A (ko) * 2013-05-13 2014-11-21 에스케이하이닉스 주식회사 반도체 장치
KR20150001999A (ko) * 2013-06-28 2015-01-07 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
KR102157677B1 (ko) * 2013-11-15 2020-09-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20150130103A (ko) * 2014-05-13 2015-11-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9312271B2 (en) * 2014-08-01 2016-04-12 Kabushiki Kaisha Toshiba Non-volatile memory device and method for manufacturing same
US20170018563A1 (en) * 2015-07-13 2017-01-19 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130207178A1 (en) * 2012-02-09 2013-08-15 Ki Hong Lee Semiconductor device and method of manufacturing the same
US20140291751A1 (en) * 2013-03-26 2014-10-02 SK Hynix Inc. Semiconductor device

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