KR20160008404A - 반도체 장치 - Google Patents
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Abstract
본 발명에 따른 반도체 장치는 제1 내지 제3 영역을 정의하는 Y자형 횡단면 구조를 갖는 제1 절연 기둥; 상기 제1 내지 제3 영역에 각각 형성된 채널 기둥들; 상기 제1 내지 제3 영역을 사이에 두고 마주하는 제2 절연 기둥들; 및 상기 제2 절연 기둥들 사이에 배치되고, 상기 제1 내지 제3 영역을 사이에 두고 마주하며, 상기 제2 절연 기둥들에 교차되는 방향으로 연장된 제3 절연 기둥들을 포함한다.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로 3차원 메모리 소자에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 메모리 소자를 포함한다. 메모리 소자는 메모리 셀들을 포함한다. 3차원 메모리 소자는 기판 상에 다층으로 적층된 메모리 셀들을 포함한다. 이로써, 3차원 메모리 소자는 기판 상에 단층으로 배치된 메모리 셀들을 포함하는 2차원 메모리 소자에 비해 메모리 소자의 고집적화에 유리하다.
3차원 메모리 소자의 집적도를 높이기 위해서 기판 상에 적층되는 메모리 셀들의 적층 수를 증가시킬 수 있다. 메모리 셀들의 적층 수가 증가할수록, 메모리 셀들의 적층 구조가 무너지기 쉽다. 이 때문에, 3차원 메모리 소자 제조 공정의 안정성이 저하된다.
3차원 메모리 소자는 채널 기둥을 감싸는 도전 패턴을 포함한다. 채널 기둥을 감싸는 도전 패턴의 두께가 균일할수록, 3차원 메모리 소자의 동작 신뢰성이 향상된다. 그러나, 채널 기둥을 감싸는 도전 패턴의 두께를 균일하게 형성하기 어려워 3차원 메모리 소자의 동작 신뢰성이 저하된다.
본 발명의 실시 예는 3차원 메모리 소자의 제조 공정 안정성과 동작 신뢰성을 향상시킬 수 있는 반도체 장치에 관한 것이다.
본 발명의 일 실시 예에 따른 반도체 장치는 제1 내지 제3 영역을 정의하는 Y자형 횡단면 구조를 갖는 제1 절연 기둥; 상기 제1 내지 제3 영역에 각각 형성된 채널 기둥들; 상기 제1 내지 제3 영역을 사이에 두고 마주하는 제2 절연 기둥들; 및 상기 제2 절연 기둥들 사이에 배치되고, 상기 제1 내지 제3 영역을 사이에 두고 마주하며, 상기 제2 절연 기둥들에 교차되는 방향으로 연장된 제3 절연 기둥들을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 행 방향 및 열 방향을 따라 매트릭스 형태로 배열되며, Y자형 횡단면 구조를 갖는 제1 절연 기둥들; 상기 제1 절연 기둥들의 각 열을 사이에 두고 배치되며, 상기 열 방향을 따라 연장된 제2 절연 기둥들; 상기 제2 절연 기둥들 사이에서 상기 행 방향을 따라 연장되며, 상기 제1 절연 기둥들 각각을 사이에 두고 배치된 제3 절연 기둥들; 상기 제1 내지 제3 절연 기둥들에 의해 정의되는 영역들에 형성된 채널 기둥들; 및 상기 제2 절연 기둥들 각각을 사이에 두고 이웃한 상기 채널 기둥들을 한 쌍씩 연결하는 파이프 채널들을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 중심으로부터 방사형으로 확장된 n개의 브랜치들을 가지며, 상기 브랜치들에 의해 분할된 제1 내지 제n 영역을 정의하는 제1 절연 기둥; 상기 제1 내지 제n 영역에 각각 형성된 채널 기둥들; 상기 제1 내지 제n 영역을 사이에 두고 마주하며, 제1 방향으로 연장된 제2 절연 기둥들; 및 상기 제2 절연 기둥들 사이에 배치되고, 상기 제1 방항에 교차되는 제2 방향으로 연장된 제3 절연 기둥들을 포함할 수 있다.
본 기술은 채널 기둥들이 배치될 영역을 정의하는 절연 기둥을 Y자형과 같이 방사형 횡단면 구조를 갖도록 형성함으로써 채널 기둥들 주위의 개구 영역들 폭을 균일화할 수 있다. 이로써, 본 기술은 3차원 메모리 소자의 동작 신뢰성을 향상시킬 수 있다.
본 기술은 절연 기둥을 방사형으로 형성하여 3차원 메모리 소자의 제조 공정 안정성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치의 평면도이다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 반도체 장치의 제1 내지 제3 절연 기둥들에 의해 정의되는 영역들을 나타내는 평면도이다.
도 3a 내지 도 3c는 도 1에 도시된 선 "I-I'", "Ⅱ-Ⅱ'" 및 "Ⅲ-Ⅲ'"를 따라 절취한 반도체 장치의 단면도들이다.
도 4a 내지 도 4d는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 설명하기 위한 도면들이다.
도 6은 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 반도체 장치의 제1 내지 제3 절연 기둥들에 의해 정의되는 영역들을 나타내는 평면도이다.
도 3a 내지 도 3c는 도 1에 도시된 선 "I-I'", "Ⅱ-Ⅱ'" 및 "Ⅲ-Ⅲ'"를 따라 절취한 반도체 장치의 단면도들이다.
도 4a 내지 도 4d는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 설명하기 위한 도면들이다.
도 6은 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치의 평면도이다. 특히, 도 1은 도전 패턴이 형성된 층의 횡단면을 나타내는 평면도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치는 채널 기둥들(CH_A 및 CH_B), 채널 기둥들(CH_A 및 CH_B) 주위를 균일한 두께로 감싸는 도전 패턴들(CP_A 및 CP_B), 및 채널 기둥들(CH_A 및 CH_B)과 도전 패턴들(CP_A 및 CP_B)이 형성될 영역들을 구획하는 제1 내지 제3 절연 기둥들(SL1 내지 SL3)을 포함한다.
제1 절연 기둥들(SL1)은 행 방향 및 행 방향에 교차되는 열 방향을 따라 매트릭스 형태로 배열된다. 제1 절연 기둥들(SL1) 각각은 제1 돌출부, 제2 돌출부 및 제3 돌출부를 포함하여 Y자형 횡단면을 갖는다. 제1 내지 제3 돌출부들은 동일한 각도로 펼쳐진다. Y자형의 제1 절연 기둥들(SL1)은 제1 및 제2 물질막들을 교대로 적층한 적층 구조의 지지력을 강화할 수 있다. 그 결과, Y자형의 제1 절연 기둥들(SL1)은 적층 구조가 무너지는 현상을 줄일 수 있다. 제1 절연 기둥들(SL1) 각각은 제2 절연 기둥들(SL2)로부터 이격된다.
제2 절연 기둥들(SL2)은 제1 절연 기둥들(SL1)의 각 열을 사이에 두고 배치된다. 제2 절연 기둥들(SL2) 각각은 열 방향을 따라 연장된다. 제2 절연 기둥들(SL2) 각각은 제3 절연 기둥들(SL3)로부터 이격된다.
제3 절연 기둥들(SL3)은 제2 절연 기둥들(SL2) 사이에 배치되며 행 방향을 따라 연장된다. 제3 절연 기둥들(SL3)은 제1 절연 기둥들(SL1) 각각을 사이에 두고 배치된다. 보다 구체적으로, 하나의 제1 절연 기둥(SL1)을 사이에 두고 한 쌍의 제3 절연 기둥들(SL3)이 마주한다. 제3 절연 기둥들(SL3)은 제1 절연 기둥들(SL1)에 연결되거나, 이격될 수 있다. 보다 구체적으로, 메모리 블록들 사이의 메모리 블록 경계에 형성된 제1 절연 기둥들(SL1)은 제3 절연 기둥들(SL3)에 연결되며, 나머지 제1 절연 기둥들(SL1)은 제3 절연 기둥들(SL3)로부터 이격된다.
제1 절연 기둥들(SL1) 각각의 제1 돌출부는 제1 절연 기둥들(SL1) 각각의 양측에 배치된 제2 절연 기둥들(SL2) 중 어느 하나를 향하고, 그로부터 이격된다. 제1 절연 기둥들(SL1) 각각의 제2 돌출부 및 제3 돌출부는 제1 절연 기둥들(SL1) 각각의 양측에 배치된 제3 절연 기둥들(SL3)을 향한다. 제1 절연 기둥들(SL1)의 제2 및 제3 돌출부들은 그들에 인접한 제3 절연 기둥들(SL3)에 연결되도록 연장될 수 있다.
제1 내지 제3 절연 기둥들(SL1 내지 SL3) 각각은 채널 기둥들(CH_A, CH_B)의 외곽을 따라 구부러질 수 있다. 제1 내지 제3 절연 기둥들(SL1 내지 SL3)은 육각형 횡단면 구조를 갖는 공간들이 정의될 수 있도록 구부러질 수 있다.
채널 기둥들(CH_A 및 CH_B)은 제1 내지 제3 절연 기둥들(SL1 내지 SL3)에 의해 정의되는 영역들에 형성된다. 채널 기둥들(CH_A 및 CH_B) 각각의 횡단면은 원형, 타원형 및 다각형의 다양한 형태를 가질 수 있다. 채널 기둥들(CH_A 및 CH_B) 각각의 횡단면은 육각형으로 형성될 수 있다. 이 경우, 채널 기둥들(CH_A 및 CH_B) 배치 밀도를 최대화할 수 있다. 채널 기둥들(CH_A 및 CH_B)은 제1 채널 기둥들(CH_A) 및 제2 채널 기둥들(CH_B)을 포함한다. 제1 채널 기둥들(CH_A)과 제2 채널 기둥들(CH_B)은 제2 절연 기둥들(SL2)에 의해 분리된 영역들에 교대로 배치된다.
도전 패턴들(CP_A 및 CP_B)은 도전 패턴 영역들에 형성된다. 도전 패턴 영역들은 제1 내지 제3 절연 기둥들(SL1 내지 SL3) 및 채널 기둥들(CH_A 및 CH_B)에 의해 개구된 영역들이다. 도전 패턴들(CP_A 및 CP_B)은 채널 기둥들(CH_A 및 CH_B)을 감싼다. 도전 패턴들(CP_A 및 CP_B)은 제1 내지 제3 절연 기둥들(SL1 내지 SL3)에 의해 정의되는 육각형의 공간들 내에 육각형의 채널 기둥들(CH_1 및 CH_B)을 감싸며 형성될 수 있다. 이로써, 도전 패턴들(CP_A 및 CP_B) 각각의 횡단면은 채널 기둥들(CP_A 및 CP_B)로 채워지는 벌집 구조(honeycomb structure)로 형성될 수 있다. 벌집 구조의 도전 패턴들(CP_A 및 CP_B)은 균일한 두께로 채널 기둥들(CH_A 및 CH_B)을 감쌀 수 있다.
도전 패턴들(CP_A 및 CP_B)은 제1 도전 패턴들(CP_A) 및 제2 도전 패턴들(CP_B)을 포함한다. 제1 도전 패턴들(CP_A)과 제2 도전 패턴들(CP_B)은 제2 절연 기둥들(SL2)에 의해 분리된 영역들에 교대로 배치된다. 제1 도전 패턴들(CP_A) 각각은 서로 이웃한 한 쌍의 제2 절연 기둥들(SL2) 사이에 배치된 제1 채널 기둥들(CH_A) 및 제1 절연 기둥들(SL1)을 감싸며 일체화된 패턴으로 형성될 수 있다. 제2 도전 패턴들(CP_B) 각각은 서로 이웃한 한 쌍의 제2 절연 기둥들(SL2) 사이에 배치된 제2 채널 기둥들(CH_A)을 감싼다. 제2 도전 패턴들(CP_B) 각각은 서로 이웃한 한 쌍의 제2 절연 기둥들(SL2) 사이에 일체화된 패턴으로 형성되거나, 제1 패턴(P1) 및 제2 패턴(P2)으로 분리되어 형성될 수 있다. 보다 구체적으로, 메모리 블록 경계에 형성된 제2 도전 패턴(CP_B)은 제1 패턴(P1) 및 제2 패턴(P2)으로 분리되며, 나머지 제2 도전 패턴들(CP_B) 각각은 제1 절연 기둥들(SL1)을 감싸며 일체화된 패턴으로 형성된다. 제1 패턴(P1) 및 제2 패턴(P2)은 서로 연결된 제1 절연 기둥들(SL1)과 제3 절연 기둥들(SL3)에 의해 분리된다.
도전 패턴들(CP_A 및 CP_B)과 채널 기둥들(CH_A 및 CH_B) 사이에 다층막(M)이 더 형성된다. 다층막(M)은 터널 절연막, 데이터 저장막(data storage layer), 및 블로킹 절연막 중 어느 하나를 포함할 수 있다. 터널 절연막은 채널 기둥들(CH_A, CH_B)에 접촉되며, 데이터 저장막은 터널 절연막에 접촉되며, 블로킹 절연막은 데이터 저장막에 접촉된다. 터널 절연막은 실리콘 산화막으로 형성될 수 있고, 데이터 저장막은 전하 트랩이 가능한 물질막으로 형성될 수 있다. 예를 들어, 데이터 저장막은 실리콘 질화막으로 형성될 수 있다. 블로킹 절연막은 실리콘 산화막과, 실리콘 산화막보다 유전율이 높은 고유전막 중 적어도 어느 하나를 포함할 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 반도체 장치의 제1 내지 제3 절연 기둥들에 의해 정의되는 영역들을 나타내는 평면도이다.
도 2a 및 도 2b를 참조하면, Y자형 제1 절연 기둥(SL1)에 의해 제1 내지 제3 영역(A1 내지 A3 또는 A1' 내지 A3')이 정의된다. 제2 절연 기둥들(SL2)은 제1 내니 제3 영역(A1 내지 A3 또는 A1' 내지 A3')을 사이에 두고 마주한다. 제3 절연 기둥들(SL3)은 제2 절연 기둥들(SL2) 사이에서 제1 내지 제3 영역(A1 내지 A3 또는 A1' 내지 A3')을 사이에 두고 마주하며 제2 절연 기둥들(SL2)에 교차되는 방향으로 연장된다.
제1 내지 제3 영역(A1 내지 A3 또는 A1' 내지 A3') 각각은 Y자형 제1 절연 기둥(SL1)과 구부러진 제2 및 제3 절연 기둥들(SL2 및 SL3)에 의해 육각형의 횡단면 구조를 가질 수 있다. 도 1에서 상술한 채널 기둥들(CH_A, CH_B)은 제1 내지 제3 영역(A1 내지 A3 또는 A1' 내지 A3')에 각각 형성된다.
제2 절연 기둥들(SL2)은 제3 절연 기둥들(SL3)로부터 이격된다. 이에 따라, 제1 절연 기둥(SL1)에 인접한 제2 절연 기둥들(SL2)과 제3 절연 기둥들(SL3) 사이에 도전 패턴 영역으로 이용되는 제1 내지 제4 개구부들(OP1 내지 OP4)이 형성된다. 도전 패턴의 두께를 균일화하기 위해 제1 내지 제4 개구부들(OP1 내지 OP4)은 동일한 폭으로 형성될 수 있다.
제2 절연 기둥들(SL2)은 제1 절연 기둥(SL1)으로부터 이격된다. 이에 따라, 제1 절연 기둥(SL1)의 돌출부와 이에 인접한 제2 절연 기둥(SL1) 사이에 도전 패턴 영역으로 이용되는 제5 개구부(OP5)가 형성된다. 도전 패턴의 두께를 균일화하기 위해 제5 개구부(OP5)는 제1 내지 제4 개구부들(OP1 내지 OP4)과 동일한 폭으로 형성될 수 있다. 제5 개구부(OP5)는 제1 내지 제3 영역(A1 내지 A3 또는 A1' 내지 A3') 중 2개의 영역(예를 들어, A1 및 A3 또는 A1' 및 A3')을 연결한다.
도 2a에 도시된 바와 같이, 제3 절연 기둥들(SL3)은 제1 절연 기둥(SL1)으로부터 이격된다. 이에 따라, 제3 절연 기둥들(SL3)과 제1 절연 기둥(SL1) 사이에 도전 패턴 영역으로 이용되는 제6 및 제7 개구부들(OP6 및 OP7)이 형성된다. 도전 패턴의 두께를 균일화하기 위해 제6 및 제7 개구부들(OP6 및 OP7)은 제1 내지 제5 개구부들(OP1 내지 OP5)과 동일한 폭으로 형성될 수 있다. 제5 내지 제 7 개구부들(OP5 내지 OP7)에 의해 제1 내지 제3 영역(A1 내지 A3)이 연결될 수 있다. 도 2a에 도시된 제1 내지 제3 절연 기둥들(SL1 내지 SL3)에 의해 정의되는 도전 패턴 영역에 형성되는 도전 패턴은 제1 절연 기둥(SL1)을 감싸며 제1 내지 제3 영역(A1 내지 A3) 내에서 연결될 수 있다.
도 2b에 도시된 바와 같이, 메모리 블록 경계에서 제3 절연 기둥들(SL3)은 제1 절연 기둥(SL1)에 연결된다. 제3 절연 기둥들(SL3)과 제1 절연 기둥(SL1) 사이의 연결부들(L1, L2)에 의해, 제1 내지 제3 영역(A1' 내지 A3') 중 하나의 영역(예를 들어, A2')이 나머지 영역들(예를 들어, A1' 및 A3')로부터 분리될 수 있다. 도 2b에 도시된 제1 내지 제3 절연 기둥들(SL1 내지 SL3)에 의해 정의되는 도전 패턴 영역에 형성되는 도전 패턴은 제1 내지 제3 영역(A1' 내지 A3') 중 하나의 영역(예를 들어, A2')에 형성된 제1 패턴과, 나머지 영역들(예를 들어, A1' 및 A3')에 연결되어 형성된 제2 패턴으로 분리될 수 있다.
상술한 도 1 내지 도 2b는 Y자형 제1 절연 기둥(SL1)에 의해 정의되는 3개의 영역에 채널 기둥들이 배치되는 경우를 예로 들었으나, 본 발명은 이에 한정되지 않는다. 본 발명에 따른 제1 절연 기둥(SL1)은 중심으로부터 방사형으로 확장된 브랜치들을 포함하여, Y자형과 같이 방사형 횡단면 구조를 갖는다. 브랜치들은 n개(n은 2이상의 정수)일 수 있으며, 브랜치에 의해 제1 내지 제n 영역이 정의될 수 있다. 제1 내지 제n 영역에 채널 기둥들이 각각 형성된다. 본 발명은 방사형 횡단면 구조를 갖는 제1 절연 기둥(SL1)을 제2 절연 기둥들(SL2)과 제3 절연 기둥들(SL3) 사이에 배치하여, 채널 기둥들 주위에 개구된 영역의 폭이 균일화될 수 있도록 한다. 이로써, 본 발명은 채널 기둥들 주위를 감싸는 도전 패턴들의 폭을 균일화하여 3차원 메모리 소자의 동작 신뢰성을 향상시킬 수 있다.
도 3a 내지 도 3c는 도 1에 도시된 선 "I-I'", "Ⅱ-Ⅱ'" 및 "Ⅲ-Ⅲ'"를 따라 절취한 반도체 장치의 단면도들이다.
도 3a 내지 도 3c를 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치는 채널 기둥들(CH_A 및 CH_B)을 감싸며 교대로 적층된 층간 절연 패턴들(ILD) 및 도전 패턴들(CP)을 포함한다. 층간 절연 패턴들(ILD) 및 도전 패턴들(CP)은 제1 내지 제3 절연 기둥들(SL1 내지 SL3)에 의해 관통된다.
도전 패턴들(CP)은 제2 절연 기둥(SL2)을 사이에 두고 제1 도전 패턴들(CP_A) 및 제2 도전 패턴들(CP_B)로 분리될 수 있다. 제1 도전 패턴들(CP_A) 및 제2 도전 패턴들(CP_B) 각각은 제1 절연 기둥(SL1)의 적어도 일측에 접촉될 수 있다. 제1 도전 패턴들(CP_A) 및 제2 도전 패턴들(CP_B) 각각은 제3 절연 기둥(SL3)의 적어도 일측에 접촉될 수 있다.
다층막(M)은 도전 패턴들(CP)과 채널 기둥들(CH_A 및 CH_B) 사이에 배치된다. 이로써, 도전 패턴들(CP)과 채널 기둥들(CH_A 및 CH_B)의 교차부들에 메모리 셀들이 형성될 수 있다. 메모리 셀들은 채널 기둥들(CH_A 및 CH_B)을 따라 적층되어 3차원 구조의 메모리 소자를 구성할 수 있다.
도 4a 내지 도 4d는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 특히, 도 4a 내지 도 4d는 도 1에 도시된 선 "I-I'"를 따라 절취한 단면도들이다.
도 4a를 참조하면, 미리 형성된 하부 구조(미도시) 상에 제1 물질막들(101) 및 제2 물질막들(103)을 교대로 적층한다. 제1 물질막들(101)은 층간 절연 패턴들을 위한 절연물로 형성될 수 있다. 제2 물질막들(103)은 도전 패턴들이 형성될 층들에 형성된다. 제2 물질막들(103)은 제1 물질막들(101)과 다른 물질로 형성된다. 보다 구체적으로 제2 물질막들(103)은 제1 물질막들(101)에 대한 식각 선택비를 갖는 희생물로 형성될 수 있다. 예를 들어, 제1 물질막들(101)은 산화막으로 형성되고, 제2 물질막들(103)은 산화막에 대한 식각 선택비를 갖는 질화막으로 형성될 수 있다.
도 4b를 참조하면, 제1 물질막들(101) 및 제2 물질막들(103)을 식각하여, 제1 물질막들(101) 및 제2 물질막들(103)을 관통하는 제1 슬릿들(S1)을 형성한다. 이어서, 제1 슬릿들(S1) 내부를 절연물로 채워서 제1 절연 기둥들(SL1)을 형성한다. 절연물로서, 산화막이 이용될 수 있다. 제1 슬릿들(S1) 및 제1 절연 기둥들(SL1)은 도 1에서 상술한 바와 같이 Y자형 횡단면 구조를 갖는다. Y자형 횡단면 구조를 갖는 제1 절연 기둥들(SL1) 각각은 제1 내지 제3 영역들을 정의한다. 또는 제1 슬릿들(S1) 및 제1 절연 기둥들(SL1)은 제1 내지 제n 영역(n은 2이상의 정수)을 정의하며, 중심 영역으로부터 방사형으로 확장된 브랜치들을 갖는 방사형 횡단면 구조를 가질 수 있다.
제1 절연 기둥들(SL1) 각각에 의해 정의된 제1 내지 제3 영역들의 제1 물질막들(101) 및 제2 물질막들(103)을 식각하여, 제1 물질막들(101) 및 제2 물질막들(103)을 관통하는 홀들(H_A 및 H_B)을 형성한다. 홀들(H_A 및 H_B)은 제1 홀들(H_A) 및 제2 홀들(H_B)을 포함한다. 홀들(H_A 및 H_B)을 형성하는 동안, 제1 물질막들(101) 및 제2 물질막들(103)은 제1 절연 기둥들(SL1)에 의해 지지될 수 있다. 제1 절연 기둥들(SL1)은 Y자형과 같은 방사형 횡단면 구조를 가지므로 제1 물질막들(101) 및 제2 물질막들(103)의 지지력을 높일 수 있다.
이어서, 홀들(H_A 및 H_B) 내부를 채널 기둥들(CH_A 및 CH_B)을 형성한다. 채널 기둥들(CH_A 및 CH_B)은 제1 홀들(H_A) 내부에 형성된 제1 채널 기둥들(CH_A)과 제2 홀들(H_B) 내부에 형성된 제2 채널 기둥들(CH_B)을 포함한다. 채널 기둥들(CH_A 및 CH_B)은 폴리 실리콘과 같은 반도체물질로 형성된다. 채널 기둥들(CH_A 및 CH_B)은 홀들(H_A, H_B) 표면을 따라 튜브 형태로 형성될 수 있다. 이 경우, 튜브 형태의 채널 기둥들(CH_A 및 CH_B) 각각의 중심 영역은 절연물로 채워질 수 있다. 또는 채널 기둥들(CH_A 및 CH_B)은 홀들(H_A, H_B)의 표면으로부터 중심영역까지 반도체 물질로 매립하여 매립형으로 형성될 수 있다. 또는 채널 기둥들(CH_A 및 CH_B)은 튜브형과 매립형이 혼합된 구조로 형성될 수 있다.
채널 기둥들(CH_A 및 CH_B)을 형성하기 전, 홀들(H_A, H_B) 각각의 표면을 따라 다층막(M)이 더 형성될 수 있다. 다층막(M)은 도 1에서 상술한 바와 동일한 막들로 형성될 수 있다.
도 4c를 참조하면, 제1 물질막들(101) 및 제2 물질막들(103)을 식각하여, 제1 물질막들(101) 및 제2 물질막들(103)을 관통하는 제2 슬릿들(S2) 및 제3 슬릿들(S3)을 형성한다. 제2 슬릿들(S2) 및 제3 슬릿들(S3)은 서로 분리되어 형성된다. 제2 슬릿들(S2) 각각은 서로 이웃한 제1 채널 기둥(CH_A)과 제2 채널 기둥(CH_B) 사이에 형성된다. 제3 슬릿들(S3)은 제2 슬릿들(S2) 사이에 형성된다. 제3 슬릿들(S3)은 제1 절연 기둥(SL1)의 일측벽을 노출시키며 형성되거나, 제1 절연 기둥(SL1)로부터 이격되어 형성될 수 있다. 제2 슬릿들(S2) 및 제3 슬릿들(S3)을 형성하는 동안, 제1 물질막들(101) 및 제2 물질막들(103)은 제1 절연 기둥들(SL1) 및 채널 기둥들(CH_A, CH_B)에 의해 지지될 수 있다.
이어서, 제2 슬릿들(S2) 및 제3 슬릿들(S3)에 의해 노출된 제2 물질막들(103)을 선택적으로 제거하여 제1 물질막들(101) 사이의 도전 패턴 영역들(AR_C)을 개구한다. 도전 패턴 영역들(AR_C)을 개구하는 동안, 제1 물질막들(101)은 제1 절연 기둥들(SL1) 및 채널 기둥들(CH_A, CH_B)에 의해 지지될 수 있다.
제2 슬릿들(S2)의 레이아웃은 도 1에서 상술한 제2 절연 기둥들(SL2)의 레이아웃과 동일하다. 제3 슬릿들(S3)의 레이아웃은 도 1에서 상술한 제3 절연 기둥들(SL3)과 동일하다. 이 경우, 제2 슬릿들(S2) 및 제3 슬릿들(S3) 주위에서 개구되는 도전 패턴 영역들(AR_C)의 폭들이 균일하게 형성될 수 있다.
도 4d를 참조하면, 도전 패턴 영역들(AR_C)을 도전물(111)로 채운다. 도전물(111)은 폴리 실리콘막, 금속 실리사이드막, 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 도전물(111)이 폴리 실리콘에 비해 저항이 낮은 텅스텐 등의 금속막으로 형성된 경우, 도전물(111)은 도전 패턴 영역들(AR_C)의 표면을 따라 형성된 베리어 메탈과 베리어 메탈 상에 형성된 금속막을 포함할 수 있다. 베리어 메탈은 TiN을 포함할 수 있다. 도전 패턴 영역들(AR_C)의 폭들이 균일하므로, 도전물(111)은 도전 패턴 영역들(AR_C) 내부에 균일하게 도포될 수 있다.
이어서, 도전 패턴 영역들(AR_C) 외부, 즉 제2 슬릿들(S2) 및 제3 슬릿들(S3) 내부에 형성된 도전물(111)을 제거하여 도전 패턴들(CP)을 형성한다. 도전 패턴 영역들(AR_C) 내부에 도전물(111)이 균일하게 도포된 상태이다. 이에 따라, 제2 슬릿들(S2) 및 제3 슬릿들(S3) 내부의 도전물(111)을 제거하기 위한 식각 공정 동안 도전 패턴 영역들(AR_C) 주위의 도전물(111) 식각량은 균일하다. 그 결과, 본 발명의 일 실시 예는 도전물(111)을 제거하기 위한 식각 공정 동안, 도전 패턴 영역들(AR_C) 내부의 도전물(111) 소실량을 최소화할 수 있다. 또한, 본 발명의 일 실시 예는 도전 패턴들(CP)의 폭을 균일하게 형성하여 도전 패턴들(CP)의 저항을 균일화할 수 있다.
이 후, 제2 슬릿들(S2) 및 제3 슬릿들(S3)을 절연물로 채운다. 절연물로는 산화막이 이용될 수 있다. 제2 슬릿들(S2) 내부에는 제2 절연 기둥들(SL2)이 형성되고, 제3 슬릿들(S3) 내부에는 제3 절연 기둥들(SL3)이 형성된다. 제1 물질막들(101) 제1 내지 제3 슬릿들(SL1 내지 SL3)에 의해 층간 절연 패턴들(ILD)로 분리될 수 있다.
상술한 바와 같이 본 발명의 일 실시 예는 Y자형과 같이 방사형 횡단면 구조를 갖는 제1 절연 기둥들(SL1)을 통해 제1 물질막들(101) 및 제2 물질막들(103)의 적층 구조를 안정적으로 지지할 수 있으므로, 3차원 메모리 소자의 제조 공정 안정성을 높일 수 있다. 또한, 본 발명의 일 실시 예는 채널 기둥(CH_A 또는 CH_B) 주위의 도전 패턴 영역(AR_C)의 폭이 균일하도록 채널 기둥(CH_A 또는 CH_B) 주위에 제1 내지 제3 절연 기둥들(SL1 내지 SL3)을 배치한다. 이로써, 본 발명의 실시 예는 채널 기둥(CH_A 또는 CH_B) 주위를 감싸는 도전 패턴(CP)의 폭을 균일화할 수 있으므로, 3차원 메모리 소자의 동작 신뢰성을 향상시킬 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 설명하기 위한 도면들이다. 보다 구체적으로, 도 5a는 본 발명의 일 실시 예에 따른 반도체 장치의 셀 스트링 단면을 도시한 것이고, 도 5b는 본 발명의 일 실시 예에 따른 파이프 게이트 및 파이프 채널의 레이아웃을 도시한 것이다.
도 5a를 참조하면, 도 1 내지 도 4d에서 상술한 구조물의 하부에 파이프 채널(CH_P) 및 파이프 게이트(PG)가 형성될 수 있다.
파이프 채널(CH_P)은 도 1 내지 도 4d에서 상술한 제1 채널 기둥들(CH_A) 및 제2 채널 기둥들(CH_B) 중 서로 이웃한 제1 채널 기둥(CH_A)과 제2 채널 기둥(CH_B) 한 쌍에 연결될 수 있다. 제1 채널 기둥(CH_A) 및 제2 채널 기둥(CH_B)은 파이프 채널(CH_P)의 양단에 연결될 수 있다. 파이프 채널(CH_P)의 양단의 횡단면 구조는 제1 채널 기둥(CH_A) 및 제2 채널 기둥(CH_B)의 횡단면 구조와 동일하게 형성될 수 있다. 파이프 채널(CH_P)에 연결된 제1 채널 기둥(CH_A) 및 제2 채널 기둥(CH_B)은 제2 절연 기둥(SL2)을 사이에 두고 서로 이웃한다.
파이프 게이트(PG)는 파이프 채널(CH_P)을 감싸며 형성될 수 있다. 파이프 게이트(PG)는 파이프 채널(CH_P)의 측벽 및 하부면을 감싸는 제1 파이프 게이트(PG1)와 제1 파이프 게이트(PG1) 상에 적층된 제2 파이프 게이트(PG2)를 포함할 있다.
도 1 내지 도 4d에서 상술한 도전 패턴들(CP_A 및 CP_B)과 층간 절연 패턴들(ILD)의 적층 구조는 파이프 게이트(PG) 상에 형성될 수 있다. 도전 패턴들(CP_A 및 CP_B)은 제2 절연 기둥(SL2)에 의해 분리된 제1 도전 패턴들(CP_A)과 제2 도전 패턴들(CP_B)을 포함한다. 보다 구체적으로, 본 발명의 일 실시 예에서 제1 도전 패턴들(CP_A)은 소스 사이드 도전 패턴들(WL_A 및 SSL)로 정의되며, 제2 도전 패턴들(CP_B)은 드레인 사이드 도전 패턴들(WL_B 및 DSL)로 정의된다. 소스 사이드 도전 패턴들은 파이프 게이트(PG) 상에 적층된 소스 사이드 워드 라인들(WL_S) 및 소스 사이드 워드 라인들(WL_S) 상에 1층 이상으로 적층된 소스 셀렉트 라인(SSL)을 포함한다. 드레인 사이드 도전 패턴들은 파이프 게이트(PG) 상에 적층된 드레인 사이드 워드 라인들(WL_D) 및 드레인 사이드 워드 라인들(WL_D) 상에 1층 이상으로 적층된 드레인 셀렉트 라인(DSL)을 포함한다.
도면에 도시되진 않았으나, 파이프 채널(CH_P)에 연결된 제1 채널 기둥(CH_A)에 공통 소스 라인(미도시)이 연결되고, 파이프 채널(CH_P)에 연결된 제2 채널 기둥(CH_B)에 비트 라인(미도시)이 연결될 수 있다.
상술한 구조에 따르면, 본 발명의 일 실시 예에 따른 셀 스트링은 파이프 채널(CH_P), 제1 채널 기둥(CH_A) 및 제2 채널 기둥(CH_B)을 포함하는 U자형 채널막 (CH)을 따라 형성된다. U자형 채널막(CH)의 외벽은 다층막(M)으로 둘러싸일 수 있다. 본 발명의 일 실시 예에 따른 셀 스트링은 U자형 채널막(CH)을 따라 직렬로 연결된 소스 셀렉트 트랜지스터, 소스 사이드 메모리 셀들, 파이프 트랜지스터, 드레인 사이드 메모리 셀들 및 드레인 셀렉트 트랜지스터를 포함한다. 소스 셀렉트 트랜지스터는 제1 채널 기둥(CH_A)과 소스 셀렉트 라인(SSL)의 교차부에 형성된다. 소스 사이드 메모리 셀들은 제1 채널 기둥(CH_A)과 소스 사이드 워드 라인들(WL_A)의 교차부들에 형성된다. 파이프 트랜지스터는 파이프 게이트(PG)와 파이프 채널막(CH_P)의 교차부에 형성된다. 드레인 사이드 메모리 셀들은 제2 채널 기둥(CH_B)과 드레인 사이드 워드 라인들(WL_B)의 교차부들에 형성된다. 드레인 셀렉트 트랜지스터는 제2 채널 기둥(CH_B)과 드레인 셀렉트 라인(DSL)의 교차부에 형성된다.
도 5b를 참조하면, 파이프 게이트(PG) 내에 다수의 파이프 채널들(P_CH)이 매립될 수 있다.
파이프 채널들(P_CH)의 레이아웃은 도 1에서 상술한 제1 채널 기둥들(CH_A)및 제2 채널 기둥들(CH_B)의 레이아웃에 따라 결정된다. 도 1에서 도시된 바와 같이 제2 절연 기둥(SL2)을 사이에 두고 이웃하는 한 쌍의 제1 채널 기둥(CH_A) 및 제2 채널 기둥(CH_B)은 행 방향 및 열 방향에 대해 사선으로 배치될 수 있다. 이에 따라, 제1 채널 기둥(CH_A) 및 제2 채널 기둥(CH_B)을 한 쌍씩 연결하는 파이프 채널들(P_CH) 각각은 행 방향 및 열 방향에 대해 사선으로 배치될 수 있다.
파이프 채널들(P_CH) 각각의 양 단은 중앙부보다 넓은 면적으로 형성되어 아령 모양의 횡단면 구조를 가질 수 있다. 제1 채널 기둥(CH_A) 및 제2 채널 기둥(CH_B)은 상대적으로 넓게 형성된 파이프 채널들(P_CH) 각각의 양단에 연결될 수 있다. 파이프 채널들(P_CH) 양단의 횡단면 구조는 제1 채널 기둥(CH_A) 및 제2 채널 기둥(CH_B)의 횡단면 구조와 동일하게 형성될 수 있다.
파이프 게이트(PG)는 파이프 채널들(P_CH)을 감싼다. 파이프 채널들(P_CH)이 아령 모양의 횡단면 구조를 가지므로, 파이프 게이트(PG)에 의해 둘러싸이는 파이프 채널들(P_CH)의 면적은 직사각형의 횡단면을 가지는 파이프 채널들에 비해 증가될 수 있다. 이에 따라, 본 발명의 일 실시 예는 파이프 게이트(PG)에 의한 바이어스 전송(bias transfer) 특성을 향상시킬 수 있다.
파이프 게이트(PG)는 절연막(SL_P)에 의해 관통될 수 있다. 절연막(SL_P)은 메모리 블록 경계에 형성될 수 있으며, 열 방향을 따라 연장될 수 있다. 절연막 채널 기둥들(CH_A 및 CH_B)의 외곽을 따라 구부러지게 형성될 수 있다. 절연막(SL_P)은 도 1에 도시되었으며 메모리 블록 경계를 따라 배치된 제1 및 제3 절연 기둥들(SL1 및 SL3)의 연결 구조에 대응되는 형태로 형성될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다. 특히, 도 6은는 본 발명의 일 실시 예에 따른 반도체 장치의 셀 스트링 단면을 도시한 것이다.
도 6을 참조하면, 도 1 내지 도 4d에서 상술한 구조물의 하부에 소스 영역을 포함하는 반도체 기판(601)이 형성될 수 있다.
소스 영역은 반도체 기판(601) 내에 불순물을 주입하여 형성된 불순물 주입 영역이거나, 반도체 기판(601) 상에 형성된 도프트 폴리 실리콘 패턴일 수 있다. 소스 영역을 포함하는 반도체 기판(601)은 도 1 내지 도 4d에서 상술한 제1 채널 기둥(CH_A) 및 제2 채널 기둥(CH_B)에 연결될 수 있다.
도 1 내지 도 4d에서 상술한 도전 패턴들(CP_A 및 CP_B)과 층간 절연 패턴들(ILD)의 적층 구조는 소스 영역을 포함하는 반도체 기판(601) 상에 형성될 수 있다. 도전 패턴들(CP_A 및 CP_B)은 제2 절연 기둥(SL2)에 의해 분리된 제1 도전 패턴들(CP_A)과 제2 도전 패턴들(CP_B)을 포함한다. 제1 도전 패턴들(CP_A)에 연결된 셀 스트링은 제2 절연 기둥(SL2)에 의해 제2 도전 패턴들(CP_B)에 연결된 셀 스트링과 분리될 수 있다.
제1 도전 패턴들(CP_A) 및 제2 도전 패턴들(CP_B) 각각은 1층 이상의 하부 셀렉트 라인(USL), 1층 이상의 상부 셀렉트 라인(LSL), 및 하부 셀렉트 라인(USL)과 상부 셀렉트 라인(USL) 사이에 적층된 워드 라인들(WL)을 포함한다.
도면에 도시되진 않았으나, 제1 채널 기둥(CH_A) 및 제2 채널 기둥(CH_B)은 배치된 비트 라인(미도시)에 연결될 수 있다. 비트 라인은 층간 절연 패턴들(ILD) 및 도전 패턴들(CP_A 및 CP_B)의 적층 구조 상에 배치될 수 있다.
상술한 구조에 따르면, 본 발명의 일 실시 예에 따른 셀 스트링들 각각은 스트레이트 타입의 채널 기둥(CH_A 또는 CH_B)을 따라 형성된다. 채널 기둥(CH_A 또는 CH_B)의 외벽은 다층막(M)으로 둘러싸일 수 있다. 본 발명의 일 실시 예에 따른 셀 스트링은 스트레이트 타입의 채널 기둥(CH_A 또는 CH_B)을 따라 직렬로 연결된 하부 셀렉트 트랜지스터, 메모리 셀들 및 상부 셀렉트 트랜지스터를 포함할 수 있다. 하부 셀렉트 트랜지스터는 채널 기둥(CH_A 또는 CH_B)과 하부 셀렉트 라인(USL)의 교차부에 형성된다. 메모리 셀들은 채널 기둥(CH_A 또는 CH_B)과 워드 라인들(WL)의 교차부들에 형성된다. 상부 셀렉트 트랜지스터는 채널 기둥(CH_A 또는 CH_B)과 상부 셀렉트 라인(USL)의 교차부에 형성된다.
상술한 본 발명의 실시 예들은 제1 내지 제3 절연 기둥들을 채널 기둥 주위에 개구된 영역의 폭이 균일하도록 배치하여 3차원 메모리 소자의 동작 신뢰성을 향상시킬 수 있다.
상술한 본 실시 예들은 제1 절연 기둥을 Y자형과 같이 방사형으로 형성하여 3차원 메모리 소자의 제조 공정 안정성을 향상시킬 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 7을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1 내지 도 6에서 상술한 실시예들에서 설명된 구조를 갖는다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 7을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
A1 내지 A3 또는 A1' 내지 A3': 제1 내지 제3 영역
SL1: 제1 절연 기둥 SL2: 제2 절연 기둥
SL3: 제3 절연 기둥 CH_A, CH_B: 채널 기둥
M: 다층막 CP_A: 제1 도전 패턴
CP_B: 제2 도전 패턴 CH_P: 파이프 채널막
101: 제1 물질막 103: 제2 물질막
SL_P: 절연막 OP1 내지 OP7: 개구부
SL1: 제1 절연 기둥 SL2: 제2 절연 기둥
SL3: 제3 절연 기둥 CH_A, CH_B: 채널 기둥
M: 다층막 CP_A: 제1 도전 패턴
CP_B: 제2 도전 패턴 CH_P: 파이프 채널막
101: 제1 물질막 103: 제2 물질막
SL_P: 절연막 OP1 내지 OP7: 개구부
Claims (17)
- 제1 내지 제3 영역을 정의하는 Y자형 횡단면 구조를 갖는 제1 절연 기둥;
상기 제1 내지 제3 영역에 각각 형성된 채널 기둥들;
상기 제1 내지 제3 영역을 사이에 두고 마주하는 제2 절연 기둥들; 및
상기 제2 절연 기둥들 사이에 배치되고, 상기 제1 내지 제3 영역을 사이에 두고 마주하며, 상기 제2 절연 기둥들에 교차되는 방향으로 연장된 제3 절연 기둥들을 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 제1 내지 제3 절연 기둥들 각각은 상기 채널 기둥들의 외곽을 따라 구부러지게 형성된 반도체 장치. - 제 1 항에 있어서,
상기 제2 절연 기둥들과 상기 제1 절연 기둥 사이와 상기 제2 절연 기둥들과 상기 제3 절연 기둥들 사이에 도전 패턴 영역이 정의될 수 있도록, 상기 제2 절연 기둥들은 상기 제1 절연 기둥 및 상기 제3 절연 기둥들로부터 이격된 반도체 장치. - 제 1 항에 있어서,
상기 제1 내지 제3 영역이 연결될 수 있도록, 상기 제1 절연 기둥은 상기 제2 절연 기둥들 및 상기 제3 절연 기둥들로부터 이격된 반도체 장치. - 제 1 항에 있어서,
상기 제1 내지 제3 영역 중 하나의 영역이 나머지 영역들로부터 분리될 수 있도록, 상기 제1 절연 기둥은 상기 제3 절연 기둥들에 연결된 반도체 장치. - 제 1 항에 있어서,
상기 채널 기둥들을 감싸며 상기 채널 기둥들을 따라 교대로 적층된 도전 패턴들 및 층간 절연 패턴들을 더 포함하는 반도체 장치. - 제 6 항에 있어서,
상기 도전 패턴들 각각은
상기 채널 기둥들 및 상기 제1 절연 기둥들 감싸며, 상기 제1 내지 제3 영역들 내에서 연결된 반도체 장치. - 제 6 항에 있어서,
상기 도전 패턴들 각각은
상기 제1 내지 제3 영역들 중 하나의 영역에 형성된 제1 패턴과 나머지 영역들 내에 형성되어 상기 제1 패턴으로부터 분리된 제2 패턴을 포함하는 반도체 장치. - 제 6 항에 있어서,
상기 도전 패턴들은
하부 셀렉트 라인;
상기 하부 셀렉트 라인 상에 배치된 상부 셀렉트 라인; 및
상기 하부 셀렉트 라인과 상기 상부 셀렉트 라인 사이에 배치된 워드 라인들을 포함하는 반도체 장치. - 행 방향 및 열 방향을 따라 매트릭스 형태로 배열되며, Y자형 횡단면 구조를 갖는 제1 절연 기둥들;
상기 제1 절연 기둥들의 각 열을 사이에 두고 배치되며, 상기 열 방향을 따라 연장된 제2 절연 기둥들;
상기 제2 절연 기둥들 사이에서 상기 행 방향을 따라 연장되며, 상기 제1 절연 기둥들 각각을 사이에 두고 배치된 제3 절연 기둥들;
상기 제1 내지 제3 절연 기둥들에 의해 정의되는 영역들에 형성된 채널 기둥들; 및
상기 제2 절연 기둥들 각각을 사이에 두고 이웃한 상기 채널 기둥들을 한 쌍씩 연결하는 파이프 채널들을 포함하는 반도체 장치. - 제 10 항에 있어서,
상기 파이프 채널들 각각은 아령 모양의 횡단면 구조를 갖는 반도체 장치. - 제 10 항에 있어서,
상기 제1 내지 제3 절연 기둥들 각각은 상기 채널 기둥들의 외곽을 따라 구부러지게 형성된 반도체 장치. - 제 10 항에 있어서,
상기 파이프 채널들을 감싸도록 형성된 파이프 게이트를 더 포함하는 반도체 장치. - 제 13 항에 있어서,
상기 파이프 게이트를 관통하여 상기 열 방향을 따라 연장되며, 상기 채널 기둥들의 외곽을 따라 구부러지게 형성된 절연막들 더 포함하는 반도체 장치. - 제 10 항에 있어서,
상기 채널 기둥들을 감싸며 상기 채널 기둥들을 따라 교대로 적층된 도전 패턴들 및 층간 절연 패턴들을 더 포함하는 반도체 장치. - 제 15 항에 있어서,
상기 도전 패턴들 각각은 상기 제2 절연 기둥들에 의해 분리되는 소스 사이드 도전 패턴과 드레인 사이드 도전 패턴을 포함하는 반도체 장치. - 중심으로부터 방사형으로 확장된 n개의 브랜치들을 가지며, 상기 브랜치들에 의해 분할된 제1 내지 제n 영역을 정의하는 제1 절연 기둥;
상기 제1 내지 제n 영역에 각각 형성된 채널 기둥들;
상기 제1 내지 제n 영역을 사이에 두고 마주하며, 제1 방향으로 연장된 제2 절연 기둥들; 및
상기 제2 절연 기둥들 사이에 배치되고, 상기 제1 방항에 교차되는 제2 방향으로 연장된 제3 절연 기둥들을 포함하는 반도체 장치.
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