KR20180020810A - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시 예들에 따른 반도체 장치는 스트레스 제어 절연막 또는 스트레스 제어 패턴을 이용하여 층간 절연막 또는 적층체에 가해지는 스트레스를 원하는 방향으로 제어할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 소자를 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 메모리 소자를 포함할 수 있다. 메모리 소자는 메모리 셀들을 포함한다. 반도체 장치의 고집적화를 위해, 메모리 셀들은 3차원으로 배열될 수 있다. 반도체 장치의 집적도 향상을 위해, 메모리 셀들의 적층 수를 증가시킬 수 있다. 메모리 셀들의 적층 수가 증가되면, 휨(bending) 등의 왜곡이 발생될 수 있다.
본 발명의 실시 예는 구조적인 안정성을 높일 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는 제1 도전 패턴 및 제1 스트레스를 유도하는 제1 절연구조가 적층된 제1 서브 세트가 적어도 한 세트 적층된 제1 적층체; 상기 제1 적층체 상에 배치되고, 제2 도전 패턴 및 상기 제1 스트레스와 상반된 방향의 제2 스트레스를 유도하는 제2 절연구조가 적층된 제2 서브 세트가 적어도 한 세트 적층된 제2 적층체; 및 상기 제1 적층체와 상기 제2 적층체를 관통하는 채널막을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 채널막; 상기 채널막을 감싸는 제1 스트레스 제어 절연막; 상기 채널막을 감싸는 제2 스트레스 제어 절연막; 및 서로 상반된 방향의 제1 스트레스 및 제2 스트레스를 가하는 상기 제1 스트레스 제어 절연막 및 상기 제2 스트레스 제어 절연막 사이에 배치되고, 상기 채널막을 감싸는 층간 절연막을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 채널막; 상기 채널막을 감싸며 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하는 적층체; 및 상기 적층체를 관통하는 지지기둥들을 포함하고, 상기 지지기둥들 각각은 코어 패턴 및 상기 코어 패턴을 감싸고, 상기 코어 패턴에 압축 스트레스(compressive stress) 또는 인장 스트레스(tensile stress)를 유도하는 스트레스 제어 패턴을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 제1 적층체; 상기 제1 적층체로부터 이격되어 배치된 제2 적층체; 및 상기 제1 적층체 및 상기 제2 적층체 사이의 공간을 채우고, 상기 제2 적층체보다 상기 제1 적층체에 더 가깝게 배치된 제1 물질막 및 상기 제1 적층체보다 상기 제2 적층체에 더 가깝게 배치된 제2 물질막을 가지고, 상기 제1 적층체 및 상기 제2 적층체 중 어느 하나를 향하는 스트레스를 갖는 스트레스 제어 절연막을 포함할 수 있다.
본 발명의 실시 예들은 스트레스 제어 절연막 또는 스트레스 제어 패턴을 이용하여 층간 절연막 또는 적층체에 가해지는 스트레스를 원하는 방향으로 제어할 수 있다. 이로써, 본 발명의 실시 예들은 반도체 장치의 구조적 안정성을 높일 수 있다.
도 1a 내지 도 1c는 본 발명의 실시 예들에 따른 반도체 장치의 다양한 메모리 스트링을 설명하기 위한 사시도들이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4는 도 2 또는 도 3에 표시된 A 영역의 확대도이다.
도 5a 내지 도 5d는 도 2에 도시된 반도체 장치의 제조방법 일례를 설명하기 위한 단면도들이다.
도 6a 및 도 6b는 격자 구조가 다른 물질막들에 가해지는 스트레스를 설명하기 위한 도면들이다.
도 7a 및 도 7b는 도 3에 도시된 반도체 장치의 제조방법 일례를 설명하기 위한 단면도들이다.
도 8a 내지 도 8d는 본 발명의 일 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 일 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도이다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 11은 도 10을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 설명되는 실시 예에 한정되는 것은 아니다. 단지, 본 실시 예는 본 발명의 개시가 완정하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1c는 본 발명의 실시 예들에 따른 반도체 장치의 다양한 메모리 스트링을 설명하기 위한 사시도들이다. 도 1a 내지 도 1c는 본 발명의 실시 예들에 따른 반도체 장치의 개략적이 구조를 설명하기 위해, 층간 절연막들 및 스트레스 제어막들에 대한 도시는 생략되었다.
도 1a 내지 도 1c를 참조하면, 본 발명의 실시 예들은 3차원의 메모리 스트링(UCST 또는 SCST)을 포함한다. 3차원 메모리 스트링(UCST 또는 SCST)은 도 1a에 도시된 바와 같이 U타입으로 형성되거나, 도 1b 및 도 1c에 도시된 바와 같이 스트레이트 타입으로 형성될 수 있다.
도 1a를 참조하면, U 타입의 메모리 스트링(UCST)은 U타입의 채널막(CH)을 따라 배열된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 메모리 셀들의 게이트들 및 셀렉트 트랜지스터들의 게이트들은 도전 패턴들(CP1 내지 CPn)에 연결될 수 있다.
채널막(CH)은 파이프 게이트(PG) 내부에 매립된 파이프 채널막(P_CH)과, 파이프 채널막(P_CH)으로부터 연장된 소스측 채널막(S_CH) 및 드레인측 채널막(D_CH)을 포함할 수 있다. 채널막(CH)은 U자형 홀의 중심 영역을 채우는 절연기둥을 감싸며 튜브 타입으로 형성되거나, U자형 홀의 중심 영역을 완전히 채우도록 형성될 수 있다. 채널막(CH)의 외벽은 다층막(ML)으로 둘러싸일 수 있다.
채널막(CH)은 소스 라인(SL)과 비트 라인(BL) 사이에 전기적으로 연결될 수 있다. 비트 라인(BL)과 소스 라인(SL)은 서로 다른 층에 배치되며, 서로 이격된다. 예를 들어, 소스 라인(SL)은 비트 라인(BL) 하부에 배치될 수 있다. 소스 라인(SL)은 소스측 채널막(S_CH)의 상단에 전기적으로 연결될 수 있다. 소스 라인(SL)은 제1 방향(I)을 따라 연장될 수 있다. 소스 라인(SL)과 소스측 채널막(S_CH) 사이에 소스 콘택 플러그가 형성될 수 있다. 비트 라인(BL)은 드레인측 채널막(D_CH)의 상단에 전기적으로 연결될 수 있다. 비트 라인(BL)은 제1 방향(I)에 교차하는 제2 방향(Ⅱ)을 따라 연장될 수 있다. 비트 라인(BL)과 드레인측 채널막(D_CH) 사이에 드레인 콘택 플러그가 형성될 수 있다.
도전 패턴들(CP1 내지 CPn)은 비트 라인(BL)과 소스 라인(SL) 하부에 서로 이격된 n개의 층에 배치될 수 있다. 도전 패턴들(CP1 내지 CPn)은 소스측 도전 패턴들(CP_S) 및 드레인측 도전 패턴들(CP_D)을 포함할 수 있다.
소스측 도전 패턴들(CP_S)은 소스측 채널막(S_CH)을 감싸고, 서로 상에 이격되어 적층될 수 있다. 소스측 도전 패턴들(CP_S)은 소스측 워드 라인들(WL_S) 및 소스 셀렉트 라인(SSL)을 포함할 수 있다. 소스 셀렉트 라인(SSL)은 소스측 워드 라인들(WL_S) 상에 배치될 수 있다. 소스 셀렉트 라인(SSL)은 소스측 워드 라인들(WL_S) 상에 1층 또는 2층 이상으로 배치될 수 있다. 도면에는 소스 셀렉트 라인(SSL)이 소스측 도전 패턴들(CP_S)의 최상층에 배치된 n번째 패턴(CPn) 및 그 하부의 n-1번째 패턴(CPn-1)으로 구성된 경우를 예시하였으나, 본 발명은 이에 제한되지 않는다.
드레인측 도전 패턴들(CP_D)은 드레인측 채널막(D_CH)을 감싸고, 서로 상에 이격되어 적층될 수 있다. 드레인측 도전 패턴들(CP_D)은 드레인측 워드 라인들(WL_D) 및 드레인 셀렉트 라인(DSL)을 포함할 수 있다. 드레인 셀렉트 라인(DSL)은 드레인측 워드 라인들(WL_D) 상에 배치될 수 있다. 드레인 셀렉트 라인(DSL)은 드레인측 워드 라인들(WL_D) 상에 1층 또는 2층 이상으로 배치될 수 있다. 도면에는 드레인 셀렉트 라인(DSL)이 드레인측 도전 패턴들(CP_D)의 최상층에 배치된 n번째 패턴(CPn) 및 그 하부의 n-1번째 패턴(CPn-1)으로 구성된 경우를 예시하였으나, 본 발명은 이에 제한되지 않는다.
소스측 도전 패턴들(CP_S) 및 드레인측 도전 패턴들(CP_D)은 슬릿(SI)을 사이에 두고 분리될 수 있다.
파이프 게이트(PG)는 소스측 도전 패턴들(CP_S) 및 드레인측 도전 패턴들(CP_D) 하부에 배치되고, 파이프 채널막(P_CH)을 감싸도록 형성될 수 있다. 파이프 게이트(PG)는 도전 패턴들(CP1 내지 CPn) 하부에 배치될 수 있다.
소스측 메모리 셀들은 소스측 채널막(S_CH)과 소스측 워드 라인들(WL_S)의 교차부들에 형성되고, 드레인측 메모리 셀들은 드레인측 채널막(D_CH)과 드레인측 워드 라인들(WL_D)의 교차부들에 형성된다. 소스 셀렉트 트랜지스터는 소스측 채널막(S_CH)과 소스 셀렉트 라인(SSL)의 교차부에 형성되고, 드레인 셀렉트 트랜지스터는 드레인측 채널막(D_CH)과 드레인 셀렉트 라인(DSL)의 교차부에 형성된다. 파이프 트랜지스터는 파이프 채널막(P_CH)과 파이프 게이트(PG)의 교차부에 형성된다. 하나의 채널막(CH)을 따라 배열된 소스 셀렉트 트랜지스터, 소스측 메모리 셀들, 파이프 트랜지스터, 드레인측 메모리 셀들, 및 드레인 셀렉트 트랜지스터는 채널막(CH)을 통해 직렬로 연결될 수 있다. 직렬 연결된 소스 셀렉트 트랜지스터, 소스측 메모리 셀들, 파이프 트랜지스터, 드레인측 메모리 셀들, 및 드레인 셀렉트 트랜지스터는 채널막(CH)의 U 타입 형태를 따라 U 타입 메모리 스트링(UCST)을 정의한다. 소스측 워드 라인들(WL_S)은 소스측 메모리 셀들의 게이트들에 신호를 전송하고, 드레인측 워드 라인들(WL_D)은 드레인측 메모리 셀들의 게이트들에 신호를 전송하고, 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터의 게이트에 신호를 전송하고, 드레인 셀렉트 라인(DSL)은 드레인 셀렉트 트랜지스터의 게이트에 신호를 전송하고, 파이프 게이트(PG)는 파이프 트랜지스터의 파이프 게이트(PG)에 신호를 전송할 수 있다. 파이프 트랜지스터는 파이프 게이트(PG)에 인가되는 신호에 응답하여, 소스측 메모리 셀들과 드레인측 메모리 셀들을 연결할 수 있다.
채널막(CH)은 상술한 U 타입 이외에도 W 타입 등 다양한 형태로 형성될 수 있다. 채널막(CH)의 구조에 따라 메모리 셀들의 배열이 다양하게 변경될 수 있으며, 이에 따라 메모리 스트링 구조가 다양한 형태로 형성될 수 있다.
도 1b 및 도 1c를 참조하면, 스트레이트 타입의 메모리 스트링(SCST)은 스트레이트 타입의 채널막(CH)을 따라 적층된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 메모리 셀들의 게이트들 및 셀렉트 트랜지스터들의 게이트들은 도전 패턴들(CP1 내지 CPn)에 연결될 수 있다.
채널막(CH)은 스트레이트 타입 홀의 중심 영역을 채우는 절연기둥을 감싸며 튜브 타입으로 형성되거나, 스트레이트 타입 홀의 중심 영역을 완전히 채우도록 형성될 수 있다.
채널막(CH)의 상단은 비트 라인(BL)에 전기적으로 연결될 수 있다. 비트 라인(BL)은 제2 방향(Ⅱ)을 따라 연장될 수 있다. 비트 라인(BL)과 채널막(CH) 사이에 드레인 콘택 플러그(미도시)가 더 형성될 수 있다.
채널막(CH)은 소스막(SL)에 연결될 수 있다. 소스막(SL)은 다양한 구조로 형성될 수 있다.
도 1b에 도시된 바와 같이, 소스막(SL)은 채널막(CH)의 바닥면에 접촉될 수 있다. 소스막(SL)은 도프트 폴리 실리콘막일 수 있다. 채널막(CH)은 소스막(SL)의 상면에 접촉되고, 비트 라인(BL)을 향해 제3 방향(Ⅲ)을 따라 연장될 수 있다.
도 1b에 도시된 채널막(CH)의 측벽은 다층막(ML)으로 둘러싸일 수 있다.
도 1c에 도시된 바와 같이, 채널막(CH)의 하단 일부는 소스막(SL)의 내부로 연장될 수 있다. 다시 말해, 채널막(CH)의 하단은 소스막(SL)의 일부를 관통할 수 있다.
보다 구체적으로, 소스막(SL)은 제1 소스막(SL1) 및 제2 소스막(SL2)의 적층 구조로 형성될 수 있다. 제1 소스막(SL1)은 채널막(CH)의 하단을 감쌀 수 있다. 제2 소스막(SL2)은 제1 소스막(SL1) 상부에 배치되고, 제1 소스막(SL1)의 상면 및 채널막(CH)의 측벽에 접촉될 수 있다. 제2 소스막(SL2)은 채널막(CH)을 감쌀 수 있다.
도 1c에 도시된 채널막(CH)의 외벽은 제1 다층 패턴(ML1)으로 둘러싸이거나, 제2 다층 패턴(ML2)으로 둘러싸일 수 있다. 제1 다층 패턴(ML1) 및 제2 다층 패턴(ML2) 각각은 터널 절연막, 데이터 저장막 및 블로킹 절연막을 포함할 수 있다. 제1 다층 패턴(ML1)은 소스막(SL)보다 돌출된 채널막(CH)의 상단의 측벽을 감싸도록 형성된다. 제2 다층 패턴(ML2)은 제1 소스막(SL1)과 채널막(CH) 사이에 배치된다. 제1 다층 패턴(ML1) 및 제2 다층 패턴(ML2)은 제2 소스막(SL2)을 사이에 두고 분리될 수 있다.
도 1b 및 도 1c를 참조하면, 도전 패턴들(CP1 내지 CPn)은 비트 라인(BL)과 소스막(SL) 사이에 서로 이격된 n개의 층에 배치될 수 있다. 도전 패턴들(CP1 내지 CPn)은 채널막(CH)을 감싸고, 서로 상에 이격되어 적층될 수 있다. 도전 패턴들(CP1 내지 CPn)은 소스 셀렉트 라인(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)을 포함할 수 있다. 소스 셀렉트 라인(SSL)은 소스막(SL) 상에 배치될 수 있다. 워드 라인들(WL)은 소스 셀렉트 라인(SSL) 상에 배치될 수 있다. 드레인 셀렉트 라인(DSL)은 워드 라인들(WL) 상에 배치될 수 있다. 도전 패턴들(CP1 내지 CPn)은 슬릿(SI)에 의해 다수의 서브 구조체들로 분리될 수 있다.
소스 셀렉트 라인(SSL)은 워드 라인들(WL) 하부에 1층 또는 2층 이상으로 배치될 수 있다. 도면에는 소스 셀렉트 라인(SSL)이 도전 패턴들(CP1 내지 CPn)의 최하층에 배치된 1번째 패턴(CP1) 및 그 상부의 2번째 패턴(CP2)으로 구성된 경우를 예시하였으나, 본 발명은 이에 제한되지 않는다.
드레인 셀렉트 라인(DSL)은 워드 라인들(WL) 상부에 1층 또는 2층 이상으로 배치될 수 있다. 도면에는 드레인 셀렉트 라인(DSL)이 도전 패턴들(CP1 내지 CPn)의 최상층에 배치된 n번째 패턴(CPn) 및 그 하부의 n-1번째 패턴(CPn-1)으로 구성된 경우를 예시하였으나, 본 발명은 이에 제한되지 않는다.
도전 패턴들(CP1 내지 CPn)은 슬릿(SI)에 의해 분리될 수 있다. 소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL) 중 어느 하나는 워드 라인들(WL)보다 더 작은 단위로 분리될 수 있다. 예를 들어, 워드 라인들(WL) 각각이 공통으로 감싸는 채널막들(CH)은 서로 분리된 드레인 셀렉트 라인들(DSL)로 각각 둘러싸인 제1 그룹 및 제2 그룹으로 분리될 수 있다. 이 경우, 드레인 셀렉트 라인(DSL)은 슬릿(SI) 뿐 아니라, 상부 슬릿(USI)에 의해서도 분리되어 워드 라인들(WL)보다 좁게 형성될 수 있다.
도 1b 및 도 1c에서 상술한 구조에 따르면, 메모리 셀들은 채널막(CH)과 워드 라인들(WL)의 교차부들에 형성되고, 드레인 셀렉트 트랜지스터는 채널막(CH)과 드레인 셀렉트 라인(DSL)의 교차부에 형성되고, 소스 셀렉트 트랜지스터는 채널막(CH)과 소스 셀렉트 라인(SSL)의 교차부에 형성된다. 하나의 채널막(CH)을 따라 일렬로 배열된 소스 셀렉트 트랜지스터, 메모리 셀들, 및 드레인 셀렉트 트랜지스터는 채널막(CH)을 통해 직렬로 연결되어 스트레이트 타입의 메모리 스트링(SCST)을 정의한다. 워드 라인들(WL)은 메모리 셀들의 게이트들에 신호를 전송하고, 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터의 게이트에 신호를 전송하고, 드레인 셀렉트 라인(DSL)은 드레인 셀렉트 트랜지스터의 게이트에 신호를 전송할 수 있다.
도 1a 내지 도 1c에서 상술한 바와 같이, 메모리 스트링(UCST 또는 SCST)의 게이트들은 채널막(CH)의 연장 방향을 따라 이격되어 적층된 도전 패턴들(CP1 내지 CPn)에 연결된다. 메모리 셀들의 적층 수를 증가시키기 위해 도전 패턴들(CP1 내지 CPn)의 적층 수를 증가시킬 수 있다. 본 발명의 실시 예들은 도전 패턴들(CP1 내지 CPn)의 적층 수 증가에 따라 반도체 장치에 가해질 수 있는 스트레스를 다양한 방식으로 제어하여, 구조적인 안정성을 향상시킬 수 있다.
본 발명의 실시 예들은 구조적 안정성을 향상시키기 위해, 스트레스를 원하는 방향으로 제어하는 역할을 스트레스 제어 절연막(또는 스트레스 제어 패턴)의 배치 위치를 다양하게 설정한다. 이하, 본 발명의 실시 예들에 따른 다양한 스트레스 제어 방법을 보다 구체적으로 설명한다.
도 2는 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2를 참조하면, 반도체 장치는 채널막들(CH), 및 채널막들(CH)을 따라 적층되고 채널막들(CH)을 감싸는 2이상의 적층 그룹들을 포함할 수 있다. 적층 그룹들 각각은 하나의 제1 적층체(ST1) 및 그 제1 적층체(ST1) 위에 배치된 하나의 제2 적층체(ST2)를 포함한다. 다시 말해, 반도체 장치는 교대로 적층된 제1 적층체들(ST1) 및 제2 적층체들(ST2)을 포함할 수 있다. 교대로 적층된 제1 적층체들(ST1) 및 제2 적층체들(ST2)은 슬릿(SI)에 의해 관통될 수 있다.
제1 적층체들(ST1) 각각은 순차로 적층된 제1 도전 패턴(CPA) 및 제1 절연 구조(IS1)를 포함하는 제1 서브세트(subset)를 적어도 한 세트 포함할 수 있다. 예를 들어, 제1 적층체들(ST1) 각각은 제1 서브세트 한 세트를 포함하거나, 2 세트 이상의 제1 서브세트가 적층된 구조로 형성될 수 있다.
제2 적층체들(ST2) 각각은 순차로 적층된 제2 도전 패턴(CPB) 및 제2 절연 구조(IS2)를 포함하는 제2 서브세트(subset)를 적어도 한 세트 포함할 수 있다. 예를 들어, 제2 적층체들(ST2) 각각은 제2 서브세트 한 세트를 포함하거나, 2 세트 이상의 제2 서브세트가 적층된 구조로 형성될 수 있다.
제1 적층체들(ST1) 각각을 구성하는 제1 서브 세트의 적층 수와, 제2 적층체들(ST2) 각각을 구성하는 제2 서브 세트의 적층 수는 서로 동일하다. 제1 적층체들(ST1) 및 제2 적층체들(ST2)은 기둥들(PL)에 의해 관통될 수 있다.
기둥들(PL)은 제1 적층체들(ST1) 및 제2 적층체들(ST2)을 관통하도록 연장된 홀들(H) 내부에 각각 배치될 수 있다. 기둥들(PL) 각각은 그에 대응하는 홀(H) 내부에 배치된 채널막(CH)을 포함한다. 채널막(CH)은 홀(H) 연장 방향을 따라 연장되고, 다층막(ML)에 의해 둘러싸일 수 있다. 채널막(CH)은 홀(H)의 중심 영역을 채우는 절연기둥(IP)을 감싸도록 형성될 수 있다. 또는 채널막(CH)은 홀(H)의 중심 영역을 완전히 채울 수 있다. 다층막(ML)은 채널막(CH)의 측벽으로부터 홀(H)의 측벽을 향하여 순차로 형성된 터널 절연막, 데이터 저장막, 및 제1 블로킹 절연막을 포함할 수 있다. 다층막(ML) 및 채널막(CH)의 구체적인 구성은 도 4에서 보다 구체적으로 예시된다.
제1 절연구조(IS1)는 제1 스트레스를 유도하고, 제2 절연구조(IS2)는 제1 스트레스와 상반된 방향의 제2 스트레스를 유도하도록 형성될 수 있다. 제1 스트레스 및 제2 스트레스 중 어느 하나는 압축 스트레스(compressive stress)이고, 나머지 하나는 인장 스트레스(tensile stress)일 수 있다. 서로 상반된 방향으로 작용하는 제1 스트레스 및 제2 스트레스가 제1 절연구조(IS1) 및 제2 절연구조(IS2)에 각각 인가되므로, 제1 적층체들(ST1) 각각과 제2 적층체들(ST2) 각각에 가해지는 스트레스들은 서로 상쇄될 수 있다. 그 결과, 제1 적층체들(ST1)과 제2 적층체들(ST2)에 발생하는 휨(bending) 등의 구조 왜곡 현상이 줄어들어, 반도체 장치의 구조적인 안정성이 향상될 수 있다.
제1 절연구조(IS1)는 상부 제1 스트레스 제어 절연막(TSC1), 하부 제1 스트레스 제어 절연막(BSC1), 및 상부 제1 스트레스 제어 절연막(TSC1)과 하부 제1 스트레스 제어 절연막(BSC1) 사이에 배치된 제1 층간 절연막(ILD1)을 포함할 수 있다. 상부 제1 스트레스 제어 절연막(TSC1)과 하부 제1 스트레스 제어 절연막(BSC1)은 제1 층간 절연막(ILD1)에 압축 스트레스 또는 인장 스트레스를 가한다.
상부 제1 스트레스 제어 절연막(TSC1) 및 하부 제1 스트레스 제어 절연막(BSC1)은 제1 층간 절연막(ILD1)의 격자 구조(lattice structure)를 구성하는 물질과 다른 격자상수(lattice constant)를 갖는 물질을 포함하는 산화물로 형성될 수 있다. 보다 구체적으로, 상부 제1 스트레스 제어 절연막(TSC1) 및 하부 제1 스트레스 제어 절연막(BSC1)을 구성하는 물질막들의 원소는 제1 층간 절연막(ILD1)을 구성하는 물질막의 원소와 주기율표상 동일한 족이되, 다른 주기에 배치된다. 예를 들어, 상부 제1 스트레스 제어 절연막(TSC1), 하부 제1 스트레스 제어 절연막(BSC1), 및 제1 층간 절연막(ILD1)은 주기율표상 14족 원소를 포함할 수 있다.
구체적으로, 제1 층간 절연막(ILD1)은 실리콘 산화물로 형성될 수 있다. 상부 제1 스트레스 제어 절연막(TSC1) 및 하부 제1 스트레스 제어 절연막(BSC1)은 제1 층간 절연막(ILD1)의 격자 구조를 구성하는 실리콘(Si)과 동일하게 14족이며, 다른 격자상수를 갖는 게르마늄(Ge)을 포함하는 산화물로 형성될 수 있다. 또는 상부 제1 스트레스 제어 절연막(TSC1) 및 하부 제1 스트레스 제어 절연막(BSC1)은 제1 층간 절연막(ILD1)의 격자 구조를 구성하는 실리콘과 동일하게 14족이며, 다른 격자상수를 갖는 탄소(C)을 포함하는 산화물로 형성될 수 있다.
제2 절연구조(IS2)는 상부 제2 스트레스 제어 절연막(TSC2), 하부 제2 스트레스 제어 절연막(BSC2), 및 상부 제2 스트레스 제어 절연막(TSC2)과 하부 제2 스트레스 제어 절연막(BSC2) 사이에 배치된 제2 층간 절연막(ILD2)을 포함할 수 있다. 상부 제2 스트레스 제어 절연막(TSC2)과 하부 제2 스트레스 제어 절연막(BSC2)은 제2 층간 절연막(ILD2)에 압축 스트레스 또는 인장 스트레스를 가한다.
상부 제2 스트레스 제어 절연막(TSC2) 및 하부 제2 스트레스 제어 절연막(BSC2)은 제2 층간 절연막(ILD2)의 격자 구조(lattice structure)를 구성하는 물질과 다른 격자상수(lattice constant)를 갖는 물질을 포함하는 산화물로 형성될 수 있다. 보다 구체적으로, 상부 제2 스트레스 제어 절연막(TSC2) 및 하부 제2 스트레스 제어 절연막(BSC2)을 구성하는 물질막들의 원소는 제2 층간 절연막(ILD2)을 구성하는 물질막의 원소와 주기율표상 동일한 족이되, 다른 주기에 배치된다. 예를 들어, 상부 제2 스트레스 제어 절연막(TSC2), 하부 제2 스트레스 제어 절연막(BSC2), 및 제2 층간 절연막(ILD2)은 주기율표상 14족 원소를 포함할 수 있다.
구체적인 예를 들면, 제2 층간 절연막(ILD2)은 실리콘 산화물로 형성될 수 있다. 상부 제2 스트레스 제어 절연막(TSC2) 및 하부 제2 스트레스 제어 절연막(BSC2)은 제2 층간 절연막(ILD2)의 격자 구조를 구성하는 실리콘과 동일한 14족이며, 실리콘과 다른 격자상수를 갖는 게르마늄(Ge)을 포함하는 산화물로 형성될 수 있다. 또는 상부 제2 스트레스 제어 절연막(TSC2) 및 하부 제2 스트레스 제어 절연막(BSC2)은 제2 층간 절연막(ILD2)의 격자 구조를 구성하는 실리콘과 동일한 14족이며, 실리콘과 다른 격자상수를 갖는 탄소(C)을 포함하는 산화물로 형성될 수 있다.
상부 제1 스트레스 제어 절연막(TSC1) 및 하부 제1 스트레스 제어 절연막(BSC1)은 상부 제2 스트레스 제어 절연막(TSC2) 및 하부 제2 스트레스 제어 절연막(BSC2)과 서로 다른 주기의 원소를 포함할 수 있다. 예를 들어, 상부 제1 스트레스 제어 절연막(TSC1) 및 하부 제1 스트레스 제어 절연막(BSC1)은 제1 층간 절연막(ILD1)의 실리콘보다 격자 상수가 큰 원소를 포함하는 산화물로 형성될 수 있다. 이 경우, 상부 제2 스트레스 제어 절연막(TSC2)과 하부 제2 스트레스 제어 절연막(BSC2)은 제2 층간 절연막(ILD2)의 실리콘보다 격자 상수가 작은 원소를 포함하는 산화물로 형성될 수 있다. 이로써, 제1 층간 절연막(ILD1)에 압축 스트레스가 가해지고, 제2 층간 절연막(ILD2)에 인장 스트레스가 가해질 수 있다. 예시된 바와 다르게, 제1 층간 절연막(ILD1)에 인장 스트레스가 가해지고, 제2 층간 절연막(ILD2)에 압축 스트레스가 가해지도록, 상부 제1 스트레스 제어 절연막(TSC1), 하부 제1 스트레스 제어 절연막(BSC1), 상부 제2 스트레스 제어 절연막(TSC2) 및 하부 제2 스트레스 제어 절연막(BSC2)의 물성을 선택할 수 있다.
제1 도전 패턴들(CPA) 및 제2 도전 패턴들(CPB) 각각은 베리어 메탈막(BM)으로 둘러싸일 수 있다. 제1 도전 패턴들(CPA) 및 제2 도전 패턴들(CPB) 각각은 제2 블로킹 절연막(BI2)으로 둘러싸일 수 있다. 제2 블로킹 절연막(BI2)은 베리어 메탈막(BM)을 둘러싸도록 형성되고, 슬릿(SI)의 측벽 상부로 연장될 수 있다.
제1 도전 패턴들(CPA) 및 제2 도전 패턴들(CPB)은 도 1a 내지 도 1c에서 상술한 도전 패턴들(CP1 내지 CPn)에 대응된다.
도 3은 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3을 참조하면, 반도체 장치는 채널막들(CH), 및 채널막들(CH)을 감싸고 교대로 적층된 절연 구조들(IS) 및 도전 패턴들(CP)을 포함한다.
교대로 적층된 절연 구조들(IS) 및 도전 패턴들(CP)은 슬릿(SI) 및 기둥들(PL)에 의해 관통될 수 있다. 기둥들(PL)은 교대로 적층된 절연 구조들(IS) 및 도전 패턴들(CP)을 관통하도록 연장된 홀들(H) 내부에 각각 배치될 수 있다. 기둥들(PL) 각각은 도 2에서 상술한 바와 동일하게, 채널막(CH), 절연기둥(IP), 및 다층막(ML)을 포함할 수 있다.
절연구조들(IS) 각각은 제1 스트레스 제어 절연막(SC1), 층간 절연막(ILD), 및 제2 스트레스 제어 절연막(SC2)을 포함한다. 제1 스트레스 제어 절연막(SC1), 층간 절연막(ILD), 및 제2 스트레스 제어 절연막(SC2)은 채널막을 감싼다. 층간 절연막(ILD)은 제1 스트레스 제어 절연막(SC1)과 제2 스트레스 제어 절연막(SC2) 사이에 배치된다. 제1 스트레스 제어 절연막(SC1)은 층간 절연막(ILD)에 제1 스트레스를 가하고, 제2 스트레스 제어 절연막(SC2)은 층간 절연막(ILD)에 제2 스트레스를 가한다.
제1 스트레스 및 제2 스트레스는 서로 상반된 방향으로 작용한다. 제1 스트레스 및 제2 스트레스 중 어느 하나는 압축 스트레스(compressive stress)이고, 나머지 하나는 인장 스트레스(tensile stress)일 수 있다. 서로 상반된 방향으로 작용하는 제1 스트레스 및 제2 스트레스가 층간 절연막(ILD)에 가해지므로 절연구조들(IS) 각각에 가해지는 스트레스들은 서로 상쇄될 수 있다. 그 결과, 절연구조들(IS) 및 도전 패턴들(CP)을 포함하는 적층체에 발생하는 휨(bending) 등의 구조 왜곡 현상이 줄어들어, 반도체 장치의 구조적인 안정성이 향상될 수 있다.
제1 스트레스 제어 절연막(SC1)과 제2 스트레스 제어 절연막(SC2) 중 어느 하나는 층간 절연막(ILD)에 압축 스트레스를 가하고, 나머지 하나는 층간 절연막(ILD)에 인장 스트레스를 가할 수 있다. 이를 위해, 제1 스트레스 제어 절연막(SC1), 제2 스트레스 제어 절연막(SC2) 및 층간 절연막(ILD)은 서로 다른 격자 상수를 갖는 물질들을 포함하는 산화물로 형성될 수 있다. 예를 들어, 층간 절연막(ILD)은 실리콘 산화물로 형성될 수 있다. 이 경우, 제1 스트레스 제어 절연막(SC1)과 제2 스트레스 제어 절연막(SC2) 중 어느 하나는 층간 절연막(ILD)의 격자 구조를 구성하는 실리콘보다 격자 상수가 작은 물질을 포함하는 산화물로 형성되고, 나머지 하나는 실리콘보다 격자 상수가 큰 물질을 포함하는 산화물로 형성된다. 보다 구체적으로, 제1 스트레스 제어 절연막(SC1)과 제2 스트레스 제어 절연막(SC2) 중 어느 하나는 게르마늄을 포함하는 산화물로 형성되고, 나머지 하나는 탄소를 포함하는 산화물로 형성된다.
도전 패턴들(CP) 각각은, 서로 다른 높이에 배치되고 서로 이웃한, 절연 구조들(IS) 사이에 배치된다. 특히, 도전 패턴들(CP) 각각은 제1 스트레스 제어 절연막(SC1)으로 구성된 하부 스트레스층(BSC)과 제2 스트레스 제어 절연막(SC2)으로 구성된 상부 스트레스층(TSC) 사이에 배치될 수 있다. 이로써, 도전 패턴들(CP)에 가해지는 스트레스들이 상쇄될 수 있다.
도전 패턴들(CP) 각각은 도 2에서 상술한 바와 같이, 베리어 메탈막(BM) 및 제2 블로킹 절연막(BI2) 중 적어도 어느 하나로 둘러싸일 수 있다. 도전 패턴들(CP)은 도 1a 내지 도 1c에서 상술한 도전 패턴들(CP1 내지 CPn)에 대응된다.
도 4는 도 2 또는 도 3에 표시된 A 영역의 확대도이다.
도 4를 참조하면, 다층막(ML)은 데이터 저장막(DL), 데이터 저장막(DL)과 채널막(CH) 사이에 배치된 터널 절연막(TI), 및 데이터 저장막(DL)을 감싸는 제1 블로킹 절연막(BI1)을 포함할 수 있다. 데이터 저장막(DL), 터널 절연막(TI), 및 제1 블로킹 절연막(BI1)은 홀(H)의 측벽을 따라 연장되고, 채널막(CH)을 감싼다. 데이터 저장막(DL)은 전하 트랩이 가능한 물질막으로 형성될 수 있다. 예를 들어, 데이터 저장막(DL)은 실리콘 질화막으로 형성될 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다. 제1 블로킹 절연막(BI1)은 전하 차단이 가능한 물질막으로 형성될 수 있다.
제2 블로킹 절연막(BI2)은 제1 블로킹 절연막(BI1)과 동일한 물질로 형성되거나, 제1 블로킹 절연막(BI1)보다 유전율이 높은 절연물로 형성될 수 있다. 예를 들어, 제1 블로킹 절연막(BI1)과 제2 블로킹 절연막(BI2)은 실리콘 산화막으로 형성될 수 있다. 또 다른 예를 들어, 제1 블로킹 절연막(BI1)은 실리콘 산화막으로 형성되고, 제2 블로킹 절연막(BI2)은 알루미늄 산화막으로 형성될 수 있다.
경우에 따라, 제1 블로킹 절연막(BI1) 중 제2 블로킹 절연막(BI2) 중 어느 하나는 형성되지 않을 수 있다. 제1 블로킹 절연막(BI1)이 형성되지 않은 경우, 제2 블로킹 절연막(BI2)은 다층막(ML)의 데이터 저장막(DL)에 접촉될 수 있다.
채널막(CH)은 절연기둥(IP)을 감싸는 튜브 타입으로 형성될 수 있으나, 본 발명의 실시 예는 이에 한정되지 않는다. 즉, 채널막(CH)은 튜브 타입에 한정되지 않고 다양한 구조로 형성될 수 있다.
채널막(CH)이 절연기둥(IP)을 감싸는 튜브 타입의 박막으로서 형성되는 경우, 채널막(CH)은 제1 채널막(CH1) 및 제2 채널막(CH2)을 포함할 수 있다. 제2 채널막(CH2)은 제1 채널막(CH1) 상에 형성될 수 있다. 제1 채널막(CH1)은 폴리 실리콘막으로 형성되고, 실리콘과 다른 격자 상수를 가지며 주기율표상 실리콘과 동일한 14족 원소가 제2 채널막(CH2)이 포함될 수 있다. 예를 들어, 제2 채널막(CH2)은 SiC 또는 SiGe를 포함할 수 있다. 이와 같이 서로 다른 격자 상수를 갖는 원소들을 포함하는 제1 및 제2 채널막들(CH1, CH2)은 채널막(CH) 내 전하 이동도를 증가 시킬 수 있다.
도 5a 내지 도 5d는 도 2에 도시된 반도체 장치의 제조방법 일례를 설명하기 위한 단면도들이다.
도 5a를 참조하면, 하부 구조(미도시) 상에 제1 예비 적층체들(100) 및 제2 예비 적층체들(110)을 교대로 적층한다. 하부 구조는 도 1a에 도시된 파이프 게이트(PG)를 포함하거나, 도 1b에 도시된 소스막(SL)을 포함하거나, 도 1c에 도시된 제1 소스막(SL) 및 소스 희생막(미도시)을 포함할 수 있다.
제1 예비 적층체들(100) 각각은 제1 서브세트들의 적층구조로 형성된다. 제1 서브세트들 각각은 순차로 적층된 제1 절연구조(107) 및 제1 희생막(101)을 포함한다. 제1 절연구조(107)는 순차로 적층된 하부 제1 스트레스 제어 절연막(103B), 제1 층간 절연막(105), 및 상부 제1 스트레스 제어 절연막(103T)을 포함한다.
제2 예비 적층체들(110) 각각은 제2 서브세트들의 적층구조로 형성된다. 제2 서브세트들 각각은 순차로 적층된 제2 절연구조(117) 및 제2 희생막(111)을 포함한다. 제2 절연구조(117)는 순차로 적층된 하부 제2 스트레스 제어 절연막(113B), 제2 층간 절연막(115), 및 상부 제2 스트레스 제어 절연막(113T)을 포함한다.
제1 층간 절연막(105) 및 제2 층간 절연막(115) 각각은 실리콘 가스와 산화 가스를 이용하여 증착된 실리콘 산화막(SiO2)일 수 있다.
하부 제1 스트레스 제어 절연막(103B)과 상부 제1 스트레스 제어 절연막(103T)은 동일한 물질막으로 형성될 수 있으며, 실리콘과 다른 격자 상수를 갖는 물질을 포함하는 산화막일 수 있다. 예를 들어, 하부 제1 스트레스 제어 절연막(103B)과 상부 제1 스트레스 제어 절연막(103T)은, 주기율표상 실리콘과 동일한 14족 내에서 실리콘과 다른 주기의 원소를, 포함하는 산화막일 수 있다.
하부 제2 스트레스 제어 절연막(113B)과 상부 제2 스트레스 제어 절연막(113T)은 동일한 물질막으로 형성될 수 있으며, 실리콘과 다른 격자 상수를 갖는 물질을 포함하는 산화막일 수 있다. 예를 들어, 하부 제2 스트레스 제어 절연막(113B)과 상부 제2 스트레스 제어 절연막(113T)은, 주기율표상 실리콘과 동일한 14족 내에서 실리콘과 다른 주기의 원소를, 포함하는 산화막일 수 있다.
하부 제1 스트레스 제어 절연막(103B), 상부 제1 스트레스 제어 절연막(103T), 하부 제2 스트레스 제어 절연막(113B), 상부 제2 스트레스 제어 절연막(113T)의 물성의 예시는 도 2에서 상술한 바와 동일하다.
제1 절연구조(107), 제1 희생막(101), 제2 절연구조(117) 및 제2 희생막(111)은 산화막 증착 공정 및 질화막 증착 공정을 교대로 반복함으로써 형성될 수 있다. 제1 희생막(101) 및 제2 희생막(111) 각각은 질화막 증착 공정을 통해 형성될 수 있다. 제1 절연구조(107) 및 제2 절연구조(117) 각각은 산화막 증착 공정을 통해 형성될 수 있다. 제1 절연구조(107) 및 제2 절연구조(117) 각각은 MFC(mass flow controller)를 이용하여 챔버(Chamber) 내에 유입되는 가스를 제어함으로써, 다중층의 산화물들로 형성될 수 있다.
예를 들어, 제1 절연구조(107)의 하부 제1 스트레스 제어 절연막(103B) 및 상부 제1 스트레스 제어 절연막(103T)과, 제2 절연구조(117)의 하부 제2 스트레스 제어 절연막(113B) 및 상부 제2 스트레스 제어 절연막(113T)은 실리콘 산화막 형성을 위한 실리콘 가스와 산화 가스 이외에 실리콘과 다른 격자 상수를 갖는 물질을 가스 상태로 유입시켜 형성될 수 있다. 보다 구체적으로, 제1 절연구조(107)의 하부 제1 스트레스 제어 절연막(103B) 및 상부 제1 스트레스 제어 절연막(103T)은 실리콘 산화막 형성을 위한 실리콘 가스와 산화 가스 이외에 실리콘보다 격자 상수가 큰 게르마늄 원자를 포함하는 제1 가스를 챔버 내에 유입하여 형성할 수 있다. 이 경우, 제2 절연구조(117)의 하부 제2 스트레스 제어 절연막(113B) 및 상부 제2 스트레스 제어 절연막(113T)은 실리콘 산화막 형성을 위한 실리콘 가스와 산화 가스 이외에 실리콘보다 격자 상수가 작은 탄소 원자를 포함하는 제2 가스를 챔버 내에 유입하여 형성할 수 있다.
또 다른 예로서, 제1 절연구조(107)의 하부 제1 스트레스 제어 절연막(103B) 및 상부 제1 스트레스 제어 절연막(103T)을 형성하기 위해 챔버 내에 실리콘 가스와 산화 가스 이외에 실리콘보다 상술한 제2 가스를 유입할 수 있다. 이 경우, 제2 절연구조(117)의 하부 제2 스트레스 제어 절연막(113B) 및 상부 제2 스트레스 제어 절연막(113T)을 형성하기 위해 챔버 내에 실리콘 가스와 산화 가스 이외에 상술한 제1 가스를 유입할 수 있다.
제1 절연구조(107)의 제1 층간 절연막(105) 및 제2 절연구조(117)의 제2 층간 절연막(115)은 상술한 제1 가스 및 제2 가스의 유입을 차단하고, 실리콘 가스와 산화 가스를 챔버 내에 유입함으로써 형성된다. 실리콘 가스는 실란(SiH4) 가스를 포함할 수 있다.
도 5b를 참조하면, 제1 예비 적층체들(100) 및 제2 예비 적층체들(110)을 식각하여, 이들을 관통하는 홀들(H)을 형성한다. 이 후, 홀들(H)의 각각의 내부에 기둥들(120)을 형성한다.
기둥들(120)을 형성하는 단계는 홀들(H) 각각의 표면 상에 다층막(121)을 형성하는 단계 및 다층막(121) 상에 채널막(123)을 형성하는 단계를 포함할 수 있다. 다층막(121)은 도 4에서 상술한 제1 블로킹 절연막(BI1), 데이터 저장막(DL), 및 터널 절연막(TI)을 홀들(H)의 측벽을 상에 순차로 적층하여 형성할 수 있다.
채널막(123)은 반도체막으로 형성될 수 있으며, 예를 들어 채널막(123)은 실리콘막을 포함할 수 있다. 채널막(123)은 홀들(H) 각각의 중심영역을 개구하며 튜브 타입으로 형성될 수 있다. 이 경우, 채널막(123) 내 전하의 이동도를 증가시키기 위해, 채널막(123)은 도 4에서 상술한 바와 같이 격자 상수가 다른 원소를 포함하는 제1 채널막(CH1) 및 제2 채널막(CH2)을 포함할 수 있다. 홀들(H) 각각의 중심 영역은 절연기둥(125)으로 채울 수 있다.
이어서, 제1 예비 적층체들(100) 및 제2 예비 적층체들(110)을 식각하여, 이들을 관통하는 슬릿(131)을 형성한다. 슬릿(131)은 기둥들(PS) 사이의 제1 예비 적층체들(100) 및 제2 예비 적층체들(110)을 식각하여 형성할 수 있다.
도 5c를 참조하면, 제1 및 제2 희생막들(도 5a의 101, 111)은 슬릿(131)을 통해 선택적으로 제거될 수 있다. 이로써, 개구부들(133)이 서로 이웃한 절연구조들(107 및 117) 사이들에서 개구된다.
도 5d를 참조하면, 개구부들(133)의 표면들 상에 제2 블로킹 절연막(141)을 형성할 수 있다. 제2 블로킹 절연막(141)은 슬릿(131) 측벽 상부로 연장될 수 있다. 이 후, 개구부들(133) 각각의 표면 상에 베리어 메탈막(143)을 형성할 수 있다. 베리어 메탈막(143)은 제2 블로킹 절연막(141) 상에 형성될 수 있다. 이어서, 개구부들(133) 각각의 내부를 채우는 도전 패턴들(145)을 형성할 수 있다. 도전 패턴들(145)은 다양한 도전물로 형성될 수 있다. 예를 들어, 도전 패턴들(145)은 저항이 낮은 금속을 포함할 수 있다. 도전 패턴들(145) 각각은 베리어 메탈막(143) 상에 형성될 수 있다.
이어서, 슬릿(131) 내부를 채우는 슬릿 절연막(131)을 형성할 수 있다.
도 6a 및 도 6b는 격자 구조가 다른 물질막들에 가해지는 스트레스를 설명하기 위한 도면들이다. 보다 구체적으로, 도 6a 및 도 6b는 산소(O2)가 결합된 구조를 배제하고 산화막들의 격자구조를 개략적으로 도시한 도면들이다.
도 6a를 참조하면, 제1 물질막(L1) 및 제2 물질막(L2)을 포함하는 절연구조가 제공될 수 있다. 제1 물질막(L1)의 제1 원소(61) 및 제2 물질막(L2)의 제2 원소(62)는 주기율표 상 14족에 배치되며, 주기율표상 서로 다른 주기에 배치될 수 있다. 보다 구체적으로, 제1 원소(61)의 격자 상수보다 제2 원소(62)의 격자 상수가 더 클 수 있다. 예를 들어, 제1 원소(61)는 실리콘(Si)이고, 제2 원소(62)는 게르마늄(Ge)일 수 있다.
상술한 제1 원소(61)와 제2 원소(62)의 격자 상수 차이로 인해 화살표로 표시된 방향으로 스트레스가 가해질 수 있다. 제1 물질막(L1)의 경우, 압축 스트레스를 받는다. 제1 물질막(L1)을 절연구조의 층간 절연막으로 이용하고, 제2 물질막(L2)을 절연구조의 스트레스 제어 절연막으로 이용하는 경우, 층간 절연막에 압축 스트레스를 가할 수 있다.
도 6b를 참조하면, 제1 물질막(L1) 및 제3 물질막(L3)을 포함하는 절연구조가 제공될 수 있다. 제1 물질막(L1)의 제1 원소(61) 및 제3 물질막(L3)의 제3 원소(63)는 주기율표 상 14족에 배치되며, 주기율표상 서로 다른 주기에 배치될 수 있다. 보다 구체적으로, 제1 원소(61)의 격자 상수보다 제3 원소(63)의 격자 상수가 더 작을 수 있다. 예를 들어, 제1 원소(61)는 실리콘(Si)이고, 제3 원소(63)는 탄소(C)일 수 있다.
상술한 제1 원소(61)와 제3 원소(63)의 격자 상수 차이로 인해 화살표로 표시된 방향으로 스트레스가 가해질 수 있다. 제1 물질막(L1)의 경우, 인장 스트레스를 받는다. 제1 물질막(L1)을 절연구조의 층간 절연막으로 이용하고, 제3 물질막(L3)을 절연구조의 스트레스 절연막으로 이용하면, 층간 절연막에 인장 스트레스를 가할 수 있다.
도 6a 및 도 6b에서 상술한 바와 같이, 격자 상수 차이를 이용하여 층간 절연막에 다양한 방향으로 스트레스를 유도할 수 있다.
도 6a 및 도 6b에서 상술한 바와 같은 원리에 따라, 도 2, 도 5a 내지 도 5d에서 상술한 제1 절연구조(IS1, 107) 및 제2 절연구조(IS2, 117)에 서로 상반된 방향으로 작용되는 제1 스트레스 및 제2 스트레스를 유도할 수 있다.
도 7a 및 도 7b는 도 3에 도시된 반도체 장치의 제조방법 일례를 설명하기 위한 단면도들이다.
도 7a를 참조하면, 하부 구조(미도시) 상에 희생막들(201) 및 절연구조들(211)을 교대로 적층한다. 하부 구조는 도 1a에 도시된 파이프 게이트(PG)를 포함하거나, 도 1b에 도시된 소스막(SL)을 포함하거나, 도 1c에 도시된 제1 소스막(SL) 및 소스 희생막(미도시)을 포함할 수 있다.
절연구조(211)는 순차로 적층된 제1 스트레스 제어 절연막(203), 층간 절연막(205), 및 제2 스트레스 제어 절연막(207)을 포함한다. 층간 절연막(205)은 실리콘 가스와 산화 가스를 이용하여 증착된 실리콘 산화막(SiO2)일 수 있다.
제1 스트레스 제어 절연막(203)과 제2 스트레스 제어 절연막(207)은 실리콘과 다른 격자 상수를 갖는 물질을 포함하는 산화막들일 수 있다. 예를 들어, 제1 스트레스 제어 절연막(203)과 제2 스트레스 제어 절연막(207)은 주기율표상 실리콘과 동일한 14족 내에서, 실리콘과 다른 주기의 원소를 포함하는 산화막들일 수 있다.
제1 스트레스 제어 절연막(203)과 제2 스트레스 제어 절연막(207)의 물성의 예시는 도 3에서 상술한 바와 동일하다.
절연구조들(211) 및 희생막들(201)은 산화막 증착 공정 및 질화막 증착 공정을 교대로 반복함으로써 형성될 수 있다. 희생막들(201) 각각은 질화막 증착 공정을 통해 형성될 수 있다. 절연구조들(211) 각각은 산화막 증착 공정을 통해 형성될 수 있다. 절연구조들(211) 각각은 MFC(mass flow controller)를 이용하여 챔버(Chamber) 내에 유입되는 가스를 제어함으로써, 다중층의 산화물들로 포함할 수 있다.
예를 들어, 절연구조들(211) 각각의 제1 스트레스 제어 절연막(203) 및 제2 스트레스 제어 절연막(207)은 실리콘 산화막 형성을 위한 실리콘 가스와 산화 가스 이외에 실리콘과 다른 격자 상수를 갖는 물질을 가스 상태로 유입시켜 형성될 수 있다. 보다 구체적으로, 제1 스트레스 제어 절연막(203)은 실리콘 가스와 산화 가스 이외에 도 5a에서 상술한 게르마늄 원자를 포함하는 제1 가스를 챔버 내에 유입하여 형성할 수 있다. 이 경우, 제2 스트레스 제어 절연막(207)은 실리콘 산화막 형성을 위한 실리콘 가스와 산화 가스 이외에 도 5a에서 상술한 탄소 원자를 포함하는 제2 가스를 챔버 내에 유입하여 형성할 수 있다.
또 다른 예로서, 제1 스트레스 제어 절연막(203)을 형성하기 위해 챔버 내에 실리콘 가스와 산화 가스 이외에 상술한 제2 가스를 유입할 수 있다. 이 경우, 제2 스트레스 제어 절연막(207)을 형성하기 위해 챔버 내에 실리콘 가스와 산화 가스 이외에 상술한 제1 가스를 유입할 수 있다.
층간 절연막(205)은 제1 가스 및 제2 가스의 유입을 차단하고, 실리콘 가스와 산화 가스를 챔버 내에 유입함으로써 형성된다. 실리콘 가스는 실란(SiH4) 가스를 포함할 수 있다.
도 7b를 참조하면, 홀들(H)을 형성하는 공정, 각각이 다층막(221), 채널막(223), 절연기둥(225)을 포함하는 기둥들(220)을 홀들(H) 내부에 형성하는 공정, 슬릿(231)을 형성하는 공정, 개구부들(233)을 형성하는 공정, 제2 블로킹 절연막(241)을 형성하는 공정, 베리어 메탈막(243)을 형성하는 공정, 도전 패턴들(245)을 형성하는 공정, 및 슬릿 절연막(231)을 형성하는 공정을 실시한다. 이러한 공정들은 도 5b 내지 도 5d에서 상술한 바와 동일하다.
도 6a 및 도 6b에서 상술한 바와 같은 원리에 따라, 도 3, 도 7a 및 도 7b에서 상술한 절연구조들(IS, 211) 각각에 서로 상반된 방향으로 작용되는 제1 스트레스 및 제2 스트레스를 유도할 수 있다. 이에 따라, 희생막 및 절연구조의 교대 적층 구조 또는 도전 패턴 및 절연구조의 교대 적층 구조에 가해지는 공정 스트레스가 감소될 수 있다. 또한, 절연구조들(IS, 211)의 스트레스가 감소될 수 있다. 그리고, 절연구조들(211) 사이의 개구부들(233) 각각에 베리어 메탈막(243) 및 도전 패턴(245)을 형성하는 과정에서 반복되는 증착 공정 및 세정 공정으로 인하여 가해지는 공정 스트레스가 완화될 수 있다.
도 8a 내지 도 8d는 본 발명의 일 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도들이다. 도 8a 내지 도 8d에 도시된 공정들은 셀 영역(CA) 및 콘택 영역(CTA)을 포함하는 웨이퍼(미도시) 상에서 실시될 수 있다. 셀 영역(CA)은 도 1a 내지 도 1c에서 상술한 구조들 중 어느 하나를 포함하는 메모리 스트링이 배치되는 영역이다. 콘택 영역(CTA)은 도 1a 내지 도 1c에서 상술한 도전 패턴들이 계단 구조로 패터닝된 영역일 수 있다.
도 8a를 참조하면, 도면에 도시되진 않았으나, 셀 영역(CA) 및 콘택 영역(CTA)을 포함하는 웨이퍼 상에 하부 구조를 미리 형성할 수 있다. 하부 구조는 구동회로를 구성하는 트랜지스터들을 포함할 수 있다. 하부 구조는 도 1a에 도시된 파이프 게이트(PG)를 포함하거나, 도 1b에 도시된 소스막(SL)을 포함하거나, 도 1c에 도시된 제1 소스막(SL) 및 소스 희생막(미도시)을 포함할 수 있다.
이어서, 하부 구조 상에 층간 절연막들(301) 및 희생막들(311)을 교대로 적층한다. 층간 절연막들(301)은 실리콘 산화막으로 형성될 수 있고, 희생막들(311)은 질화막으로 형성될 수 있다.
이 후, 층간 절연막들(301) 및 희생막들(311)을 관통하는 홀들(H)을 형성하는 공정 및 각각이 다층막(321), 채널막(323), 절연기둥(325)을 포함하는 기둥들(320)을 홀들(H) 내부에 형성하는 공정을 실시한다. 기둥들(320) 형성 공정은 도 5b에서 상술한 바와 동일하다.
이어서, 층간 절연막들(301) 및 희생막들(311)을 식각하여 웨이퍼의 콘택 영역(CTA) 상에 계단 구조(361)를 형성할 수 있다.
이 후, 계단 구조(361)를 이루는 단부를 포함하는 층간 절연막들(301) 및 희생막들(311)을 평탄화 절연막(371)으로 덮을 수 있다.
도 8b를 참조하면, 콘택 영역(CTA) 상부의 평탄화 절연막(371), 층간 절연막들(301) 및 희생막들(311)을 관통하는 관통 영역들(381)을 형성한다. 관통 영역들(381)은 홀 타입으로 형성될 수 있다. 이 후, 관통 영역들(381)을 각각 채우는 지지기둥들(380)을 형성한다.
지지기둥들(380) 각각은 코어 패턴(385) 및 코어 패턴(385)을 감싸는 스트레스 제어 패턴(383)을 포함한다. 스트레스 제어 패턴(383)은 관통 영역들(381) 각각의 측벽 상에 형성되고, 코어 패턴(385)은 관통 영역들(381) 각각의 중심 영역을 채우며 스트레스 제어 패턴(383) 상에 형성된다.
코어 패턴(385)은 실리콘 산화막(SiO2)일 수 있다. 스트레스 제어 패턴(383)은 코어 패턴(385)의 격자 구조를 구성하는 실리콘과 다른 격자 상수를 갖는 물질을 포함하는 산화물일 수 있다. 예를 들어, 스트레스 제어 패턴(383)은 게르마늄(Ge)을 포함하는 산화물로 형성되거나, 탄소(C)를 포함하는 산화물로 형성될 수 있다.
상술한 지지기둥들(380)은 층간 절연막들(301) 및 희생막들(311)을 메모리 블록들로 구분하기 위한 블록 슬릿 절연막(미도시)과 동시에 형성할 수 있다.
도 8c를 참조하면, 메모리 블록들로 분리된 층간 절연막들(301) 및 희생막들(311)을 관통하는 슬릿들을 형성한 후, 슬릿들을 통해 희생막들(도 8b의 311)을 선택적으로 제거할 수 있다. 이로써, 층간 절연막들(301) 사이에 개구부들(391)이 형성된다. 지지기둥들(380)은 층간 절연막들(301)을 안정적으로 지지할 수 있다.
도 8d를 참조하면, 개구부들(391)을 도전 패턴들(393)로 각각 채운다. 이 후, 평탄화 절연막(371) 및 층간 절연막들(301) 중 적어도 어느 하나를 관통하여 도전 패턴들(393) 각각에 접촉되는 콘택 플러그들(CT)을 형성한다. 콘택 플러그들(CT)은 도 8d의 절취 단면과 동일면에 배치되지 않으므로 점선으로 표기하였다. 콘택 플러그들(CT)은 지지기둥들(380)과 어긋나게 배열된다.
도 8a 내지 도 8d에서 상술한 공정들을 이용하여 형성된 반도체 장치는 채널막(323)을 포함하는 기둥들(320), 기둥들(320)을 감싸는 적층체(ST), 및 적층체(ST)를 관통하는 지지기둥들(380)을 포함할 수 있다.
적층체(ST)는 교대로 적층된 층간 절연막들(301) 및 도전 패턴들(393) 포함한다. 적층체(ST)의 층간 절연막들(301) 및 도전 패턴들(393)은 계단 구조를 이루도록 적층될 수 있다. 적층체(ST)는 셀 영역(CA) 및 콘택 영역(CTA)으로 구분될 수 있다. 적층체(ST)의 콘택 영역(CTA)은 셀 영역(CT)으로부터 연장된 층간 절연막들(301) 및 도전 패턴들(393)의 단부로 형성될 수 있다. 층간 절연막들(301) 및 도전 패턴들(393)은 콘택 영역(CTA)에서 계단 구조를 이룰 수 있다. 적층체(ST)의 도전 패턴들(393)은 도 1a 내지 도 1c에서 상술한 도전 패턴들로 이용될 수 있다.
채널막(323)을 포함하는 기둥들(320)은 적층체(ST)의 셀 영역(CA)에 배치된다. 지지기둥들(380)은 적층체(CTA)의 콘택 영역(CTA)에 배치된다. 지지기둥들(380)은 적층체(STA)의 계단 구조를 관통할 수 있다.
지지기둥들(380) 각각은 도 8c에서 상술한 바와 같이 코어 패턴(385) 및 코어 패턴(385)을 감싸는 스트레스 제어 패턴(383)을 포함한다. 코어 패턴(385) 및 스트레스 제어 패턴(383)을 구성하는 물질막들은 코어 패턴(385)에 압축 스트레스 또는 인장 스트레스를 가할수 있도록 선택될 수 있다.
코어 패턴(385)에 가해지는 압축 스트레스 또는 인장 스트레스는 도 8a 내지 도 8d에서 상술한 공정들을 진행하는 과정에서 발생되는 스트레스를 완화할 수 있는 방향으로 작용하여 적층체(ST)의 형태 변형을 줄일 수 있다.
코어 패턴(385)은 실리콘을 포함하는 산화물로 형성되고, 스트레스 제어 패턴(383)은 실리콘과 다른 격자 상수를 갖는 원소를 포함하는 산화물로 형성될 수 있다. 예를 들어, 스트레스 제어 패턴(383)은 게르마늄을 포함하는 산화물 또는 탄소를 포함하는 산화물로 형성될 수 있다. 이에 따라, 지지기둥들(380)각각의 코어 패턴(385)에 도 6a에서 상술한 원리에 따른 압축 스트레스가 가해지거나, 도 6b에서 상술한 원리에 따른 인장 스트레스가 가해질 수 있다.
도 9는 본 발명의 일 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도이다.
도 9를 참조하면, 반도체 장치는 서로 이격된 제1 적층체(STA) 및 제2 적층체(STB)를 포함할 수 있다. 제1 적층체(STA) 및 제2 적층체(STB) 각각은 도 8a 내지 도 8d에서 상술한 공정들을 이용하여 형성될 수 있다.
제1 적층체(STA) 및 제2 적층체(STB) 각각은 교대로 적층된 층간 절연막들(401) 및 도전 패턴들(403)을 포함한다. 층간 절연막들(401) 및 도전 패턴들(403)은 제1 적층체(STA) 및 제2 적층체(STB) 각각의 단부에서 계단 구조를 형성할 수 있다. 도전 패턴들(403)은 도 1a 내지 도 1c에서 상술한 도전 패턴들로 이용될 수 있다.
제1 적층체(STA) 및 제2 적층체(STB) 각각은 기둥(420)에 의해 관통될 수 있다. 기둥(420)은 제1 적층체(STA) 또는 제2 적층체(STB)를 관통하도록 연장된 홀(H) 내부에 배치된다. 기둥(420)은 홀(H) 내부에 배치된 채널막(423)을 포함한다. 채널막(423)은 홀(H) 연장 방향을 따라 연장되고, 다층막(421)에 의해 둘러싸일 수 있다. 채널막(423)은 홀(H)의 중심 영역을 채우는 절연기둥(425)을 감싸도록 형성될 수 있다. 다층막(421) 및 채널막(423)의 구체적인 구성은 도 4에서 상술한 바와 동일하다.
제1 적층체(STA)와 제2 적층체(STB) 사이의 공간은 스트레스 제어 절연막(SCI)으로 채워진다. 스트레스 제어 절연막(SCI)은 제2 적층체(STB) 보다 제1 적층체(STA)에 더 가깝게 배치된 제1 물질막(471) 및 제1 적층체(STA)보다 제2 적층체(STB)에 더 가깝게 배치된 제2 물질막(473)을 포함한다. 제1 적층체(STA) 및 제2 적층체(STB)는 스트레스 제어 절연막(SCI)을 기준으로 대칭된 계단 구조로 형성될 수 있다.
스트레스 제어 절연막(SCI)의 형성 공정은 제1 물질막(471)을 형성하는 공정 및 제2 물질막(473)을 형성하는 공정으로 구분될 수 있다.
제1 물질막(471)은 대칭된 계단 구조를 갖는 제1 적층체(STA) 및 제2 적층체(STB)를 형성한 후, 제1 적층체(STA)와 제2 적층체(STB) 사이의 공간을 완전히 채우도록 형성된다. 이 후, 마스크 패턴(미도시)을 식각 베리어로 이용한 식각 공정으로 제2 적층체(STB)에 인접한 제1 적층체(STA)와 제2 적층체(STB) 사이의 공간 일부와, 제2 적층체(STB)가 노출되도록 제1 물질막(471)의 일부를 제거한다. 이로서, 제1 물질막(471)은 도 9에 도시된 구조로 잔류될 수 있다.
이 후, 마스크 패턴을 제거한다. 이어서, 제2 물질막(473)은 잔류된 제1 물질막(471)과 제2 적층체(STB) 사이의 공간을 완전히 채우도록 형성된다.
제1 물질막(471)은 제1 적층체(STA)를 덮도록 형성되고, 제2 물질막(473)은 제2 적층체(STB)를 덮도록 형성될 수 있다. 제1 물질막(471) 및 제2 물질막(473)의 표면은 평탄화될 수 있다.
제1 물질막(471) 및 제2 물질막(473)을 포함하는 스트레스 제어 절연막(SCI)을 형성한 후, 스트레스 제어 절연막(SCI)을 관통하는 제1 및 제2 콘택 플러그들(CT1, CT2)을 형성한다. 제1 콘택 플러그들(CT1)은 제1 물질막(471)을 관통하여 제1 적층체(STA)의 도전 패턴들(403)에 접촉되도록 연장된다. 제2 콘택 플러그들(CT2)은 제2 물질막(473)을 관통하여 제2 적층체(STB)의 도전 패턴들(403)에 접촉되도록 연장된다.
스트레스 제어 절연막(SCI)은 제1 적층체(STA) 및 제2 적층체(STB) 중 어느 하나를 향하는 스트레스를 갖도록 형성되고, 스트레스 제어 절연막(SCI)의 스트레스 방향은 제1 물질막(471) 및 제2 물질막(473)의 격자 상수 차이를 이용하여 제어할 수 있다.
제1 물질막(471) 및 제2 물질막(473)은 서로 다른 격자 상수를 갖는 물질들을 포함하는 산화물로 형성될 수 있다. 예를 들어, 제1 물질막(471)은 실리콘 산화물로 형성되고, 제2 물질막(473)은 실리콘과 다른 격자 상수를 갖는 산화물로 형성될 수 있다. 이 경우, 제2 물질막(473)은 실리콘보다 격자 상수가 큰 게르마늄 또는 실리콘 보다 격자 상수가 작은 탄소를 포함하는 산화물로 형성될 수 있다.
제1 물질막(471) 및 제2 물질막(473)의 격자 상수 차이로 인하여, 스트레스 제어 절연막(SCI)은 제1 적층체(STA)를 향하는 스트레스를 갖거나, 제2 적층체(STB)를 향하는 스트레스를 가질 수 있다. 이러한 스트레스 제어 절연막(SCI)의 스트레스 방향은 반도체 장치의 제조 공정을 진행하는 과정에서 웨이퍼에 가해지는 스트레스 방향을 고려하여 결정될 수 있다.
반도체 장치의 메모리 소자를 제조하는 과정에서 웨이퍼의 가장자리는 일 방향을 향하는 공정 스트레스를 받을 수 있다. 본 발명의 실시 예는 스트레스 제어 절연막(SCI)이 일 방향을 향하는 공정 스트레스와 반대 방향을 향하는 스트레스를 갖도록 제1 물질막(471) 및 제2 물질막(473)의 물성을 선택할 수 있다. 이로써, 본 발명의 실시 예는 스트레스 제어 절연막(SCI)을 이용하여 웨이퍼에 가해지는 공정 스트레스를 상쇄시킬 수 있다. 그 결과, 본 발명의 실시 예는 제1 적층체(STA) 및 제2 적층체(STB)의 형태 왜곡을 방지할 수 있다.
상술한 바와 같이 본 발명의 실시 예들은 원하는 방향으로 스트레스가 발생할 수 있도록 스트레스 제어 절연막 또는 스트레스 제어 패턴의 위치를 다양하게 설정함으로써, 반도체 장치를 구성하는 적층체의 변형을 방지할 수 있다. 이로써, 본 발명의 실시 예들은 적층체 상부에 배치되는 콘택 플러그들의 정렬도를 개선할 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 10을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 2 또는 도 3에서 상술한 절연구조들을 포함할 수 있다. 즉, 메모리 소자(1120)의 절연구조들은 서로 상반된 방향을 향하는 제1 스트레스와 제2 스트레스를 가하는 스트레스 제어 절연막들을 포함할 수 있다. 또는 메모리 소자(1120)는 도 8d에서 상술한 지지기둥들을 포함할 수 있다. 즉, 메모리 소자(1120)의 지지기둥들 각각은 코어패턴에 스트레스를 가하며 코어 패턴을 감싸는 스트레스 제어 패턴을 포함할 수 있다. 또는 메모리 소자(1120)는 도 9에서 상술한 바와 같이 공정 스트레스를 상쇄시키는 방향으로 작용하는 스트레스를 갖는 스트레스 제어 절연막을 포함할 수 있다. 스트레스 제어 절연막은 서로 이격된 제1 적층체 및 제2 적층체들 사이를 채운다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 11은 도 10을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 11을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 10을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
CP1 내지 CPn, CPA, CPB, CP, 145, 245, 393, 403: 도전 패턴
CH, 123, 223, 323, 423: 채널막
ST1, ST2, ST, STA, STB :적층체
IS1, IS2, IS. 107, 117, 211: 절연구조
ILD1, ILD2, ILD, 105, 115, 205, 301, 401: 층간 절연막
BSC1, BSC2, TSC1, TSC2, BSC, TSC, SC1, SC2, 103B, 103T, 113B, 113T, 203, 207: 스트레스 제어 절연막
385: 코어 패턴 383: 스트레스 제어 패턴
380: 지지기둥 471: 제1 물질막
473: 제2 물질막 CT, CT1, CT2: 콘택 플러그

Claims (20)

  1. 제1 도전 패턴 및 제1 스트레스를 유도하는 제1 절연구조가 적층된 제1 서브 세트가 적어도 한 세트 적층된 제1 적층체;
    상기 제1 적층체 상에 배치되고, 제2 도전 패턴 및 상기 제1 스트레스와 상반된 방향의 제2 스트레스를 유도하는 제2 절연구조가 적층된 제2 서브 세트가 적어도 한 세트 적층된 제2 적층체; 및
    상기 제1 적층체와 상기 제2 적층체를 관통하는 채널막을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    각각이 상기 제1 적층체 및 상기 제2 적층체를 포함하는 2이상의 그룹들이 상기 채널막을 감싸며, 상기 채널막을 따라 적층되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제1 절연구조는 상부 제1 스트레스 제어 절연막, 하부 제1 스트레스 제어 절연막, 및 상기 상부 제1 스트레스 제어 절연막과 상기 하부 제1 스트레스 제어 절연막 사이에 배치된 제1 층간 절연막을 포함하고,
    상기 제2 절연구조는 상부 제2 스트레스 제어 절연막, 하부 제2 스트레스 제어 절연막, 및 상기 상부 제2 스트레스 제어 절연막과 상기 하부 제2 스트레스 제어 절연막 사이에 배치된 제2 층간 절연막을 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 상부 제1 스트레스 제어 절연막 및 상기 하부 제1 스트레스 제어 절연막은 상기 제1 층간 절연막에 압축 스트레스(compressive stress) 또는 인장 스트레스(tensile stress)를 가하고,
    상기 상부 제2 스트레스 제어 절연막 및 상기 하부 제2 스트레스 제어 절연막은 상기 제2 층간 절연막에 압축 스트레스(compressive stress) 또는 인장 스트레스(tensile stress)를 가하는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 상부 제1 스트레스 제어 절연막 및 상기 하부 제1 스트레스 제어 절연막은 상기 제1 층간 절연막의 격자 구조(lattice structure)를 구성하는 실리콘과 다른 격자상수(lattice constant)를 갖는 물질을 포함하는 산화물로 형성되고,
    상기 상부 제2 스트레스 제어 절연막 및 상기 하부 제2 스트레스 제어 절연막은 상기 제2 층간 절연막의 격자 구조(lattice structure)를 구성하는 실리콘과 다른 격자상수(lattice constant)를 갖는 물질을 포함하는 산화물로 형성되는 반도체 장치.
  6. 제 3 항에 있어서,
    상기 제1 층간 절연막은 실리콘 산화물을 포함하고,
    상기 상부 제1 스트레스 제어 절연막 및 상기 하부 제1 스트레스 제어 절연막은 게르마늄(Ge)을 포함하는 산화물로 형성되거나, 탄소(C)를 포함하는 산화물로 형성되고,
    상기 제2 층간 절연막은 실리콘 산화물을 포함하고,
    상기 상부 제2 스트레스 제어 절연막 및 상기 하부 제2 스트레스 제어 절연막은 게르마늄(Ge)을 포함하는 산화물로 형성되거나, 탄소(C)를 포함하는 산화물로 형성된 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제1 스트레스 및 상기 제2 스트레스 중 어느 하나는 압축 스트레스압축 스트레스(compressive stress)이고, 나머지 하나는 인장 스트레스(tensile stress)인 반도체 장치.
  8. 채널막;
    상기 채널막을 감싸는 제1 스트레스 제어 절연막;
    상기 채널막을 감싸는 제2 스트레스 제어 절연막; 및
    서로 상반된 방향의 제1 스트레스 및 제2 스트레스를 가하는 상기 제1 스트레스 제어 절연막 및 상기 제2 스트레스 제어 절연막 사이에 배치되고, 상기 채널막을 감싸는 층간 절연막을 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 채널막을 감싸고, 상기 채널막을 따라 교대로 적층된 도전 패턴들 및 절연구조들을 더 포함하고,
    상기 절연구조들 각각은
    상기 제1 스트레스 제어 절연막, 상기 층간 절연막, 및 상기 제2 스트레스 제어 절연막을 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    서로 이웃한 상기 절연구조들 사이에 배치된 상기 도전 패턴들 각각은
    상기 제1 스트레스 제어 절연막으로 구성된 하부 스트레스층과 상기 제2 스트레스 제어 절연막으로 구성된 상부 스트레스층 사이에 배치된 반도체 장치.
  11. 제 8 항에 있어서,
    상기 제1 스트레스 제어 절연막 및 상기 제2 스트레스 제어 절연막 중 어느 하나는 상기 층간 절연막에 압축 스트레스(compressive stress)를 가하고, 나머지 하나는 상기 층간 절연막에 인장 스트레스(tensile stress)를 가하는 반도체 장치.
  12. 제 8 항에 있어서,
    상기 층간 절연막은 실리콘 산화물을 포함하고,
    상기 제1 스트레스 제어 절연막 및 상기 제2 스트레스 제어 절연막 중 어느 하나는 상기 실리콘 산화물의 격자 구조(lattice structure)를 구성하는 실리콘보다 격자상수(lattice constant)가 작은 물질을 포함하는 산화물로 형성되고, 나머지 하나는 상기 실리콘보다 격자상수가 큰 물질을 포함하는 산화물로 형성된 반도체 장치.
  13. 제 8 항에 있어서,
    상기 층간 절연막은 실리콘 산화물을 포함하고,
    상기 제1 스트레스 제어 절연막 및 상기 제2 스트레스 제어 절연막 중 어느 하나는 게르마늄(Ge)을 포함하는 산화물로 형성되고, 나머지 하나는 탄소(C)를 포함하는 산화물로 형성된 반도체 장치.
  14. 채널막;
    상기 채널막을 감싸며 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하는 적층체; 및
    상기 적층체를 관통하는 지지기둥들을 포함하고,
    상기 지지기둥들 각각은 코어 패턴 및 상기 코어 패턴을 감싸고, 상기 코어 패턴에 압축 스트레스(compressive stress) 또는 인장 스트레스(tensile stress)를 유도하는 스트레스 제어 패턴을 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 층간 절연막들 및 상기 도전 패턴들은 계단 구조를 이루도록 적층되고,
    상기 지지기둥들은 상기 계단 구조를 관통하는 반도체 장치.
  16. 제 14 항에 있어서,
    상기 스트레스 제어 패턴은 상기 코어 패턴의 격자 구조(lattice structure)를 구성하는 실리콘과 다른 격자상수(lattice constant)를 갖는 물질을 포함하는 산화물로 형성된 반도체 장치.
  17. 제 14 항에 있어서,
    상기 코어 패턴은 실리콘 산화물을 포함하고,
    상기 스트레스 제어 패턴은 게르마늄(Ge)을 포함하는 산화물로 형성되거나, 탄소(C)를 포함하는 산화물로 형성된 반도체 장치.
  18. 제1 적층체;
    상기 제1 적층체로부터 이격되어 배치된 제2 적층체; 및
    상기 제1 적층체 및 상기 제2 적층체 사이의 공간을 채우고, 상기 제2 적층체보다 상기 제1 적층체에 더 가깝게 배치된 제1 물질막 및 상기 제1 적층체보다 상기 제2 적층체에 더 가깝게 배치된 제2 물질막을 가지고, 상기 제1 적층체 및 상기 제2 적층체 중 어느 하나를 향하는 스트레스를 갖는 스트레스 제어 절연막을 포함하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 제1 물질막과 상기 제2 물질막은 서로 다른 격자 상수(lattice constant)를 갖는 물질들을 포함하는 반도체 장치.
  20. 제 18 항에 있어서,
    상기 제1 물질막은 실리콘 산화물을 포함하고,
    상기 제2 물질막은 게르마늄(Ge)을 포함하는 산화물로 형성되거나, 탄소(C)를 포함하는 산화물로 형성된 반도체 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11004864B2 (en) 2019-02-13 2021-05-11 SK Hynix Inc. Semiconductor device
KR20220158425A (ko) * 2021-05-24 2022-12-01 한양대학교 산학협력단 게이트 퍼스트 공정을 통해 제조되는 3차원 플래시 메모리

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200048233A (ko) 2018-10-29 2020-05-08 삼성전자주식회사 수직형 메모리 장치의 제조 방법
CN109473436B (zh) * 2018-11-15 2020-05-26 长江存储科技有限责任公司 半导体器件及其形成方法
KR20210062083A (ko) * 2019-01-02 2021-05-28 양쯔 메모리 테크놀로지스 씨오., 엘티디. 관통 계단 콘택트를 갖는 3 차원 메모리 장치 및 장치 형성 방법
JP2022037583A (ja) 2020-08-25 2022-03-09 キオクシア株式会社 半導体装置およびフォトマスク
KR20220051041A (ko) 2020-10-15 2022-04-26 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040173790A1 (en) * 2003-03-05 2004-09-09 Yee-Chia Yeo Method of forming strained silicon on insulator substrate
US20120064682A1 (en) * 2010-09-14 2012-03-15 Jang Kyung-Tae Methods of Manufacturing Three-Dimensional Semiconductor Memory Devices
US20150206590A1 (en) * 2014-01-20 2015-07-23 Kabushiki Kaisha Toshiba Memory system
US20150236038A1 (en) * 2014-02-20 2015-08-20 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9537054B2 (en) 2014-04-15 2017-01-03 Sensor Electronic Technology, Inc. Semiconductor heterostructure with stress management
KR101538071B1 (ko) 2014-05-30 2015-07-21 서울대학교산학협력단 셀 스트링 및 상기 셀 스트링에서의 읽기 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040173790A1 (en) * 2003-03-05 2004-09-09 Yee-Chia Yeo Method of forming strained silicon on insulator substrate
US20120064682A1 (en) * 2010-09-14 2012-03-15 Jang Kyung-Tae Methods of Manufacturing Three-Dimensional Semiconductor Memory Devices
US20150206590A1 (en) * 2014-01-20 2015-07-23 Kabushiki Kaisha Toshiba Memory system
US20150236038A1 (en) * 2014-02-20 2015-08-20 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11004864B2 (en) 2019-02-13 2021-05-11 SK Hynix Inc. Semiconductor device
KR20220158425A (ko) * 2021-05-24 2022-12-01 한양대학교 산학협력단 게이트 퍼스트 공정을 통해 제조되는 3차원 플래시 메모리

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