CN109473436B - 半导体器件及其形成方法 - Google Patents

Abstract

一种半导体器件及其形成方法，其中，形成方法包括：形成第一器件，所述第一器件的形成方法包括：提供第一基底；在所述第一基底表面形成第一层叠层和第一存储结构，所述第一存储结构贯穿第一层叠层；形成第二器件，所述第二器件的形成方法包括：提供第二基底；在所述第二基底的表面形成第二层叠层和第二存储结构，所述第二存储结构贯穿第二层叠层；使第一器件与第二器件键合，且第二层叠层表面与第一层叠层表面对应。利用所述方法能够减少半导体器件的弯曲，提高半导体器件的性能。

Description

半导体器件及其形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。

背景技术

快闪存储器(Flash Memory)又称闪存，闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因此成为非挥发性存储器的主流存储器。根据结构的不同，闪存分为非门闪存(NOR Flash Memory)和与非门闪存(NAND Flash Memory)。相比于非门闪存，与非门闪存能提供更高的单元密度，更高的存储密度，更快的写入和擦除速度。

随着平面型闪存的发展，半导体的生产工艺取得了巨大的进步。但是，目前平面型闪存的发展遇到了各种挑战：物理极限，如曝光技术极限、显影技术极限及存储电子密度极限等。在此背景下，为解决平面型闪存遇到的困难以及追求更低的单位存储单元的生产成本，3D(三维)闪存应运而生。

然而，由多层薄膜堆叠形成的3D闪存半导体器件，在制程工艺中，如：薄膜沉积、蚀刻、离子注入、高温退火等步骤，由于薄膜本身的应力，随着薄膜层数和薄膜厚度的增加，薄膜应力不断变强，导致半导体器件产生翘曲，使得半导体器件的性能较差。

发明内容

本发明解决的技术问题是提供一种半导体器件及其形成方法，以减小半导体器件的翘曲。

为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：形成第一器件，所述第一器件的形成方法包括：提供第一基底；在所述第一基底的表面形成第一层叠层和第一存储结构，所述第一存储结构贯穿第一层叠层；形成第二器件，所述第二器件的形成方法包括：提供第二基底；在所述第二基底的表面形成第二层叠层和第二存储结构，所述第二存储结构贯穿所述第二层叠层；使第一器件与第二器件键合，且第二层叠层表面与第一层叠层表面对应。

可选的，所述第一层叠层包括交替堆叠的第一绝缘层和第一牺牲层；所述第二层叠层包括交替堆叠的第二绝缘层和第二牺牲栅。

可选的，所述第一存储结构包括第一存储层和位于第一存储层表面的第一沟道层；所述第二存储结构包括第二存储层和位于第二存储层表面的第二沟道层。

可选的，所述第一存储层与第二存储层对应接触，且第一沟道层与第二沟道层对应接触。

可选的，使第一器件与第二器件键合之前，还包括：在所述第一层叠层表面形成第一键合界面层；在所述第二层叠层表面形成第二键合界面层。

可选的，形成所述第一键合界面层之后，使第一器件与第二器件键合之前，形成第一存储结构；形成所述第二键合界面层之后，使第一器件与第二器件键合之前，形成第二存储结构。

可选的，使第一器件与第二器件键合的方法包括：使第一键合界面层和第二键合界面层互相接触，第一存储结构和第二存储结构互相接触。

可选的，使第一器件与第二器件键合之后，用控制栅替换所述第一牺牲层和所述第二牺牲层。

相应的，本发明还提供一种半导体器件，包括：第一器件，所述第一器件包括：第一基底；位于第一基底表面的第一层叠层和第一存储结构，所述第一存储结构贯穿第一层叠层；位于所述第一层叠层和第一存储结构表面的第二器件，所述第二器件包括：第二基底；位于所述第二基底表面的第二层叠层和第二存储结构，所述第二存储结构贯穿所述第二层叠层，所述第二存储结构与第一存储结构接触。

可选的，所述第一存储结构包括第一存储层和位于第一存储层表面的第一沟道层；所述第二存储结构包括第二存储层和位于第二存储层表面的第二沟道层。

可选的，所述半导体器件还包括：位于所述第一层叠层表面的第一键合界面层；位于所述第二层叠层表面的第二键合界面层，且所述第二键合界面层与第一键合界面层接触。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的半导体器件的形成方法中，为了提高半导体器件的集成度，需在第一基底表面形成第一层叠层和位于第一层叠层表面的第二层叠层。首先，在第一基底的表面形成第一层叠层，所述第一层叠层的厚度相较于第一层叠层和第二层叠层的厚度之和较薄，使得第一层叠层对第一基底的第一应力较小，因此，有利于减小半导体器件的弯曲。所述第二层叠层在第二基底表面形成，所述第二层叠层对第二基底产生的第二应力。由于所述第二层叠层与第一层叠层的形成工艺相同，则所述第一层叠层对第一基底的应力情况与第二层叠层对第二基底的应力情况相同。当第一器件和第二器件键合之后，由于所述第二存储结构位于第一存储结构表面，则所述第一应力与第二应力的方向相反，因此，所述第二应力能够抵消部分第一应力，使得第一层叠层和第二层叠层对第一基底的应力较小，因此，有利于减小半导体器件的弯曲，提高半导体器件的性能。

附图说明

图1是一种3D存储器的结构示意图；

图2是另一种3D存储器的结构示意图；

图3至图8是本发明一实施例的半导体器件的形成方法的各步骤的结构示意图。

具体实施方式

正如背景技术所述，现有半导体器件的性能较差。

图1是一种3D存储器的结构示意图。

请参考图1，3D存储器包括：基底100，所述基底100包括相对的第一面1和第二面2；位于所述第一面1表面的层叠层101和存储结构102，所述存储结构102贯穿层叠层101。

上述3D存储器中，所述层叠层101包括交替堆叠的绝缘层101a和牺牲栅101b。所述绝缘层101a和牺牲栅101b对基底100第一面1产生应力，而所述绝缘层101a和牺牲栅101b对基底100第二面2不产生应力，则基底100易发生翘曲，不利于提高半导体器件的性能。

图2是另一种3D存储器的结构示意图。

请参考图2，3D存储器包括：基底200，所述基底200包括相对的第一面21和第二面22；位于所述第一面21表面的层叠结构(图中未标出)和存储结构(图中未标出)，所述存储结构贯穿层叠结构。

上述3D存储器中，为了满足3D存储器高存储密度的要求，所述层叠结构的层数较多。所述层叠结构包括第一层叠层201和位于第一层叠层201表面的第二层叠层204。为了降低形成存储结构的难度，先形成贯穿第一层叠层201的第一存储层203，再形成贯穿第二层叠层204的第二存储层205，所述第一存储层203和第二存储层205构成存储结构。所述第一层叠层203和所述第二层叠层205之间包括掩膜层206。在其他实施例中，所述第一层叠层和所述第二层叠层之间不包括掩膜层。

由于层叠结构的层数较多，使得层叠结构对基底200第一面21的应力较大，而层叠结构不对基底200第二面22产生应力，则基底200发生翘曲较厉害，使得半导体器件的性能较差。

为解决所述技术问题，本发明提供了一种半导体器件的形成方法，包括：形成第一器件，所述第一器件的形成方法包括：提供第一基底；在所述第一基底表面形成第一层叠层和第一存储结构，所述第一存储结构贯穿所述第一层叠层；形成第二器件，所述第二器件的形成方法包括：提供第二基底；在所述第二基底表面形成第二层叠层和第二存储结构，所述第二存储结构贯穿所述第二层叠层；使第一器件与第二器件键合，且所述第二层叠层表面与第一层叠层表面对应。所述半导体器件能够减少半导体器件的弯曲，提高半导体器件的性能。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图8是本发明一实施例的半导体器件的形成方法的各步骤的结构示意图。

形成第一器件，所述第一器件的形成方法包括：提供第一基底；在所述第一基底表面形成第一层叠层和第一存储结构，所述第一存储结构贯穿第一层叠层。所述第一器件的形成方法具体请参考图3至图4。

请参考图3，提供第一基底300；在所述第一基底300上形成第一层叠层301。

所述第一层叠层301包括交替堆叠的第一绝缘层301a和第一牺牲层301b。在本实施例中，所述第一层叠层301的底层为第一绝缘层301a，所述第一层叠层301的顶层为第一牺牲层301b。

在本实施例中，待形成的半导体器件为3D NAND器件。在其他实施例中，待形成的半导体器件包括PMOS晶体管或者NMOS晶体管。

在本实施例中，所述第一基底300的材料为硅。在其他实施例中，所述第一基底的材料包括：锗、锗化硅、砷化镓或者绝缘体上硅。

所述第一基底300包括相对的第一面31和第二面32，所述第一层叠层301位于第一面31。

在本实施例中，所述第一层叠层301与第一基底300之间无其他材料层。在其他实施例中，所述第一层叠层与第一基底之间有其他材料层。

在本实施例中，所述第一绝缘层301a的层数为64层；第一牺牲层301b的层数为64层，图3是以第一绝缘层301a和第一牺牲层301b均为4层进行示范性说明。在其他实施例中，所述第一绝缘层的层数为1层～64层，所述第一牺牲层的层数为1层～64层；或者，所述第一绝缘层的层数大于64层，所述第一牺牲层的层数大于64层。

所述第一绝缘层301a和第一牺牲层301b沿背离第一面31的方向由下往上垂直堆叠。

在所述第一层叠层301中，所述第一牺牲层301b用于为后续形成的部分控制栅占据位置，后续去除所述第一牺牲层301b，并在去除第一牺牲层301b后留下的位置中形成部分控制栅。

所述第一绝缘层301a的材料包括氧化硅，所述第一绝缘层301a的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。

所述第一牺牲层301b的材料包括氮化硅，所述第一牺牲层301b的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。

在形成第一层叠层301的过程中，所述第一层叠层301易对第一面31产生第一应力，而所述第一层叠层301不对第二面32产生应力，因此，所述第一基底300易发生弯曲。具体的，当所述第一层叠层301对第一基底300的第一应力方向为背离第一面31时，所述第一基底300向第二面32弯曲；当所述第一层叠层301对第一基底300的第一应力方向为指向第一面31时，所述第一基底300向第一面31弯曲。

所述第一层叠层301相较于第一层叠层301和后续形成的第二层叠层的厚度之和较小，使得第一层叠层301对第一面31的应力较小，因此，有利于减少第一基底300的弯曲。

并且，所述第一层叠层301中第一绝缘层301a和第一牺牲层301b的层数相对较少，使得第一层叠层301的厚度相对较薄，因此，有利于降低后续形成贯穿第一层叠层301的第一沟道孔的难度。

形成第一层叠层301之后，还包括：在所述第一层叠层301表面形成第一键合界面层310，所述第一键合界面层310的材料包括氧化硅。

所述第一键合界面层310用于与后续的第二键合界面层键合，以实现第一器件和第二器件的键合。

请参考图4，形成贯穿第一键合界面层310和第一层叠层301的第一沟道孔(图中未标出)；在所述第一沟道孔内形成第一存储结构302。

所述第一沟道孔的形成工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

由于第一层叠层301的厚度较薄，使得形成第一沟道孔的难度较低。

所述第一存储结构302包括：位于第一沟道孔侧壁和底部表面的第一存储层(图中未示出)和位于第一存储层表面的第一沟道层(图中未示出)。

在本实施例中，所述第一存储层为氧化硅、氮化硅、氧化硅和氮化硅依次堆叠的结构，即：所述第一存储层为ONON结构。所述第一存储层为ONON结构，有利于提高半导体结构的寿命。

在其他实施例中，所述第一存储层为氧化硅、氮化硅和氧化硅依次堆叠的结构，即：所述第一存储层为ONO结构。

所述第一沟道层的材料包括多晶硅。

还包括：形成第二器件，所述第二器件的形成方法包括：提供第二基底；在所述第二基底表面形成第二层叠层和第二存储结构，所述第二存储结构贯穿第二层叠层。所述第二器件的形成方法具体请参考图5至图6。

请参考图5，提供第二基底303；在所述第二基底303表面形成第二层叠层304。

所述第二基底303与第一基底300的材料相同，在此不做赘述。

所述第二基底303包括相对的第三面33和第四面34，所述第二层叠层304位于第三面33的表面。

所述第二层叠层304包括交替堆叠的第二绝缘层304a和第二牺牲层304b。在本实施例中，所述第二层叠层304的底层为第二绝缘层304a，所述第二层叠层304的顶层为第二牺牲层304b。

在本实施例中，所述第二绝缘层304a和第二牺牲层304b的层数均为64层，图5是以第二绝缘层304a和第二牺牲层304b均为4层进行示范性说明。在其他实施例中，所述第二绝缘层的层数为1层～64层，所述第二牺牲层的层数为1层～64层；或者，所述第二绝缘层的层数大于64层，所述第二牺牲层的层数大于64层。

所述第二绝缘层304a与第一绝缘层301a的材料、形成方法和作用均相同，在此不做赘述。

所述第二牺牲层304b与第一牺牲层301b的材料、形成方法和作用均相同，在此不作赘述。

在形成第二层叠层304的过程中，所述第二层叠层304易对第三面33产生第二应力，而所述第二层叠层304不对第四面34产生应力，因此，所述第二基底303易发生弯曲。具体的，当所述第二层叠层304对第二基底303的第二应力方向为背离第三面33时，所述第二基底303向第四面34弯曲；当所述第二层叠层304对第二基底303的第二应力方向为指向第三面33时，所述第二基底303向第三面33弯曲。并且，由于第一层叠层301和第二层叠层304的材料和形成工艺相同，因此，当第一层叠层301对第一基底300产生指向第一面31的第一应力时，所述第二层叠层304对第二基底303产生指向第三面33的第二应力；当第一层叠层301对第一基底300产生背离第一面31的第一应力时，所述第二层叠层304对第二基底303产生背离第三面33的第二应力。

所述第二层叠层304相较于第一层叠层301和第二层叠层304的厚度之和较小，使得第二层叠层304对第三面33的应力较小，因此，有利于减少第二基底303的弯曲。

并且，所述第二层叠层304中第二绝缘层304a和第二牺牲层304b的层数相对较少，使得第二层叠层304的厚度相对较薄，因此，有利于降低后续形成贯穿第二层叠层304的第二沟道孔的难度。

形成第二层叠层304之后，还包括：在所述第二层叠层304表面形成第二键合界面层360，所述键合界面层360的材料包括氧化硅。

请参考图6，形成贯穿第二键合界面层360和第二层叠层304的第二沟道孔(图中未标出)；在所述第二沟道孔内形成第二存储结构305。

所述第二沟道孔的形成工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。由于第二层叠层304的厚度较薄，使得形成第二沟道孔的难度较低。

所述第二存储结构305包括：位于第二沟道孔侧壁和底部表面的第二存储层(图中未示出)和位于第二存储层表面的第二沟道层(图中未示出)。

在本实施例中，所述第二存储层为氧化硅、氮化硅、氧化硅和氮化硅依次堆叠的结构，即：所述第二存储层为ONON结构。所述第二存储层为ONON结构，有利于提高半导体结构的寿命。

在其他实施例中，所述第二存储层为氧化硅、氮化硅和氧化硅依次堆叠的结构，所述第二存储层为ONO结构。

所述第二沟道层与第一沟道层的材料相同，在此不作赘述。

请参考图7，使所述第一器件和第二器件键合，使所述第一键合界面层310和第二键合界面层360相接触，且所述第一存储结构302与第二存储结构305接触。

所述第一器件和第二器件键合之后，由于第一器件产生的第一应力与第二器件产生的第二应力的方向相反，则所述第二应力能够抵消部分第一应力，使得第一层叠层301和第二层叠层304对第一基底300的应力较小，因此，有利于减小半导体器件的弯曲，提高半导体器件的性能。

请参考图8，用控制栅330替换所述第一牺牲层301b(见图7)和第二牺牲层304b(见图7)。相应的，本发明还提供一种半导体器件，请参考图7，包括：

第一器件，所述第一器件包括：第一基底300；位于第一基底300表面的第一层叠层301和第一存储结构302，所述第一存储结构302贯穿第一层叠层301；

位于所述第一层叠层301和第一存储结构302表面的第二器件，所述第二器件包括：第二基底303；位于所述第二基底303表面的第二层叠层304和第二存储结构305，所述第二存储结构305贯穿所述第二层叠层304，所述第二存储结构305与第一存储结构302接触。

所述第一存储结构302包括第一存储层和位于第一存储层表面的第一沟道层；所述第二存储结构305包括第二存储层和位于第二存储层表面的第二沟道层。

所述半导体器件还包括：位于所述第一层叠层301表面的第一键合界面层310；位于所述第二层叠层304表面的第二键合界面层360，且所述第二键合界面层360与第一键合界面层210接触。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种半导体器件的形成方法，其特征在于，包括：

形成第一器件，所述第一器件的形成方法包括：提供第一基底；在所述第一基底表面形成第一层叠层和第一存储结构，所述第一存储结构贯穿所述第一层叠层，所述第一层叠层包括交替堆叠的第一绝缘层和第一牺牲层；

形成第二器件，所述第二器件的形成方法包括：提供第二基底；在所述第二基底表面形成第二层叠层和第二存储结构，所述第二存储结构贯穿所述第二层叠层，所述第二层叠层包括交替堆叠的第二绝缘层和第二牺牲层；

使第一器件与第二器件键合，且所述第二层叠层表面与第一层叠层表面对应。

2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一存储结构包括第一存储层和位于第一存储层表面的第一沟道层；所述第二存储结构包括第二存储层和位于第二存储层表面的第二沟道层。

3.如权利要求2所述的半导体器件的形成方法，所述第一存储层与第二存储层对应接触，且第一沟道层与第二沟道层对应接触。

4.如权利要求1所述的半导体器件的形成方法，其特征在于，使第一器件与第二器件键合之前，还包括：在所述第一层叠层表面形成第一键合界面层；在所述第二层叠层表面形成第二键合界面层。

5.如权利要求4所述的半导体器件的形成方法，其特征在于，形成所述第一键合界面层之后，使第一器件与第二器件键合之前，形成第一存储结构；形成所述第二键合界面层之后，第一器件与第二器件键合之前，形成第二存储结构。

6.如权利要求5所述的半导体器件的形成方法，其特征在于，使第一器件与第二器件键合的方法包括：使第一键合界面层和第二键合界面层互相接触，第一存储结构和第二存储结构互相接触。

7.如权利要求1所述的半导体器件的形成方法，其特征在于，使第一器件与第二器件键合之后，用控制栅替换所述第一牺牲层和所述第二牺牲层。

8.一种半导体器件，其特征在于，包括：

第一器件，所述第一器件包括：第一基底；位于所述第一基底表面的第一层叠层和第一存储结构，所述第一存储结构贯穿第一层叠层，所述第一层叠层包括交替堆叠的第一绝缘层和第一牺牲层；

位于所述第一层叠层和第一存储结构表面的第二器件，所述第二器件包括：第二基底；位于所述第二基底表面的第二层叠层和第二存储结构，所述第二存储结构贯穿所述第二层叠层，所述第二层叠层包括交替堆叠的第二绝缘层和第二牺牲层，所述第二存储结构与第一存储结构接触。

9.如权利要求8所述的半导体器件，其特征在于，所述第一存储结构包括第一存储层和位于第一存储层表面的第一沟道层；所述第二存储结构包括第二存储层和位于第二存储层表面的第二沟道层。

10.如权利要求8所述的半导体器件，其特征在于，所述半导体器件还包括：位于所述第一层叠层表面的第一键合界面层；位于所述第二层叠层表面的第二键合界面层，且所述第二键合界面层与第一键合界面层接触。

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