KR20180026211A - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 장치는 채널막을 감싸고 서로 이격되어 적층된 도전 패턴들; 상기 도전 패턴들 중 어느 하나에 연결된 콘택 플러그; 및 상기 콘택 플러그 주위에 배치되어 T자형 횡단면을 갖거나, 일측이 개구된 형태의 횡단면 구조를 갖는 지지 기둥을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 실시 예들은 반도체 장치에 관한 것으로, 보다 구체적으로 다수의 막들이 적층된 적층체를 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 집적도 향상을 위해 다양한 구조로 형성될 수 있다. 예를 들어, 3차원 반도체 메모리 장치는 3차원 구조로 배열된 메모리 셀들을 포함한다. 이로써, 3차원 반도체 메모리 장치는 기판의 단위 면적 당 배치되는 메모리 셀의 개수를 증가시킬 수 있다.
3차원 반도체 메모리 장치는 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하는 적층체, 적층체를 관통하는 채널막, 및 채널막과 각 도전 패턴들 사이에 형성된 메모리막을 포함한다. 3차원 반도체 메모리 장치의 집적도 향상을 위해, 메모리 셀의 적층 수를 증가시킬 수 있다. 이 경우, 적층체의 높이가 증가된다. 적층체의 높이가 증가하면, 적층체의 구조적 안정성을 확보하는데 어려움이 있다.
본 발명의 실시 예는 적층체의 구조적 안정성을 높일 수 있는 반도체 장치를 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는 채널막을 감싸고, 서로 이격되어 적층된 도전 패턴들; 상기 도전 패턴들 중 어느 하나에 연결된 콘택 플러그; 및 상기 콘택 플러그 주위에서 상기 도전 패턴들을 관통하는 지지기둥들을 포함하고, 상기 지지기둥들 중 적어도 하나의 횡단면은 T자형일 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 채널막을 감싸고, 서로 이격되어 적층된 도전 패턴들; 상기 도전 패턴들 중 어느 하나에 연결된 콘택 플러그; 및 일측이 개구된 형태의 횡단면 구조를 가지며 콘택 플러그를 감싸는 지지 기둥을 포함할 수 있다. 상기 일측이 개구된 형태의 횡단면 구조는 C자, U자, Y자 또는 V자형을 포함할 수 있다.
본 발명의 실시 예는 T자형 횡단면 구조 또는 일측이 개구된 형태의 횡단면 구조를 갖는 지지 기둥을 콘택 플러그 주위에 배치함으로써, 적층체의 구조적 안정성을 높일 수 있다.
도 1a는 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 단면도들이다.
도 1b는 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 단면도들이다.
도 1c는 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 단면도들이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 장치의 콘택 영역을 설명하기 위한 평면도이다.
도 3a 내지 도 3k는 발명의 실시 예들에 따른 지지 기둥들을 설명하기 위한 평면도들이다.
도 4a 내지 도 4d는 본 발명의 실시 예들에 따른 트렌치 매립막들 및 지지 기둥들을 설명하기 위한 평면도들이다.
도 5a 및 도 5b와, 도 6a 내지 도 6c는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 사시도들이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 8은 도 7을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 후술되는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해 이해되어야 한다.
도 1a 내지 도 1c는 본 발명의 실시 예들에 따른 반도체 장치를 나타내는 단면도들이다. 도 1a 내지 도 1c 각각은 반도체 장치를 제1 방향(I)을 따라 절취한 단면과, 반도체 장치를 제2 방향(Ⅱ)을 따라 절취한 단면을 나타낸다. 제1 방향(I)은 비트 라인(BL)의 연장방향이고, 제2 방향(Ⅱ)은 제1 방향(I)에 교차되는 방향이다.
도 1a 내지 도 1c를 참조하면, 반도체 장치는 셀 영역(A1) 및 콘택 영역(A2)을 포함한다. 셀 영역(A1)은 다수의 메모리 스트링들이 배치되는 영역이다. 콘택 영역(A2)은 게이트 콘택 플러그들(GCT)이 배치되는 영역이다.
메모리 스트링들 각각은 채널막(CH)에 의해 직렬로 연결된 메모리 셀들 및 셀렉트 트랜지스터들을 포함한다. 메모리 셀들 및 셀렉트 트랜지스터들의 구조는 이하의 설명에서 구체화된다.
채널막(CH)은 도 1a 및 도 1b에 도시된 바와 같이, 스트레이트 타입의 채널홀 내부에 형성되거나, 도 1c에 도시된 바와 같이 U자형 채널홀 내부에 형성될 수 있다. 또는 채널막(CH)은 W자 등 다양한 형태의 채널홀 내부에 형성될 수 있다. 채널막(CH)은 채널홀의 중심 영역에 배치된 코어 절연막을 감싸는 라이너 반도체막을 포함할 수 있다. 채널막(CH)은 채널홀의 중심 영역을 완전히 채우는 기둥형 반도체막을 포함할 수 있다.
도 1c를 참조하면, U자형 채널홀 내부의 채널막(CH)은 파이프 채널막(P_CH), 드레인 사이드 채널막(D_CH), 및 소스 사이드 채널막(S_CH)을 포함할 수 있다. 드레인 사이드 채널막(D_CH) 및 소스 사이드 채널막(S_CH)은 파이프 채널막(P_CH)으로부터 제3 방향(Ⅲ)을 따라 연장될 수 있다. 제3 방향(Ⅲ)은 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 연장된 평면에 수직 교차한다.
도 1a 내지 도 1c를 참조하면, 채널막(CH)의 외벽은 메모리막으로 이용되는 다층 패턴(ML1, ML2, 또는 ML)으로 둘러싸일 수 있다.
보다 구체적으로, 도 1a에 도시된 바와 같이, 채널막(CH)의 외벽은 제1 다층 패턴(ML1) 및 제2 다층 패턴(ML2)으로 둘러싸일 수 있다. 채널막(CH)은 제1 다층 패턴(ML1)으로 둘러싸이는 제1 부분(P1), 제2 다층 패턴(ML2)으로 둘러싸이는 제2 부분(P2), 및 제1 부분(P1)과 제2 부분(P2) 사이의 제3 부분(P3)을 포함할 수 있다. 도 1b에 도시된 바와 같이, 다층 패턴(ML)은 채널막(CH)의 측벽 전면 상으로 따라 연장될 수 있다. 도 1c에 도시된 바와 같이, 다층 패턴(ML)은 파이프 채널막(P_CH), 드레인 사이드 채널막(D_CH), 및 소스 사이드 채널막(S_CH)의 외벽 전면 상으로 연장될 수 있다.
도면에 구체적으로 도시하진 않았으나, 상술한 다층 패턴(ML1, ML2, 또는 ML)은 채널막(CH)에 인접한 터널 절연막, 터널 절연막을 감싸는 데이터 저장막, 및 데이터 저장막을 감싸는 블로킹 절연막을 포함할 수 있다. 터널 절연막은 전하 터널링이 가능한 절연물로 형성될 수 있다. 데이터 저장막은 전하 저장이 가능한 물질막으로 형성될 수 있다. 블로킹 절연막은 전하 차단이 가능한 절연물로 형성될 수 있다. 예를 들어, 터널 절연막은 실리콘 질화막을 포함할 수 있고, 데이터 저장막은 실리콘 질화막을 포함할 수 있고, 블로킹 절연막은 실리콘 산화막을 포함할 수 있다.
도 1a 내지 도 1c를 참조하면, 채널막(CH)은 비트 라인(BL)과 공통 소스 라인(SL)에 전기적으로 연결된다. 비트 라인(BL)과 공통 소스 라인(SL)은 도전물로 형성된다.
도 1a를 참조하면, 비트 라인(BL)은 채널막(CH)의 상부에 배치될 수 있고, 공통 소스 라인(SL)은 채널막(CH)의 제2 부분(P2) 및 제3 부분(P3)을 감쌀 수 있다. 비트 라인(BL)은 드레인 콘택 플러그(DCT)를 경유하여 채널막(CH)에 전기적으로 연결되거나, 채널막(CH)에 직접 연결될 수 있다. 공통 소스 라인(SL)은 제1 소스막(SL1) 및 제2 소스막(SL2)의 적층구조로 형성될 수 있다. 제1 소스막(SL1)은 채널막(CH)의 제2 부분(P2)으로 채워지는 홈부를 포함할 수 있다. 제2 다층 패턴(ML2)은 제1 소스막(SL1)과 채널막(CH)의 제2 부분(P2) 사이에 형성될 수 있다. 제2 소스막(SL2)은 채널막(CH)의 제3 부분(P3)을 감싸고, 채널막(CH)의 제3 부분(P3)에 접촉되도록 형성될 수 있다. 제2 소스막(SL2)은 제1 다층 패턴(ML1)과 제2 다층 패턴(ML2)을 분리한다. 공통 소스 라인(SL)은 채널막(CH)에 접촉된 제2 소스막(SL2)에 의해 채널막(CH)에 전기적으로 연결될 수 있다.
도 1b를 참조하면, 비트 라인(BL)은 채널막(CH)의 상부에 배치될 수 있고, 공통 소스 라인(SL)은 채널막(CH)의 아래에 배치될 수 있다. 비트 라인(BL)은 드레인 콘택 플러그(DCT)를 경유하여 채널막(CH)에 전기적으로 연결되거나, 채널막(CH)에 직접 연결될 수 있다. 공통 소스 라인(SL)은 반도체 기판의 일부 영역이나, 반도체 기판 상에 적층된 도전막일 수 있다. 공통 소스 라인(SL)은 도프트 실리콘막을 포함할 수 있다. 공통 소스 라인(SL)은 채널막(CH)의 하단에 연결될 수 있다.
도 1c를 참조하면, 비트 라인(BL) 및 공통 소스 라인(SL)은 채널막(CH)의 상부에 배치될 수 있다. 비트 라인(BL)은 공통 소스 라인(SL)과 다른 층에 배치될 수 있다. 예를 들어, 비트 라인(BL)은 공통 소스 라인(SL) 상부에 배치될 수 있다. 비트 라인(BL)은 드레인 콘택 플러그(DCT)를 경유하여 채널막(CH)에 연결될 수 있다. 도면에 도시하진 않았으나, 비트 라인(BL)은 채널막(CH)에 직접 연결될 수 있다. 비트 라인(BL)은 드레인 사이드 채널막(D_CH)에 연결된다. 공통 소스 라인(SL)은 채널막(CH)에 직접 연결되거나, 소스 콘택 플러그를 경유하여 채널막(CH)에 연결될 수 있다. 공통 소스 라인(SL)은 소스 사이드 채널막(S_CH)에 연결된다.
도 1a 내지 도 1c를 참조하면, 채널막(CH)은 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP1 내지 CPn)로 둘러싸일 수 있다. 도전 패턴들(CP1 내지 CPn)은 제2 방향(Ⅱ)을 따라 연장될 수 있다. 도전 패턴들(CP1 내지 CPn)은 셀 영역(A1)으로부터 콘택 영역(A2)으로 연장된다. 도전 패턴들(CP1 내지 CPn)은 콘택 영역(A2)에서 계단 구조로 적층될 수 있다. 도전 패턴들(CP1 내지 CPn)은 층간 절연막들(ILD)에 의해 서로 이격될 수 있다. 도전 패턴들(CP1 내지 CPn)은 메모리 스트링의 게이트 패턴들에 연결된다. 도전 패턴들(CP1 내지 CPn)은 트렌치 매립막(TB)에 의해 관통될 수 있다. 도전 패턴들(CP1 내지 CPn)은 지지 기둥들(SP)에 의해 관통될 수 있다. 지지 기둥들(SP)은 도전 패턴들(CP1 내지 CPn) 각 층을 다수의 패턴으로 분리하지 않도록 그 형성 범위가 제한되고, 도전 패턴들(CP1 내지 CPn)에 의해 둘러싸일 수 있다.
도전 패턴들(CP1 내지 CPn)은 게이트 콘택 플러그들(GCT)에 각각 연결된다. 게이트 콘택 플러그들(GCT)은 도전 패턴들(CP1 내지 CPn)에 접촉되어, 제3 방향(Ⅲ)을 따라 연장된다. 게이트 콘택 플러그들(GCT)은 상부 절연막(UD)을 관통하도록 연장될 수 있다. 상부 절연막(UD)은 도전 패턴들(CP1 내지 CPn)을 덮고, 평탄한 표면을 갖는다. 게이트 콘택 플러그들(GCT)은 연결 구조들(LL)에 접촉될 수 있다. 연결 구조들(LL)은 도전물로 형성되고, 연결 패드로서 이용되거나, 신호 전송 라인으로서 이용되거나, 콘택 패턴으로서 이용될 수 있다.
도 1a 및 도 1b를 참조하면, 도전 패턴들(CP1 내지 CPn)은 비트 라인(BL)과 공통 소스 라인(SL) 사이에서 채널막(CH)을 감싸도록 배치될 수 있다. 도전 패턴들(CP1 내지 CPn) 중 공통 소스 라인(SL)에 인접한 한층의 도전 패턴(CP1) 또는 2층 이상의 도전 패턴들(예를 들어, CP1 및 CP2)은 각각 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 도전 패턴들(CP1 내지 CPn) 중 비트 라인(BL)에 인접한 한층의 도전 패턴(CPn) 또는 2층 이상의 도전 패턴들(예를 들어, CPn 및 CPn-1)은 각각 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이의 도전 패턴들(예를 들어, CP3 내지 CPn-2)은 워드 라인들(WL)로 이용될 수 있다.
도 1c를 참조하면, 도전 패턴들(CP1 내지 CPn)은 비트 라인(BL)과 공통 소스 라인(SL) 아래에 적층되고, 채널막(CH)을 감쌀 수 있다. 도전 패턴들(CP1 내지 CPn)은 트렌치 매립막(TB)에 의해 드레인 사이드 채널막(D_CH)을 감싸는 드레인 사이드 적층체와, 소스 사이드 채널막(S_CH)을 감싸는 소스 사이드 적층체로 분리될 수 있다. 드레인 사이드 채널막(D_CH)을 감싸는 도전 패턴들(CP1 내지 CPn) 중 비트 라인(BL)에 인접한 한층의 도전 패턴(CPn) 또는 2층 이상의 도전 패턴들(예를 들어, CPn 및 CPn-1)은 각각 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 소스 사이드 채널막(S_CH)을 감싸는 도전 패턴들(CP1 내지 CPn) 중 공통 소스 라인(CSL)에 인접한 한층의 도전 패턴(CPn) 또는 2층 이상의 도전 패턴들(예를 들어, CPn 및 CPn-1)은 각각 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 하부의 도전 패턴들(예를 들어, CP1 내지 CPn-2)은 워드 라인들(WL)로 이용될 수 있다.
U자형 채널막(CH)은 도전 패턴들(CP1 내지 CPn) 하부에 배치된 파이프 게이트(PG)에 의해 둘러싸일 수 있다. 파이프 게이트(PG)는 제1 파이프 게이트(PG1) 및 제2 파이프 게이트(PG2)의 적층 구조로 형성될 수 있다. 제1 파이프 게이트(PG1)는 파이프 채널막(P_CH)의 측벽 및 바닥면을 감싸도록 형성되고, 제2 파이프 게이트(PG2)는 파이프 채널막(P_CH)의 상면을 덮도록 형성될 수 있다. 제2 파이프 게이트(PG2)는 소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)에 의해 관통될 수 있다. 파이프 트랜지스터는 게이트 역할을 하는 파이프 게이트(PG), 채널로 이용되는 파이프 채널막(P_CH) 및 게이트 절연막 역할을 하는 다층 패턴(ML)을 포함한다. 파이프 트랜지스터는 소스 사이드 채널막(S_CH)과 드레인 사이드 채널막(D_CH) 사이의 전기적 연결을 제어할 수 있다.
도 1a 내지 도 1c를 참조하면, 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터의 게이트에 연결되고, 드레인 셀렉트 라인(DSL)은 드레인 셀렉트 트랜지스터의 게이트에 연결되고, 워드 라인들(WL)은 메모리 셀들의 게이트들에 연결된다. 도 1a 내지 도 1c에 도시된 구조에 따르면, 소스 셀렉트 트랜지스터는 소스 셀렉트 라인(SSL)에 연결된 게이트, 소스 셀렉트 라인(SSL)으로 둘러싸인 채널막(CH), 및 채널막(CH)과 소스 셀렉트 라인(SSL) 사이의 다층 패턴(ML1 또는 ML)에 의해 구현될 수 있다. 드레인 셀렉트 트랜지스터는 드레인 셀렉트 라인(DSL)에 연결된 게이트, 드레인 셀렉트 라인(DSL)으로 둘러싸인 채널막(CH), 및 채널막(CH)과 드레인 셀렉트 라인(DSL) 사이의 다층 패턴(ML1 또는 ML)에 의해 구현될 수 있다. 메모리 셀은 워드 라인(WL)에 연결된 게이트, 워드 라인(WL)으로 둘러싸인 채널막(CH), 및 채널막(CH)과 워드 라인(WL) 사이의 다층 패턴(ML1 또는 ML)에 의해 구현될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 반도체 장치의 콘택 영역을 설명하기 위한 평면도이다. 도 2는 도 1a 내지 도 1c에 도시된 반도체 장치들 중 어느 하나에 적용될 수 있는 구조이다.
도 2를 참조하면, 반도체 장치는 셀 영역(A1)으로부터 콘택 영역(A2)으로 연장된 도전 패턴들의 적층체(CST) 및 도전 패턴들의 적층체(CST)에 연결된 게이트 콘택 플러그들(GCT)을 포함한다. 도전 패턴들의 적층체(CST)는 도 1a, 도 1b, 또는 도 1c에서 상술한 도전 패턴들(CP1 내지 CPn)을 포함한다. 게이트 콘택 플러그들(GCT)은 도 1a, 도 1b, 또는 도 1c에서 상술한 게이트 콘택 플러그들(GCT)과 동일한 종단면 구조를 가질 수 있다.
도전 패턴들의 적층체(CST)는 블록 분리막(BS)에 의해 다수의 블록들로 분리될 수 있다. 도전 패턴들의 적층체(CST)는 셀 영역(A1)에서 채널막들(CH)에 의해 관통된다. 도전 패턴들의 적층체(CST)는 콘택 영역(A2)에서 지지 기둥들(SP)에 의해 관통된다. 도전 패턴들의 적층체(CST)는 셀 영역(A1) 및 콘택 영역(A2)에서 트렌치 매립막들(TB)에 의해 관통된다. 도전 패턴들의 적층체(CST)는 서로 교차하는 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 계단 구조로 패터닝될 수 있다. 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 형성된 계단 구조는 도 5a를 참조하여 후술한다.
트렌치 매립막들(TB)은 셀 영역(A1)에서 채널막들(CH) 사이에 배치될 수 있다. 셀 영역(A1)에 배치된 트렌치 매립막들(TB)은 콘택 영역(A2)으로 연장될 수 있다. 셀 영역(A1)으로부터 콘택 영역(A2)으로 연장되고 서로 이웃한 트렌치 매립막들(TB)은 트렌치 매립막들(TB)에 교차되는 교차 분리막(IP)에 의해 연결될 수 있다.
트렌치 매립막들(TB)은 콘택 영역(A2)에서 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 이격되어 배치될 수 있다. 콘택 영역(A2)에 배치된 트렌치 매립막들(TB)은 제2 방향(Ⅱ)을 따라 연장된 라인 타입으로 형성될 수 있다.
지지 기둥들(SP) 및 게이트 콘택 플러그들(GCT)은 제1 방향(I)으로 마주하는 트렌치 매립막들(TB) 사이에 배치될 수 있다. 게이트 콘택 플러그들(GCT)은 제1 방향(I)으로 마주하는 트렌치 매립막들(TB) 사이에서 제2 방향(Ⅱ)을 따라 일렬로 배치될 수 있다. 지지 기둥들(SP)은 게이트 콘택 플러그들(GCT) 주위에 배치되고, 안정적인 지지 구조를 제공하기 위해 다양한 형태로 형성될 수 있다.
도 3a 내지 도 3k는 발명의 실시 예들에 따른 지지 기둥들을 설명하기 위한 평면도들이다.
도 3a 내지 도 3e를 참조하면, 제1 방향(I)으로 서로 마주하는 제1 트렌치 매립막(TB1) 및 제2 트렌치 매립막(TB2) 사이에 배치된 하나의 게이트 콘택 플러그(GCT) 주위에 제1 내지 제3 지지 기둥들(SP1 내지 SP3)이 배치될 수 있다. 제1 내지 제3 지지 기둥들(SP1 내지 SP3) 중 적어도 하나의 횡단면은 안정적인 지지 구조를 제공하기 위해 T자형으로 형성될 수 있다.
게이트 콘택 플러그(GCT)는 제1 트렌치 매립막(TB1)보다 제2 트렌치 매립막(TB2)에 더 가깝게 형성될 수 있다. 이에 따라, 상대적으로 간격이 넓은 제1 트렌치 매립막(TB1)과 게이트 콘택 플러그(GCT) 사이에 제3 지지 기둥(SP3)을 배치할 수 있다. 제1 지지 기둥(SP1) 및 제2 지지 기둥(SP2)은 게이트 콘택 플러그(GCT)를 사이에 두고 제2 방향(Ⅱ)으로 마주하여 배치된다.
제1 내지 제3 지지 기둥들(SP1 내지 SP3)은 도 3a 내지 도 3d에 도시된 바와 같이 서로 이격되어 배치될 수 있다. 제1 내지 제3 지지 기둥들(SP1 내지 SP3)은 도 3e에 도시된 바와 같이, 연결부(SPL)를 통해 연결될 수 있다. 연결부(SPL)는 게이트 콘택 플러그(GCT)와 제3 지지 기둥(SP3) 사이에 배치되고, 제1 내지 제3 지지 기둥들(SP1 내지 SP3)에 연결되도록 연장된다.
도 3f 내지 도 3j를 참조하면, 제1 방향(I)으로 서로 마주하는 제1 트렌치 매립막(TB1) 및 제2 트렌치 매립막(TB2) 사이에 배치된 하나의 게이트 콘택 플러그(GCT)는 일측이 개구된 형태의 횡단면을 갖는 지지 기둥으로 둘러싸일 수 있다. 보다 구체적으로 지지 기둥의 횡단면은 안정적인 지지 구조를 제공하기 위해 C자, V자, U자 또는 Y자형으로 형성될 수 있다. 게이트 콘택 플러그(GCT) 주위에 배치된 제1 내지 제3 지지 기둥들(SP1 내지 SP3) 및 적어도 하나의 연결부(SPL)는 서로 연결되어 C자, V자, U자 또는 Y자형 횡단면을 가질 수 있다. C자, V자, U자 또는 Y자형의 지지 기둥은 개구부가 제2 트렌치 매립막(TB2)을 향하도록 배치될 수 있다.
제1 트렌치 매립막(TB1), 제2 트렌치 매립막(TB2), 게이트 콘택 플러그(GCT), 및 제1 내지 제3 지지 기둥들(SP1 내지 SP3)의 배치는 도 3a 내지 도 3e에서 상술한 바와 동일하다.
도 3f 및 도 3g를 참조하면, 연결부(SPL)는 제1 내지 제3 지지 기둥들(SP1 내지 SP3)을 연결하도록 연장될 수 있다. 연결부(SPL)는 제3 지지 기둥(SP3)과 게이트 콘택 플러그(GCT) 사이에 배치된다. 제1 내지 제3 지지 기둥들(SP1 내지 SP3) 각각은 도 3f에 도시된 바와 같이 T자형으로 형성되지 않고, 일방향을 따라 연장된 바 타입일 수 있다. 또는 제1 내지 제3 지지 기둥들(SP1 내지 SP3) 중 적어도 어느 하나는 더욱 안정적인 지지 구조를 제공하기 위해 도 3g에 도시된 바와 같이 T자형으로 형성될 수 있다.
도 3h를 참조하면, 연결부들(SPL)은 제1 지지 기둥(SP1)과 제3 지지 기둥(SP3) 사이와 제2 지지 기둥(SP2)과 제3 지지 기둥(SP3) 사이를 연결할 수 있다. 제3 지지 기둥(SP3)은 게이트 콘택 플러그(GCT)를 향해 돌출될 수 있다.
도 3i 및 도 3j를 참조하면, 연결부(SPL)는 제1 지지 기둥(SP1)과 제2 지지 기둥(SP2)을 연결하도록 연장될 수 있다. 제3 지지 기둥(SP3)은 연결부(SPL)에 평행하게 연장될 수 있다. 연결부(SPL)는 도 3i에 도시된 바와 같이 제3 지지 기둥(SP3)으로부터 이격될 수 있다. 연결부(SPL)는 도 3j에 도시된 바와 같이 제3 지지 기둥(SP3)에 연결되도록 연장될 수 있다.
도 3k를 참조하면, 제1 방향(I)으로 서로 마주하는 제1 트렌치 매립막(TB1) 및 제2 트렌치 매립막(TB2) 사이에 배치된 하나의 게이트 콘택 플러그(GCT) 주위에 제1 내지 제3 기둥 구조들(SP1 내지 SP3)이 서로 이격되어 배치될 수 있다. 제1 트렌치 매립막(TB1), 제2 트렌치 매립막(TB2), 게이트 콘택 플러그(GCT), 및 제1 내지 제3 지지 기둥들(SP1 내지 SP3)의 배치는 도 3a 내지 도 3e에서 상술한 바와 동일하다. 제1 내지 제3 지지 기둥들(SP1 내지 SP3)은 안정적인 지지 구조를 제공할 수 있도록 다양한 면적으로 형성될 수 있다. 예를 들어, 제1 지지 기둥(SP1) 및 제2 지지 기둥(SP2) 각각은 제1 트렌치 매립막(TB1)에 인접한 일단으로부터 제2 트렌치 매립막(TB2)을 향하여 연장된 바 타입으로 형성될 수 있다. 제3 지지 기둥(SP3)는 제1 지지 기둥(SP1)과 제2 지지 기둥(SP2) 사이에 배치되고, 제1 지지 기둥(SP1)과 제2 지지 기둥(SP2)보다 제2 방향(Ⅱ)으로 넓은 폭을 가질 수 있다.
도 4a 내지 도 4d는 본 발명의 실시 예들에 따른 트렌치 매립막들 및 지지 기둥들을 설명하기 위한 평면도들이다.
도 4a 내지 도 4d를 참조하면, 제1 방향(I)으로 마주하는 제1 트렌치 매립막들(TB1) 및 제2 트렌치 매립막들(TB2)은 다양한 길이로 연장될 수 있다. 예를 들어, 제1 트렌치 매립막(TB1) 및 제2 트렌치 매립막(TB2) 각각은 도 4a에 도시된 바와 같이, 제2 방향(Ⅱ)으로 연이어 배열된 제1 내지 제3 게이트 콘택 플러그들(CT1, CT2, CT3)에 대면할 수 있는 제1 길이로 연장될 수 있다. 제1 트렌치 매립막들(TB1) 및 제2 트렌치 매립막들(TB2) 각각은 도 4b 내지 도 4d에 도시된 바와 같이, 제2 방향(Ⅱ)으로 연이어 배열된 제1 및 제2 게이트 콘택 플러그들(CT1, CT2)에 대면할 수 있는 제2 길이로 연장될 수 있다. 제2 길이는 제1 길이보다 짧다.
제1 내지 제3 지지 기둥들(SP1 내지 SP3)은 게이트 콘택 플러그들(CT1, CT2, CT3) 각각의 주위에 배치된다. 제1 트렌치 매립막들(TB1), 제2 트렌치 매립막들(TB2), 게이트 콘택 플러그들(CT1 내지 CT3), 및 제1 내지 제3 지지 기둥들(SP1 내지 SP3)의 배치는 도 3a 내지 도 3e에서 상술한 바와 동일하다.
제1 내지 제3 지지 기둥들(SP1 내지 SP3)은 적어도 어느 하나가 T자형 횡단면 구조로 형성되므로 안정적인 지지 구조를 제공할 수 있다. 제1 내지 제3 지지 기둥들(SP1 내지 SP3)은 도 4a 및 도 4b에 도시된 바와 같이 서로 이격되어 형성될 수 있다. 도 4c 및 도 4d에 도시된 바와 같이 제1 내지 제3 지지 기둥들(SP1 내지 SP3)은 연결부(SPL)를 통해 연결될 수 있다.
도 4c를 참조하면, 연결부(SPL)는 제1 트렌치 매립막들(TB1) 및 제2 트렌치 매립막들(TB2) 각각보다 제2 방향(Ⅱ)으로 길게 연장되어, 다수의 제1 지지 기둥들(SP1), 다수의 제2 지지 기둥들(SP2) 및 다수의 제3 지지 기둥들(SP3)을 연결할 수 있다.
도 4d를 참조하면, 연결부(SPL)는 서로 이웃한 2개의 제3 지지 기둥들(SP3)을 연결하거나, 서로 이웃한 제1 지지 기둥(SP1) 및 제2 지지 기둥(SP2)을 한 쌍씩 연결할 수 있다. 서로 연결된 연결부(SP) 및 2개의 제3 지지 기둥들(SP3)에 의해 제1 트렌치 매립막(TB1)을 향하여 개구된 횡단면 구조를 갖는 C자, U자, Y자 또는 V자형의 지지 기둥이 정의될 수 있다. 서로 연결된 연결부(SP) 및 한 쌍의 제1 지지 기둥(SP1) 및 제2 지지 기둥(SP1)에 의해 제2 트렌치 매립막(TB2)을 향하여 개구된 횡단면 구조를 갖는 C자, U자, Y자 또는 V자형의 지지 기둥이 정의될 수 있다.
도 5a 및 도 5b와, 도 6a 내지 도 6c는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 사시도들이다. 도 5a 및 도 5b와, 도 6a 내지 도 6c는 콘택 영역 일부의 사시도들이고, 도 6a 내지 도 6c는 설명의 편의를 위해, 도 5a 및 도 5b에 도시된 콘택 영역의 일부를 확대한 확대도이다.
도 5a를 참조하면, 서로 다른 제1 물질막들(101) 및 제2 물질막들(103)을 교대로 적층한다. 제1 물질막들(101)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(103)은 제1 물질막들(101)에 대한 식각 선택비를 갖는 절연물로 형성될 수 있다. 도면에 도시되진 않았으나, 제1 물질막들(101)은 도전 패턴용 도전물로 형성되고, 제2 물질막들(103)은 제1 물질막들(101)에 대한 식각 선택비를 갖는 도전물로 형성될 수 있다.
이어서, 제1 물질막들(101) 및 제2 물질막들(103)을 패터닝하여, 제1 계단 구조(SW1) 및 제2 계단 구조(SW2)를 형성한다. 제1 계단 구조(SW1)는 제2 방향(Ⅱ)을 따라 제1 높이차로 배열된 단부들을 포함한다. 제2 계단 구조(SW2)는 제1 방향(I)을 따라 제1 높이차보다 큰 제2 높이차로 배열된 단부들을 포함한다. 제2 계단 구조(SW2)는 식각 공정을 통해 제1 계단 구조(SW1)를 제1 방향(I)으로 순차로 함몰시킴으로써 형성될 수 있다. 제2 물질막들(103)은 제1 계단 구조(SW1) 및 제2 계단 구조(SW2)의 단부들을 통해 각각 노출된다. 후속 공정에서 1 계단 구조(SW1) 및 제2 계단 구조(SW2)의 단부들에 게이트 콘택 플러그들이 각각 연결될 수 있다.
도 5b를 참조하면, 제1 계단 구조(SW1) 및 제2 계단 구조(SW2)가 덮도록 상부 절연막(UD)을 형성한다. 상부 절연막(UD)의 표면은 평탄화 공정에 의해 평탄하게 형성될 수 있다.
도 6a를 참조하면, 상부 절연막(UD), 제1 물질막들(101) 및 제2 물질막들(103)을 관통하는 지지 기둥들(SP)을 형성한다. 지지 기둥들(SP)을 형성하는 단계에서 도 2에서 상술한 블록 분리막(BS) 및 교차 분리막(IP)을 동시에 형성할 수 있다. 지지 기둥들(SP)은 도 6a에 도시된 형태 뿐 아니라, 도 3a 내지 도 3k와 도 4a 내지 도 4d에서 상술한 형태 중 적어도 어느 하나와 동일한 형태로 형성될 수 있다.
도 6b를 참조하면, 상부 절연막(UD), 제1 물질막들(101) 및 제2 물질막들을 관통하는 트렌치(T)를 형성한다. 트렌치(T)는 도 2, 도 3a 내지 도 3k, 및 도 4a 내지 도 4d에서 상술한 트렌치 매립막들(TB, TB1, TB2) 중 적어도 어느 하나와 동일한 형태로 형성될 수 있다.
이어서, 트렌치(T)를 통해 제2 물질막들을 제거하여 층간 공간들(IS)을 개구한다. 층간 공간들(IS)은 서로 이웃한 제1 물질막들(101) 사이 또는 최상층 제1 물질막(101)과 상부 절연막(UD) 사이에 형성될 수 있다. 층간 공간들(IS)은 지지 기둥들(SP)에 의해 제1 물질막들(101)이 지지되는 상태에서 개구된다. 지지 기둥들(SP)은 도 3a 내지 도 3k와 도 4a 내지 도 4d에서 예시한 바와 같이 지지 구조의 안정성을 높일 수 있는 형태로 형성된다. 이에 따라, 본 발명의 실시 예에 따르면, 층간 공간들(IS)의 형태가 휘어지거나, 제1 물질막들(101)이 무너지는 등, 적층체의 형태가 왜곡되는 현상이 개선될 수 있다.
도 6c를 참조하면, 층간 공간들(IS)을 도전 패턴들(CP)로 채우고, 트렌치를 트렌치 매립막(TB)으로 채운다.
이어서, 상부 절연막(UD)을 관통하여 도전 패턴들(CP)에 접촉되도록 연장된 게이트 콘택 플러그들(GCT)을 형성한다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 7을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1a 및 도 1c 에서 상술한 구조들 중 적어도 어느 하나를 포함할 수 있다. 메모리 소자(1120)는 도 2에서 상술한 구조를 포함할 수 있다. 메모리 소자(1120)의 지지 기둥들은 도 3a 내지 도 3k와, 도 4a 내지 도 4d에서 상술한 구조들 중 어느 하나를 포함할 수 있다. 구체적으로, 메모리 소자(1120)는 채널막을 감싸고 서로 이격되어 적층된 도전 패턴들; 도전 패턴들 중 어느 하나에 연결된 콘택 플러그; 및 콘택 플러그 주위에 배치되어 T자형 횡단면을 갖거나, 일측이 개구된 형태의 횡단면 구조를 가진 지지 기둥을 포함할 수 있다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 8은 도 7을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 8을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 7을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
CH: 채널막 CP, CP1 내지 CPn: 도전 패턴
SP, SP1, SP2, SP3: 지지 기둥 SPL: 연결부
TB, TB1, TB2: 트렌치 매립막

Claims (13)

  1. 채널막을 감싸고, 서로 이격되어 적층된 도전 패턴들;
    상기 도전 패턴들 중 어느 하나에 연결된 콘택 플러그; 및
    상기 콘택 플러그 주위에서 상기 도전 패턴들을 관통하는 지지기둥들을 포함하고, 상기 지지기둥들 중 적어도 하나의 횡단면은 T자형인 반도체 장치.
  2. 제 1 항에 있어서,
    제1 방향으로 마주하도록 상기 도전 패턴들을 관통하는 제1 트렌치 매립막 및 제2 트렌치 매립막을 더 포함하고,
    상기 콘택 플러그는 상기 제1 트렌치 매립막 및 상기 제2 트렌치 매립막 사이에 배치된 반도체 장치.
  3. 제 2 항에 있어서,
    상기 지지기둥들은
    상기 콘택 플러그를 사이에 두고 상기 제1 방향에 교차하는 제2 방향에서 서로 마주하는 제1 지지 기둥과 제2 지지 기둥; 및
    상기 콘택 플러그들 각각과 상기 제1 트렌치 매립막 사이에 배치된 제3 지지 기둥을 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제1 내지 제3 지지 기둥들 중 적어도 하나의 횡단면은 T자형으로 형성된 반도체 장치.
  5. 제 3 항에 있어서,
    상기 제1 내지 제3 지지 기둥들은 상기 콘택 플러그와 상기 제3 지지 기둥 사이에 배치된 연결부를 통해 연결된 반도체 장치.
  6. 제 5 항에 있어서,
    상기 연결부는 상기 제1 및 제2 트렌치 매립막보다 상기 제2 방향을 따라 길게 연장된 반도체 장치.
  7. 제 3 항에 있어서,
    상기 콘택 플러그는 상기 제1 트렌치 매립막보다 상기 제2 트렌치 매립막에 더 가깝게 형성된 반도체 장치.
  8. 채널막을 감싸고, 서로 이격되어 적층된 도전 패턴들;
    상기 도전 패턴들 중 어느 하나에 연결된 콘택 플러그; 및
    일측이 개구된 형태의 횡단면 구조를 가지며 콘택 플러그를 감싸는 지지 기둥을 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    제1 방향으로 마주하도록 상기 도전 패턴들을 관통하는 제1 트렌치 매립막 및 제2 트렌치 매립막을 더 포함하고,
    상기 콘택 플러그는 상기 제1 트렌치 매립막 및 상기 제2 트렌치 매립막 사이에 배치된 반도체 장치.
  10. 제 9 항에 있어서,
    상기 지지 기둥은
    상기 제1 트렌치 매립막 또는 상기 제2 트렌치 매립막을 향하여 개구된 C자, U자, Y자 또는 V자형으로 형성된 반도체 장치.
  11. 제 9 항에 있어서,
    상기 지지 기둥은
    상기 콘택 플러그를 사이에 두고 상기 제1 방향에 교차하는 제2 방향에서 서로 마주하는 제1 지지 기둥과 제2 지지 기둥;
    상기 콘택 플러그와 상기 제1 트렌치 매립막 사이에 배치된 제3 지지 기둥; 및
    상기 콘택 플러그와 상기 제3 지지 기둥 사이에 배치되고, 상기 제1 지지 기둥 및 상기 제2 지지 기둥을 연결하는 연결부를 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 연결부는 상기 제3 지지 기둥에 연결되도록 연장된 반도체 장치.
  13. 제 9 항에 있어서,
    상기 지지 기둥은
    상기 콘택 플러그를 사이에 두고 상기 제1 방향에 교차하는 제2 방향에서 서로 마주하는 제1 지지 기둥과 제2 지지 기둥;
    상기 콘택 플러그와 상기 제1 트렌치 매립막 사이에 배치된 제3 지지 기둥; 및
    상기 제1 지지 기둥과 상기 제3 지지 기둥 사이와, 상기 제2 지지 기둥과 상기 제3 지지 기둥 사이를 연결하는 연결부들을 포함하는 반도체 장치.
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