CN112885837A - 三维存储器和制备三维存储器的方法 - Google Patents

Abstract

本申请公开了一种三维存储器和制备三维存储器的方法。该方法包括：在衬底上形成包括交替叠置的牺牲层和绝缘层的叠层，并且形成穿透叠层的沟道结构；去除牺牲层以形成牺牲间隙；去除绝缘层的靠近牺牲间隙的部分，以减薄绝缘层并且加宽牺牲间隙；以及在加宽的牺牲间隙中填充导电层。通过根据本申请的制备三维存储器的方法，能够在确保最终产品的厚度比不变的情况下，减小中间结构的氮化物和氧化物的厚度比率，从而减小晶圆弯曲度，避免或至少减缓因高应力而可能出现的裂纹问题。

Description

三维存储器和制备三维存储器的方法

技术领域

本申请涉及半导体设计及制造领域，具体涉及三维存储器和制备三维存储器的方法。

背景技术

随着电子设备的普及，存储器，例如三维存储器(3D NAND)，作为电子设备的重要组件也越来越多地受到人们的关注。

三维存储器的重要组件基于晶圆制作。然而，在器件的制备过程中涉及生长、切割、研磨、蚀刻、抛光等诸多工艺，这些精密而复杂的各个工艺可能使得晶圆产生弯曲并且累积，从而在晶圆中产生裂纹进而影响最终产品的质量。

因此，对制备过程中晶圆裂纹的潜在来源进行分析并且针对性地进行规避或克服显得尤为重要。

发明内容

本申请提供了能至少部分克服现有技术中的至少一个上述缺陷的三维存储器和制备三维存储器的方法。

本申请的一方面提供了一种制备三维存储器的方法，所述方法可包括：在衬底上形成包括交替叠置的牺牲层和绝缘层的叠层，并且形成穿透所述叠层的沟道结构；去除所述牺牲层以形成牺牲间隙；去除所述绝缘层的靠近所述牺牲间隙的部分，以减薄所述绝缘层并且加宽所述牺牲间隙；以及在加宽的牺牲间隙中填充导电层。

在某些可选实施方式中，形成所述叠层可包括：交替地叠置所述牺牲层和所述绝缘层，使得所述牺牲层和所述绝缘层具有第一厚度比率，其中，所述绝缘层可被减薄为使得所述导电层与减薄的所述绝缘层具有第二厚度比率；以及其中，所述第一厚度比率可小于所述第二厚度比率。

在某些可选实施方式中，所述第一厚度比率可在1.1-1.3之间，所述第二厚度比率在1.4-1.6之间。

在某些可选实施方式中，所述第一厚度比率可为1.2。

在某些可选实施方式中，所述第二厚度比率可为1.5。

在某些可选实施方式中，去除所述绝缘层的所述部分可包括：利用蚀刻液蚀刻所述绝缘层的所述部分；以及控制蚀刻的时间和所述蚀刻液的浓度中的至少一者，使得具有预定厚度的所述部分被去除。

在某些可选实施方式中，形成所述沟道结构可包括：在所述叠层的沟道孔的内壁上形成阻挡层；其中，所述阻挡层相对于所述绝缘层具有蚀刻选择性，使得所述阻挡层在蚀刻所述绝缘层的所述部分的过程中作为蚀刻停止层。

在某些可选实施方式中，所述阻挡层和所述绝缘层可由不同的工艺形成，使得所述阻挡层的致密性大于所述绝缘层的致密性。

在某些可选实施方式中，所述牺牲层的材料可包括氮化物，并且所述绝缘层的材料可包括氧化物。

本申请的另一方面提供了一种三维存储器，所述三维存储器可包括：衬底；叠层，设置在所述衬底上，并且包括交替叠置的导电层和绝缘层；以及沟道结构，形成为穿透所述叠层并且包括阻挡层，所述阻挡层位于所述沟道结构的最外侧处，其中，所述阻挡层的致密性大于所述绝缘层的致密性。

根据本申请的制备三维存储器的方法，能够在确保最终产品的厚度不变的情况下，减小中间结构的氮化物与氧化物的厚度比率，从而减小晶圆弯曲度，避免或至少减缓因高应力而可能出现的裂纹问题。

附图说明

结合附图，通过以下非限制性实施方式的详细描述，本申请的其它特征、目的和优点将变得更明显。在附图中：

图1和图2是示出晶圆弯曲度和裂纹的实验数据的图；

图3A至图3D是依次示出制备层叠结构的过程的平面图；

图4是示出根据本申请的未填充导电层和已填充导电层的晶圆的平面图；

图5是沿着图4中的线Ⅰ-Ⅰ截取所得的截面图；

图6是示出根据本申请的制备三维存储器的方法的流程图；

图7A是示出根据比较示例的用于制备三维存储器的中间结构；

图7B是示出根据本申请的用于制备三维存储器的中间结构；

图8A至图8C是依次示出根据比较示例的用于制备三维存储器的方法；以及

图9A至图9D是依次示出根据本申请的用于制备三维存储器的方法。

具体实施方式

下面将结合附图对本申请的各个方面进行详细描述，以便更好地理解本申请。应理解，这些具体的描述仅是对本申请的示例性实施方式的说明，而不限制本申请的范围。

在本说明书通篇和全部附图中，相同的附图标记表示相同的元件。为了便于描述，附图中仅示出与技术主题相关的部分。此外，在附图中，为了便于说明，可能夸大一些元件、部件或部分的尺寸和形状。附图仅为示例而并非严格按比例绘制。

下面将参照附图，结合具体实施例、通过与比较示例进行对比的方式详细描述本申请。

本申请主要应用于三维存储器(3D NAND)的制备，具体地，用于制备NAND的半导体器件。半导体器件的制备可以集成式地实现。例如，可以一起制作包括诸多半导体器件的晶圆(例如硅晶圆)，然后根据实际需求对硅晶圆切片以获得具有期望结构的半导体器件(即，最终产品)。

下面将以三维存储器中包括栅极的层叠结构的制备为例进行描述。然而，应理解，这些描述也同样地适用于除了该层叠结构之外的半导体器件结构。为了避免混淆，将制备完成后所得的最终(final)产品称为“层叠结构”，将在制备最终产品的过程中的结构称为“中间结构”。

中间结构包括交替叠置在衬底上的牺牲层和绝缘层，其中牺牲层最终将被导电层取代以形成层叠结构。衬底例如可以是硅(Si)衬底。牺牲层例如可以为氮化物膜，例如氮化硅(SiN)膜；并且绝缘层例如可以为氧化物(OX)膜。也就是说，牺牲层和绝缘层可以是交替叠置在一起的多个氮化物膜和多个氧化物膜，因此其也可称为NO膜。在下文中，为了使解释更清楚，将以NO膜作为示例进行描述，但是本申请不限于此。本领域技术人员可以理解的是，该膜层对中的牺牲层和绝缘层也可由其他材料形成。

首先，将结合实验室数据对裂纹的潜在来源进行分析。图1和图2是示出晶圆弯曲度和裂纹的实验数据的图。

随着3D NAND的发展，对3D NAND的叠层数量的需求越来越高，如果每个氮化物/氧化物(NO)膜的厚度不变，则这将导致晶圆的总厚度增加，从而导致很难进行处理，例如沟道蚀刻、层叠结构蚀刻等。因此，为了避免这样的问题，需要减小每个NO膜的厚度。

在图1中，条形图的高度分别对应于NO膜中的SiN膜和OX膜的厚度，右侧的数值表示SiN膜和OX膜的厚度比SiN/OX。如图1所示，随着总的叠层数量从32增加至128并且每个NO膜的厚度相应地减小，在电气方面，OX膜的厚度减少幅度大于SiN的厚度减少幅度，从而使得SiN膜和OX膜的厚度比SiN/OX增加，进而导致晶圆的弯曲度增加并且晶圆的沟道孔(CH)的弯曲度相应增加。也即，晶圆的弯曲度随着SiN膜和OX膜的厚度比SiN/OX增加而增加。

如图2所示，随着晶圆的弯曲度增加，晶圆更大程度地积累生长、切割、研磨、蚀刻、抛光过程中的残余应力，从而使得晶圆在整个制造过程中产生更严重的裂纹。在本实验中，晶圆的多个沟道孔是横向(对应于3点钟/9点钟方向)排列。如图2所示，晶圆沿着沟道孔的边缘(尤其是在3点钟/9点钟方向上)裂纹问题更严重。该结果表明，由于横向布置的影响，弯曲度使得横向方向的拉伸力加剧，从而导致更严重的裂纹。也即，裂纹的产生与晶圆的弯曲度有很强的相关性，并且随着晶圆的弯曲度的增加而加剧。

综合上述结果可知，降低SiN膜和OX膜的厚度比SiN/OX能够有效地减少裂纹的产生，从而确保最终生成的层叠结构的质量。因此，本申请致力于通过减小SiN膜和OX膜的厚度比SiN/OX来改善晶圆中可能出现的裂纹情况。

接下来，将描述用于制备包括栅极的层叠结构的方法。

图3A至图3D是依次示出制备层叠结构的过程的平面图。层叠结构的具体制图过程如下。

如图3A所示，可在衬底1上通过例如沉积工艺形成由牺牲层21和绝缘层22交替堆叠的叠层2；通过例如干法刻蚀工艺在叠层2中形成多个沟道孔(CH)3；通过例如干法刻蚀工艺在叠层2中距离沟道孔3一定间距形成栅极间隙(GLS)4，以暴露出牺牲层21和绝缘层22。

绝缘层22和牺牲层21具有不同的刻蚀选择性。作为栅极牺牲层的牺牲层21将在后续的工艺过程中被移除，以形成牺牲间隙23(参见图3B)。进一步地，绝缘层22的部分也将在后续的工艺过程中被移除，以加宽牺牲间隙23(这将参考图6至图9D更详细地描述)。也就是说，假设被加宽后的牺牲间隙23具有预设的第一宽度，则在图3A所示的步骤中，牺牲层21可以具有小于第一厚度的第二厚度，使得通过去除牺牲层21所形成的初步的牺牲间隙23具有第二厚度，并且使得通过进一步去除绝缘层22的部分所形成的被加宽后的牺牲间隙23具有第一宽度。由被加宽后的牺牲间隙23所形成的空间将在后续的工艺过程中被填充高导电材料以形成栅极层。具体而言，高导电材料可以为金属钨、钴、铜、镍等，也可以是多晶硅、掺杂硅或其任何组合。之后，可以在沟道孔3中形成沟道结构(未示出)。沟道结构的具体配置将在后文详细描述。

如图3B所示，可采用例如湿法刻蚀工艺去除叠层2的牺牲层21，以形成牺牲间隙23。

如图3C所示，可通过例如沉积工艺在牺牲间隙23的内壁形成内壁绝缘介质层231，以形成空间24。进一步地，可采用例如高电介质材料生成内壁绝缘介质层231。

如图3D所示，可采用例如沉积工艺在空间24中填充导电层25以形成层叠结构。此外，在内壁绝缘介质层231与导电层25之间，还可采用例如沉积工艺形成导电粘合层(未示出)。

根据本申请，制备层叠结构的方法大体包括：形成包括牺牲层和绝缘层的中间结构，并且去除牺牲层并将其替换成导电层。下面将参考图4和图5，通过比较填充导电层之前的情况和填充导电层之后的情况来描述根据本申请的用于制作层叠结构的中间结构和制备层叠结构的方法。

图4是示出根据本申请的未填充导电层和已填充导电层的晶圆的平面图；图5是沿着图4中的线Ⅰ-Ⅰ截取所得的部分截面图。

如图4所示，整片晶圆包括若干沟道结构102和202。左侧表示未填充导电层的加工阶段的结构，右侧表示已经填充导电层的结构。为了方便区分，将左侧结构称为中间结构100，右侧结构称为层叠结构200。另外，图4中的沟道结构的数量和排列仅是示例而非限制，本申请不限于此。

如图4和图5的左侧所示，用于制备半导体器件的中间结构100可包括衬底101、设置在所述衬底101上的叠层、以及设置在穿透所述叠层的沟道孔中的沟道结构102。

衬底101可为半导体衬底。半导体衬底的材料可为例如，单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可为绝缘体上硅(SOI)、绝缘体上锗(GOI)；或者还可为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。

中间结构100的叠层包括交替叠置的多个牺牲层104和多个绝缘层106。牺牲层104可以是氮化物层，例如氮化硅(SiN)层。牺牲层104将在后续的步骤中被替换为导电层。绝缘层106可以是氧化物(OX)层，例如，氧化硅层。

如图5所示，中间结构100的叠层可通过一个或多个薄膜沉积工艺形成在衬底101的一侧。为了便于描述起见，在图5的示例中仅示出了中间结构100的叠层包括四个牺牲层和四个绝缘层。然而，这仅是示例性的。中间结构100的叠层中的牺牲层或导电层的层数越多，则形成的存储单元串中包括的存储单元就越多，三维存储器的集成度就越高。

在实施例中，每个牺牲层104可以具有相同的厚度。此外，在实施例中，每个绝缘层106可以具有相同的厚度。然而，这仅是示例而非限制。例如，在图5中，上方的三个绝缘层106可具有相同的厚度，位于最底部(即紧靠衬底101)的绝缘层106的厚度可小于上方的三个绝缘层106的厚度。

中间结构100的叠层中限定有沟道孔(CH)(参见图4中的左侧的圆形轮廓)。沟道孔可形成为贯穿中间结构100的叠层并延伸至衬底101的通孔。沟道结构102设置在沟道孔中。

在某些实施例中，沟道结构102可包括位于沟道孔的内壁上并且作为沟道结构102的最外层的阻挡层108。阻挡层108相对于绝缘层106具有蚀刻选择性。例如，阻挡层108可相对于绝缘层106具有高的蚀刻选择比。如此一来，阻挡层108可在蚀刻所述绝缘层106的所述部分的过程中作为蚀刻停止层，这将在后文详细描述。阻挡层108的材料例如可以为诸如氧化硅等的氧化物(Oxide)，但是不限于此。例如，其可采用本领域已知的或者随着技术发展将出现的任何合适的材料。

在某些实施例中，例如，沟道结构102可包括存储功能层(未示出)。存储功能层可为ONO叠层，ONO(Oxide-Nitride-Oxide)叠层即氧化物、氮化物和氧化物的叠层。可通过例如原子层沉积的方法依次沉积氧化物、氮化物和氧化物的叠层形成存储功能层。存储功能层可包括阻挡层(例如上述阻挡层108)、电荷存储层和隧穿层，其中，电荷存储层和隧穿层依次层叠在阻挡层的靠近沟道孔的轴线的表面上。阻挡层的材料例如可以为诸如氧化硅等的氧化物(Oxide)，电荷存储层的材料可以为如氮化硅、氮氧化硅等单层或其多层复合膜层等的氮化物(Nitride)，隧穿层33的材料可以为如氧化硅、氮氧化硅等单层或其多层复合膜层等的氧化物(Oxide)。此处，将存储功能层的阻挡层描述为蚀刻停止层(即阻挡层108)；然而在其他实施例中，也可增设额外的阻挡层，只要能实现蚀刻停止功能即可。

如图4和图5的右侧所示，作为最终产品的层叠结构200可包括衬底201、设置在所述衬底201上的叠层、以及设置在穿透所述叠层的沟道孔中的沟道结构202。

衬底201与前述的中间结构100的衬底101的配置和结构类似，为了避免冗余在此不详细描述。

层叠结构200的叠层包括交替叠置的多个导电层204和多个绝缘层206。导电层204例如可以是导电金属层，例如包含钨的层。绝缘层206可以参考结合绝缘层106进行的描述，为了避免冗余在此不详细描述。

层叠结构200的叠层中限定有沟道孔(CH)(参见图4中的右侧的圆形轮廓)。沟道孔可形成为贯穿层叠结构200的叠层并延伸至衬底201的通孔。沟道结构202设置在沟通孔中。沟道结构202与前述的沟道结构102的配置和结构类似，为了避免冗余在此不详细描述。

根据本申请，在加工过程中，所述绝缘层的靠近所述牺牲层的部分和所述牺牲层能够被去除以填充所述导电层。

具体地，如图4和图5所示，中间结构100的牺牲层104能够在加工过程中被去除。在加工完成之后，也即在中间结构100被加工成为层叠结构200之后，牺牲层104已经被去除并且被替换为导电层204。

此外，根据本申请，所述牺牲层与所述绝缘层的第一厚度比率小于所述导电层与去除所述部分后的绝缘层的第二厚度比率。

具体地，如图4和图5所示，相比于中间结构100，在作为最终产品的层叠结构200中，牺牲层104已经完全被去除，并且绝缘层106的靠近牺牲层104的两侧的部分被去除，以形成牺牲间隙。导电层204形成在上述牺牲间隙中。因此，牺牲层104和绝缘层106的厚度的比率小于导电层204与绝缘层206的厚度的比率。

在某些实施例中，第一厚度比率可以在1.1-1.3之间，第二厚度比率可以在1.4-1.6之间。进一步地，例如，第一厚度比率可以为1.1、或1.2、或1.3。进一步地，例如，第二厚度比率可以为1.4、或1.5、或1.6。例如，在一个实施例中，第一厚度比率可为1.2，且第二厚度比率可为1.5。

接下来，将参考图6描述与上述装置对应的、根据本申请的制备三维存储器的方法。图6是示出根据本申请的制备三维存储器的方法的流程图。

如图6所示，根据本申请的制备三维存储器的方法600包括：在衬底上形成包括交替叠置的牺牲层和绝缘层的叠层，并且在穿透所述叠层的沟道孔中形成沟道结构(S612)；去除所述牺牲层以形成牺牲间隙(S614)；去除所述绝缘层的靠近所述牺牲间隙的部分，以减薄所述绝缘层并且加宽所述牺牲间隙(S616)；以及在加宽的牺牲间隙中填充导电层(S618)。

在步骤S612中，例如可以交替地在所述衬底上沉积氮化硅层和氧化物层分别作为牺牲层和绝缘层。例如，可以通过薄膜沉积工艺来沉积牺牲层和绝缘层。形成牺牲层和绝缘层的薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。

在步骤S612中，例如可以以薄膜沉积工艺在沟道孔的内壁上沉积组成沟道结构的各层以形成沟道结构。此处的各层为例如阻挡层、电荷存储层和隧穿层等。阻挡层作为沟道结构的最外层，将在去除绝缘层的靠近牺牲间隙的部分的过程中充当蚀刻停止层。为此，所述阻挡层的蚀刻选择比可小于所述绝缘层的蚀刻选择比。例如，阻挡层和绝缘层的蚀刻选择比可以设计成使得在蚀刻过程中，仅绝缘层的所述部分被蚀刻掉，而阻挡层可不被去除或者仅被去除很少的一部分。此外，很少的一部分可以理解为相对于绝缘层被蚀刻掉的量而言能够忽略不计的量。

形成沟道结构的薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。在一些实施方式中，也可采用例如化学气相沉积(CVD)方法先在沟道孔中形成非晶硅层(未示出)，然后在后续的工艺步骤中，使非晶硅层通过结晶工艺形成多晶硅沟道层。

在某些实施例中，在步骤S612中，形成所述叠层可包括：交替地叠置所述牺牲层和所述绝缘层使得所述牺牲层和所述绝缘层具有第一厚度比率。所述绝缘层被减薄为使得所述导电层与减薄的所述绝缘层具有第二厚度比率。所述第一厚度比率小于所述第二厚度比率。第一厚度比率和第二厚度比率已经在上述结合装置的描述中进行阐述，在此不重复描述。

在步骤S614和步骤S616中，去除牺牲层和去除绝缘层可以通过蚀刻的方式来执行。例如，可以使用干法蚀刻和湿法蚀刻中的任意一种来进行该去除操作。去除牺牲层的工艺和去除绝缘层的部分的工艺可以在两个不同的工序中执行，并且例如可以利用不同的蚀刻液进行，但不限于此。

在步骤S616中，去除绝缘层的所述部分的操作可以均匀地进行。例如，可以去除所述部分使得每个减薄的绝缘层具有相同的厚度并且每个加宽的牺牲间隙具有相同的厚度。例如，在某些实施例中，步骤S616可以包括：利用蚀刻液蚀刻绝缘层的所述部分；以及控制蚀刻的时间和所述蚀刻液的浓度中的至少一者，使得具有预定厚度的所述部分被去除。此处，预定厚度可以基于第一厚度比率和第二厚度比率的值预先设定。

此外，可以仅去除所述绝缘层的在厚度方向上靠近所述牺牲间隙的区域，而不会去除其它方向的区域。

例如，在某些实施例中，可以在所述沟道孔的内壁上形成阻挡层。阻挡层的蚀刻选择比小于所述绝缘层的蚀刻选择比，从而既作为沟道结构的最外层也作为在蚀刻绝缘层的过程中的蚀刻停止层。蚀刻停止层可以在蚀刻过程中基本不被去除。此处，“基本不被去除”可以理解为包括完全不被去除的情况以及被极少量地去除且该“极少量”相对于绝缘层被去除的量而言可以忽略不计的情况。

例如，阻挡层和绝缘层可以由不同的工艺形成，使得阻挡层的致密性大于绝缘层的致密性。在这种情况下，相比于绝缘层而言，阻挡层对蚀刻液更不敏感，从而在蚀刻过程中不被去除或被去除极少量。阻挡层和绝缘层的具体形成工艺可以从现有的工艺之中选择，也可以采用后续可能研发出的新工艺，在此不作限制，只要能够实现上述功能即可。除了列出的步骤之外，在某些实施例中，制备三维存储器的方法还包括在导电层与至少一个绝缘层之间形成导电粘合层(未示出)，以加强绝缘层和导电层之间的连接。例如，可以采用诸如CVD、PVD、ALD或其任何组合的沉积工艺来形成导电粘合层。

最后，将参照图7A至图9，结合具体实施例、通过与对比示例进行比较来描述根据本申请的用于制作层叠结构的中间结构和制备三维存储器的方法。

图7A是示出根据比较示例的用于制备三维存储器的中间结构；图7B是示出根据本申请的用于制备三维存储器的中间结构。

图7A所示的中间结构700A和图7B所示的中间结构700B均可用于形成最终产品(例如参见图5中的层叠结构200)。

如图7A所示，根据比较示例的中间结构700A包括交替堆叠在衬底101上的牺牲层104A和绝缘层106A。如图7B所示，根据本申请的中间结构700B包括交替堆叠在衬底101上的牺牲层104B和绝缘层106B。为了节省篇幅，下面将主要描述区别之处。未详细描述的元件可参考上文的相应内容。

图7B中的牺牲层104B的厚度小于图7A中的牺牲层104A的厚度，并且图7B中的绝缘层106B的厚度大于图7A中的绝缘层106A的厚度。也就是说，相比于图7A所示的比较示例，根据本申请的中间结构700B减小了牺牲层104B的厚度，并且增加了绝缘层106B的厚度。以牺牲层104B为SiN膜、绝缘层106B为OX膜为例，这意味着，相比于图7A所示的比较示例，根据本申请的中间结构700B减小了SiN膜和OX膜的厚度比SiN/OX。

然而，由于比较示例和本申请是针对相同的半导体器件工况而提出的，因此无论是由中间结构700A还是由中间结构700B形成的层叠结构，这些层叠结构所包括的导电层和绝缘层的厚度的比率是相同的。在某些实施例中，例如这些层叠结构的导电层和绝缘层的厚度可以相同。也就是说，由中间结构700A形成的层叠结构的各层的厚度分别与由中间结构700B形成的层叠结构的对应的各层的厚度相同。

下面结合图8和图9具体描述如何在确保作为最终产品的层叠结构的厚度比率的情况下，由图7A中的中间结构700A和图7B中的中间结构700B来制备层叠结构。

图8A至图8C是依次示出根据比较示例的用于制备三维存储器的方法，图9A至图9D是依次示出根据本申请的用于制备三维存储器的方法。下面以制备层叠结构为例进行对比描述。为了避免冗余，只描述区别之处。与上文所描述的元件或步骤相同或相对应的描述可参考上文相应内容。

根据比较示例的制备层叠结构的方法包括如下步骤。

步骤1：如图8A所示，在衬底上形成叠层，并且在叠层的沟道孔中形成沟道结构。叠层包括交替堆叠的牺牲层104A和绝缘层106A。通过该步骤1所形成的中间结构(即图8A所示的中间结构)对应于图7A中的中间结构700A。也就是说，SiN膜和OX膜的厚度比SiN/OX相对较大，例如，可为1.4-1.6，诸如为1.5。

步骤二：如图8B所示，通过蚀刻去除牺牲层104A，以形成牺牲间隙(或空间)S1。

步骤三：如图8C所示，在所形成的牺牲间隙S中填充导电层204，例如填充钨。在比较示例中，导电层204的厚度等于牺牲间隙S的高度。

根据本申请的制备层叠结构的方法包括如下步骤。

步骤1：如图9A所示，在衬底上形成叠层，并且在叠层的沟道孔中形成沟道结构。叠层包括交替堆叠的牺牲层104B和绝缘层106B。通过该步骤1所形成的中间结构(即图9A所示的中间结构)对应于图7B中的中间结构700B。也就是说，SiN膜和OX膜的厚度比SiN/OX相对较大，例如，可为1.1-1.3，诸如为1.2。

步骤二：如图9B所示，通过蚀刻去除牺牲层104B，以形成第一牺牲间隙(或空间)S1。

步骤三：如图9C所示，蚀刻绝缘层106B的在厚度/高度方向上靠近第一牺牲间隙S1的两侧，以减薄绝缘层106B形成减薄的绝缘层106B＇并且加宽第一牺牲间隙S1形成第二牺牲间隙S2。

步骤四：如图9的(d)所示，在所形成的第二牺牲间隙S2中填充导电层204，例如填充钨。导电层204例如可以作为最终形成的半导体器件的栅极层。在本申请中，导电层204的厚度等于牺牲间隙第二牺牲间隙S2的高度，并且二牺牲间隙S2的高度大于第一牺牲间隙S1的高度。

虽然上面具体描述了具体的步骤，但是，上述步骤仅是示例而非限制，例如，在替代的实施方式中，可添加或省略一些步骤、可采用替代的步骤、或者可改变一些步骤的顺序。

根据本申请的用于制作层叠结构的中间结构和制备三维存储器的方法，能够在确保最终产品的厚度不变的情况下，减小中间结构的SiN膜和OX膜的厚度比SIN/OX，从而减小晶圆弯曲度，避免或至少减缓因高应力而可能出现的裂纹问题。此外，根据某些实施例，对于高功率工艺(high power process)，例如需要以较高的氧化物蚀刻速率(ER)进行沟道孔刻蚀而言，随着氮化物与氧化物的比率降低，工艺时间将减少，并且沟道的关键尺寸(CD)减小。

需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。

在本文通篇中，用语不限于字面上所限定的含义，而是在不脱离本申请如所附权利要求限定的范围的情况下，涵盖用于实现相同或相似功能的不同装置。

例如，诸如“第一”、“第二”等的序数名词仅是用于将一个元件与另一元件区分开，而不限制其顺序或重要性；诸如“上”、“下”等的牺牲间隙相对用语不限于附图所示的定向，而是包括装置在使用中的不同定向；用语“和/或”包括相关所列项目中的一个或多个的任意和全部组合；用语“包括”、“包含”和/或“具有”，当在本说明书中使用时表示存在所陈述的特征、步骤、操作、元件和/或部件，但不排除存在或添加一个或多个其他特征、步骤、操作、元件、部件和/或其组合；用语“示例性的”旨在表示示例或举例说明；用语“基本上”、“大约”及类似词表示近似而非程度，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差；在描述本申请的实施方式时，用语“可以”表示“本申请的一个或多个实施方式”；当出现在所列特征的列表之后时，诸如“……中的至少一个”的用语修饰整个列表而非列表中的单个元件。另外，在本申请各实施方式中，除非另外反向指出，否则单数形式可包括复数含义。

应理解，除非另行限定，否则本文中使用的所有术语(包括技术术语和科学术语)均具有与本申请所属领域的普通技术人员通常所理解的含义相同的含义。另外，术语(例如在常用词典中定义的术语)应解释为具有与它们在相关技术的语境中的含义一致的含义，而并非在理想化或过于正式的意义上进行解释，除非本文明确地如此限定。

另外应注意，除非明确地指出，否则本文所描述的一些步骤不一定要按照书写的前后顺序来发生。例如，在一些替代实施方式中，这些步骤能以相反地顺序、并行地顺序发生，或者可省略或添加某些步骤。

以上描述仅为本申请的较佳实施方式以及对本申请技术原理的说明。本领域技术人员应理解，本申请中所涉及的申请范围并不限于通过上述技术特征的特定组合而成的技术方案，在不脱离本申请构思的情况下，本申请还应涵盖由上述技术特征或其等同特征进行任意组合而形成的其他技术方案。例如上述特征与本申请中公开的具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (10)

1.一种制备三维存储器的方法，其特征在于，所述方法包括：

在衬底上形成包括交替叠置的牺牲层和绝缘层的叠层，并且形成穿透所述叠层的沟道结构；

去除所述牺牲层以形成牺牲间隙；

去除所述绝缘层的靠近所述牺牲间隙的部分，以减薄所述绝缘层并且加宽所述牺牲间隙；以及

在加宽的牺牲间隙中填充导电层。

2.如权利要求1所述的方法，

其中，形成所述叠层包括：交替地叠置所述牺牲层和所述绝缘层，使得所述牺牲层和所述绝缘层具有第一厚度比率，

其中，所述绝缘层被减薄为使得所述导电层与减薄的所述绝缘层具有第二厚度比率；以及

其中，所述第一厚度比率小于所述第二厚度比率。

3.如权利要求2所述的方法，其中，所述第一厚度比率在1.1-1.3之间，所述第二厚度比率在1.4-1.6之间。

4.如权利要求3所述的方法，其中，所述第一厚度比率为1.2。

5.如权利要求4所述的方法，其中，所述第二厚度比率为1.5。

6.如权利要求1所述的方法，其中，去除所述绝缘层的所述部分包括：

利用蚀刻液蚀刻所述绝缘层的所述部分；以及

控制蚀刻的时间和所述蚀刻液的浓度中的至少一者，使得具有预定厚度的所述部分被去除。

7.如权利要求1所述的方法，其中，形成所述沟道结构包括：在所述沟道孔的内壁上形成阻挡层；

其中，所述阻挡层相对于所述绝缘层具有蚀刻选择性，使得所述阻挡层在蚀刻所述绝缘层的所述部分的过程中作为蚀刻停止层。

8.如权利要求7所述的方法，其中，所述阻挡层和所述绝缘层由不同的工艺形成，使得所述阻挡层的致密性大于所述绝缘层的致密性。

9.如权利要求1所述的方法，其中，所述牺牲层的材料包括氮化物，并且所述绝缘层的材料包括氧化物。

10.一种三维存储器，其特征在于，所述三维存储器包括：

衬底；

叠层，设置在所述衬底上，并且包括交替叠置的导电层和绝缘层；以及

沟道结构，形成为穿透所述叠层并且包括阻挡层，所述阻挡层位于所述沟道结构的最外侧处，

其中，所述阻挡层的致密性大于所述绝缘层的致密性。

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