CN111724828A - 半导体器件和制造半导体器件的设备 - Google Patents

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林泰洙
朴景旭
李�根
韩赫
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Abstract

提供了一种半导体器件和一种制造半导体器件的设备。所述半导体器件包括：交替堆叠在衬底上的栅电极和层间绝缘层；沟道结构，所述沟道结构在第一方向上彼此间隔开并竖直地穿过所述栅电极和所述层间绝缘层延伸到所述衬底；以及第一分隔区域，所述第一分隔区域竖直地延伸穿过所述栅电极和所述层间绝缘层。每个栅电极包括第一导电层和第二导电层，所述第一导电层设置在所述第二导电层与两个相邻的层间绝缘层中的每个层间绝缘层之间。在每个栅电极的位于与所述第一分隔区域相邻的最外面的沟道结构与所述第一分隔区域之间的第一区域中，所述第一导电层的厚度朝向所述第一分隔区域减小，并且所述第二导电层的厚度朝向所述第一分隔区域增大。

Description

半导体器件和制造半导体器件的设备
相关申请的交叉引用
本申请要求于2019年3月21日向韩国知识产权局提交的韩国专利申请No.10-2019-0032477和于2019年7月16日向韩国知识产权局提交的韩国专利申请No.10-2019-0085709的优先权，通过引用的方式将这些韩国专利申请的公开内容全部合并于此。
技术领域
本发明构思涉及半导体器件和用于制造半导体器件的设备。
背景技术
半导体器件已经在尺寸上减小，并且被设计为存储大容量数据。因此，必须提高包括在半导体器件中的晶体管的集成密度。为了半导体器件的更高的集成密度，已经开发了代替平面晶体管结构的垂直晶体管结构。
发明内容
示例实施例提供具有提高的可靠性的半导体器件和用于制造该半导体器件的设备。
根据本发明构思的示例性实施例，一种半导体器件包括：交替堆叠在衬底上的多个栅电极和多个层间绝缘层；多个沟道结构，所述多个沟道结构在第一方向上彼此间隔开并竖直地穿过所述多个栅电极和所述多个层间绝缘层延伸到所述衬底；以及第一分隔区域，所述第一分隔区域竖直地延伸穿过所述多个栅电极和所述多个层间绝缘层。每个栅电极包括第一导电层和第二导电层，所述第一导电层设置在所述第二导电层与两个相邻的层间绝缘层中的每个层间绝缘层之间。在每个栅电极的位于与所述第一分隔区域相邻的最外面的沟道结构与所述第一分隔区域之间的第一区域中，所述第一导电层的厚度朝向所述第一分隔区域减小，并且所述第二导电层的厚度朝向所述第一分隔区域增大。
根据本发明构思的示例性实施例，一种半导体器件包括：多个栅电极，所述多个栅电极竖直地堆叠成在衬底上彼此间隔开；多个沟道结构，所述多个沟道结构竖直地穿过所述多个栅电极延伸到所述衬底；以及分隔区域，所述分隔区域延伸穿过所述多个栅电极。每个栅电极包括具有与最外面的沟道结构相邻的侧向凹陷区域的第一导电层和设置在所述侧向凹陷区域中的第二导电层，所述最外面的沟道结构与所述分隔区域相邻。所述侧向凹陷区域的宽度朝向所述最外面的沟道结构减小。
根据本发明构思的示例性实施例，一种制造半导体器件的设备包括：气体供应单元，所述气体供应单元包括第一沉积气体源、第二沉积气体源和蚀刻气体源；工艺腔室，所述工艺腔室连接到所述气体供应单元；气体注入单元，所述气体注入单元设置在所述工艺腔室中，并且包括连接到所述第一沉积气体源、所述第二沉积气体源和所述蚀刻气体源的气体供应通道；以及控制器，所述控制器被配置为控制所述气体供应单元，使得顺序地执行第一沉积工艺、蚀刻工艺和第二沉积工艺，在所述第一沉积工艺中，经由所述气体注入单元向所述工艺腔室交替地供应所述第一沉积气体源的第一工艺气体和所述第二沉积气体源的第二工艺气体，在蚀刻工艺中，经由所述气体注入单元向所述工艺腔室供应所述蚀刻气体源的第三工艺气体，在第三沉积工艺中，经由所述气体注入单元向所述工艺腔室交替地供应所述第一沉积气体源的所述第一工艺气体和所述第二沉积气体源的所述第二工艺气体。
附图说明
通过以下结合附图的详细描述，将更加清楚地理解本发明构思的上述以及其他方面、特征和优点，其中：
图1是根据示例实施例的半导体器件的示意性框图；
图2是根据示例实施例的半导体器件的单元阵列的等效电路图；
图3是根据示例实施例的半导体器件的示意性俯视图；
图4是根据示例实施例的半导体器件的示意性截面图；
图5A至图5C是根据示例实施例的图4的区域A、B和C的局部放大截面图；
图6A和图6B是根据示例实施例的半导体器件的局部放大截面图；
图7和图8是根据示例实施例的半导体器件的局部放大截面图；
图9是根据示例实施例的半导体器件的示意性截面图；
图10是示出根据示例实施例的制造半导体器件的方法的流程图；
图11A至图11I是示出根据示例实施例的制造半导体器件的方法的步骤的截面图；
图12是示出根据示例实施例的制造半导体器件的方法的工艺流程图；
图13是根据示例实施例的用于制造半导体器件的制造设备的示意图；和
图14A和图14B是根据示例实施例的用于制造半导体器件的制造设备的示意图。
具体实施方式
在下文中，将参照附图描述本发明构思。
图1是根据示例实施例的半导体器件的示意性框图。
参照图1，半导体器件10可以包括存储单元阵列20和外围电路30。外围电路30可以包括行译码器32、页面缓冲器34、输入和输出缓冲器35、控制逻辑36以及电压发生器37。
存储单元阵列20可以包括多个存储块，并且每个存储块可以包括多个存储单元。多个存储单元可以通过串选择线SSL、字线WL和接地选择线GSL连接到行译码器32，并且可以通过位线BL连接到页面缓冲器34。在示例实施例中，布置在同一行的多个存储单元可以连接到同一条字线WL，布置在同一列的多个存储单元可以连接到同一条位线BL。
行译码器32可以对输入地址ADDR进行译码，并且可以产生并传送字线WL的驱动信号。行译码器32可以响应于控制逻辑36的控制，将从电压发生器37产生的字线电压提供给所选字线WL和未选字线WL。
页面缓冲器34可以通过位线BL连接到存储单元阵列20，并且可以读取存储在存储单元中的信息。页面缓冲器34可以根据操作模式临时存储要存储在存储单元中的数据，或者可以感测存储在存储单元中的数据。页面缓冲器34可以包括列译码器和读出放大器。列译码器可以选择性地激活存储单元阵列20的位线BL，读出放大器可以感测由列译码器选择的位线BL的电压，并且可以在读取操作期间读取存储在所选存储单元中的数据。
在执行编程操作(可以称为写入操作)时，输入和输出缓冲器35可以接收数据DATA并且可以将数据传送到页面缓冲器34，在读取操作中，输入和输出缓冲器35可以将从页面缓冲器34接收到的数据DATA输出到外部实体。输入和输出缓冲器35可以向控制逻辑36传送输入地址或输入命令。
控制逻辑36可以控制行译码器32的操作和页面缓冲器34的操作。控制逻辑36可以接收从外部实体传送的控制信号和外部电压，并且可以根据接收到的控制信号进行操作。控制逻辑36可以响应于控制信号来控制读取操作、写入操作和/或擦除操作。
电压发生器37可以例如使用外部电压产生内部操作所需的电压，例如，编程电压、读取操作电压、擦除操作电压等。电压发生器37产生的电压可以通过行译码器32传送到存储单元阵列20。
图2是根据示例实施例的半导体器件的单元阵列的等效电路图。
参照图2，存储单元阵列20可以包括：多个存储单元串S，包括彼此串联连接的存储单元MC；接地选择晶体管GST，串联连接到存储单元MC的两端；以及串选择晶体管SST1和SST2。多个存储单元串S可以并联连接到位线BL0至BL2。多个存储单元串S可以共同连接至公共源极线CSL。例如，多个存储单元串S可以布置在位线BL0至BL2与一条公共源极线CSL之间。在示例实施例中，多条公共源极线CSL可以二维地布置。
彼此串联连接的存储单元MC可以由用于选择存储单元MC的字线WL0至WLn控制。每个存储单元MC可以包括数据存储元件。布置在距公共源极线CSL基本相同的距离处的存储单元MC的栅电极可以共同连接到字线WL0至WLn中的一条字线以处于等电位状态。或者，即使当存储单元MC的栅电极布置在距公共源极线CSL基本相同的距离处时，布置在不同行或列中的栅电极也可以被独立地控制。
接地选择晶体管GST可以由接地选择线GSL控制，并且可以连接到公共源极线CSL。串选择晶体管SST1和SST2可以由串选择线SSL1和SSL2控制，并且可以连接到位线BL0至BL2。在图2中，一个接地选择晶体管GST和两个串选择晶体管SST1和SST2被示为连接到串联连接的多个存储单元MC。然而，晶体管SST1和SST2中的一者可以分别连接到串联连接的多个存储单元MC，或者多个接地选择晶体管GST可以分别连接到串联连接的多个存储单元MC。一条或更多条虚设线DWL或缓冲线可以进一步设置在字线WL0至WLn中的最上面的字线WLn与串选择线SSL1和SSL2之间。在示例实施例中，一条或更多条虚设线DWL可以设置在最下面的字线WL0与接地选择线GSL之间。
当经由串选择线SSL1和SSL2将信号施加到串选择晶体管SST1和SST2时，通过位线BL0至BL2施加的信号可以传送到彼此串联连接的存储单元MC，以执行读取操作和写入操作。另外，可以通过经由衬底施加预定擦除电压来执行擦除操作，以擦除记录在存储单元MC中的数据。在示例实施例中，存储单元阵列20可以包括与位线BL0至BL2电隔离的虚设存储单元串中的至少一个。
图3是根据示例实施例的半导体器件的示意性俯视图。
图4示出了沿着图3中的线I-I'截取的半导体器件的截面图。为了便于描述，在图3和图4中仅示出了半导体器件的主要组件。
图5A至图5C分别是图4中的区域A、B和C的局部放大图。
参照图3和图4，半导体器件100可以包括：衬底101；沟道结构CH，在垂直于衬底101的上表面的方向上延伸，沟道结构CH中设置有沟道层140；多个层间绝缘层120，沿沟道结构CH的外侧壁堆叠；多个栅电极130，与层间绝缘层120交替堆叠，每个栅电极130包括第一导电层130A和第二导电层130B；以及分隔区域SR，延伸穿过交替堆叠在衬底101上的层间绝缘层120和栅电极130的堆叠结构。半导体器件100还可以包括设置在沟道层140与栅电极130之间的栅极介电层145、设置在沟道层140下方的外延层107、位于沟道结构CH的上端的沟道焊盘155以及设置在每个分隔区域SR中的源极导电层180和源极绝缘层185。
在半导体器件100中，可以在每个沟道层140周围配置单个存储单元串，并且可以在X方向和与X方向不同的Y方向上以行和列的形式布置多个存储单元串。
衬底101可以具有在X方向和Y方向上延伸的上表面。衬底101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。衬底101可以被提供为体晶片、外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层等。
沟道结构CH可以设置在衬底101上，从而在行和列中彼此间隔开。沟道结构CH可以以格子的形式布置，或者可以在一个方向上布置成之字形。沟道结构CH可以具有与衬底101垂直的侧表面，或者可以具有根据纵横比在朝向衬底101的方向上变窄的倾斜侧表面。每个沟道结构CH可以包括沟道层140、栅极介电层145、沟道焊盘155和外延层107。每个沟道结构CH还可以包括沟道绝缘层150。
在沟道结构CH中，沟道层140可以设置为环形，以围绕其中的沟道绝缘层150。在一些实施例中，沟道层140可以为诸如圆柱形或棱柱形的柱形，而没有沟道绝缘层150。沟道层140可以连接到外延层107。沟道层140可以包括诸如多晶硅或单晶硅的半导体材料，并且半导体材料可以是未掺杂的材料或包括p型或n型杂质的材料。设置在沿X方向的直线上的沟道结构CH可以通过对连接到沟道焊盘155的上互连结构进行布置而连接到不同的位线。部分沟道结构CH可以是未连接到位线的虚设沟道。
栅极介电层145可以设置在栅电极130与沟道层140之间。栅极介电层145可以包括从沟道层140顺序堆叠的隧穿层142、电荷存储层143和阻挡层144。沟道层140、隧穿层142和电荷存储层143可以在垂直于衬底101的Z方向上延伸。阻挡层144可以设置成围绕栅电极130的至少一部分。在这种情况下，阻挡层144可以在第一导电层130A与两个相邻的层间绝缘层120中的每一个之间延伸。在一些实施例中，沟道层140和隧穿层142可以在Z方向上延伸，并且电荷存储层143也可以设置成与阻挡层144一起围绕栅电极130。在这种情况下，电荷存储层143和阻挡层144可以在第一导电层130A与两个相邻的层间绝缘层120中的每一个之间延伸。构成栅极介电层145的层的相对厚度不限于图中所示的厚度，而是可以根据示例实施例而变化。在图5A中，阻挡层144的侧表面被示为与栅电极130的侧表面共面。然而，阻挡层144的形状不限于此，并且可以进一步沿着层间绝缘层120朝向例如层间绝缘层120的侧表面延伸。
沟道层140的电子可以通过福勒-诺德海姆(Fowler-Nordheim，FN)隧穿机制隧穿通过隧穿层142，以存储在电荷存储层143中。隧穿层142可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或它们的组合。电荷存储层143可以是电荷俘获层，并且可以由氮化硅形成。阻挡层144可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k电介质或它们的组合。术语“高k电介质”是指具有比氧化硅(SiO2)高的介电常数的介电材料。高k电介质可以包括例如氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、氧化铪(HfO2)、氧化铪硅(HfSixOy)、氧化镧(La2O3)、氧化镧铝(LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)、氧化镨(Pr2O3)或它们的组合。
外延层107可以设置在沟道结构CH的下部的衬底101上，并且可以设置在至少一个栅电极130的侧表面上。外延层107可以设置在衬底101的凹陷区域中。外延层107的上表面的高度可以大于最下面的栅电极130的上表面的高度并且小于与最下面的栅电极130相邻的上栅电极130的下表面的高度，但是外延层107的上表面的高度不限于此。即使当沟道结构CH的纵横比增加时，沟道层140也可以通过外延层107稳定地电连接到衬底101，并且存储单元串之间的接地选择晶体管GST的特性可以是一致的。在一些实施例中，可以省略外延层107。在这种情况下，沟道层140可以直接连接到衬底101。
沟道焊盘155可以设置在沟道结构CH中的沟道层140上方。沟道焊盘155可以设置成覆盖沟道绝缘层150的上表面并且电连接到沟道层140。沟道焊盘155可以包括例如掺杂多晶硅。
栅电极130可以设置成沿着每个沟道结构CH的侧表面在垂直于衬底101的方向上彼此间隔开。栅电极130可以包括接地选择电极130G、单元电极130M和串选择电极130S，它们分别构成了接地选择晶体管的栅电极、多个存储单元的栅电极和串选择晶体管的栅电极。栅电极130可以在形成接地选择线、字线和串选择线时延伸。字线可以共同连接在沿X和Y方向布置的预定单元的相邻存储单元串中。构成串选择线的串选择电极130S可以通过上绝缘层103在X方向上以规则的间隔彼此隔开。然而，通过上绝缘层103隔开的串选择电极130S的数目并不限于图中所示的数目。
在一些实施例中，可以提供一个或更多个串选择电极130S和一个或更多个接地选择电极130G，并且它们可以具有与单元电极130M相同或不同的结构。与串选择电极130S或接地选择电极130G相邻的一些栅电极130(例如，多个栅电极130)可以是虚设栅电极。
参照图5A至图5C，每个栅电极130可以包括与层间绝缘层120和沟道结构CH相邻的第一导电层130A以及位于第一导电层130A上的第二导电层130B。
第一导电层130A可以设置在层间绝缘层120的上表面和下表面上，并且可以设置在沟道结构CH的侧壁上。因此，第一导电层130A可以设置为具有朝向沟道结构CH的侧向凹陷区域LR。第一导电层130A可以布置在栅极介电层145的一部分与第二导电层130B之间。例如，第一导电层130A可以布置在栅极介电层145的阻挡层144与第二导电层130B之间。在这种情况下，阻挡层144可以设置在沟道层140与第一导电层130之间以及两个相邻的层间绝缘层120中的每一个与第一导电层130之间。
第一导电层130A在层间绝缘层120的上表面和下表面上的厚度可以在X方向上从与分隔区域SR相邻的最外面的沟道结构CH到分隔区域SR减小。例如，当栅电极130的与分隔区域SR相邻的区域被称为边缘区域GE时，第一导电层130A在至少边缘区域GE中的厚度可以在朝向分隔区域SR的方向上减小，如图5A所示。因此，侧向凹陷区域LR在与分隔区域SR相邻的区域中在Z方向上的宽度可以大于在与沟道结构CH相邻的区域中在Z方向上的宽度。在示例实施例中，侧向凹陷区域LR的宽度可以在x方向上朝向沟道结构CH减小。特别地，边缘区域GE可以包括在X方向上与分隔区域SR相邻的沟道结构CH与分隔区域SR之间的区域。
第二导电层130B可以设置为填充在彼此竖直相邻的两个层间绝缘层120之间的第一导电层130A的内侧(即，侧向凹陷区域LR)。根据第一导电层130A的形状，第二导电层130B可以在远离分隔区域SR的区域中具有第一厚度T1，在邻近分隔区域SR的区域中具有大于第一厚度T1的第二厚度T2，并且可以具有朝向分隔区域SR增加的厚度。第二导电层130B的上表面的高度可以朝向分隔区域SR增加。第二导电层130B的厚度增加可以是连续的。然而，本发明构思不限于此。在一些实施例中，第二导电层130B可以具有这样的形状：高度在朝着分隔区域SR的方向上以阶梯形式逐步增加或者逐渐地逐步增加。
例如，第一导电层130A的厚度可以在约0.1nm至约3nm的范围内，并且在第一导电层130A的内侧，第二导电层130B的厚度可以在约10nm至约30nm的范围内。在示例实施例中，第一导电层130A和第二导电层130B可以在X方向上的两个相邻的分隔区域SR之间基本对称。例如，最上面的栅电极130(例如，串选择电极130S)可以关于上绝缘层103对称，最上面的栅电极130下方的栅电极130(例如，单元电极130M)可以关于上绝缘层103在z方向上的延伸区域对称。在示例性实施例中，上绝缘层103及其在z方向上的延伸区域可以位于两个相邻的分隔区域SR之间的中心区域中。在这种情况下，包括第一导电层130A和第二导电层130B的栅电极130可以关于两个相邻的分隔区域SR的中心区域对称。
第一导电层130A和第二导电层130B可以包括相同的材料或不同的材料。第一导电层130A和第二导电层130B可以包括诸如钨(W)、钴(Co)、钼(Mo)、钌(Ru)、镍(Ni)等的金属材料。在一些实施例中，第一导电层130A和第二导电层130B可以包括多晶硅或金属硅化物材料。在一些实施例中，栅电极130还可以包括扩散阻挡层，以在形成栅电极130的过程中保护沟道结构CH。在这种情况下，扩散阻挡层可以设置在第一导电层130A与每个沟道结构CH之间以及第一导电层130A与两个相邻的层间绝缘层120中的每一个之间。
第一导电层130A和第二导电层130B之间可以具有界面IF，该界面可以通过例如透射电子显微镜(TEM)来识别。例如，即使当第一导电层130A与第二导电层130B的材料彼此相同时，由于晶体结构的不连续(例如，晶界)，也可以识别界面IF。在示例实施例中，第一导电层130A与第二导电层130B之间的晶界可以是连续的或不连续的。第一导电层130A与第二导电层130B之间的界面IF可以形成倾斜表面。例如，第一导电层130A与第二导电层130B之间的界面IF可以在边缘区域GE中相对于X方向倾斜。第一导电层130A和第二导电层130B被示为从层间绝缘层120的与分隔区域SR接触的侧表面朝向沟道层140凹陷预定距离，第一导电层130A和第二导电层130B的形状不限于此。例如，第一导电层130A和第二导电层130B可以具有与分隔区域SR相邻的与层间绝缘层120共面的侧壁。
如图5B所示，第一导电层130A和第二导电层130B在与分隔区域SR隔开最远的第一区域中具有基本一致的厚度。因此，界面IF也可以是基本上平坦的表面。例如，界面IF可以基本平行于X方向。第二导电层130B可以具有第三厚度T3，并且第三厚度T3可以小于或等于第一厚度T1。这是因为第一导电层130A的厚度大于或等于边缘区域GE中的最大厚度。
如图5C所示，在第一区域与边缘区域GE之间的第二区域中，第一导电层130A和第二导电层130B均可以具有基本一致的厚度，或者可以分别具有在朝向边缘区域GE的方向上减小和增大的厚度。因此，界面IF也可以基本平行于X方向或相对于X方向倾斜。第二导电层130B可以在与沟道结构CH相邻的相对端具有第四厚度T4和第五厚度T5。在一些实施例中，第四厚度T4可以与第五厚度T5基本相同或小于第五厚度T5。第四厚度T4可以大于或等于第三厚度T3，并且第五厚度T5可以小于或等于第一厚度T1。这是因为第一导电层130A在第二区域中的厚度可以大于或等于在边缘区域GE中的最大厚度。
在示例实施例中，第一导电层130A的厚度可以沿着X方向从第一区域经由第二区域到边缘区域GE逐渐减小。或者，第一导电层130A在第一区域和第二区域中的厚度可以与在边缘区域GE中的最大厚度基本相同，并且可以仅在边缘区域GE中具有减小的厚度。
层间绝缘层120可以设置在栅电极130之间。类似于栅电极130，层间绝缘层120可以设置为在垂直于衬底101的上表面的z方向上彼此间隔开，并且可以沿X方向延伸。层间绝缘层120可以包括诸如氧化硅或氮化硅的绝缘材料。层间绝缘层120的侧表面可以具有从栅电极130的侧表面向分隔区域SR突出的结构。然而，在示例实施例中，层间绝缘层120的侧表面可以与栅电极130的侧表面共面。
分隔区域SR可以在z方向上延伸穿过沟道结构CH之间的栅电极130和层间绝缘层120，并且可以连接到衬底101。源极导电层180和源极绝缘层185可以设置在分隔区域SR中。源极导电层180可以具有由于高纵横比而在朝向衬底101的方向上宽度减小的形状，但是源极导电层180的形状不限于此。源极导电层180可以具有垂直于衬底101的上表面的侧表面。
源极导电层180可以通过源极绝缘层185与栅电极130电绝缘。因此，栅电极130的堆叠结构可以通过布置在它们之间的源极导电层180在X方向上彼此分隔开。源极导电层180可以设置为在Y方向上延伸的线形，并且可以对应于半导体器件100的公共源极线。源极导电层180可以在X方向上以预定间隔(例如，每四列至八列沟道结构CH)重复地布置，但是源极导电层180的布置不限于此。源极绝缘层185可以部分地在层间绝缘层120之间延伸并突出以与栅电极130的侧表面接触。例如，源极绝缘层185可以包括多个突起，每个突起与对应的栅电极130接触，并且设置在两个相邻的层间绝缘层120之间。源极导电层180可以包括诸如多晶硅、金属等的导电材料，源极绝缘层185可以包括诸如氧化硅、氮化硅等的绝缘材料。在一些实施例中，分隔区域SR可以仅填充有绝缘材料而没有源极导电层180。在这种情况下，可以将与公共源极线相对应的区域设置在衬底101中或衬底101上。
单元区域绝缘层190可以设置在栅电极130的堆叠结构上，并且可以包括诸如氧化硅、氮化硅等的绝缘材料。
图6A和图6B是根据示例实施例的半导体器件的局部放大截面图。图6A和图6B示出了对应于图4的区域A的区域的放大图。
参照图6A，在半导体器件100a中，第一导电层130A可以包括第一成核层130As和第一主体层130Ab，第二导电层130B可以包括第二成核层130Bs和第二主体层130Bb。
可以首先形成第一成核层130As和第二成核层130Bs以提供成核位置，从而辅助成核，以生长随后的第一主体层130Ab和第二主体层130Bb。第一主体层130Ab和第二主体层130Bb可以分别基于第一成核层130As和第二成核层130Bs生长，以具有期望的厚度。
第一成核层130As和第二成核层130Bs与第一主体层130Ab和第二主体层130Bb可以在不同的工艺条件下形成并且可以具有不同的厚度。在示例实施例中，第一成核层130As和第二成核层130Bs具有非晶结构，而第一主体层130Ab和第二主体层130Bb具有晶体结构。例如，第一成核层130As和第二成核层130Bs与第一主体层130Ab和第二主体层130Bb可以使用不同的反应物气体形成，并且可以以不同的沉积速率形成。第一成核层130As和第二成核层130Bs均可以具有大约3nm或更小的厚度(例如，在约10埃至约20埃的范围内的厚度)，并且可以具有基本一致的厚度。第一主体层130Ab在层间绝缘层120的一个表面上的厚度可以在朝向分隔区域SR的方向上减小，而第二主体层130Bb的厚度可以在朝向分隔区域SR的方向上增大。在一些实施例中，第一成核层130As和第二成核层130Bs与第一主体层130Ab和第二主体层130Bb可以包括不同的杂质。
例如，当栅电极130由钨(W)形成并且使用WF6作为源气体时，第一成核层130As和第二成核层130Bs可以用于防止残留的氟(F)扩散。因此，第一成核层130As和第二成核层130Bs可以防止栅电极130中的氟(F)扩散到栅极介电层145，从而防止半导体器件100a的电特性劣化。
参照图6B，在半导体器件100b中，第一导电层130A可以包括第一成核层130As和第一主体层130Ab，第二导电层130B可以基本上仅包括单个层作为主体层而没有成核层。
在本实施例中，第二导电层130B设置在第一导电层130A上而不在第一导电层130A上形成成核层。在这种情况下，与图6A的示例实施例相比，可以提高工艺效率。
图7和图8是图4中的区域A的局部放大截面图。
参照图7，在半导体器件100c中，第一导电层130A可以向分隔区域SR延伸为比栅极介电层145的阻挡层144短。因此，第一导电层130A可以不设置在阻挡层144上的至少一个区域中，并且第二导电层130B可以与阻挡层144接触。如本文所用的术语“接触”是指直接连接(即，触摸)，除非上下文另外指出。更具体地，第二导电层130B可以在与分隔区域SR相邻的区域中填充上层间绝缘层120上的阻挡层144和下层间绝缘层120上的阻挡层144之间的空间。在示例实施例中，其中第一导电层130A未设置在阻挡层144上的区域的长度可以不同地改变。
参照图8，在半导体器件100d中，栅极介电层145a的阻挡层144a可以设置成在与衬底101的上表面垂直的方向上延伸，类似于沟道结构CH，而不沿着栅电极130在水平方向上延伸。因此，栅电极130的第一导电层130A可以与层间绝缘层120接触。
图9是根据示例实施例的半导体器件的示意性截面图。
参照图9，半导体器件200可以包括竖直堆叠的存储单元区域CELL和外围电路区域PERI。存储单元区域CELL可以设置在外围电路区域PERI的上表面上。例如，图4的半导体器件100可以包括设置在未示出的区域中的衬底101上的外围电路区域PERI，而根据本实施例的半导体器件200可以包括竖直堆叠的存储单元区域CELL和外围电路区域PERI。在示例实施例中，单元区域CELL可以设置在外围电路区域PERI下方。参照图3和图4进行的描述可以同样地应用于对存储单元区域CELL的描述。
外围电路区域PERI可以包括基体衬底201、设置在基体衬底201上的电路元件220、电路接触插塞270和电路互连线280。
基体衬底201可以具有在X方向和Y方向上延伸的上表面。在基体衬底201中，可以形成隔离层以限定有源区。包括杂质的源极/漏极区205可以设置在有源区的一部分中。基体衬底201可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。
电路元件220可以包括平面晶体管。每个电路元件220可以包括电路栅极介电层222、间隔物层224和电路栅电极225。源极/漏极区205可以在与电路栅电极225相邻的相对侧设置在基体衬底201中。
外围区域绝缘层290可以设置在基体衬底201上的电路元件220上。电路接触插塞270可以通过外围区域绝缘层290连接到源极/漏极区205。可以通过电路接触插塞270向电路元件220施加电信号。在未示出的区域中，电路接触插塞270也可以连接到电路栅电极225。电路互连线280可以连接到电路接触插塞270，并且可以布置为多个层。
在半导体器件200中，在形成外围电路区域PERI之后，可以在外围电路区域PERI上形成存储单元区域CELL中的衬底101以形成存储单元区域CELL。衬底101可以形成为具有与基体衬底201相同的尺寸或者具有小于基体衬底201的尺寸。存储单元区域CELL和外围电路区域PERI可以在未示出的区域中彼此连接。例如，栅电极130在Y方向上的一端可以电连接到电路元件220。
图10是示出根据示例实施例的制造半导体器件的方法的流程图。
图11A至图11I是示出根据示例实施例的制造图4的半导体器件的方法的步骤的截面图。
参照图10和图11A，可以在衬底101上交替地堆叠牺牲层110和层间绝缘层120以形成堆叠结构(S110)。
在随后的工艺中，可以将牺牲层110替换为栅电极130。牺牲层110可以由与层间绝缘层120的材料不同的材料形成。例如，层间绝缘层120可以由氧化硅和氮化硅中的至少一种形成，并且牺牲层110可以由与层间绝缘层120的材料不同的选自硅、氧化硅、碳化硅和氮化硅的材料形成。在示例实施例中，层间绝缘层120的厚度可以不全部彼此相等。例如，最下面的层间绝缘层120可以形成为具有相对大的厚度，最上面的层间绝缘层120可以形成为具有相对小的厚度。可以对层间绝缘层120的厚度和牺牲层110的厚度以及构成它们的层数进行与图中所示的那些不同地改变。可以在最上部上形成单元区域绝缘层190。
参照图10和图11B，可以形成上绝缘层103，并且可以形成沟道结构CH以穿透堆叠结构(S120)。
可以通过使用附加的掩模层从堆叠结构的最上部去除预定数目的牺牲层110和层间绝缘层120来形成上绝缘层103。可以通过在去除了牺牲层110和层间绝缘层120的区域上沉积绝缘材料来形成上绝缘层103。上绝缘层103和层间绝缘层120可以由相对于牺牲层110具有蚀刻选择性的材料形成。在示例实施例中，上绝缘层103可以由与层间绝缘层120相同的材料形成。
接下来，为了形成沟道结构CH，可以形成沟道孔。可以通过各向异性地蚀刻堆叠结构来形成沟道孔，并且沟道孔例如可以形成为孔形状。由于堆叠结构的高度，沟道孔的侧壁可能不垂直于衬底101的上表面。沟道孔可以形成在衬底101的一部分中。例如，衬底101的形成沟道孔的部分可以从衬底101的上表面凹陷。
接下来，可以在沟道孔中形成外延层107、栅极介电层145、沟道层140、沟道绝缘层150和沟道焊盘155以形成沟道结构CH。可以使用选择性外延生长(SEG)工艺来形成外延层107。外延层107可以形成为单层或多层，并且可以包括掺杂或未掺杂的多晶硅、单晶硅、多晶锗或单晶锗。
可以使用原子层沉积(ALD)或化学气相沉积(CVD)将栅极介电层145形成为具有一致的厚度。在该工艺步骤中，可以形成栅极介电层145的全部或一部分，并且可以形成沿着沟道结构CH在垂直于衬底101的方向上延伸的部分，例如，图4中的隧穿层142和电荷存储层143。
沟道层140可以形成在沟道孔中的栅极介电层145上。沟道绝缘层150可以形成为填充沟道孔并且可以是绝缘材料。然而，在一些实施例中，沟道孔可以填充有导电材料，而不是沟道绝缘层150。沟道焊盘155可以由导电材料(例如，多晶硅)形成。
参照图10和图11C，可以形成分隔区域SR，从而以预定间隔分隔并穿透堆叠结构的(S130)。
在示例实施例中，在形成分隔区域SR之前，可以在单元区域绝缘层190和沟道焊盘155上形成附加层，以防止损坏沟道焊盘155、下面的沟道层140等。在示例实施例中，附加层和单元区域绝缘层190可以由相同的材料形成。可以通过使用光刻工艺形成掩模层并对牺牲层110和层间绝缘层120的堆叠结构进行各向异性蚀刻，来形成分隔区域SR。分隔区域SR可以形成为在Y方向上延伸的沟槽的形状。图4中的源极导电层180和源极绝缘层185可以设置在每个分隔区域SR中。
参照图10和图11D，可以通过去除通过分隔区域SR暴露的牺牲层110来形成侧向开口LT(S140)。
可以使用例如湿法蚀刻相对于层间绝缘层120选择性地去除牺牲层110。因此，侧向开口LT可以形成在层间绝缘层120之间，并且沟道结构CH的侧壁可以通过侧向开口LT部分地暴露。
参照图10和图11E，可以在侧向开口LT中形成栅电极130的初步第一导电层130AP(S150)。
在形成初步第一导电层130AP之前，可以在侧向开口LT中形成栅极介电层145的一部分，例如，图4中的阻挡层144。在一些实施例中，当阻挡层144形成在沟道结构CH的内侧壁上时，阻挡层144可以不在该工艺步骤中形成，而是可以与沟道层140一起预先形成。
可以通过例如CVD工艺或ALD工艺形成初步第一导电层130AP。初步第一导电层130AP可以形成为沿着层间绝缘层120的上表面和下表面以及沟道结构CH的侧壁具有基本一致的厚度，并且可以具有不足以填充侧向开口LT的厚度。因此，初步第一导电层130AP可以具有朝向沟道结构CH凹入地形成的侧向凹陷区域LR。
当初步第一导电层130AP由钨(W)形成时，可以使用WF6、WCl6、WCl5、W(CO)6、W(C6H6)2、W(PF3)6、W(烯丙基)4和(1,5-COD)W(CO)4、(C5H5)2WH2中的至少一种作为源气体，并且可以使用B2H6、SiH4和H2中的至少一种作为反应物气体。与图6A和图6B的实施例类似，初步第一导电层130AP可以包括成核层和主体层。在这种情况下，用于形成成核层的反应物气体可以比用于形成主体层的反应物气体具有更高的源气体分解速率。
参照图10和图11F，可以去除初步第一导电层130AP的一部分以使其厚度在朝向分隔区域SR的方向上减小(S160)。
去除初步第一导电层130AP的一部分的工艺可以是使用等离子体的干法蚀刻工艺或不使用等离子体的干法蚀刻工艺。使用等离子体的干法蚀刻工艺可以使用例如NF3、Cl2和F2中的至少一种自由基。不使用等离子体的干法蚀刻工艺可以使用在沉积初步第一导电层130AP时使用的源气体。例如，当初步第一导电层130AP由钨(W)形成时，可以使用WF6、WCl6、WCl5、W(CO)6、W(C6H6)2、W(PF3)6、W(烯丙基)4、(1,5-COD)W(CO)4和(C5H5)2WH2中的至少一种源气体进行蚀刻。例如，可以经由通过仅引入源气体而不引入反应物气体的化学反应进行蚀刻，从而将用于沉积的源气体用作蚀刻气体。
在蚀刻工艺期间，可以相对更多地去除与分隔区域SR相邻并且相对更多地暴露于蚀刻剂的初步第一导电层130AP，并且可以相对较少地去除与分隔区域SR间隔开并且相对较少地暴露于蚀刻剂的初步第一导电层130AP。因此，第一导电层130A在从与分隔区域SR相邻的外侧到沟道结构CH的方向上的厚度可以逐渐增大，并且可以具有在层间绝缘层120的上表面和下表面上倾斜的表面轮廓。第一导电层130A在不与分隔区域SR相邻设置的沟道结构CH之间可以不被刻蚀或很少被刻蚀，以具有基本平坦的上表面，但是第一导电层130A的上表面的形状不限于此。在一些实施例中，第一导电层130A即使在不与分隔区域SR相邻设置的内部沟道结构CH之间也可以具有例如倾斜的上表面。
在该工艺步骤中，可以控制蚀刻条件以使得在去除初步第一导电层130AP的一部分的同时不去除层间绝缘层120。在一些实施例中，可以在去除初步第一导电层130AP的一部分的同时去除层间绝缘层120的与分隔区域SR相邻的部分。在阻挡层144的情况下，层间绝缘层120的侧壁上的阻挡层144的至少一部分可以与初步第一导电层130AP一起被去除。
参照图10和图11G，可以在第一导电层130A上形成初步第二导电层130BP以形成栅电极130(S170)。
初步第二导电层130BP可以通过例如CVD或ALD工艺形成。初步第二导电层130BP可以形成为完全填充层间绝缘层120之间的侧向开口LT。
当初步第二导电层130BP由钨(W)形成时，可以使用WF6、WCl6、WCl5、W(CO)6、W(C6H6)2、W(PF3)6、W(烯丙基)4、(1,5-COD)W(CO)4和(C5H5)2WH2中的至少一种作为源气体，并且可以使用B2H6、SiH4和H2中的至少一种反应物气体进行沉积。在一些实施例中，初步第二导电层130BP可以包括成核层和主体层，或者可以仅包括主体层。
由于侧向凹陷区域LR具有取决于第一导电层130A的形状的其中开口宽度在朝向分隔区域SR的方向上增大的轮廓，因此可以增大初步第二导电层130BP的阶梯覆盖率并且可以增加其间隙填充能力。因此，在半导体器件中，在形成半导体器件的过程中，即使为了提高集成密度增加了堆叠的栅电极的数目以及为了防止堆叠结构的倾斜增加了相邻分隔区域SR之间的距离，但仍可以形成无空隙的栅电极130。
参照图11H，可以去除形成在分隔区域SR中的层间绝缘层120的侧壁上和衬底101上的栅电极130的材料。
可以通过蚀刻工艺去除形成在分隔区域SR中的初步第二导电层130BP，使得栅电极130仅设置在侧向开口LT中。蚀刻工艺可以是例如湿法蚀刻工艺。在蚀刻工艺中，初步第二导电层130BP可以被部分地去除并凹陷以形成第二导电层130B，并且随着初步第二导电层130BP的部分去除，可以部分地去除图11G中的第一导电层130A。栅电极130可以包括被部分去除的第一导电层130A以及第二导电层130B。结果，可以限定栅电极130的侧表面。为了在彼此竖直相邻的栅电极130之间进行电隔离，栅电极130的侧表面可以比层间绝缘层120的侧表面朝向沟道结构CH更向内凹陷。在该工艺步骤中，还可以去除形成在分隔区域SR中的阻挡层144以在与栅电极130的侧表面相同或相似的位置处形成阻挡层144的侧表面。
参照图11I，可以在分隔区域SR中形成源极绝缘层185。
可以通过形成绝缘材料以覆盖栅电极130和层间绝缘层120的侧表面，并去除衬底101上的绝缘材料以暴露衬底101的上表面，来形成源极绝缘层185。
参照图4，可以在分隔区域SR的相对侧的源极绝缘层185之间沉积导电材料以形成源极导电层180。然后，可以在沟道焊盘155上进一步形成诸如接触插塞和位线的互连结构，以制造半导体器件100。
图12是示出根据示例实施例的制造半导体器件的方法的工艺流程图。
参照图12，示出了在参照图11E至图11G描述的形成第一导电层130A和第二导电层130B的工艺步骤中的工艺气体的注入流。可以通过依次执行形成初步第一导电层130AP的第一沉积工艺、去除初步第一导电层130AP的一部分的蚀刻工艺以及形成第二导电层130B的第二沉积工艺，来形成栅电极130。
在第一沉积工艺中，可以交替地供应源气体和反应物气体以形成初步第一导电层130AP。在供应了源气体和反应物气体中的每一者之后，可以供应吹扫气体。可以重复执行一个沉积循环两次或更多次以形成初步第一导电层130AP。
源气体可以包括含有形成初步第一导电层130AP的材料的前体。前体可以以气态供应或可以供应惰性气体作为载气。可以供应反应物气体以辅助前体的成核，并且反应物气体可以是用于氧化或还原前体的气体。可以使用氩气(Ar)、氦气(He)或氮气(N2)作为吹扫气体。剩余的副产物以及未吸附的源气体和反应物气体可以通过吹扫气体去除。例如，当初步第一导电层130AP由钨(W)形成时，源气体可以是WF6、WCl6、WCl5、W(CO)6、W(C6H6)2、W(PF3)6、W(烯丙基)4、(1,5-COD)W(CO)4和(C5H5)2WH2中的一种。反应物气体可以是B2H6、SiH4和H2中的至少一种。
在蚀刻工艺中，可以供应蚀刻气体以去除初步第一导电层130AP的一部分。在供应蚀刻气体之后，可以供应吹扫气体。可以在预定时间ΔT2内供应蚀刻气体，该预定时间ΔT2可以长于或等于在第一沉积工艺中源气体的供应时间ΔT1。
蚀刻气体可以包括含有形成初步第一导电层130AP的材料的前体。当初步第一导电层130AP由钨(W)形成时，蚀刻气体可以包括WF6、WCl6、WCl5、W(CO)6、W(C6H6)2、W(PF3)6、W(烯丙基)4、(1,5-COD)W(CO)4和(C5H5)2WH2中的至少一种。在示例实施例中，源气体可以是WF6，蚀刻气体可以是具有相对大的蚀刻特性的WCl6。或者，在示例实施例中，源气体和蚀刻气体可以是相同的气体。在蚀刻工艺中，一个循环也可以重复执行两次或更多次。在该实施例中，可以使用可用作源气体的前体去除初步第一导电层130AP，而无需使用等离子体。因此，可以简化工艺，并且可以使用单个制造设备来执行工艺。
在第二沉积工艺中，可以交替地供应源气体和反应物气体以形成第二导电层130B。在供应了源气体和反应物气体中的每一者之后，可以供给吹扫气体。可以重复执行一个沉积循环两次或更多次以形成第二导电层130B。第一沉积工艺的描述可以同样地应用于上述气体。
第一沉积工艺、蚀刻工艺和第二沉积工艺可以在制造设备的单个腔室或多个腔室中执行，这将在下面参照图13至图14B进一步详细描述。
图13是根据示例实施例的用于制造半导体器件的制造设备的示意图。
参照图13，用于制造半导体器件的设备1可以包括工艺腔室1100、设置在工艺腔室1100中的衬底支撑单元1110、设置在工艺腔室1100中的气体注入单元1200、连接到气体注入单元1200的气体供应单元1300、连接到衬底支撑单元1110的电源单元1400、连接到气体注入单元1200的电源单元1450、连接到工艺腔室1100的内部的排放单元1500以及控制单元1600。
设备1可以是用于在衬底SUB上沉积和蚀刻薄膜的设备，并且不仅可以执行CVD工艺或ALD工艺，而且还可以执行干法蚀刻工艺。特别地，设备1可以用于形成图1至图9的半导体器件的栅电极130，可以将通过设备1处理的衬底SUB设置在衬底支撑单元1110上。
工艺腔室1100可以提供执行沉积工艺的空间。工艺腔室1100可以包括上壁、侧壁和下壁。尽管未示出，但是可以在工艺腔室1100的一侧设置通道，衬底SUB通过该通道被送入或送出。
衬底支撑单元1110可以设置在工艺腔室1100的下部区域中。衬底支撑单元1110可以包括具有上表面的支撑部分以及位于支撑部分中的电极1150，衬底SUB被安置在支撑部分上。可以从电源单元1400向电极1150供应例如射频(RF)功率。
气体注入单元1200可以设置在衬底支撑单元1110上方以面对工艺腔室1100中的衬底支撑单元1110。气体注入单元1200可以连接至气体供应单元1300以分配从气体供应单元1300供应的工艺气体，例如源气体、反应物气体和蚀刻气体，并将所分配的气体提供到衬底SUB的上表面。气体注入单元1200可以例如是喷淋头，并且可以包括连接到气体供应单元1300的第一气体源1310、第二气体源1320、第三气体源1330和第四气体源1340的气体供应通道。另外，气体注入单元1200可以包括具有用于注入工艺气体的多个注入孔PH的板1220。注入孔PH可以从气体注入单元1200的中心区域径向地设置。气体注入单元1200还可以包括位于板1220上的电极1250，并且可以从电源单元1450向电极1250供应例如RF功率。在示例实施例中，扩散板可以进一步设置在气体注入单元1200中以分散工艺气体。
气体供应单元1300可以包括第一气体源1310、第二气体源1320、第三气体源1330和第四气体源1340，并且第一气体源1310、第二气体源1320、第三气体源1330和第四气体源1340可以被配置为供应不同的气体。例如，可以通过第一气体源1310供应参照图12描述的源气体，并可以通过第二气体源1320供应反应物气体。此外，可以通过第三气体源1330供应蚀刻气体，并可以通过第四气体源1340供应吹扫气体。在一些实施例中，气体供应单元1300可以仅包括三个气体源。例如，当使用在沉积工艺期间使用的源气体执行蚀刻工艺时，换言之，当沉积气体和蚀刻气体相同时，可以在气体供应单元1300中省略第三气体源1330。除了第一气体源1310、第二气体源1320、第三气体源1330和第四气体源1340之外，气体供应单元1300还可以包括被配置为控制供应流速的质量流量控制器(MFC)、被配置为将气体供应到工艺腔室1100或切断所供应的气体等的阀。
电源单元1400和1450可以供应RF功率，并且可以通过电压差在衬底SUB的下部和上部中产生电场。因此，可以在对衬底SUB执行沉积工艺的工艺区域中产生等离子体。气体注入单元1200可以通过电源单元1450连接到接地电压。工艺区域可以对应于衬底支撑单元1110与气体注入单元1200之间的区域。在示例实施例中，由于至少一部分源气体可以处于等离子体状态，因此可以促进在衬底SUB上的沉积。然而，等离子体可以控制成在蚀刻工艺中不产生。
排放单元1500可以被构造成将工艺腔室1100中的副产物和残留气体排放到工艺腔室100外部。排放单元1500可以包括真空泵。工艺腔室1100内的材料可以通过由真空泵产生的真空吸力排放到工艺腔室1100外部。在示例实施例中，排放单元1500的位置、数目等可以被不同地改变。
控制器1600可以控制由气体供应单元1300供应的气体的气体供应顺序、时间、流速等。如参照图12描述的，可以控制第一气体源1310和第二气体源1320以在第一沉积工艺和第二沉积工艺中交替地供应源气体和反应物气体，并且可以控制第三气体源1330以在蚀刻工艺中供应蚀刻气体。另外，可以控制气体供应单元1300以依次执行第一沉积工艺、蚀刻工艺和第二沉积工艺。结果，可以在单个工艺腔室1100中现场执行第一沉积工艺、蚀刻工艺和第二沉积工艺。在这种情况下，可以省略衬底SUB在腔室之间的移动以缩短工艺时间并提高生产率。另外，控制器1600还可以控制由电源单元1400和1450供应的RF功率的供应。尽管未示出，但是控制器可以包括以下组件中的一种或更多种：被配置执行计算机程序指令以执行各种工艺和方法的至少一个中央处理单元(CPU)；被配置为访问并存储数据和信息以及计算机程序指令的随机存取存储器(RAM)和只读存储器(ROM)；被配置为将输入和/或输出提供到处理控制器1020的输入/输出(I/O)设备(例如，键盘、鼠标、显示器、扬声器、打印机、调制解调器、网卡等)以及可以存储数据和/或指令的存储介质或其他适当类型的存储器(例如，诸如RAM、ROM、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、磁盘、光盘、软盘、硬盘、可移动盒式磁带、闪速驱动器、任何类型的有形和非暂时性存储介质)。另外，控制器可以包括天线、通过一个或更多个网络连接(未示出)向一个或更多个网络提供无线和/或有线数字和/或模拟接口的网络接口、向控制器的一个或更多个组件提供适当的交流电(AC)或直流电(DC)的电源以及允许在控制器的各个公开的组件之间进行通信的总线。
然而，图13所示的设备1的工艺腔室1100、气体注入单元1200、衬底支撑单元1110、气体供应单元1300、电源单元1400、1450的构造、结构和设置仅是示例性的，并且可以根据示例实施例而变化。
图14A和图14B是根据示例实施例的用于制造半导体器件的制造设备的示意图。
参照图14A，制造设备2A可以包括两个腔室(包括执行不同工艺的第一工艺腔室1620和第二工艺腔室1640)，并且还可以包括连接到第一工艺腔室1620和第二工艺腔室1640的旋转驱动器1700以及设置在旋转驱动器1700的一侧的加载互锁真空腔室1800。
第一工艺腔室1620可以是用于沉积的腔室，第二工艺腔室1640可以是用于执行蚀刻工艺的腔室。上面参考图12描述的形成初步第一导电层130AP的第一沉积工艺和形成初步第二导电层130BP的第二沉积工艺可以在第一工艺腔室1620中执行。以上参照图12描述的蚀刻初步第一导电层130AP和初步第二导电层130BP的蚀刻工艺可以在第二工艺腔室1640中执行。第一工艺腔室1620和第二工艺腔室1640均可以具有与以上参照图13描述的工艺腔室相同或相似的结构。
旋转驱动器1700可以连接到第一工艺腔室1620和第二工艺腔室1640。旋转驱动器1700可以驱动臂部分1750以升高衬底SUB(参见图13)，并且可以旋转臂部分1750以使衬底SUB在第一工艺腔室1620与第二工艺腔室1640之间移动。
加载互锁真空腔室1800可以设置为保护第一工艺腔室1620和第二工艺腔室1640免受外部环境的影响，并且可以包括装载部分和卸载部分。例如，加载互锁真空腔室1800可以允许将新的晶片引入旋转驱动器1700中而几乎不破坏其中的真空。
参照图14B，制造设备2B可以包括三个工艺腔室(包括执行不同工艺的第一工艺腔室1620、第二工艺腔室1640和第三工艺腔室1660)，并且还可以包括连接到工艺腔室1620、1640和1660的旋转驱动器1700以及设置在旋转驱动器1700的一侧的加载互锁真空腔室1800。
第一工艺腔室1620和第三工艺腔室1660可以是用于沉积的腔室，第二工艺腔室1640可以是用于执行蚀刻工艺的腔室。上面参照图12描述的形成初步第一导电层130AP的第一沉积工艺可以在第一工艺腔室1620中执行，上面参照图12描述的蚀刻初步第一导电层130AP的蚀刻工艺可以在第二工艺腔室1640中执行。上面参照图12描述的形成初步第二导电层130BP的第二沉积工艺可以在第三工艺腔室1660中执行。第一工艺腔室1620、第二工艺腔室1640和第三工艺腔室1660均可以具有与以上参照图13描述的工艺腔室相同或相似的结构。
当使用诸如图14A和图14B的制造设备2A和2B的系统原位设备(system in-situapparatus)制造以上参照图1至图9描述的半导体器件时，以上参照图12描述的形成初步第一导电层130AP的第一沉积工艺、蚀刻初步第一导电层130AP的蚀刻工艺以及形成初步第二导电层130BP的第二沉积工艺可以在同一设备中执行，并且可以在不同的工艺腔室1620、1640和1660中执行至少部分工艺。在这种情况下，执行沉积工艺的腔室与执行蚀刻工艺的腔室可以分开，以有利于诸如其每个蚀刻速率控制的工艺控制。
如上所述，栅电极可以形成为包括在边缘区域中具有界面、倾斜表面的第一导电层和第二导电层。因此，可以提供具有提高的可靠性的半导体器件。另外，可以提供用于有效地制造这种半导体器件的设备。
尽管上面已经示出和描述了示例实施例，但是对于本领域技术人员而言将显而易见的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以做出修改和变化。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
交替堆叠在衬底上的多个栅电极和多个层间绝缘层；
多个沟道结构，所述多个沟道结构在第一方向上彼此间隔开并竖直地穿过所述多个栅电极和所述多个层间绝缘层延伸到所述衬底；以及
第一分隔区域，所述第一分隔区域竖直地延伸穿过所述多个栅电极和所述多个层间绝缘层，
其中，所述多个栅电极中的每个栅电极包括第一导电层和第二导电层，所述第一导电层设置在所述第二导电层与所述多个层间绝缘层中的两个相邻的层间绝缘层中的每个层间绝缘层之间，并且
在所述多个栅电极中的每个栅电极的位于所述多个沟道结构中的与所述第一分隔区域相邻的最外面的沟道结构与所述第一分隔区域之间的第一区域中，所述第一导电层的厚度朝向所述第一分隔区域减小，并且所述第二导电层的厚度朝向所述第一分隔区域增大。
2.根据权利要求1所述的半导体器件，
其中，所述第一导电层与所述第二导电层之间的界面在所述第一区域中相对于所述第一方向倾斜。
3.根据权利要求2所述的半导体器件，
其中，所述第一导电层与所述第二导电层之间的所述界面在所述多个栅电极中的每个栅电极的位于所述多个沟道结构中的两个相邻的沟道结构之间的第二区域中基本上平行于所述第一方向。
4.根据权利要求1所述的半导体器件，
其中，所述第一导电层还设置在所述第二导电层与所述多个沟道结构中的每个沟道结构的侧壁之间。
5.根据权利要求1所述的半导体器件，
其中，所述第一导电层包括位于所述两个相邻的层间绝缘层中的每个层间绝缘层上的第一成核层以及堆叠在所述第一成核层上的第一主体层。
6.根据权利要求5所述的半导体器件，
其中，所述第二导电层包括与所述第一导电层接触的第二成核层和堆叠在所述第二成核层上的第二主体层。
7.根据权利要求6所述的半导体器件，
其中，所述第一成核层和所述第二成核层均具有非晶结构，并且所述第一主体层和所述第二主体层均具有晶体结构。
8.根据权利要求1所述的半导体器件，所述半导体器件还包括：
栅极介电层，所述栅极介电层设置在所述沟道结构与所述栅电极之间，
其中，所述栅极介电层在所述层间绝缘层与所述第一导电层之间延伸。
9.根据权利要求8所述的半导体器件，
其中，所述第二导电层在与所述第一导电层的边缘部分相邻的区域中与所述栅极介电层接触。
10.根据权利要求1所述的半导体器件，
其中，所述第一区域中的所述第一导电层的厚度在0.1nm至3nm的范围内，所述第一区域中的所述第二导电层的厚度在10nm至30nm的范围内。
11.根据权利要求1所述的半导体器件，
其中，所述第一分隔区域包括连接到所述衬底的源极导电层以及设置在所述源极导电层与所述多个栅电极中的每个栅电极之间的源极绝缘层。
12.根据权利要求11所述的半导体器件，
其中，所述源极绝缘层包括多个突起，每个所述突起设置在所述多个层间绝缘层中的两个相邻的层间绝缘层之间。
13.根据权利要求1所述的半导体器件，所述半导体器件还包括：
第二分隔区域，所述第二分隔区域在所述第一方向上与所述第一分隔区域间隔开，
其中，在所述第一分隔区域与所述第二分隔区域之间，所述第一导电层的形状与所述第二导电层的形状在第一方向上基本上对称。
14.一种半导体器件，所述半导体器件包括：
多个栅电极，所述多个栅电极在衬底上竖直地堆叠成彼此间隔开；
多个沟道结构，所述多个沟道结构竖直地穿过所述多个栅电极延伸到所述衬底；以及
分隔区域，所述分隔区域延伸穿过所述多个栅电极，
其中，所述多个栅电极中的每个栅电极包括具有与所述多个沟道结构中的最外面的沟道结构相邻的侧向凹陷区域的第一导电层和设置在所述侧向凹陷区域中的第二导电层，所述最外面的沟道结构与所述分隔区域相邻，并且
所述侧向凹陷区域在与所述最外面的沟道结构相邻的第一区域中在垂直于所述衬底的上表面的第一方向上具有第一宽度，并且在与所述分隔区域相邻的第二区域中在所述第一方向上具有大于所述第一宽度的第二宽度。
15.根据权利要求14所述的半导体器件，
其中，所述第一导电层的所述侧向凹陷区域与设置在所述侧向凹陷区域中的所述第二导电层之间的界面是倾斜的，并且
所述侧向凹陷区域设置在所述分隔区域与所述最外面的沟道结构之间。
16.根据权利要求14所述的半导体器件，
其中，所述第一导电层的所述侧向凹陷区域与设置在所述侧向凹陷区域中的所述第二导电层之间的界面包括不连续的晶体结构。
17.一种制造半导体器件的设备，包括：
气体供应单元，所述气体供应单元包括第一沉积气体源、第二沉积气体源和蚀刻气体源；
工艺腔室，所述工艺腔室连接到所述气体供应单元；
气体注入单元，所述气体注入单元设置在所述工艺腔室中，并且包括连接到所述第一沉积气体源、所述第二沉积气体源和所述蚀刻气体源的气体供应通道；以及
控制器，所述控制器被配置为控制所述气体供应单元，使得顺序地执行第一沉积工艺、蚀刻工艺和第二沉积工艺，在所述第一沉积工艺中，经由所述气体注入单元向所述工艺腔室交替地供应所述第一沉积气体源的第一工艺气体和所述第二沉积气体源的第二工艺气体，在所述蚀刻工艺中，经由所述气体注入单元向所述工艺腔室供应所述蚀刻气体源的第三工艺气体，在所述第二沉积工艺中，经由所述气体注入单元向所述工艺腔室交替地供应所述第一沉积气体源的所述第一工艺气体和所述第二沉积气体源的所述第二工艺气体。
18.根据权利要求17所述的设备，
其中，所述第一工艺气体和所述第三工艺气体包括具有相同材料的前体。
19.根据权利要求17所述的设备，
其中，所述第一工艺气体是WF6，并且所述第三工艺气体是WCl6。
20.根据权利要求19所述的设备，
其中，所述蚀刻工艺是在不从所述第三工艺气体生成等离子体的情况下执行的。
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