TW202029353A

TW202029353A - 三維堆疊半導體裝置及其製造方法

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Publication number: TW202029353A
Application number: TW108102914A
Authority: TW
Inventors: 李冠儒
Original assignee: 旺宏電子股份有限公司
Priority date: 2019-01-25
Filing date: 2019-01-25
Publication date: 2020-08-01
Also published as: TWI692038B

Abstract

一種三維堆疊半導體裝置，包括多個圖案化多層堆疊形成於一基板上方和位於基板之一陣列區域內，其中各圖案化多層堆疊係包括複數個絕緣層和複數個導電層交替地設置，且一頂部閘極層形成於此些導電層的上方；一垂直通道結構，位於圖案化多層堆疊之間，且垂直通道結構包括一穿隧層形成於圖案化多層堆疊上以及一通道層形成於穿隧層上，其中頂部閘極層之側面係直接接觸穿隧層；和分離的侷限結構，係形成於鄰近圖案化多層堆疊的導電層側壁的凹陷區域中，且各分離的侷限結構包括一阻擋層形成於凹陷區域中以及一電荷捕捉元件與阻擋層和穿隧層接觸。

Description

三維堆疊半導體裝置及其製造方法

本發明是有關於一種三維堆疊半導體裝置及其製造方法，且特別是有關於一種三維堆疊半導體裝置的資料儲存結構表面均勻一致及其製造方法。

非揮發性記憶體裝置在設計上有一個很大的特性是，當記憶體裝置失去或移除電源後仍能保存資料狀態的完整性。目前業界已經提出許多不同型態的非揮發性記憶體裝置。但相關業者仍不斷研發新的設計或是結合現有技術，進行記憶胞平面的堆疊以達到具有更高儲存容量的記憶體裝置。例如已有一些三維堆疊反及閘(NAND)型快閃記憶體裝置被提出。然而，傳統的三維堆疊記憶體裝置仍有一些問題需要被解決。

例如，對於三維堆疊反及閘型記憶體裝置來說，特別是對於電荷捕捉層在沿著多層導電層和多層絕緣層交替堆疊的方向上延伸的結構，未斷開的電荷捕捉層(例如氮化層)對於記憶體裝置的儲存時間(Retention)是一個重要的問題。根據傳統製造三維堆疊記憶體裝置的製造方式，多晶矽回拉(poly pull-back)是製得侷限結構(confined structures)的一種常見步驟。然而，它的缺點是，用以形成侷限結構的凹陷區域其凹陷量並不均勻，因而導致侷限結構的側壁和電荷捕捉層的表面呈現波浪狀，進而影響三維堆疊記憶體裝置的電性表現。

本發明係有關於一種三維堆疊半導體裝置及其製造方法。根據實施例之製造方法，係提供一種半導體裝置包括有表面均勻一致之元件或層，進而改善三維堆疊記憶體裝置之電性表現的可靠度。

根據一實施例，係提出一種三維堆疊半導體裝置，包括：一基板，具有一陣列區域(array area)和一階梯區域(staircase area)；複數個圖案化多層堆疊(patterned multi-layered stacks)形成於基板上方和位於陣列區域內，且圖案化多層堆疊係彼此相距，其中圖案化多層堆疊之一係包括複數個絕緣層(insulating layers)和複數個導電層(conductive layers)交替地設置，且一頂部閘極層(top gate layer)形成於導電層的上方；一垂直通道結構(vertical channel structure)，位於圖案化多層堆疊之間，且垂直通道結構包括一穿隧層(tunneling layer)形成於圖案化多層堆疊上以及一通道層(channeling layer)形成於穿隧層上，其中圖案化多層堆疊前述之一者的頂部閘極層之側面(lateral sides)係直接接觸穿隧層；和分離的侷限結構(discrete confined structures)，係形成於鄰近圖案化多層堆疊的導電層之側壁(sidewalls)的凹陷區域中(recessed regions)，且該些分離的侷限結構各包括一阻擋層(blocking layer)襯裡式地形成於凹陷區域中以及一電荷捕捉元件(charge chapping element)與阻擋層和穿隧層接觸。

根據一實施例，係提出一種三維堆疊半導體裝置之製造方法，包括：形成複數個圖案化多層堆疊於一基板上方和位於基板的一陣列區域內，其中此些圖案化多層堆疊係彼此相距，且通道孔(channel holes)形成於相鄰設置的圖案化多層堆疊之間，圖案化多層堆疊其中之一係包括複數個絕緣層和複數個導電層交替地設置；於圖案化多層堆疊之前述一者的導電層之上方形成一頂部閘極層(top gate layer)，且形成複數個分離的侷限結構於鄰近圖案化多層堆疊的導電層之側壁的凹陷區域中，其中各個分離的侷限結構包括一阻擋層襯裡式地形成於凹陷區域中以及一電荷捕捉元件與阻擋層接觸；和形成一垂直通道結構於圖案化多層堆疊上，其中垂直通道結構包括一穿隧層設置於圖案化多層堆疊上以及一通道層形成於穿隧層上；其中該些圖案化多層堆疊之一者的頂部閘極層之側面係直接接觸穿隧層。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

在此揭露內容之實施例中，係提出一種三維堆疊半導體裝置及其製造方法。根據實施例之製法，可使三維堆疊半導體裝置的資料儲存結構(data storage structures)，例如包括阻擋層(the blocking layers)、電荷捕捉元件(charge chapping elements)和穿隧層(tunneling layer)，其具有均勻一致的表面(uniform surfaces)，而可解決在傳統三維堆疊半導體裝置中於資料儲存結構產生波浪表面的問題。於一實施例，在形成一頂部導電層(top conductive film)之前(此頂部導電層係於之後步驟中製成頂部選擇閘極)，係沈積一電荷捕捉層(charge chapping film)以填滿圖案化多層堆疊(patterned multi-layered stacks)之間的區域，且之後進行移除製程(例如蝕刻步驟)以隔絕該些電荷捕捉元件，並在鄰近於圖案化多層堆疊的導電層側壁處的凹陷區域中(recessed regions)形成侷限結構(confined structures)。因此，沒有侷限結構形成於鄰近實施例之頂部導電層的側面處。實施例之製造方法可使製得之一裝置其元件具有均勻且廓形一致之表面，進而改善三維堆疊記憶體裝置之電性表現的可靠度。再者，實施例方法不會對裝置中的相關層和元件造成損傷，且實施例方法亦適合用於製造大量堆疊層的三維堆疊記憶體裝置而不影響實施例之裝置的構型。

此揭露內容之實施例其應用十分廣泛，可應用在許多三維堆疊半導體裝置之製程。舉例來說，實施例可應用在三維垂直通道(vertical-channel，VC)式之半導體裝置，但本揭露並不以此應用為限。以下係提出相關實施例，配合圖示以詳細說明本揭露所提出之三維堆疊半導體裝置及其製造方法。然而本揭露並不僅限於此。實施例中之敘述，如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，本揭露欲保護之範圍並非僅限於所述之態樣。

需注意的是，本揭露並非顯示出所有可能的實施例，相關領域者可在不脫離本揭露之精神和範圍內對實施例之結構和製程加以變化與修飾，以符合實際應用所需。因此，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。

再者，說明書與請求項中所使用的序數例如”第一”、”第二”、”第三”等之用詞，是為了修飾請求項之元件，其本身並不意含及代表該請求元件有任何之前的序數，也不代表某一請求元件與另一請求元件的順序、或是製造方法上的順序，該些序數的使用僅用來使具有某命名的一請求元件得以和另一具有相同命名的請求元件能作出清楚區分。

第1A~1I圖繪示根據本發明一實施例之三維堆疊半導體裝置之製造方法。如第1A圖所示，一多層堆疊(a multi-layered stack)11M形成於一基板10上，且基板10具有一陣列區域(array area)A_A 和一階梯區域(staircase area)A_S ，多層堆疊11M包括複數個絕緣層(insulating layers)111和複數個導電層(conductive layers)112沿著垂直於基板10之一第二方向D2(例如Z方向)交替堆疊。一實施例中，絕緣層111例如是氧化層，導電層112例如是多晶矽層(例如N型重摻雜多晶矽層或P型重摻雜多晶矽層)。

於一示例中(但不以此為限)，位於基板10之陣列區域A_A 中的多層堆疊11M之其中一者的導電層112係包括複數個第一導電層112_B 和複數個第二導電層112_WL 。於一示例中，第一導電層112_B 形成於基板10上方且作為一底部閘極層(a bottom gate layer)之用，第二導電層112_WL 形成於第一導電層112_B 之上方可作為裝置的字元線之用。

之後，對多層堆疊11M進行圖案化，例如蝕刻方式，以形成多個孔洞(holes)12，如第1B圖所示。於一示例中，孔洞12向下延伸並穿過第二導電層112_WL 和第一導電層112_B ，並暴露出一最底絕緣層111_L (例如一埋置氧化層形成於基板10上)。

如第1C圖所示，使導電層112，包括第一導電層112_B 和第二導電層112_WL ，相對於絕緣層111而向內凹陷，以形成複數個堆疊柱體(stacked pillars)11M’垂直延伸於基板10上。因此，相鄰於此些堆疊柱體11M’之導電層112的側壁(sidewalls)係形成凹陷區域13。於一實施例中，導電層112具有第一側壁(first sidewalls)112S1，絕緣層111具有第二側壁(second sidewalls)111S2，其中此些第一側壁112S1係相對地內凹於此些第二側壁111S2，以定義出該些凹陷區域13。

另外，凹陷區域13的凹陷程度可視實際應用之需求而決定和修飾。於一示例中，凹陷區域13在平行於一第一方向D1(如第1C圖所示之X方向)上具有一寬度W_R ，其中此寬度W_R 可以小於或約等於凹陷步驟後剩餘導電層112的寬度(例如第1I圖所示之第二寬度W2)。然而本揭露並不以此為限。再者，第一導電層112_B 其中之一係具有一第一厚度t1(沿第二方向D2；例如Z-方向)，第二導電層112_WL 其中之一係具有一第二厚度t2；於一示例中，第一厚度t1實質上等於第二厚度t2，但本揭露並不以此為限。

之後，沈積一阻擋膜(blocking film)140以於此些凹陷區域13中形成阻擋襯裡(blocking liners)；以及沈積一電荷捕捉膜(charge chapping film)150於阻擋膜140上，其中電荷捕捉膜150完全地填滿該些堆疊柱體11M’之間的空間，例如完全地填滿該些堆疊柱體11M’處阻擋膜140之相對兩襯裡部分(opposite liner portions)之間的空間，如第1D圖所示。再者，阻擋膜140和形成於其上之電荷捕捉膜150係覆蓋最上層絕緣層111_U 。

阻擋膜140可以是包括多層膜層之一種組合，以優化抹除飽和(optimize erase saturation)。舉例來說，多層膜層可包括材料層例如高介電係數(相較於二氧化矽是高介電係數)的介電材料、覆蓋型氮化矽(capped SiN)、雙重捕捉型BE-SONOS (能隙工程矽-氧化物-氮化物-氧化物-矽)之ONO(氧化物-氮化物-氧化物)。於一示例中，電荷捕捉膜150的材料一般包括氮化矽 (silicon nitride，SiN)。於其他示例中，電荷捕捉膜150可包括 SiON、HfO₂ 、Al₂ O₃ 等等。於實施例之示例圖示中，係繪示一整合層以表示電荷捕捉膜150，以簡化圖示而利於清楚說明。

然後，回蝕(etch back)電荷捕捉膜150以暴露出最上層絕緣層111_U 之上表面111_Ua ，如第1E圖所示。如第1F圖所示，一頂部導電膜(top conductive film)1120形成於電荷捕捉膜150、阻擋膜140和該些堆疊柱體11M’上。並且，沈積另一絕緣層111於頂部導電膜1120上方以覆蓋頂部導電膜1120。

之後，如第1G圖所示，移除部分的頂部導電膜1120、移除位於堆疊柱體之間的電荷捕捉膜150之一部份、與移除部分的阻擋膜140，以形成多個通道孔H_C ，此些通道孔H_C 係暴露出絕緣層111之側壁(亦即第二側壁111S2)，其中通道孔H_C 係沿著第二方向D2(例如Z-方向)延伸並垂直於基板10之一延伸平面的方向。因此，多個圖案化多層堆疊11MP因而形成於基板10上。

請參照第1F圖和第1G圖，根據一實施例，在基板10的陣列區域A_A 內，頂部導電膜1120的一些部分、位於堆疊柱體之間的電荷捕捉膜150之部份與阻擋膜140的部分，可藉由一個步驟而移除，例如利用單一蝕刻步驟而移除，因而形成頂部閘極層(top gate layers)112T於導電層112的上方，以及形成分離的侷限結構(discrete confined structures)S_C 於鄰近多個圖案化多層堆疊11MP的導電層112之側壁(例如第一側壁112S1)的凹陷區域13中。再者，所形成之通道孔H_C 係暴露出最底絕緣層111_L (例如一埋置氧化層形成於基板10上)。於一示例中，如第1F圖所示之頂部導電膜1120係沿著基板10之延伸平面中的第一方向D1延伸(例如X-方向)，且蝕刻步驟係如第1G圖所示透過沿著第二方向D2(例如Z-方向)切除相關材料層的方式進行。其中第二方向D2係垂直於第一方向D1。根據實施例，圖案化多層堆疊11MP具有均勻一致的廓形(uniformed profiles)，亦即圖案化多層堆疊11MP的相關元件(例如頂部閘極層112T、導電層112和絕緣層111)不會形成波浪狀的側表面。

再者，於單一蝕刻步驟後，係於凹陷區域13中形成分離的侷限結構(discrete confined structures)S_C ，如第1G圖所示，其中該些分離的侷限結構S_C 係以之間的絕緣層111而彼此隔離。於一示例中，各個分離的侷限結構S_C 係包括一阻擋層(blocking layer)14如一襯裡(liner)的形成於凹陷區域13中，以及一電荷捕捉元件(charge chapping element)15於阻擋層14之間，其中電荷捕捉元件15係與阻擋層14接觸。

在形成通道孔H_C 之後，係沈積一穿隧層(tunneling layer)16於圖案化多層堆疊11MP上並覆蓋圖案化多層堆疊11MP，如第1H圖所示。穿隧層16並沿著圖案化多層堆疊11MP的側壁沈積。然後，形成一通道層(channeling layer)17於穿隧層16上。第1H圖中，各個圖案化多層堆疊11MP的頂部閘極層112T係埋置於穿隧層16內。根據實施例，穿隧層16係直接接觸圖案化多層堆疊11MP之頂部閘極層112T的側面(lateral sides)112T-S。於第1H圖中，例如，頂部閘極層112T的兩個相對側面112T-S係完全接觸穿隧層16並被穿隧層16完全地覆蓋。再者，於實施例中，穿隧層16直接接觸圖案化多層堆疊11MP之絕緣層111的側壁(亦即第二側壁111S2)，且直接接觸分離的侷限結構S_C ；例如，穿隧層16直接接觸電荷捕捉元件15的側面151S。

於一實施例中，穿隧層16可包括一能隙工程複合穿隧介電層(bandgap engineered composite tunneling dielectric layer)，其包括一二氧化矽層。於一示例中(但不以此為限)，複合穿隧介電層係由一超薄氧化矽層、一超薄氮化矽層與一超薄氧化矽層所組成。再者，於一實施例中通道層17例如包括多晶矽。

之後，沈積一介電層(dielectric layer)18於圖案化多層堆疊11MP上，且介電層18填滿相鄰的圖案化多層堆疊11MP之間的剩餘空間，如第1I圖所示。於一示例中，介電層18接觸位於圖案化多層堆疊11MP之間的通道層17。於一示例中，介電層18可包括氧化物。

第2圖繪示根據本發明一實施例之三維堆疊半導體裝置之示意圖。第2圖僅繪示一種形成於基板10之陣列區域A_A 中之三維堆疊半導體裝置之一構型，以利清楚說明。於第2圖中，陣列區域A_A 中的複數個圖案化多層堆疊11MP形成於基板10上方，且該些圖案化多層堆疊11MP彼此相距。圖案化多層堆疊11MP其中一者係包括複數個絕緣層111和複數個導電層112交替地設置，且一頂部閘極層(top gate layer)112T形成於該些導電層112的上方。再者，一垂直通道結構(vertical channel structure)係設置於圖案化多層堆疊11MP之間，其中此垂直通道結構包括一穿隧層16形成於圖案化多層堆疊11MP上，以及一通道層17形成於穿隧層16上。於實施例中，圖案化多層堆疊11MP其中之一的頂部閘極層112T之側面112T-S係直接接觸穿隧層16。再者，於實施例之三維堆疊半導體裝置中，分離的侷限結構S_C 係形成於鄰近圖案化多層堆疊11MP的導電層112之側壁(亦即第一側壁112S1)的凹陷區域13中，且各分離的侷限結構S_C 係包括一阻擋層(blocking layer)14如一襯裡的形成於凹陷區域13中，以及包括一電荷捕捉元件(charge chapping element)15與阻擋層14和穿隧層16接觸。於一示例中，一實施例之三維堆疊半導體裝置的資料儲存結構(data storage structures)包括阻擋層14、電荷捕捉元件15和穿隧層16。

於第2圖中，阻擋層14可被視為形成於相鄰兩絕緣層111之間。再者，分離的侷限結構S_C 之電荷捕捉元件15亦沿著第二方向D2(例如Z方向)分隔開來地設置。根據實施例之製造方法，圖案化多層堆疊11MP的頂部閘極層112T以及分離的侷限結構S_C 可同時形成；例如，利用同一蝕刻步驟而同時形成，如第1G圖所示。因此，圖案化多層堆疊11MP的頂部閘極層112T之側面 112T-S係實質上齊平於電荷捕捉元件15之側面151S。

再者，根據實施例之方法所製得之裝置，圖案化多層堆疊11MP其中一者的頂部導電層112T具有一第一寬度(first width)W1平行於第一方向D1(例如X-方向)，且圖案化多層堆疊11MP的導電層112(沿著第二方向D2例如Z-方向堆疊)係具有一第二寬度(second width)W2平行於第一方向D1。其中第一寬度W1係大於第二寬度W2。於導電層112和頂部導電層112T之一示例(但非限制性的)構型中，第一導電層112_B 其中之一係具有一第一厚度t1(沿著第二方向D2；例如Z-方向)，第二導電層112WL其中之一係具有一第二厚度t2(沿著第二方向D2)，其中第一厚度t1實質上等於第二厚度t2，且第一厚度t1或第二厚度t2實質上小於頂部閘極層112T之厚度t3(沿著第二方向D2)。

根據上述實施例提出三維堆疊半導體裝置及其製造方法，於一實施例，在形成一頂部導電層(top conductive film)之前(此頂部導電層於之後步驟中製成頂部選擇閘極)，係沈積一電荷捕捉層以填滿圖案化多層堆疊(patterned multi-layered stacks)之間的區域，且之後進行移除製程(例如蝕刻步驟)以隔絕該些電荷捕捉元件，並在鄰近於圖案化多層堆疊的導電層側壁處的凹陷區域中形成侷限結構(confined structures)。因此，沒有侷限結構形成於鄰近實施例之頂部導電層的側面處。根據實施例之一種三維堆疊半導體裝置的製造方法，三維堆疊半導體裝置的資料儲存結構(data storage structures)，例如包括阻擋層14、電荷捕捉元件15和穿隧層16(如第2圖所示)，其具有均勻一致的表面，而可解決在傳統三維堆疊半導體裝置中於資料儲存結構產生波浪表面的問題。因此，實施例之製造方法可使製得之一裝置其元件具有均勻且廓形一致之表面，進而改善三維堆疊記憶體裝置之電性表現的可靠度。再者，實施例方法不會對裝置中的相關層和元件造成損傷，且實施例方法亦適合用於製造大量堆疊層的三維堆疊記憶體裝置而不影響實施例之裝置的構型(亦即，實施例之裝置具有穩固的架構、相關元件和層具有完整構型)。再者，實施例之三維堆疊記憶體裝置係採用不費時和非昂貴之製程進行製作，十分適合量產。

如上述圖示之結構和步驟，是用以敘述本揭露之部分實施例或應用例，本揭露並不限制於上述結構和步驟之範圍與應用態樣。其他不同結構態樣之實施例，例如不同內部組件的已知構件都可應用，其示例之結構和步驟可根據實際應用之需求而調整。因此圖示之結構僅為舉例說明之用，而非限制之用。通常知識者當知，應用本揭露之相關結構和步驟過程，例如三維堆疊半導體裝置中於陣列區域的相關元件和層的排列方式或構型，或製造步驟細節等，都可能以依實際應用樣態所需而可能有相應的調整和變化。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10:基板 11M:多層堆疊 11M’:堆疊柱體 11MP:圖案化多層堆疊 111:絕緣層 111_L:最底絕緣層 111_U:最上層絕緣層 111_Ua:最上層絕緣層之上表面 112:導電層 112_B:第一導電層 112_WL:第二導電層 112S1:第一側壁 111S2:第二側壁 12:孔洞 H_C:通道孔 13:凹陷區域 A_A:陣列區域 A_S:階梯區域 140:阻擋膜 150:電荷捕捉膜 1120:頂部導電膜 112T:頂部閘極層 112T-S:頂部閘極層的側面 S_C:分離的侷限結構 14:阻擋層 15:電荷捕捉元件 151S:電荷捕捉元件的側面 16:穿隧層 17:通道層 18:介電層 t1:第一厚度 t2:第二厚度 t3:第三厚度 W_R:凹陷區域之寬度 W1:第一寬度 W2:第二寬度 D1:第一方向 D2:第二方向

第1A~1I圖繪示根據本發明一實施例之三維堆疊半導體裝置之製造方法。第2圖繪示本發明一實施例之三維堆疊半導體裝置之示意圖。

10:基板

11MP:圖案化多層堆疊

111:絕緣層

111_L:最底絕緣層

111_U:最上層絕緣層

112:導電層

112_B:第一導電層

112_WL:第二導電層

112S1:第一側壁

111S2:第二側壁

H_C:通道孔

112T:頂部閘極層

112T-S:頂部閘極層的側面

S_C:分離的侷限結構

14:阻擋層

15:電荷捕捉元件

151S:電荷捕捉元件的側面

16:穿隧層

17:通道層

18:介電層

W1:第一寬度

W2:第二寬度

t1:第一厚度

t2:第二厚度

t3:第三厚度

D1:第一方向

D2:第二方向

Claims

一種三維堆疊半導體裝置，包括：一基板，具有一陣列區域(array area)和一階梯區域(staircase area)；複數個圖案化多層堆疊(patterned multi-layered stacks)形成於該基板上方和位於該陣列區域內，且該些圖案化多層堆疊係彼此相距，其中該些圖案化多層堆疊之一係包括複數個絕緣層(insulating layers)和複數個導電層(conductive layers)交替地設置，且一頂部閘極層(top gate layer)形成於該些導電層的上方；一垂直通道結構(vertical channel structure)，位於該些圖案化多層堆疊之間，且該垂直通道結構包括一穿隧層(tunneling layer)形成於該些圖案化多層堆疊上以及一通道層(channeling layer)形成於該穿隧層上，其中該些圖案化多層堆疊前述之一者的該頂部閘極層之側面(lateral sides)係直接接觸該穿隧層；和分離的侷限結構(discrete confined structures)，係形成於鄰近該些圖案化多層堆疊的該些導電層之側壁(sidewalls)的凹陷區域中(recessed regions)，且該些分離的侷限結構各包括一阻擋層(blocking layer)襯裡式地形成於該凹陷區域中以及一電荷捕捉元件(charge chapping element)與該阻擋層和該穿隧層接觸。
如申請專利範圍第1項所述之三維堆疊半導體裝置，其中該些圖案化多層堆疊的該些導電層和該些絕緣層係分別具有第一側壁(first sidewalls)和第二側壁(second sidewalls)，且該些第一側壁係相對地內凹於該些第二側壁，以定義出該些凹陷區域。
如申請專利範圍第1項所述之三維堆疊半導體裝置，其中該穿隧層直接接觸該些圖案化多層堆疊之該些絕緣層的側壁(sidewalls)。
如申請專利範圍第1項所述之三維堆疊半導體裝置，其中該些圖案化多層堆疊前述之一的該頂部導電層具有一第一寬度(first width)平行於一第一方向，且該些圖案化多層堆疊的該些導電層係沿著一第二方向堆疊，該第二方向係垂直於該第一方向，其中該些圖案化多層堆疊前述之一的該些導電層之一第二寬度(second width)係平行於該第一方向，且該第一寬度大於該第二寬度。
如申請專利範圍第1項所述之三維堆疊半導體裝置，其中該些圖案化多層堆疊前述之一的該些導電層係包括：複數個第一導電層(first conductive layers)，形成於該基板上方且作為一底部閘極層(a bottom gate layer)之用；和複數個第二導電層(second conductive layers)，形成於該些第一導電層之上方；其中該些第一導電層其中之一係具有一第一厚度，該些第二導電層其中之一係具有一第二厚度，且該第一厚度實質上等於該第二厚度。
一種三維堆疊半導體裝置之製造方法，包括：形成複數個圖案化多層堆疊(patterned multi-layered stacks)於一基板上方和位於該基板的一陣列區域(array region)內，其中該些圖案化多層堆疊係彼此相距，且通道孔(channel holes)形成於相鄰設置的該些圖案化多層堆疊之間，該些圖案化多層堆疊之一係包括複數個絕緣層(insulating layers)和複數個導電層(conductive layers)交替地設置；於該些圖案化多層堆疊之前述一者的該些導電層的上方形成一頂部閘極層(top gate layer)，且形成複數個分離的侷限結構(discrete confined structures)於鄰近該些圖案化多層堆疊的該些導電層之側壁(sidewalls)的凹陷區域 (recessed regions)中，其中該些分離的侷限結構各包括一阻擋層(blocking layer)襯裡式地形成於該凹陷區域中以及一電荷捕捉元件(charge chapping element)與該阻擋層接觸；和形成一垂直通道結構(vertical channel structure)於該些圖案化多層堆疊上，其中該垂直通道結構包括一穿隧層(tunneling layer)設置於該些圖案化多層堆疊上以及一通道層(channeling layer)形成於該穿隧層上；其中該些圖案化多層堆疊前述之一者的該頂部閘極層之側面(lateral sides)係直接接觸該穿隧層。
如申請專利範圍第6項所述之製造方法，其中該些圖案化多層堆疊的該些導電層和該些絕緣層係分別具有第一側壁(first sidewalls)和第二側壁(second sidewalls)，且該些第一側壁係相對地內凹於該些第二側壁，以定義出該些凹陷區域。
如申請專利範圍第6項所述之製造方法，其中該些圖案化多層堆疊前述之一的該頂部導電層具有一第一寬度(first width)平行於一第一方向，且該些圖案化多層堆疊的該些導電層係沿著一第二方向堆疊，該第二方向係垂直於該第一方向，其中該些圖案化多層堆疊前述之一的該些導電層之一第二寬度係平行於該第一方向，且該第一寬度大於該第二寬度。
如申請專利範圍第6項所述之製造方法，其中該些圖案化多層堆疊前述之一的該些導電層係包括：複數個第一導電層(first conductive layers)，形成於該基板上方且作為一底部閘極層(a bottom gate layer)之用；和複數個第二導電層(second conductive layers)，形成於該些第一導電層之上方，其中該些第一導電層其中之一係具有一第一厚度，該些第二導電層其中之一係具有一第二厚度，且該第一厚度實質上等於該第二厚度。
如申請專利範圍第6項所述之製造方法，其中形成該些圖案化多層堆疊於該基板上的步驟係包括：該些絕緣層與該些導電層係交替地形成於該基板上；使該些導電層相對地內凹於該些絕緣層，以形成複數個堆疊柱體(stacked pillars)於該基板上和該些凹陷區域相鄰於該些堆疊柱體之該些導電層的該些側壁；沈積一阻擋膜(blocking film)以於該些凹陷區域中形成阻擋襯裡(blocking liners)；沈積一電荷捕捉膜(charge chapping film)於該阻擋膜上，且該電荷捕捉膜完全地填滿該些堆疊柱體之間的空間；形成一頂部導電膜(top conductive film)於該電荷捕捉膜、該阻擋膜和該些堆疊柱體上；以及移除部分的該頂部導電膜、位於該些堆疊柱體之間的該電荷捕捉膜之一部份與部分的該阻擋膜，以形成該些通道孔而暴露出該些絕緣層之側壁，其中該些通道孔係沿著垂直於該基板之一延伸平面的方向而延伸。