CN111490051A - 三维堆叠半导体装置及其制造方法 - Google Patents
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Abstract
一种三维堆叠半导体装置，包括多个图案化多层堆叠形成于一基板上方和位于基板的一阵列区域内，其中各图案化多层堆叠包括多个绝缘层和多个导电层交替地设置，且一顶部栅极层形成于此些导电层的上方；一垂直通道结构，位于图案化多层堆叠之间，且垂直通道结构包括一隧穿层形成于图案化多层堆叠上以及一通道层形成于隧穿层上，其中顶部栅极层的侧面直接接触隧穿层；和分离的局限结构，形成于邻近图案化多层堆叠的导电层侧壁的凹陷区域中，且各分离的局限结构包括一阻挡层形成于凹陷区域中以及一电荷捕捉元件与阻挡层和隧穿层接触。
Description
技术领域
本发明是有关于一种三维堆叠半导体装置及其制造方法，且特别是有关于一种三维堆叠半导体装置的数据储存结构表面均匀一致及其制造方法。
背景技术
非易失性存储器装置在设计上有一个很大的特性是，当存储器装置失去或移除电源后仍能保存数据状态的完整性。目前业界已经提出许多不同型态的非易失性存储器装置。但相关业者仍不断研发新的设计或是结合现有技术，进行存储单元平面的堆叠以达到具有更高储存容量的存储器装置。例如已有一些三维堆叠与非门(NAND)型闪存装置被提出。然而，传统的三维堆叠存储器装置仍有一些问题需要被解决。
例如，对于三维堆叠与非门型存储器装置来说，特别是对于电荷捕捉层在沿着多层导电层和多层绝缘层交替堆叠的方向上延伸的结构，未断开的电荷捕捉层(例如氮化层)对于存储器装置的储存时间(Retention)是一个重要的问题。根据传统制造三维堆叠存储器装置的制造方式，多晶硅回拉(poly pull-back)是制得局限结构(confinedstructures)的一种常见步骤。然而，它的缺点是，用以形成局限结构的凹陷区域其凹陷量并不均匀，因而导致局限结构的侧壁和电荷捕捉层的表面呈现波浪状，进而影响三维堆叠存储器装置的电性表现。
发明内容
本发明有关于一种三维堆叠半导体装置及其制造方法。根据实施例的制造方法，提供一种半导体装置包括有表面均匀一致的元件或层，进而改善三维堆叠存储器装置的电性表现的可靠度。
根据一实施例，提出一种三维堆叠半导体装置，包括：一基板，具有一阵列区域(array area)和一阶梯区域(staircasearea)；多个图案化多层堆叠(patterned multi-layered stacks)形成于基板上方和位于阵列区域内，且图案化多层堆叠彼此相距，其中图案化多层堆叠之一包括多个绝缘层(insulatinglayers)和多个导电层(conductivelayers)交替地设置，且一顶部栅极层(topgate layer)形成于导电层的上方；一垂直通道结构(vertical channel structure)，位于图案化多层堆叠之间，且垂直通道结构包括一隧穿层(tunneling layer)形成于图案化多层堆叠上以及一通道层(channeling layer)形成于隧穿层上，其中图案化多层堆叠前述之一者的顶部栅极层的侧面(lateral sides)直接接触隧穿层；和分离的局限结构(discrete confined structures)，形成于邻近图案化多层堆叠的导电层的侧壁(sidewalls)的凹陷区域中(recessed regions)，且这些分离的局限结构各包括一阻挡层(blocking layer)衬里式地形成于凹陷区域中以及一电荷捕捉元件(charge chapping element)与阻挡层和隧穿层接触。
根据一实施例，提出一种三维堆叠半导体装置的制造方法，包括：形成多个图案化多层堆叠于一基板上方和位于基板的一阵列区域内，其中此些图案化多层堆叠彼此相距，且通道孔(channel holes)形成于相邻设置的图案化多层堆叠之间，图案化多层堆叠其中之一包括多个绝缘层和多个导电层交替地设置；于图案化多层堆叠的前述一者的导电层的上方形成一顶部栅极层(top gate layer)，且形成多个分离的局限结构于邻近图案化多层堆叠的导电层的侧壁的凹陷区域中，其中各个分离的局限结构包括一阻挡层衬里式地形成于凹陷区域中以及一电荷捕捉元件与阻挡层接触；和形成一垂直通道结构于图案化多层堆叠上，其中垂直通道结构包括一隧穿层设置于图案化多层堆叠上以及一通道层形成于隧穿层上；其中这些图案化多层堆叠的一者的顶部栅极层的侧面直接接触隧穿层。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：
附图说明
图1A～1I绘示根据本发明一实施例的三维堆叠半导体装置的制造方法。
图2绘示本发明一实施例的三维堆叠半导体装置的示意图。
【符号说明】
10：基板
11M：多层堆叠
11M’：堆叠柱体
11MP：图案化多层堆叠
111：绝缘层
111L：最底绝缘层
111U：最上层绝缘层
111Ua：最上层绝缘层的上表面
112：导电层
112B：第一导电层
112wL：第二导电层
112S1：第一侧壁
111S2：第二侧壁
12：孔洞
HC：通道孔
13：凹陷区域
AA：阵列区域
As：阶梯区域
140：阻挡膜
150：电荷捕捉膜
1120：顶部导电膜
112T：顶部栅极层
112T-S：顶部栅极层的侧面
SC：分离的局限结构
14：阻挡层
15：电荷捕捉元件
151S：电荷捕捉元件的侧面
16：隧穿层
17：通道层
18：介电层
t1：第一厚度
t2：第二厚度
t3：第三厚度
WR：凹陷区域的宽度
W1：第一宽度
W2：第二宽度
D1：第一方向
D2：第二方向
具体实施方式
在此揭露内容的实施例中，提出一种三维堆叠半导体装置及其制造方法。根据实施例的制法，可使三维堆叠半导体装置的数据储存结构(data storage structures)，例如包括阻挡层(the blocking layers)、电荷捕捉元件(charge chapping elements)和隧穿层(tunneling layer)，其具有均匀一致的表面(uniform surfaces)，而可解决在传统三维堆叠半导体装置中于数据储存结构产生波浪表面的问题。于一实施例，在形成一顶部导电层(top conductive film)之前(此顶部导电层是于之后步骤中制成顶部选择栅极)，沉积一电荷捕捉层(charge chapping film)以填满图案化多层堆叠(patterned multi-layered stacks)之间的区域，且之后进行移除工艺(例如刻蚀步骤)以隔绝这些电荷捕捉元件，并在邻近于图案化多层堆叠的导电层侧壁处的凹陷区域中(recessed regions)形成局限结构(confined structures)。因此，没有局限结构形成于邻近实施例的顶部导电层的侧面处。实施例的制造方法可使制得的一装置其元件具有均匀且廓形一致的表面，进而改善三维堆叠存储器装置的电性表现的可靠度。再者，实施例方法不会对装置中的相关层和元件造成损伤，且实施例方法亦适合用于制造大量堆叠层的三维堆叠存储器装置而不影响实施例的装置的构型。
此揭露内容的实施例其应用十分广泛，可应用在许多三维堆叠半导体装置的工艺。举例来说，实施例可应用在三维垂直通道(vertical-channel，VC)式的半导体装置，但本发明并不以此应用为限。以下提出相关实施例，配合图示以详细说明本发明所提出的三维堆叠半导体装置及其制造方法。然而本发明并不仅限于此。实施例中的叙述，如局部结构、工艺步骤和材料应用等等，仅为举例说明之用，本发明欲保护的范围并非仅限于所述的方式。
需注意的是，本发明并非显示出所有可能的实施例，相关领域者可在不脱离本发明的精神和范围内对实施例的结构和工艺加以变化与修饰，以符合实际应用所需。因此，未于本发明提出的其他实施方式也可能可以应用。再者，附图已简化以利清楚说明实施例的内容，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅作叙述实施例之用，而非作为限缩本发明保护范围之用。
再者，说明书与权利要求书中所使用的序数例如“第一”、“第二”、“第三”等的用词，是为了修饰权利要求书的元件，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，这些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
图1A～1I绘示根据本发明一实施例的三维堆叠半导体装置的制造方法。如图1A所示，一多层堆叠(a multi-layered stack)11M形成于一基板10上，且基板10具有一阵列区域(array area)AA和一阶梯区域(staircase area)As，多层堆叠11M包括多个绝缘层(insulating layers)111和多个导电层(conductive layers)112沿着垂直于基板10的一第二方向D2(例如Z方向)交替堆叠。一实施例中，绝缘层111例如是氧化层，导电层112例如是多晶硅层(例如N型重掺杂多晶硅层或P型重掺杂多晶硅层)。
于一示例中(但不以此为限)，位于基板10的阵列区域AA中的多层堆叠11M的其中一者的导电层112包括多个第一导电层112B和多个第二导电层112wL。于一示例中，第一导电层112B形成于基板10上方且作为一底部栅极层(a bottom gate layer)之用，第二导电层112WL形成于第一导电层112B的上方可作为装置的字线之用。
之后，对多层堆叠11M进行图案化，例如刻蚀方式，以形成多个孔洞(holes)12，如图1B所示。于一示例中，孔洞12向下延伸并穿过第二导电层112WL和第一导电层112B，并暴露出一最底绝缘层111L(例如一埋置氧化层形成于基板10上)。
如图1C所示，使导电层112，包括第一导电层112B和第二导电层112WL，相对于绝缘层111而向内凹陷，以形成多个堆叠柱体(stacked pillars)11M’垂直延伸于基板10上。因此，相邻于此些堆叠柱体11M’的导电层112的侧壁(sidewalls)形成凹陷区域13。于一实施例中，导电层112具有第一侧壁(first sidewalls)112S1，绝缘层111具有第二侧壁(secondsidewalls)111S2，其中此些第一侧壁112S1相对地内凹于此些第二侧壁111S2，以定义出这些凹陷区域13。
另外，凹陷区域13的凹陷程度可视实际应用的需求而决定和修饰。于一示例中，凹陷区域13在平行于一第一方向D1(如图1C所示的X方向)上具有一宽度WR，其中此宽度WR可以小于或约等于凹陷步骤后剩余导电层112的宽度(例如图1I所示的第二宽度W2)。然而本发明并不以此为限。再者，第一导电层112B其中之一具有一第一厚度t1(沿第二方向D2；例如Z-方向)，第二导电层112wL其中之一具有一第二厚度t2；于一示例中，第一厚度t1实质上等于第二厚度t2，但本发明并不以此为限。
之后，沉积一阻挡膜(blocking film)140以于此些凹陷区域13中形成阻挡衬里(blocking liners)；以及沉积一电荷捕捉膜(charge chapping film)150于阻挡膜140上，其中电荷捕捉膜150完全地填满这些堆叠柱体11M’之间的空间，例如完全地填满这些堆叠柱体11M’处阻挡膜140的相对两衬里部分(opposite liner portions)之间的空间，如图1D所示。再者，阻挡膜140和形成于其上的电荷捕捉膜150覆盖最上层绝缘层111U。
阻挡膜140可以是包括多层膜层的一种组合，以优化抹除饱和(optimize erasesaturation)。举例来说，多层膜层可包括材料层例如高介电系数(相较于二氧化硅是高介电系数)的介电材料、覆盖型氮化硅(capped SiN)、双重捕捉型BE-SONOS(能隙工程硅-氧化物-氮化物-氧化物-硅)的ONO(氧化物-氮化物-氧化物)。于一示例中，电荷捕捉膜150的材料一般包括氮化硅(silicon nitride，SiN)。于其他示例中，电荷捕捉膜150可包括SiON、HfO2、Al2O3等等。于实施例的示例图示中，绘示一整合层以表示电荷捕捉膜150，以简化图示而利于清楚说明。
然后，回蚀(etch back)电荷捕捉膜150以暴露出最上层绝缘层111U的上表面111Ua，如图1E所示。如图1F所示，一顶部导电膜(top conductive film)1120形成于电荷捕捉膜150、阻挡膜140和这些堆叠柱体11M’上。并且，沉积另一绝缘层111于顶部导电膜1120上方以覆盖顶部导电膜1120。
之后，如图1G所示，移除部分的顶部导电膜1120、移除位于堆叠柱体之间的电荷捕捉膜150的一部分、与移除部分的阻挡膜140，以形成多个通道孔HC，此些通道孔HC暴露出绝缘层111的侧壁(亦即第二侧壁111S2)，其中通道孔HC沿着第二方向D2(例如Z-方向)延伸并垂直于基板10的一延伸平面的方向。因此，多个图案化多层堆叠11MP因而形成于基板10上。
请参照图1F和图1G，根据一实施例，在基板10的阵列区域AA内，顶部导电膜1120的一些部分、位于堆叠柱体之间的电荷捕捉膜150的部分与阻挡膜140的部分，可藉由一个步骤而移除，例如利用单一刻蚀步骤而移除，因而形成顶部栅极层(top gate layers)112T于导电层112的上方，以及形成分离的局限结构(discrete confined structures)SC于邻近多个图案化多层堆叠11MP的导电层112的侧壁(例如第一侧壁112S1)的凹陷区域13中。再者，所形成的通道孔HC暴露出最底绝缘层111L(例如一埋置氧化层形成于基板10上)。于一示例中，如图1F所示的顶部导电膜1120沿着基板10的延伸平面中的第一方向D1延伸(例如X-方向)，且刻蚀步骤是如图1G所示透过沿着第二方向D2(例如Z-方向)切除相关材料层的方式进行。其中第二方向D2垂直于第一方向D1。根据实施例，图案化多层堆叠11MP具有均匀一致的廓形(uniformed profiles)，亦即图案化多层堆叠11MP的相关元件(例如顶部栅极层112T、导电层112和绝缘层111)不会形成波浪状的侧表面。
再者，于单一刻蚀步骤后，于凹陷区域13中形成分离的局限结构(discreteconfined structures)SC，如图1G所示，其中这些分离的局限结构SC是以之间的绝缘层111而彼此隔离。于一示例中，各个分离的局限结构SC包括一阻挡层(blocking layer)14如一衬里(liner)的形成于凹陷区域13中，以及一电荷捕捉元件(charge chapping element)15于阻挡层14之间，其中电荷捕捉元件15与阻挡层14接触。
在形成通道孔HC之后，沉积一隧穿层(tunneling layer)16于图案化多层堆叠11MP上并覆盖图案化多层堆叠11MP，如第1H图所示。隧穿层16并沿着图案化多层堆叠11MP的侧壁沉积。然后，形成一通道层(channeling layer)17于隧穿层16上。第1H图中，各个图案化多层堆叠11MP的顶部栅极层112T埋置于隧穿层16内。根据实施例，隧穿层16直接接触图案化多层堆叠11MP的顶部栅极层112T的侧面(lateral sides)112T-S。于图1H中，例如，顶部栅极层112T的两个相对侧面112T-S完全接触隧穿层16并被隧穿层16完全地覆盖。再者，于实施例中，隧穿层16直接接触图案化多层堆叠11MP的绝缘层111的侧壁(亦即第二侧壁111S2)，且直接接触分离的局限结构SC；例如，隧穿层16直接接触电荷捕捉元件15的侧面151S。
于一实施例中，隧穿层16可包括一能隙工程复合隧穿介电层(bandgapengineered composite tunneling dielectric layer)，其包括一二氧化硅层。于一示例中(但不以此为限)，复合隧穿介电层由一超薄氧化硅层、一超薄氮化硅层与一超薄氧化硅层所组成。再者，于一实施例中通道层17例如包括多晶硅。
之后，沉积一介电层(dielectric layer)18于图案化多层堆叠11MP上，且介电层18填满相邻的图案化多层堆叠11MP之间的剩余空间，如图1I所示。于一示例中，介电层18接触位于图案化多层堆叠11MP之间的通道层17。于一示例中，介电层18可包括氧化物。
图2绘示根据本发明一实施例的三维堆叠半导体装置的示意图。图2仅绘示一种形成于基板10的阵列区域AA中的三维堆叠半导体装置的一构型，以利清楚说明。于图2中，阵列区域AA中的多个图案化多层堆叠11MP形成于基板10上方，且这些图案化多层堆叠11MP彼此相距。图案化多层堆叠11MP其中一者包括多个绝缘层111和多个导电层112交替地设置，且一顶部栅极层(top gate layer)112T形成于这些导电层112的上方。再者，一垂直通道结构(vertical channel structure)设置于图案化多层堆叠11MP之间，其中此垂直通道结构包括一隧穿层16形成于图案化多层堆叠11MP上，以及一通道层17形成于隧穿层16上。于实施例中，图案化多层堆叠11MP其中之一的顶部栅极层112T的侧面112T-S直接接触隧穿层16。再者，于实施例的三维堆叠半导体装置中，分离的局限结构SC形成于邻近图案化多层堆叠11MP的导电层112的侧壁(亦即第一侧壁112S1)的凹陷区域13中，且各分离的局限结构SC包括一阻挡层(blocking layer)14如一衬里的形成于凹陷区域13中，以及包括一电荷捕捉元件(charge chappingelement)15与阻挡层14和隧穿层16接触。于一示例中，一实施例的三维堆叠半导体装置的数据储存结构(data storage structures)包括阻挡层14、电荷捕捉元件15和隧穿层16。
于图2中，阻挡层14可被视为形成于相邻两绝缘层111之间。再者，分离的局限结构SC的电荷捕捉元件15亦沿着第二方向D2(例如Z方向)分隔开来地设置。根据实施例的制造方法，图案化多层堆叠11MP的顶部栅极层112T以及分离的局限结构SC可同时形成；例如，利用同一刻蚀步骤而同时形成，如图1G所示。因此，图案化多层堆叠11MP的顶部栅极层112T的侧面112T-S实质上齐平于电荷捕捉元件15的侧面151S。
再者，根据实施例的方法所制得的装置，图案化多层堆叠11MP其中一者的顶部导电层112T具有一第一宽度(first width)W1平行于第一方向D1(例如X-方向)，且图案化多层堆叠11MP的导电层112(沿着第二方向D2例如Z-方向堆叠)具有一第二宽度(secondwidth)W2平行于第一方向D1。其中第一宽度W1大于第二宽度W2。于导电层112和顶部导电层112T的一示例(但非限制性的)构型中，第一导电层112B其中之一具有一第一厚度t1(沿着第二方向D2；例如Z-方向)，第二导电层112WL其中之一具有一第二厚度t2(沿着第二方向D2)，其中第一厚度t1实质上等于第二厚度t2，且第一厚度t1或第二厚度t2实质上小于顶部栅极层112T的厚度t3(沿着第二方向D2)。
根据上述实施例提出三维堆叠半导体装置及其制造方法，于一实施例，在形成一顶部导电层(top conductive film)之前(此顶部导电层于之后步骤中制成顶部选择栅极)，沉积一电荷捕捉层以填满图案化多层堆叠(patterned multi-layered stacks)之间的区域，且之后进行移除工艺(例如刻蚀步骤)以隔绝这些电荷捕捉元件，并在邻近于图案化多层堆叠的导电层侧壁处的凹陷区域中形成局限结构(confined structures)。因此，没有局限结构形成于邻近实施例的顶部导电层的侧面处。根据实施例的一种三维堆叠半导体装置的制造方法，三维堆叠半导体装置的数据储存结构(data storage structures)，例如包括阻挡层14、电荷捕捉元件15和隧穿层16(如图2所示)，其具有均匀一致的表面，而可解决在传统三维堆叠半导体装置中于数据储存结构产生波浪表面的问题。因此，实施例的制造方法可使制得的一装置其元件具有均匀且廓形一致的表面，进而改善三维堆叠存储器装置的电性表现的可靠度。再者，实施例方法不会对装置中的相关层和元件造成损伤，且实施例方法亦适合用于制造大量堆叠层的三维堆叠存储器装置而不影响实施例的装置的构型(亦即，实施例的装置具有稳固的架构、相关元件和层具有完整构型)。再者，实施例的三维堆叠存储器装置是采用不费时和非昂贵的工艺进行制作，十分适合量产。
如上述图标的结构和步骤，是用以叙述本发明的部分实施例或应用例，本发明并不限制于上述结构和步骤的范围与应用方式。其他不同结构方式的实施例，例如不同内部元件的已知构件都可应用，其示例的结构和步骤可根据实际应用的需求而调整。因此图标的结构仅为举例说明之用，而非限制之用。本领域普通技术人员应当知晓，应用本发明的相关结构和步骤过程，例如三维堆叠半导体装置中于阵列区域的相关元件和层的排列方式或构型，或制造步骤细节等，都可能以依实际应用方式所需而可能有相应的调整和变化。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当以权利要求所界定的为准。
Claims (10)
1.一种三维堆叠半导体装置，包括：
一基板，具有一阵列区域(array area)和一阶梯区域(staircase area)；
多个图案化多层堆叠(patterned multi-layered stacks)形成于该基板上方和位于该阵列区域内，且这些图案化多层堆叠彼此相距，其中这些图案化多层堆叠之一包括多个绝缘层(insulating layers)和多个导电层(conductive layers)交替地设置，且一顶部栅极层(top gate layer)形成于这些导电层的上方；
一垂直通道结构(vertical channel structure)，位于这些图案化多层堆叠之间，且该垂直通道结构包括一隧穿层(tunneling layer)形成于这些图案化多层堆叠上以及一通道层(channeling layer)形成于该隧穿层上，其中这些图案化多层堆叠前述之一者的该顶部栅极层的侧面(lateral sides)直接接触该隧穿层；和
分离的局限结构(discrete confined structures)，形成于邻近这些图案化多层堆叠的这些导电层的侧壁(sidewalls)的凹陷区域中(recessed regions)，且这些分离的局限结构各包括一阻挡层(blocking layer)衬里式地形成于该凹陷区域中以及一电荷捕捉元件(charge chapping element)与该阻挡层和该隧穿层接触。
2.如权利要求1所述的三维堆叠半导体装置，其中这些图案化多层堆叠的这些导电层和这些绝缘层分别具有第一侧壁(first sidewalls)和第二侧壁(second sidewalls)，且这些第一侧壁相对地内凹于这些第二侧壁，以定义出这些凹陷区域。
3.如权利要求1所述的三维堆叠半导体装置，其中该隧穿层直接接触这些图案化多层堆叠的这些绝缘层的侧壁(sidewalls)。
4.如权利要求1所述的三维堆叠半导体装置，其中这些图案化多层堆叠前述之一的该顶部导电层具有一第一宽度(first width)平行于一第一方向，且这些图案化多层堆叠的这些导电层沿着一第二方向堆叠，该第二方向垂直于该第一方向，其中这些图案化多层堆叠前述之一的这些导电层的一第二宽度(second width)平行于该第一方向，且该第一宽度大于该第二宽度。
5.如权利要求1所述的三维堆叠半导体装置，其中这些图案化多层堆叠前述之一的这些导电层包括：
多个第一导电层(first conductive layers)，形成于该基板上方且作为一底部栅极层(a bottom gate layer)之用；和
多个第二导电层(second conductive layers)，形成于这些第一导电层的上方；
其中这些第一导电层其中之一具有一第一厚度，这些第二导电层其中之一具有一第二厚度，且该第一厚度等于该第二厚度。
6.一种三维堆叠半导体装置的制造方法，包括：
形成多个图案化多层堆叠(patterned multi-layered stacks)于一基板上方和位于该基板的一阵列区域(array region)内，其中这些图案化多层堆叠彼此相距，且通道孔(channel holes)形成于相邻设置的这些图案化多层堆叠之间，这些图案化多层堆叠之一包括多个绝缘层(insulating layers)和多个导电层(conductive layers)交替地设置；
于这些图案化多层堆叠的前述一者的这些导电层的上方形成一顶部栅极层(top gatelayer)，且形成多个分离的局限结构(discrete confined structures)于邻近这些图案化多层堆叠的这些导电层的侧壁(sidewalls)的凹陷区域(recessed regions)中，其中这些分离的局限结构各包括一阻挡层(blocking layer)衬里式地形成于该凹陷区域中以及一电荷捕捉元件(charge chapping element)与该阻挡层接触；和
形成一垂直通道结构(vertical channel structure)于这些图案化多层堆叠上，其中该垂直通道结构包括一隧穿层(tunneling layer)设置于这些图案化多层堆叠上以及一通道层(channeling layer)形成于该隧穿层上；
其中这些图案化多层堆叠前述之一者的该顶部栅极层的侧面(lateral sides)直接接触该隧穿层。
7.如权利要求6所述的制造方法，其中这些图案化多层堆叠的这些导电层和这些绝缘层分别具有第一侧壁(first sidewalls)和第二侧壁(second sidewalls)，且这些第一侧壁相对地内凹于这些第二侧壁，以定义出这些凹陷区域。
8.如权利要求6所述的制造方法，其中这些图案化多层堆叠前述之一的该顶部导电层具有一第一宽度(first width)平行于一第一方向，且这些图案化多层堆叠的这些导电层沿着一第二方向堆叠，该第二方向垂直于该第一方向，其中这些图案化多层堆叠前述之一的这些导电层的一第二宽度平行于该第一方向，且该第一宽度大于该第二宽度。
9.如权利要求6所述的制造方法，其中这些图案化多层堆叠前述之一的这些导电层包括：
多个第一导电层(first conductive layers)，形成于该基板上方且作为一底部栅极层(a bottom gate layer)之用；和
多个第二导电层(second conductive layers)，形成于这些第一导电层的上方，
其中这些第一导电层其中之一具有一第一厚度，这些第二导电层其中之一具有一第二厚度，且该第一厚度等于该第二厚度。
10.如权利要求6所述的制造方法，其中形成这些图案化多层堆叠于该基板上的步骤包括：
这些绝缘层与这些导电层交替地形成于该基板上；
使这些导电层相对地内凹于这些绝缘层，以形成多个堆叠柱体(stacked pillars)于该基板上和这些凹陷区域相邻于这些堆叠柱体的这些导电层的这些侧壁；
沉积一阻挡膜(blocking film)以于这些凹陷区域中形成阻挡衬里(blockingliners)；
沉积一电荷捕捉膜(charge chapping film)于该阻挡膜上，且该电荷捕捉膜完全地填满这些堆叠柱体之间的空间；
形成一顶部导电膜(top conductive film)于该电荷捕捉膜、该阻挡膜和这些堆叠柱体上；以及
移除部分的该顶部导电膜、位于这些堆叠柱体之间的该电荷捕捉膜的一部分与部分的该阻挡膜，以形成这些通道孔而暴露出这些绝缘层的侧壁，其中这些通道孔沿着垂直于该基板的一延伸平面的方向而延伸。
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|---|---|---|---|
| US16/257,176 US20200243556A1 (en) | 2019-01-25 | 2019-01-25 | Three-dimensional stacked semiconductor device and method of manufacturing the same |
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|---|---|
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|---|---|---|---|---|
| US20160071860A1 (en) * | 2014-09-05 | 2016-03-10 | Sandisk Technologies Inc. | 3d semicircular vertical nand string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same |
| US9748266B1 (en) * | 2016-07-20 | 2017-08-29 | Sandisk Technologies Llc | Three-dimensional memory device with select transistor having charge trapping gate dielectric layer and methods of making and operating thereof |
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