CN103403861A - 电荷存储设备、系统及方法 - Google Patents

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Abstract

本发明描述形成多层式半导体装置的方法连同包含所述多层式半导体装置的设备及系统。在一个此种方法中，在半导体材料层及电介质层中形成开口。处理所述半导体材料层的通过所述开口暴露的一部分，使得以不同于所述层中的剩余半导体材料的方式掺杂所述部分。移除所述层的至少实质上所有所述剩余半导体材料，从而留下所述半导体材料层的所述以不同方式掺杂的部分作为电荷存储结构。在所述电荷存储结构的第一表面上形成隧穿电介质且在所述电荷存储结构的第二表面上形成栅极间电介质。本发明还描述额外实施例。

Description

电荷存储设备、系统及方法
优先权申请
本专利申请案主张2011年2月25日提出申请的第13/035,700号美国申请案的优先权权益，所述美国申请案以全文引用的方式并入本文中。
技术领域
背景技术
非易失性半导体存储器(NVSM)广泛地用于许多电子装置(例如，个人数字助理(PDA)、膝上型计算机、移动电话及数码相机)中。这些存储器中的一些存储器具有电荷存储晶体管(例如，浮动栅极晶体管)阵列。
发明内容
附图说明
在附图的各图中以实例而非限制的方式图解说明一些实施例，附图中：
图1是根据本发明的各种实施例的半导体构造的三维视图；
图2是根据本发明的各种实施例的半导体构造的三维视图；
图3是根据本发明的各种实施例的半导体构造的三维视图；
图4是根据本发明的各种实施例的半导体构造的三维视图；
图5是根据本发明的各种实施例的半导体构造的三维视图；
图6是根据本发明的各种实施例的半导体构造的三维视图；
图7是根据本发明的各种实施例的半导体构造的三维视图；
图8是根据本发明的各种实施例的半导体构造的三维视图；
图9是根据本发明的各种实施例的半导体构造的三维视图；
图10是根据本发明的各种实施例的半导体构造的三维视图；
图11是根据本发明的各种实施例的半导体构造的三维视图；
图12是根据本发明的各种实施例的半导体构造的三维视图；
图13是根据本发明的各种实施例的半导体构造的三维视图；
图14是根据本发明的各种实施例的半导体构造的三维视图；
图15是根据本发明的各种实施例的半导体构造的三维视图；
图16是根据本发明的各种实施例的半导体构造的三维视图；
图17是根据本发明的各种实施例的半导体构造的三维视图；
图18是根据本发明的各种实施例的半导体构造的三维视图；
图19是根据本发明的各种实施例的半导体构造的三维视图；
图20是根据本发明的各种实施例的方法的流程图；且
图21是图解说明根据本发明的各种实施例的系统的图示。
具体实施方式
根据本发明的各种实施例的电荷存储装置阵列可用作存储器装置(例如，“与非”(NAND)存储器装置)中的存储器单元阵列。
图1是根据本发明的各种实施例的半导体构造100的三维视图。出于简洁及清晰的目的，在所有图1到8中，半导体构造100中的层及区域将通过相同参考编号来识别。将在半导体构造100中形成包括薄膜晶体管(TFT)的电荷存储装置阵列，如下文中将描述。根据本发明的各种实施例，半导体构造100包括NAND存储器单元串的阵列。
半导体构造100包含半导体材料(例如，未掺杂的多晶硅110)与电介质120的交替层。每一电介质120层在未掺杂的多晶硅110层中的两者之间且与所述两者接触。根据本发明的各种实施例，电介质120可包括(举例来说)二氧化硅(SiO2)、氧氮化物或氮化氧化物。硬掩模(未展示)可形成于未掺杂的多晶硅110层中的在半导体构造100的顶部处的一者上。根据本发明的各种实施例，所述硬掩模可为(举例来说)二氧化硅(SiO2)、氮化硅(Si3N4)或多晶硅。图1中展示三个未掺杂的多晶硅110层及两个电介质120层，且根据本发明的各种实施例，半导体构造100可包含(举例来说)与电介质120层交替地形成的8个、16个、24个、32个、40个、48个或48个以上未掺杂的多晶硅110层。根据本发明的各种实施例，p型或n型多晶硅可代替未掺杂的多晶硅110用于半导体构造100中。
图2是根据本发明的各种实施例的半导体构造100的三维视图。向半导体构造100中穿过未掺杂的多晶硅110层及电介质120层而蚀刻开口(例如，孔220)。根据本发明的各种实施例，可(例如)通过使用单一干蚀刻(例如，反应性离子蚀刻)而穿过半导体构造100图案化并蚀刻孔220。
图3是根据本发明的各种实施例的半导体构造100的三维视图。半导体构造100接收p型掺杂剂，例如，硼。举例来说，可借助等离子辅助沉积(PLAD)来植入硼。未掺杂的多晶硅110的通过孔220暴露的部分通过孔220接收硼以产生环绕孔220的p+型多晶硅环306。p+型多晶硅环306由未掺杂的多晶硅110的硼未到达的部分环绕。硬掩模(未展示)实质上防止硼到达所述硬掩模下方的半导体构造100。根据本发明的各种实施例，半导体构造100可掺杂有除硼之外的p型掺杂剂。
未掺杂的多晶硅110的通过孔220暴露的接收硼的部分可不为环。因此，根据本发明的各种实施例，所述部分可仅部分地环绕每一孔220。
或者，p型多晶硅可在孔220中形成(例如，沉积)为插塞以使得p型掺杂剂(例如，硼)能够从所述p型多晶硅扩散到邻近于孔220的未掺杂的多晶硅110中。一旦已形成p+型多晶硅环306，便接着从孔220选择性地移除所述p型多晶硅插塞。根据本发明的各种实施例，还可通过气相掺杂或固相掺杂来形成p+型多晶硅环306。根据本发明的各种实施例，p+型多晶硅环306可被掺杂成n型或保持未掺杂，只要以不同于将选择性地蚀刻的剩余多晶硅的方式掺杂多晶硅环306即可。
图4是根据本发明的各种实施例的半导体构造100的三维视图。在孔220内部电介质120及p+型多晶硅环306上方形成隧穿电介质428。隧穿电介质428可为(举例来说)二氧化硅(SiO2)或氮化硅(Si3N4)且可经沉积或生长而成。薄硅膜442形成(例如，沉积)于孔220内部隧穿电介质428上。薄硅膜442具有在大约3纳米到大约15纳米的范围中的厚度及在大约30纳米到大约100纳米的范围中的外尺寸(在图4中，为直径)。薄硅膜442可用作用于包含p+型多晶硅环306的TFT的沟道。
图5是根据本发明的各种实施例的半导体构造100的三维视图。可穿过未掺杂的多晶硅110层及电介质120层且在孔220之间蚀刻垂直槽560以划分半导体构造100。根据本发明的各种实施例，可(例如)通过使用单一干蚀刻(例如，反应性离子蚀刻)来图案化并蚀刻垂直槽560。
图6是根据本发明的各种实施例的半导体构造100的三维视图。通过蚀刻移除未掺杂的多晶硅110的部分(例如，至少实质上所有未掺杂的多晶硅110)以留下p+型多晶硅环306及电介质120层。可通过(举例来说)氢氧化四甲铵(TMAH)蚀刻选择性地移除未掺杂的多晶硅110。先前所描述的硬掩模(未展示)在TMAH蚀刻期间保留。p+型多晶硅环306可为约10纳米到15纳米厚且可在半导体构造100中用作电荷存储结构，例如，浮动栅极。电介质120层之间的原来由未掺杂的多晶硅110占据的空隙670可通过移除电介质120的部分的湿蚀刻来加宽。可通过所述湿蚀刻相对于p+型多晶硅环306底切电介质120，使得p+型多晶硅环306以悬伸方式从电介质120突出。
图7是根据本发明的各种实施例的半导体构造100的三维视图。电介质120之间的经加宽空隙670可容纳第一栅极间电介质(IGD)，例如，围绕p+型多晶硅306环形成的第一多晶硅间电介质(IPD)层。可通过(举例来说)稀释氢氟酸或氢氧化铵来蚀刻电介质120。可将p+型多晶硅环306暴露于氧以形成二氧化硅(SiO2)710作为第一IPD层。可在p+型多晶硅环306上选择性地生长二氧化硅(SiO2)710直到p+型多晶硅环306与电介质120之间的边缘。
图8是根据本发明的各种实施例的半导体构造100的三维视图。可在包含二氧化硅(SiO2)710及电介质120的半导体构造100上沉积氮化硅(Si3N4)820。可在空隙670中于氮化硅(Si3N4)820上沉积二氧化硅(SiO2)824。二氧化硅(SiO2)710及824以及氮化硅(Si3N4)820一起构成p+型多晶硅环306与字线840之间的氧化物-氮化物-氧化物(SiO2Si3N4SiO2或“ONO”)IPD。所述IPD可交替地包括氧化锆(ZrOx)、氧化铪(HfOx)、氧化铝(AlOx)或氧化钛(TiOx)。关于字线840，可在半导体构造100上形成(例如，沉积)金属且选择性地蚀刻所述金属以在电介质120层之间形成金属字线840以便填充空隙670，使得金属字线840实质上彼此隔离。根据本发明的各种实施例，可通过反应性离子蚀刻来蚀刻所述金属。根据本发明的各种实施例，所述金属可为(举例来说)氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或钨(W)。二氧化硅(SiO2)710及824、氮化硅(Si3N4)820及金属字线840至少部分地环绕(例如，在某些情况中，完全环绕)p+型多晶硅环306。
根据本发明的各种实施例，半导体构造100中的每一薄硅膜442可用于为NAND串870中的多个电荷存储晶体管860提供沟道。电荷存储晶体管860还可称为存储器单元。每一电荷存储晶体管860包含p+型多晶硅环306中的为通过隧穿电介质428与薄硅膜442分离的电荷存储结构的一者的至少一部分。每一电荷存储晶体管860还包含字线840中的通过IPD(例如，二氧化硅(SiO2)710及824以及氮化硅(Si3N4)820)与p+型多晶硅环306分离的一者的至少一部分。在半导体构造100下方形成存取装置(未展示)以通过薄硅膜442存取所述电荷存储晶体管。将每一NAND串展示为包含三个电荷存储晶体管860，且图8中展示构成电荷存储晶体管860或存储器单元的阵列的四个NAND串870。根据本发明的各种实施例，每一NAND串870可包含更多个电荷存储晶体管，且半导体构造100可包含更多个NAND串。
图9是根据本发明的各种实施例的半导体构造900的三维视图。出于简洁及清晰的目的，在所有图9到19中，半导体构造900中的层及区域将通过相同参考编号来识别。将在半导体构造900中形成包括TFT的电荷存储装置阵列，如下文中将描述。根据本发明的各种实施例，半导体构造900包括NAND存储器单元串的阵列。
可沉积多晶硅以形成半导体构造900的多晶硅基底904。向多晶硅基底904中图案化并蚀刻凹部，且可在所述凹部中沉积伸长氮化硅(Si3N4)906部分。还可蚀刻多晶硅基底904以清除其外围的多晶硅。根据本发明的各种实施例，可借助反应性离子蚀刻来蚀刻多晶硅基底904。可使伸长氮化硅(Si3N4)906部分经受在多晶硅基底904处停止的平面化，例如，化学机械平面化(CMP)。
可以其它方式形成多晶硅基底904及氮化硅(Si3N4)906。举例来说，可沉积多晶硅且接着可沉积氮化硅(Si3N4)。可图案化并蚀刻氮化硅(Si3N4)，所述蚀刻在多晶硅上停止。接着可沉积厚多晶硅并使其经受在氮化硅(Si3N4)上停止的平面化(例如，CMP)以使多晶硅为平面的。可通过在多晶硅基底904上氮化硅(Si3N4)906上方形成额外多晶硅而环绕氮化硅(Si3N4)906。根据本发明的各种实施例，可使用蚀刻(例如，反应性离子蚀刻)来移除多晶硅基底904的外围上的多晶硅(例如，连同字线金属)。
图10是根据本发明的各种实施例的半导体构造900的三维视图。在多晶硅基底904上形成半导体材料(例如，未掺杂的多晶硅1010)与电介质1008的交替层，使得每一电介质1008在未掺杂的多晶硅1010层中的两者之间或多晶硅基底904与未掺杂的多晶硅1010之间，且与未掺杂的多晶硅1010层中的所述两者或多晶硅基底904及未掺杂的多晶硅1010接触。根据本发明的各种实施例，电介质1008可包括(举例来说)二氧化硅(SiO2)、氧氮化物或氮化氧化物。在未掺杂的多晶硅1010层中的在半导体构造900的顶部处的一者上形成硬掩模1030。硬掩模1030可为(举例来说)二氧化硅(SiO2)、氮化硅(Si3N4)或多晶硅。图10中展示三个未掺杂的多晶硅1010层及电介质1008层，然而，根据本发明的各种实施例，半导体构造900可包含(举例来说)与电介质1008交替地形成的8个、16个、24个、32个、40个、48个或48个以上未掺杂的多晶硅1010层。根据本发明的各种实施例，p型或n型多晶硅可代替未掺杂的多晶硅1010用于半导体构造100中。
图11是根据本发明的各种实施例的半导体构造900的三维视图。在半导体构造900中图案化并蚀刻开口(例如，孔1140)。孔1140经图案化以与伸长氮化硅906部分的端对准。穿过硬掩模1030、未掺杂的多晶硅1010层及电介质1008层蚀刻孔1140，其在伸长氮化硅906部分中停止。孔1140中的两者延伸到伸长氮化硅906部分中的每一者的相应端部中，在任一端部处一个孔1140，使得每一伸长氮化硅906部分在孔1140中的两者之间延伸。将孔1140图解说明为实质上正方形，但其可为实质上圆形或实质上椭圆形或可具有任何适合几何形状。根据本发明的各种实施例，(例如)通过使用单一干蚀刻(例如，反应性离子蚀刻)来蚀刻孔1140。
图12是根据本发明的各种实施例的半导体构造900的三维视图。半导体构造900接收p型掺杂剂，例如，硼。举例来说，可借助PLAD来植入硼。未掺杂的多晶硅1010的通过孔1140暴露的部分接收硼以产生围绕孔1140的p+型多晶硅环1270。p+型多晶硅环1270由未掺杂的多晶硅1010的硼未到达的部分环绕。p+型多晶硅环1270具有正方形形状，因为孔1140为正方形的。因此，环1270通常将具有符合孔1140的几何形状的形状。硬掩模1030实质上防止硼到达硬掩模1030下方的半导体构造900。根据本发明的各种实施例，半导体构造900可掺杂有除硼之外的p型掺杂剂。
或者，p型多晶硅可在孔1140中形成(例如，沉积)为插塞以使得p型掺杂剂(例如，硼)能够从所述p型多晶硅扩散到邻近于孔1140的未掺杂的多晶硅1010中。一旦已形成p+型多晶硅环1270，便接着从孔1140选择性地移除所述p型多晶硅插塞。根据本发明的各种实施例，还可通过气相掺杂或固相掺杂来形成p+型多晶硅环1270。根据本发明的各种实施例，p+型多晶硅环1270可被掺杂成n型或保持未掺杂，只要以不同于将选择性地蚀刻的剩余多晶硅的方式掺杂多晶硅环1270。
根据本发明的各种实施例，未掺杂的多晶硅1010的通过孔1140暴露的接收硼的部分可为并非环的p+型多晶硅部分，使得所述部分仅部分地环绕每一孔1140。
图13是根据本发明的各种实施例的半导体构造900的三维视图。借助湿硝酸盐条带(WNS)通过孔1140选择性地移除伸长氮化硅906部分。伸长氮化硅906部分的移除在多晶硅基底904中留下伸长腔。每一伸长腔向孔1140中的两者敞开(在每一端部处一个孔1140)，以在半导体构造900中形成U形管1380。每一U形管1380为一开口，所述开口包含：穿过硬掩模1030、未掺杂的多晶硅1010层及电介质1008层的孔1140中的一者；由被移除的伸长氮化硅906部分留下的腔；及穿过未掺杂的多晶硅1010层及电介质1008层以及硬掩模1030的孔1140中的第二者。图13中展示六个U形管1380，但根据本发明的各种实施例可在半导体构造900中形成更大或更小数目个U形管1380。
图14是根据本发明的各种实施例的半导体构造900的三维视图。在U形管1380内部硬掩模1030、电介质1008及p+型多晶硅环1270上形成隧穿电介质1492。根据本发明的各种实施例，隧穿电介质1492可为(举例来说)二氧化硅(SiO2)或氮化硅(Si3N4)且可经沉积或生长而成。在U形管1380内部隧穿电介质1492上形成(例如，沉积)薄硅膜。每一U形管1380中的薄硅膜提供U形管沟道1496。所述薄硅膜具有在大约3纳米到大约15纳米的范围中的厚度，使得U形管沟道1496具有在大约3纳米到大约15纳米的范围中的厚度及在30纳米到100纳米的范围中的外尺寸。使半导体构造900经受平面化(例如，CMP)以移除U形管沟道1496的多余部分。
图15是根据本发明的各种实施例的半导体构造900的三维视图。在半导体构造900上形成二氧化硅(SiO2)掩模1516以覆盖硬掩模1030及U形管沟道1496。举例来说，半导体构造900可在高温下暴露于原硅酸四乙酯(TEOS)以形成二氧化硅(SiO2)掩模1516。
图16是根据本发明的各种实施例的半导体构造900的三维视图。在半导体构造900中穿过掩模1516、硬掩模1030及未掺杂的多晶硅1010层及电介质1008层蚀刻垂直槽1628。垂直槽1628蚀刻于U形管沟道1496的孔1140之间且结束于恰好在多晶硅基底904上方的电介质1008中，使得U形管沟道1496不被垂直槽1628破坏。将每一垂直槽1628展示为蚀刻于三个所描绘U形管沟道1496的孔1140之间，然而，根据本发明的各种实施例，每一垂直槽1628可蚀刻于半导体构造900中的一个或一个以上U形管沟道的孔之间。根据本发明的各种实施例，(例如)通过使用单一干蚀刻(例如，反应性离子蚀刻)来穿过半导体构造900图案化并蚀刻垂直槽1628。
图17是根据本发明的各种实施例的半导体构造900的三维视图。通过蚀刻移除未掺杂的多晶硅1010的至少实质上所有剩余部分以留下p+型多晶硅环1270及电介质1008层。根据本发明的各种实施例，可通过TMAH蚀刻来选择性地移除未掺杂的多晶硅1010的部分。硬掩模1030及掩模1516在TMAH蚀刻期间保留。p+型多晶硅环1270可为约10纳米到15纳米厚且可在半导体构造900中用作电荷存储结构，例如，浮动栅极。根据本发明的各种实施例，p+型多晶硅的将成为电荷存储结构的部分可并非完整环；因此，可形成部分环以部分地环绕每一孔1140。电介质1008层之间的原来由未掺杂的多晶硅1010占据的空隙1732可通过移除电介质1008的部分的湿蚀刻来加宽。可通过湿蚀刻相对于p+型多晶硅环1270底切电介质1008，使得p+型多晶硅环1270从电介质1008突出。
图18是根据本发明的各种实施例的半导体构造900的三维视图。电介质1008之间的经加宽空隙1732(图17中所展示)可容纳IPD。可通过(举例来说)稀释氢氟酸或氢氧化铵来蚀刻电介质1008。可将p+型多晶硅环1270暴露于氧以形成二氧化硅(SiO2)1838。可在p+型多晶硅环1270上生长二氧化硅(SiO2)1838直到p+型多晶硅环1270与电介质120之间的边缘。可在包含通过垂直槽1628暴露的二氧化硅(SiO2)1838、掩模1516、硬掩模1030及电介质1008的半导体构造900上沉积氮化硅(Si3N4)1842。接着可在空隙1732中于氮化硅(Si3N4)1842上沉积二氧化硅(SiO2)1846。二氧化硅(SiO2)1838及1846以及氮化硅(Si3N4)1842一起构成p+型多晶硅环1270与字线1852之间的ONO IPD。关于字线1852，可在由包含二氧化硅(SiO2)1838及1846以及氮化硅(Si3N4)1842的IPD覆盖的电介质1008之间形成(例如，沉积)金属以填充空隙1732。根据本发明的各种实施例，所述金属可为(举例来说)氮化钛(TiN)、钽(Ta)或钨(W)。选择性地蚀刻所述金属以在空隙1732中形成实质上彼此隔离的金属字线1852。可通过(举例来说)反应性离子蚀刻来蚀刻所述金属。二氧化硅(SiO2)1838及1846、氮化硅(Si3N4)1842及金属字线1852至少部分地环绕(例如，在某些情况中，完全环绕)p+型多晶硅环1270。
图19是根据本发明的各种实施例的半导体构造900的三维视图。用电介质1966(例如，二氧化硅(SiO2))填充垂直槽1628。U形管沟道1496中的内部空间可包括气隙或可填充有多晶硅或电介质，例如，二氧化硅(SiO2)。
根据本发明的各种实施例，半导体构造900中的每一U形管沟道1496可为NAND串1990中的多个电荷存储晶体管1980提供沟道。电荷存储晶体管1980还可称为存储器单元。每一电荷存储晶体管1980包含p+型多晶硅环1270中的为通过隧穿电介质1492与U形管沟道1496分离的电荷存储结构的一者的至少一部分。每一电荷存储晶体管1980还包含金属字线1852中的通过IPD(例如，二氧化硅(SiO2)1838及1846以及氮化硅(Si3N4)1842)与p+型多晶硅环1270分离的一者的至少一部分。在半导体构造900下方形成存取装置(未展示)以通过U形管沟道1496存取沟道及电荷存储晶体管1980。将每一NAND串1990展示为包含三个电荷存储晶体管1980，且图19中展示构成电荷存储晶体管1980或存储器单元的阵列的六个NAND串1990。根据本发明的各种实施例，每一NAND串可包含更多个电荷存储晶体管，且半导体构造900可包含更多个NAND串。
图20是根据本发明的各种实施例的一种方法2000的流程图。在框2010中，方法2000开始。在框2020中，在包括多晶硅与第一电介质的交替层的半导体构造中形成开口。在框2030中，通过所述开口将p型掺杂剂添加到通过所述开口暴露的多晶硅部分。在框2040中，移除未接收到p型掺杂剂的至少实质上所有剩余多晶硅以留下包括p型多晶硅的多个电荷存储结构，每一电荷存储结构在其层中至少部分地环绕所述开口。在框2050中，在每一电荷存储结构的第一表面上(例如，在电荷存储结构与开口之间)形成第二电介质。在框2060中，在每一电荷存储结构的第二表面上(例如，在多晶硅被移除之处)形成第三电介质。在框2070中，在每一第三电介质上形成金属栅极。在框2080中，方法2000结束。各种实施例可具有比图20中所展示的活动更多或更少的活动。在某些实施例中，可重复及/或以连续或并行方式执行所述活动。
制作多层式半导体装置可为昂贵的，因为难以在多个半导体材料层中形成特征。发明人已发现，可通过在半导体构造中形成开口来解决上文所述的挑战中的至少一些挑战以及其它挑战，其中所述半导体构造包括(举例来说)多晶硅与电介质的交替层。可将掺杂剂添加到通过所述开口暴露的多晶硅且移除未接收到所述掺杂剂的至少实质上所有多晶硅以留下围绕所述开口的经掺杂多晶硅部分。围绕所述经掺杂多晶硅部分中的每一者形成电介质。所述经掺杂的多晶硅部分因此实质上彼此电隔离，使得涉及一者的操作实质上不影响相邻的经掺杂的多晶硅部分。举例来说，当所述经掺杂的多晶硅部分中的一者被编程或读取为电荷存储结构时，相邻部分的电位不会因此而实质上改变。
图21是图解说明根据本发明的各种实施例的系统2100的图示。系统2100可包含处理器2110、存储器装置2120、存储器控制器2130、图形控制器2140、输入与输出(I/O)控制器2150、显示器2152、键盘2154、指向装置2156及外围装置2158。总线2160将所有这些装置耦合在一起。时钟产生器2170耦合到总线2160以通过总线2160将时钟信号提供到系统2100的装置中的至少一者。时钟产生器2170可包含在电路板(例如，母板)中的振荡器。系统2100中所展示的两个或两个以上装置可形成于单一集成电路芯片中。根据本发明的各种实施例，存储器装置2120可包括(例如)本文中所描述及各图中所展示的NAND存储器单元串870的阵列及/或NAND存储器单元串1990的阵列的装置。总线2160可为电路板上的互连迹线或可为一个或一个以上电缆。总线2160可通过无线手段(例如，通过电磁辐射，举例来说，无线电波)耦合系统2100的装置。耦合到I/O控制器2150的外围装置2158可为打印机、光学装置(例如，CD-ROM及DVD读取器及写入器)、磁性装置读取器及写入器(例如，软盘驱动器)或音频装置(例如，麦克风)。
图21所表示的系统2100可包含：计算机(例如，桌上型计算机、膝上型计算机、手持式计算机、服务器、Web器具、路由器等)、无线通信装置(例如，蜂窝式电话、无绳电话、寻呼机、个人数字助理等)、计算机相关外围设备(例如，打印机、扫描仪、监视器等)、娱乐装置(例如，电视、无线电设备、立体声设备、磁带及光盘播放器、盒式录像机、摄录像机、数码相机、MP3(动画专家组，音频层3)播放器、视频游戏、表等)等。
本文中所描述的电路或系统中的任一者可称作模块。根据各种实施例，模块可包括电路及/或固件。
本发明已描述制作电荷存储晶体管的实例性结构及方法。尽管已描述特定实施例，但将显而易见，可对这些实施例做出各种修改及改变。因此，应将说明书及图式视为具有说明性意义而非限制性意义。
提供本发明的摘要以符合37C.F.R.§1.72(b)，其需要允许读者快速断定技术性发明的性质的摘要。所述摘要是在其将不用于解释或限制权利要求书的理解下提交的。另外，在前述具体实施方式中，可看到，出于简化本发明的目的，将各种特征一起组合于单一实施例中。不应将本发明的此方法解释为限制权利要求书。因此，特此将所附权利要求书并入到具体实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (30)

1.一种方法，其包括：
在半导体材料层及电介质层中形成开口；
处理所述半导体材料层的通过所述开口暴露的一部分，使得以不同于所述层中的剩余半导体材料的方式掺杂所述部分；
移除所述层的至少实质上所有所述剩余半导体材料，其中所述半导体材料层的所述以不同方式掺杂的部分包括电荷存储结构；
在所述电荷存储结构的第一表面上形成隧穿电介质；及
在所述电荷存储结构的第二表面上形成栅极间电介质。
2.根据权利要求1所述的方法，其中在半导体材料层及电介质层中形成开口包括在多晶硅与电介质的交替层中形成所述开口，且其中处理所述多晶硅层的通过所述开口暴露的一部分使得以不同于所述层中的所述剩余多晶硅的方式掺杂所述部分包括处理所述多晶硅层中的每一者的通过所述开口暴露的相应部分，使得以不同于所述层的所述剩余多晶硅的方式掺杂所述相应部分。
3.根据权利要求1所述的方法，其中处理所述半导体材料层的通过所述开口暴露的一部分使得以不同于所述层中的所述剩余半导体材料的方式掺杂所述部分包括掺杂多晶硅层的一部分，其中所述层的所述剩余多晶硅包括未掺杂的多晶硅。
4.根据权利要求3所述的方法，其中掺杂所述多晶硅层的所述部分包括通过所述开口将p型掺杂剂添加到通过所述开口暴露的所述多晶硅部分。
5.根据权利要求3所述的方法，其中掺杂所述多晶硅层的所述部分包括在所述开口中形成p型多晶硅插塞及使p型掺杂剂从所述插塞扩散到所述部分中。
6.根据权利要求3所述的方法，其中掺杂所述多晶硅层的所述部分包括植入硼。
7.根据权利要求1所述的方法，其中形成开口包括形成孔。
8.一种方法，其包括：
形成多个电荷存储结构，其中每一电荷存储结构至少部分地环绕半导体构造中的垂直开口，且其中每一电荷存储结构通过第一电介质与邻近电荷存储结构分离；
在所述开口中在每一电荷存储结构上形成第二电介质；
在所述垂直开口中的所述第二电介质上形成硅，其中所述第二电介质将所述电荷存储结构与所述硅分离；及
在每一电荷存储结构上形成第三电介质。
9.根据权利要求8所述的方法，其进一步包括在每一第三电介质上形成金属栅极。
10.根据权利要求8所述的方法，其中所述开口具有实质上正方形、椭圆形或圆形几何形状。
11.根据权利要求8所述的方法，其中形成硅包括在所述垂直开口中形成大约3纳米到大约15纳米厚的硅膜。
12.根据权利要求8所述的方法，其中：
形成第二电介质包括形成二氧化硅或氮化硅；且
形成第三电介质包括形成二氧化硅及氮化硅中的一者或一者以上。
13.一种方法，其包括：
在半导体构造中形成开口，所述半导体构造包括未掺杂的多晶硅与电介质的交替层；
将掺杂剂添加到所述未掺杂的多晶硅层的至少部分地环绕所述开口的相应部分；
移除所述层的至少实质上所有剩余未掺杂的多晶硅；及
在所述经掺杂的多晶硅部分中的每一者的相对表面上形成电介质。
14.根据权利要求13所述的方法，其进一步包括在所述开口中形成硅膜。
15.根据权利要求13所述的方法，其进一步包括邻近于所述经掺杂的多晶硅部分中的每一者形成导电栅极。
16.一种设备，其包括：
硅膜；
第一电荷存储结构，其在第一位置处至少部分地环绕所述硅膜；
第二电荷存储结构，其在第二位置处至少部分地环绕所述硅膜；及
电介质，其在所述第一电荷存储结构与所述硅膜之间且在所述第二电荷存储结构与所述硅膜之间。
17.根据权利要求16所述的设备，其中所述硅膜为大约3纳米到大约15纳米厚以向NAND串中的多个电荷存储晶体管提供沟道，其中所述电荷存储晶体管中的第一者包括所述第一电荷存储结构及第一字线的至少一部分，且其中所述电荷存储晶体管中的第二者包括所述第二电荷存储结构及第二字线的至少一部分。
18.根据权利要求16所述的设备，其进一步包括至少部分地环绕所述第一电荷存储结构的导电字线。
19.根据权利要求18所述的设备，其进一步包括在所述第一电荷存储结构与所述字线之间的IGD。
20.根据权利要求16所述的设备，其中所述电介质包括隧穿电介质。
21.根据权利要求16所述的设备，其中所述硅膜的横截面为U形的。
22.根据权利要求20所述的设备，其进一步包括在所述第一电荷存储结构与所述第二电荷存储结构之间的隔离电介质。
23.根据权利要求16所述的设备，其中所述第一电荷存储结构包括在所述第一位置处围绕所述硅膜的经掺杂的多晶硅环。
24.根据权利要求23所述的设备，其中所述电介质包括隧穿电介质，且所述设备进一步包括至少部分地环绕所述经掺杂的多晶硅环的栅极间电介质IGD。
25.根据权利要求24所述的设备，其进一步包括至少部分地环绕所述经掺杂的多晶硅环的字线，其中所述IGD在所述字线与所述经掺杂的多晶硅环之间。
26.根据权利要求8所述的方法，其中在所述垂直开口中形成硅包括在U形管中形成硅，其中所述U形管的一部分包括所述垂直开口。
27.一种设备，其包括：
硅膜，其延伸穿过一对第一电介质中的开口；
多晶硅栅极，其在所述对第一电介质之间至少部分地环绕所述硅膜；
第二电介质，其在所述多晶硅栅极与所述硅膜之间；及
第三电介质，其在所述多晶硅栅极与控制栅极之间。
28.根据权利要求27所述的设备，其中：
所述对第一电介质包括一对二氧化硅层；
所述第二电介质包括二氧化硅或氮化硅；且
所述第三电介质包括二氧化硅、氮化硅及二氧化硅。
29.根据权利要求27所述的设备，其中所述硅膜为大约3纳米到大约15纳米厚。
30.根据权利要求27所述的设备，其中所述多晶硅栅极包括p型多晶硅、n型多晶硅或未掺杂的多晶硅。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8759895B2 (en) 2011-02-25 2014-06-24 Micron Technology, Inc. Semiconductor charge storage apparatus and methods
CN104269406A (zh) * 2014-09-16 2015-01-07 华中科技大学 一种芯壳型纳米线三维nand闪存器件及其制备方法
CN104810326A (zh) * 2014-01-28 2015-07-29 旺宏电子股份有限公司 三维存储器及其制造方法
US20170352671A1 (en) * 2015-03-02 2017-12-07 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
CN109427795A (zh) * 2017-08-24 2019-03-05 美光科技公司 包括掺杂碳的氮化硅的半导体装置结构和相关方法
CN109994487A (zh) * 2017-12-22 2019-07-09 美光科技公司 具有垂直延伸结构的组合件及其形成方法
US10510769B2 (en) 2010-06-28 2019-12-17 Micron Technology, Inc. Three dimensional memory and methods of forming the same
CN112885837A (zh) * 2021-03-22 2021-06-01 长江存储科技有限责任公司 三维存储器和制备三维存储器的方法

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9397093B2 (en) * 2013-02-08 2016-07-19 Sandisk Technologies Inc. Three dimensional NAND device with semiconductor, metal or silicide floating gates and method of making thereof
KR101794017B1 (ko) * 2011-05-12 2017-11-06 삼성전자 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9178077B2 (en) 2012-11-13 2015-11-03 Micron Technology, Inc. Semiconductor constructions
US8778762B2 (en) 2012-12-07 2014-07-15 Micron Technology, Inc. Methods of forming vertically-stacked structures, and methods of forming vertically-stacked memory cells
US9105737B2 (en) 2013-01-07 2015-08-11 Micron Technology, Inc. Semiconductor constructions
US8853769B2 (en) 2013-01-10 2014-10-07 Micron Technology, Inc. Transistors and semiconductor constructions
US8946807B2 (en) 2013-01-24 2015-02-03 Micron Technology, Inc. 3D memory
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
US9184175B2 (en) 2013-03-15 2015-11-10 Micron Technology, Inc. Floating gate memory cells in vertical memory
US9064970B2 (en) 2013-03-15 2015-06-23 Micron Technology, Inc. Memory including blocking dielectric in etch stop tier
US9159845B2 (en) 2013-05-15 2015-10-13 Micron Technology, Inc. Charge-retaining transistor, array of memory cells, and methods of forming a charge-retaining transistor
US9728584B2 (en) 2013-06-11 2017-08-08 Micron Technology, Inc. Three dimensional memory array with select device
US9275909B2 (en) 2013-08-12 2016-03-01 Micron Technology, Inc. Methods of fabricating semiconductor structures
US9437604B2 (en) 2013-11-01 2016-09-06 Micron Technology, Inc. Methods and apparatuses having strings of memory cells including a metal source
US9136278B2 (en) 2013-11-18 2015-09-15 Micron Technology, Inc. Methods of forming vertically-stacked memory cells
US10141322B2 (en) * 2013-12-17 2018-11-27 Intel Corporation Metal floating gate composite 3D NAND memory devices and associated methods
KR102128465B1 (ko) 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US20150194321A1 (en) * 2014-01-09 2015-07-09 Micron Technology, Inc. Methods of Processing Polysilicon-Comprising Compositions
US9171862B2 (en) * 2014-01-24 2015-10-27 Macronix International Co., Ltd. Three-dimensional memory and method of forming the same
CN103904034A (zh) * 2014-03-05 2014-07-02 清华大学 P-BiCS结构及其形成方法
CN103904035B (zh) * 2014-03-05 2016-09-21 清华大学 Tcat结构及其形成方法
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9741569B2 (en) * 2014-12-16 2017-08-22 Macronix International Co., Ltd. Forming memory using doped oxide
CN107548520B (zh) * 2015-02-24 2021-05-25 东芝存储器株式会社 半导体存储装置及其制造方法
WO2016149389A1 (en) 2015-03-17 2016-09-22 Micron Technology, Inc. Replacement control gate methods and apparatuses
US9608000B2 (en) 2015-05-27 2017-03-28 Micron Technology, Inc. Devices and methods including an etch stop protection material
CN107533978B (zh) * 2015-06-04 2021-01-08 东芝存储器株式会社 半导体存储装置及其制造方法
US9806089B2 (en) 2015-09-21 2017-10-31 Sandisk Technologies Llc Method of making self-assembling floating gate electrodes for a three-dimensional memory device
JP2017163044A (ja) * 2016-03-10 2017-09-14 東芝メモリ株式会社 半導体装置およびその製造方法
KR102456494B1 (ko) * 2016-03-29 2022-10-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102626838B1 (ko) 2016-06-20 2024-01-18 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
US9673216B1 (en) * 2016-07-18 2017-06-06 Sandisk Technologies Llc Method of forming memory cell film
US10559752B2 (en) * 2016-12-05 2020-02-11 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US10707121B2 (en) * 2016-12-31 2020-07-07 Intel Corporatino Solid state memory device, and manufacturing method thereof
US10217755B2 (en) * 2017-04-01 2019-02-26 Intel Corporation Flash memory cells, components, and methods
US10141221B1 (en) * 2017-07-18 2018-11-27 Macronix International Co., Ltd. Method for manufacturing three dimensional stacked semiconductor structure and structure manufactured by the same
US10777566B2 (en) * 2017-11-10 2020-09-15 Macronix International Co., Ltd. 3D array arranged for memory and in-memory sum-of-products operations
US10957392B2 (en) 2018-01-17 2021-03-23 Macronix International Co., Ltd. 2D and 3D sum-of-products array for neuromorphic computing system
US10719296B2 (en) 2018-01-17 2020-07-21 Macronix International Co., Ltd. Sum-of-products accelerator array
US11138497B2 (en) 2018-07-17 2021-10-05 Macronix International Co., Ltd In-memory computing devices for neural networks
CN112956030A (zh) 2018-10-09 2021-06-11 美光科技公司 包含具有增加阈值电压的晶体管的半导体装置及其相关方法与系统
US11636325B2 (en) 2018-10-24 2023-04-25 Macronix International Co., Ltd. In-memory data pooling for machine learning
US11562229B2 (en) 2018-11-30 2023-01-24 Macronix International Co., Ltd. Convolution accelerator using in-memory computation
US11934480B2 (en) 2018-12-18 2024-03-19 Macronix International Co., Ltd. NAND block architecture for in-memory multiply-and-accumulate operations
US11119674B2 (en) 2019-02-19 2021-09-14 Macronix International Co., Ltd. Memory devices and methods for operating the same
US10783963B1 (en) 2019-03-08 2020-09-22 Macronix International Co., Ltd. In-memory computation device with inter-page and intra-page data circuits
US11132176B2 (en) 2019-03-20 2021-09-28 Macronix International Co., Ltd. Non-volatile computing method in flash memory
US10777576B1 (en) * 2019-04-03 2020-09-15 Micron Technology, Inc. Integrated assemblies having charge-trapping material arranged in vertically-spaced segments, and methods of forming integrated assemblies
US10910393B2 (en) 2019-04-25 2021-02-02 Macronix International Co., Ltd. 3D NOR memory having vertical source and drain structures
US11244954B2 (en) 2019-08-22 2022-02-08 Micron Technology, Inc. Integrated assemblies having vertically-spaced channel material segments, and methods of forming integrated assemblies
CN111063683B (zh) * 2019-12-06 2022-08-30 中国科学院微电子研究所 具有u形沟道的半导体装置及包括其的电子设备
US11621273B2 (en) 2020-05-13 2023-04-04 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US20210391354A1 (en) * 2020-06-15 2021-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device
US11935956B2 (en) * 2020-06-26 2024-03-19 Intel Corporation TMD inverted nanowire integration
TWI745132B (zh) * 2020-10-22 2021-11-01 旺宏電子股份有限公司 快閃記憶體
US11417683B2 (en) 2020-10-22 2022-08-16 Macronix International Co., Ltd. Flash memory and method of fabricating the same
US11737274B2 (en) 2021-02-08 2023-08-22 Macronix International Co., Ltd. Curved channel 3D memory device
US11916011B2 (en) 2021-04-14 2024-02-27 Macronix International Co., Ltd. 3D virtual ground memory and manufacturing methods for same
US11710519B2 (en) 2021-07-06 2023-07-25 Macronix International Co., Ltd. High density memory with reference memory using grouped cells and corresponding operations
WO2024039982A2 (en) * 2022-08-17 2024-02-22 NEO Semiconductor, Inc. 3d memory cells and array architectures

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080048237A1 (en) * 2006-07-26 2008-02-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
CN101483194A (zh) * 2007-11-08 2009-07-15 三星电子株式会社 垂直型非易失性存储器器件及其制造方法
US20100181612A1 (en) * 2009-01-22 2010-07-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
US20100244119A1 (en) * 2009-03-24 2010-09-30 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
CN101911287A (zh) * 2007-12-27 2010-12-08 株式会社东芝 半导体存储器件及其制造方法

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3651689B2 (ja) 1993-05-28 2005-05-25 株式会社東芝 Ｎａｎｄ型不揮発性半導体記憶装置及びその製造方法
US5352619A (en) * 1993-07-22 1994-10-04 United Microelectronics Corporation Method for improving erase characteristics and coupling ratios of buried bit line flash EPROM devices
EP0755540B1 (en) 1994-04-13 2003-04-09 Ericsson Inc. Efficient addressing of large memories
JP2002176114A (ja) 2000-09-26 2002-06-21 Toshiba Corp 半導体装置及びその製造方法
US6933556B2 (en) 2001-06-22 2005-08-23 Fujio Masuoka Semiconductor memory with gate at least partially located in recess defined in vertically oriented semiconductor layer
US6753224B1 (en) * 2002-12-19 2004-06-22 Taiwan Semiconductor Manufacturing Company Layer of high-k inter-poly dielectric
JP2005038909A (ja) * 2003-07-15 2005-02-10 Fujio Masuoka 不揮発性メモリ素子の駆動方法、半導体記憶装置及びそれを備えてなる液晶表示装置
US7788451B2 (en) 2004-02-05 2010-08-31 Micron Technology, Inc. Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system
US20050283743A1 (en) 2004-06-07 2005-12-22 Mulholland Philip J Method for generating hardware information
US20060277355A1 (en) 2005-06-01 2006-12-07 Mark Ellsberry Capacity-expanding memory device
JP4909894B2 (ja) * 2005-06-10 2012-04-04 シャープ株式会社 不揮発性半導体記憶装置およびその製造方法
US7636881B2 (en) 2005-06-30 2009-12-22 International Business Machines Corporation Displaying a portal with render-when-ready portlets
US7462550B2 (en) 2005-10-24 2008-12-09 Semiconductor Components Industries, L.L.C. Method of forming a trench semiconductor device and structure therefor
US7409491B2 (en) 2005-12-14 2008-08-05 Sun Microsystems, Inc. System memory board subsystem using DRAM with stacked dedicated high speed point to point links
KR100707217B1 (ko) 2006-05-26 2007-04-13 삼성전자주식회사 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자 및 그 제조 방법
US7642160B2 (en) 2006-12-21 2010-01-05 Sandisk Corporation Method of forming a flash NAND memory cell array with charge storage elements positioned in trenches
JP2008160004A (ja) 2006-12-26 2008-07-10 Toshiba Corp 半導体記憶装置及びその製造方法
JP5118347B2 (ja) 2007-01-05 2013-01-16 株式会社東芝 半導体装置
JP4939955B2 (ja) 2007-01-26 2012-05-30 株式会社東芝 不揮発性半導体記憶装置
KR100866966B1 (ko) 2007-05-10 2008-11-06 삼성전자주식회사 비휘발성 메모리 소자, 그 제조 방법 및 반도체 패키지
SG148901A1 (en) 2007-07-09 2009-01-29 Micron Technology Inc Packaged semiconductor assemblies and methods for manufacturing such assemblies
KR20090037690A (ko) 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
JP4957500B2 (ja) 2007-10-12 2012-06-20 日本電気株式会社 文字列照合回路
JP2009158775A (ja) * 2007-12-27 2009-07-16 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US7906818B2 (en) 2008-03-13 2011-03-15 Micron Technology, Inc. Memory array with a pair of memory-cell strings to a single conductive pillar
JP5086851B2 (ja) 2008-03-14 2012-11-28 株式会社東芝 不揮発性半導体記憶装置
JP5072696B2 (ja) 2008-04-23 2012-11-14 株式会社東芝 三次元積層不揮発性半導体メモリ
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2009277770A (ja) 2008-05-13 2009-11-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5230274B2 (ja) 2008-06-02 2013-07-10 株式会社東芝 不揮発性半導体記憶装置
US7732891B2 (en) 2008-06-03 2010-06-08 Kabushiki Kaisha Toshiba Semiconductor device
KR20100001260A (ko) 2008-06-26 2010-01-06 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101052921B1 (ko) * 2008-07-07 2011-07-29 주식회사 하이닉스반도체 버티컬 플로팅 게이트를 구비하는 플래시 메모리소자의제조방법
WO2010018710A1 (ja) 2008-08-13 2010-02-18 日本電気株式会社 有限オートマトン生成装置、パターンマッチング装置、有限オートマトン回路生成方法およびプログラム
KR101498676B1 (ko) 2008-09-30 2015-03-09 삼성전자주식회사 3차원 반도체 장치
JP5193796B2 (ja) 2008-10-21 2013-05-08 株式会社東芝 ３次元積層型不揮発性半導体メモリ
KR101495803B1 (ko) 2008-11-12 2015-02-26 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법 및 이에 따라 제조된 비휘발성 메모리 장치
US8148763B2 (en) 2008-11-25 2012-04-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices
JP5317664B2 (ja) 2008-12-17 2013-10-16 株式会社東芝 不揮発性半導体記憶装置の製造方法
US7878507B1 (en) 2009-02-09 2011-02-01 John Joseph Dimond Spatial game apparatus
KR101539699B1 (ko) * 2009-03-19 2015-07-27 삼성전자주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법
JP2011009409A (ja) 2009-06-25 2011-01-13 Toshiba Corp 不揮発性半導体記憶装置
JP2011035228A (ja) * 2009-08-04 2011-02-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8508997B2 (en) 2009-12-23 2013-08-13 Intel Corporation Multi-cell vertical memory nodes
US8803214B2 (en) 2010-06-28 2014-08-12 Micron Technology, Inc. Three dimensional memory and methods of forming the same
US8193054B2 (en) * 2010-06-30 2012-06-05 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US8237213B2 (en) 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
US8759895B2 (en) 2011-02-25 2014-06-24 Micron Technology, Inc. Semiconductor charge storage apparatus and methods
KR20130046700A (ko) 2011-10-28 2013-05-08 삼성전자주식회사 3차원적으로 배열된 메모리 요소들을 구비하는 반도체 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080048237A1 (en) * 2006-07-26 2008-02-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
CN101483194A (zh) * 2007-11-08 2009-07-15 三星电子株式会社 垂直型非易失性存储器器件及其制造方法
CN101911287A (zh) * 2007-12-27 2010-12-08 株式会社东芝 半导体存储器件及其制造方法
US20100181612A1 (en) * 2009-01-22 2010-07-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
US20100244119A1 (en) * 2009-03-24 2010-09-30 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11700730B2 (en) 2010-06-28 2023-07-11 Micron Technology, Inc. Three dimensional memory and methods of forming the same
US10872903B2 (en) 2010-06-28 2020-12-22 Micron Technology, Inc. Three dimensional memory and methods of forming the same
US10510769B2 (en) 2010-06-28 2019-12-17 Micron Technology, Inc. Three dimensional memory and methods of forming the same
US8759895B2 (en) 2011-02-25 2014-06-24 Micron Technology, Inc. Semiconductor charge storage apparatus and methods
US11581324B2 (en) 2011-02-25 2023-02-14 Micron Technology, Inc. Charge storage apparatus and methods
US9231117B2 (en) 2011-02-25 2016-01-05 Micron Technology, Inc. Charge storage apparatus and methods
US9754953B2 (en) 2011-02-25 2017-09-05 Micron Technology, Inc. Charge storage apparatus and methods
US10586802B2 (en) 2011-02-25 2020-03-10 Micron Technology, Inc. Charge storage apparatus and methods
CN104810326A (zh) * 2014-01-28 2015-07-29 旺宏电子股份有限公司 三维存储器及其制造方法
CN104810326B (zh) * 2014-01-28 2017-09-08 旺宏电子股份有限公司 三维存储器及其制造方法
CN104269406B (zh) * 2014-09-16 2017-04-19 华中科技大学 一种芯壳型纳米线三维nand闪存器件及其制备方法
CN104269406A (zh) * 2014-09-16 2015-01-07 华中科技大学 一种芯壳型纳米线三维nand闪存器件及其制备方法
CN107534046A (zh) * 2015-03-02 2018-01-02 东芝存储器株式会社 半导体存储装置及其制造方法
CN107534046B (zh) * 2015-03-02 2020-09-08 东芝存储器株式会社 半导体存储装置及其制造方法
US20170352671A1 (en) * 2015-03-02 2017-12-07 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US11257832B2 (en) 2015-03-02 2022-02-22 Kioxia Corporation Semiconductor memory device and method for manufacturing same
CN109427795A (zh) * 2017-08-24 2019-03-05 美光科技公司 包括掺杂碳的氮化硅的半导体装置结构和相关方法
CN109427795B (zh) * 2017-08-24 2023-06-16 美光科技公司 包括掺杂碳的氮化硅的半导体装置结构和相关方法
CN109994487A (zh) * 2017-12-22 2019-07-09 美光科技公司 具有垂直延伸结构的组合件及其形成方法
CN109994487B (zh) * 2017-12-22 2023-05-19 美光科技公司 具有垂直延伸结构的组合件及其形成方法
CN112885837A (zh) * 2021-03-22 2021-06-01 长江存储科技有限责任公司 三维存储器和制备三维存储器的方法

Also Published As

Publication number Publication date
US8759895B2 (en) 2014-06-24
EP2678882B1 (en) 2020-08-05
WO2012116207A3 (en) 2012-12-06
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