CN107534045B - 替换控制栅极的方法及设备 - Google Patents

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Abstract

本发明揭示存储器结构及用于形成此类结构的方法。实例方法通过以下操作形成存储器单元的垂直串：在电介质层材料与氮化物层材料的交错层中形成开口；在所述开口的侧壁及所述开口中的凹槽上方形成电荷存储材料，以在所述凹槽内形成相应电荷存储结构。随后，并与浮动栅极结构的形成分开，去除剩余氮化物层材料的至少一部分以产生控制栅极凹槽，其各自邻近于相应电荷存储结构。控制栅极形成在每一控制栅极凹槽中，且所述控制栅极通过电介质结构与所述电荷存储结构分离。在一些实例中，这些电介质结构也与所述电荷存储结构分开形成。

Description

替换控制栅极的方法及设备
优先申请案
本申请案主张2015年3月17日申请的序列号为62/134,338的美国临时申请案的优先权的权益，所述临时申请案的全部内容以引用的方式并入本文中。
背景技术
存储器装置可被提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，其包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及非易失性(例如，快闪)存储器。
快闪存储器装置通常使用可允许高存储器密度，高可靠性及低功耗的单晶体管存储器单元。存储器单元的阈值电压的改变可通过对例如浮动栅极、俘获层或其它物理现象的电荷存储结构的编程来确定每一单元的数据状态。
存储器单元可被布置在存储器单元串中，其中每一串可耦合在漏极及共源极之间。最近，垂直地制造存储器单元串，以便在半导体存储器装置上装配更多的存储器单元，并借此增加存储器装置的存储器密度。
制造存储器单元的垂直串的许多常规工艺可能导致各种问题，其包含在制造工艺产生“侧翼”(例如，U形)氮化物时残留在不希望的位置的残余氮化物。期望改进垂直存储器单元串制造工艺以产生改进的单元架构
附图说明
图1说明根据各种实施例的包括存储器单元串的设备的示意图。
图2到34各自描绘在用于构造具有替换控制栅极的存储器单元的垂直串的实例半导体制造工艺中的相应处理阶段处的存储器阵列的代表性部分；其中图2到21及23到34从倾斜视角说明，且图21从上平面视角来描绘。
图35说明根据各种实施例的存储器装置的实施例的框图。
具体实施方式
本描述涉及用于形成包含存储器单元的垂直串的存储器装置的代表性半导体制造工艺；并且特定来说其中存储器单元具有“替换”控制栅极。出于本描述的目的，术语“替换控制栅极”是指在电荷存储结构被制造之后制造的电荷存储取存取装置的控制栅极。出于用以描述实例制造工艺流程的本文所使用的实例结构的目的，电荷存储结构将为浮动栅极晶体管，且晶体管的存取栅极将在形成浮动栅极之后形成。根据本文的教示的一些工艺流程可避免产生基本上环绕电荷存储结构的侧翼(U形)氮化物结构，一些常规工艺流程会产生所述侧翼(U形)氮化物结构。
在下文描述中，各种术语用于描述结构的相对放置或定向。在此描述中使用的术语“水平”是指平行于衬底的常规平面或表面的平面，例如下伏于晶片或裸片的平面，而与衬底在任何时间点的实际定向无关。术语“垂直”是指如上文所定义的大致垂直于水平的方向。关于在衬底的顶部或暴露表面上的常规平面或表面定义介词，例如“上”、“上方”及“下”，而与衬底的定向无关；而“上”则希望表明一个结构相对于所述结构位于其“上”的另一种结构的直接接触(没有对相反的明确指示)；术语“上方”及“下”明确地希望标识结构(或层、特征等)的相对放置，其明确地包含(但不限于)—标识的结构之间的直接接触，除非特别地如此标识。类似地，术语“上方”及“下”不限于水平定向，因为如果某一结构在某一时间点是所论述的结构的最外部分，那么所述结构可在参考结构“上方”，即使此结构相对于参考结构垂直地延伸，而不是在水平定向上延伸。类似地，两个结构是“邻近”的标识意在描述彼此的一般靠近(在本文所描述的结构的尺寸的上下文内)，并且不表明存在或不存在任何介入材料或结构(换句话说，两个接近的结构在此描述的含义内是邻近的，无论其是彼此接触还是由介入结构分离)。
图1描绘根据各种实施例的包括存储器单元串100的设备的示意图。仅出于说明目的，串100被展示具有16个存储器单元112。替代实施例可包含多于或少于16个存储器单元112。在此实例中，串100包含源极选择栅极晶体管120(例如，SGS，n通道)，其中源极选择栅极晶体管120耦合在串100的一端处的存储器单元112中的一者与共源极126之间。共源极126可包括(例如)共同掺杂的半导体材料及/或其它导电材料的狭槽。共源极126对于一起形成存储器阵列或装置或其一部分的一或多个额外存储器单元串来说可为共用的。
在串100的相对端处，漏极选择栅极晶体管130(例如，SGD，n通道)包含耦合在存储器单元112中的一者(在此实例中，位于串100的相对端)与数据线(例如，位线)134之间的晶体管130。在一些实例中，数据线134对存储器阵列或装置中的一或多个额外存储器单元串来说也可为共用的。
在此实例中，存储器单元112中的每一者包含电荷存储结构。在本文论述的实例中，电荷存储结构将被描述为浮动栅极晶体管；尽管可替代地使用其它电荷存储机构，举例来说，例如电荷陷阱晶体管或其它形式的电荷存储机构。存储器单元112可经配置为具有双重或三重(或更多重)电荷存储能力水平的单电平电荷存储器装置(SLC)或多电平电荷存储器装置(MLC)。
在所描绘的实例中，存储器单元112、源极选择栅极晶体管120及漏极选择栅极晶体管130将由其相应控制栅极上的信号来控制。在实施例中，一行存储器单元中的存储器单元112的控制栅极可形成存取线(例如，字线)WL0到WL15的部分。可在其相应存取线上提供用于控制存储器单元112的信号。
源极选择栅极晶体管120可接收控制信号，所述控制信号控制源极选择栅极晶体管120以大体上控制串100与共源极126之间的导通。漏极选择栅晶体管130可接收控制漏极选择栅极晶体管130的控制信号，使得漏极选择栅极晶体管130可用于选择或取消选择串100。
串100可为例如NAND架构快闪存储器装置的存储器装置中的存储器单元块中的存储器单元112的多个串中的一者。存储器单元112的每一串100可垂直地形成，使得其从衬底向外延伸，而不是沿衬底的表面以平面方式安置。其它实施例可使用其它类型的存储器架构，例如(举例来说)NOR快闪存储器架构。
图2到34描绘在用于构造具有替换控制栅极的存储器单元的垂直串的实例半导体制造工艺中在相应处理阶段处的存储器阵列的代表性部分。图式描绘的存储器单元的多个垂直串的制造。所描述的制造工艺可用于制造存储器阵列或装置中的存储器单元的任何数目个垂直串。
在图2到34的实施例中，漏极选择栅极及源极选择栅极晶体管被展示为用相同的流程进行制造，所述流程形成存储器单元的垂直串的存储器单元。然而，其它实施例可在与图2到34所展示的流程不同的时间制造漏极选择栅极晶体管及/或源极选择栅极晶体管。举例来说，源极选择栅极晶体管可在图2到34中所示的制造流程之前制造。类似地，漏极选择栅极晶体管可与存储器单元的垂直串的其余部分同时制造，或者其可在存储器单元的垂直串之后制造。
参考图2，在源极选择栅极材料210上形成(例如，沉积)半导体材料201到209的交错层的堆栈200。半导体材料可包含电介质材料层(例如，举例来说，氧化物材料)(在本文中称为“电介质材料”层)201、203、205、207、209，其在堆栈中彼此垂直间隔开，并且至少部分通过势垒材料层彼此分离，所述势垒材料层例如含氮化物的材料202、204、206、208(例如，本文称为“势垒材料”层或“氮化物材料”层)。层的这种关系在本文被称为“交错”层。出于简化本实例的目的，在参考图式中描绘有限数目个电介质材料层及氮化物材料层。在大多数情况下，实际装置将包含两种类型的层的额外对；并且将包含用于待在垂直串中形成的每一存储器单元的至少电介质材料层及氮化物材料层(即，交错层堆栈200构成如参考图1所论述的垂直串的存储器单元部分，结构将包含至少16个电介质材料层，其中至少16个势垒材料层与其交错)。
在此实例中，电介质材料层201、203、205、207、209包含二氧化硅(SiO2)；或者可包含其它低俘获氧化物材料，例如具有比SiO2的介电常数(例如，3.9)低的介电常数的那些材料。此外，在此实例中，氮化物材料层202、204、206、208包含(例如)氮化硅(Si3N4)、氮化钛(TiN)、氮化钽(TaN)、其它氮化物材料；或者可包含相对于氧化物层201、203、205、207可相对容易地去除及选择性地去除的其它材料。虽然在一些实例中，并且如图2所描绘，堆栈200可包含垂直部分，其中电介质材料层及氮化物材料层彼此直接上下堆叠而形成；但不需要此结构，并且其它材料层(例如其它电绝缘层或类似结构)可垂直地散布在所描述的交错电介质材料层及氮化物材料层之间。
在所描绘的实例中，电介质材料层201、203、205、207、209形成为具有比氮化物材料层202、204、206、208更厚的厚度。举例来说，电介质材料层201、203、205、207、209可形成为约35纳米(nm)到40纳米的范围的厚度，而氮化物材料层202、204、206、208可形成为约15nm到20nm的范围的厚度。这些厚度仅仅用于说明的目的，因为所揭示的实施例不限于任何特定厚度。
电介质材料层201、203、205、207、209也可为或包含例如相对较低泄漏、高K(例如大于3.9)的电介质材料。举例来说，这些层201、203、205、207、209可包含二氧化铪(HfO2)或二氧化锆(ZrO2)。
如果用图2到34的流程制造源极选择栅极晶体管，那么可在SGS材料210(例如，多晶硅)上方形成(例如，沉积)交错层堆栈200。SGS材料210可形成在可用于将SGS材料210与共源极节点材料212以及半导体结构的其它层或衬底250(例如，块状硅)隔离的隔离电介质材料211(例如，氧化物)上方。
图3描绘相对于参考图2描述及论述的那些结构提供额外结构的半导体制造流程的三维视图的后续阶段的一个选项。在此实例中，用于存储器单元的垂直阵列的漏极选择栅极晶体管将与存储器单元的垂直串的剩余部分一起制造，且因此SGD材料302形成(例如，沉积)在交错层堆栈200上方。在实施例中，SGD材料302是多晶硅。
可在SGD材料302上方形成罩盖电介质材料301(例如，氧化物)。可在SGD材料302上方形成(例如，沉积)经图案化的硬掩模300(未描绘图案)。如果漏极选择栅极晶体管在存储器单元的垂直串的剩余部分之后制造，那么经图案化的硬掩模300可形成在交错层堆栈200上方。经图案化的硬掩模300可在随后的蚀刻工艺期间用作耐蚀刻材料。经图案化的硬掩模300可为(例如)无定形碳、未掺杂的多晶硅硬掩模或某种其它耐蚀刻材料。尽管漏极选择栅极晶体管可与层堆栈200的进一步处理分开形成；但出于描述环绕堆栈200的实例处理流程的目的，随后的图4到34及所附论述将描述包含与堆栈的处理一起形成漏极选择栅极晶体管的工艺流程，如此图3所指示。
图4描绘在所述图式的经图案化掩模层300已用于形成开口400(例如，通过蚀刻穿过罩盖氧化物301、SGD材料302、交错层堆栈200及SGS材料210)之后的图3的结构。在随后的工艺中，开口400将包含用于存储器单元的垂直串中的每一者的相应柱。
可使用反应性离子蚀刻(RIE)技术来蚀刻开口400，反应性离子蚀刻(RIE)技术与湿式化学蚀刻相比通常是优选的。蚀刻工艺可能或多或少是非各向同性(方向性的)，使得在实施例中，开口的侧面大体上接近相对于衬底表面形成90°的角度。在另一个实施例中，侧面可具有某种斜度，并且斜度可沿柱开口的深度而变化。在许多实例中，如从表面或层301测量，开口可具有在约1μm到约5μm的范围内的深度，这取决于所集成的串中的单元数目。当然，更大的深度是可能的，其中结构将在垂直串中包含更多数目个存储器单元。
图5描绘在交错层堆栈200的氮化物材料层202、204、206、208中形成横向凹槽500之后的图4的结构。凹槽500各自环绕相应开口400。每一凹槽500可形成为大约等于随后将形成在凹槽500中的电荷存储材料(在此实例中为浮动栅极结构)的厚度。举例来说，凹槽可形成为约10nm到20nm的范围。
可通过选择性各向同性蚀刻工艺来形成凹槽500。举例来说，可使用气相蚀刻来横向蚀刻氮化物材料层202、204、206、208，而不蚀刻电介质材料层201、203、205、207、209。此蚀刻工艺可包含湿式或化学蚀刻工艺。
图6描绘在凹槽500中的氮化物材料层202、204、206、208上方形成衬垫电介质602(例如，氧化物)之后的图5的结构。衬垫电介质602可相对较薄(例如，大约15埃
Figure GDA0001445859630000051
)，用于将氮化物材料层202、204、206、208与随后形成的浮动栅极材料(例如，多晶硅)隔离。衬垫电介质602可通过氧化工艺(例如，生长)或沉积工艺形成。
如果SGD及SGS晶体管以与图2到34中所说明的相同的流程形成，那么可在与衬底电介质602相同的步骤中，在相应SGD材料302及SGS材料210上方形成衬垫电介质601、603，以便将SGS及SGD材料210、302(例如，在大多数情况下每一者将包含多晶硅)中的每一者分别与在开口中形成柱的后续多晶硅分离，所述后续多晶硅可能具有与SGD及SGS多晶硅210、302不同的掺杂水平及掺杂类型。
图7描绘在通常通过沉积在开口400中的每一者的侧壁上方并与侧壁接触，接着界定每一开口400(例如，邻近电介质材料层)并在氮化物层凹槽500内来形成浮动栅极材料700(例如，多晶硅)之后的图6的结构。凹槽500中的材料700将形成用于存储器单元中的每一者的浮动栅极。举例来说，浮动栅极材料700可沉积到大约大于氮化物厚度除以2的深度。举例来说，浮动栅极材料可开口400及凹槽500的侧壁上沉积到大于约10nm的深度，使得浮动栅极材料700通过接合在凹槽中的每一者中间的凹槽侧壁材料来大体上填充氮化物层凹槽500中的每一者。如先前所论述，衬垫电介质601到603将浮动栅极材料700与SGD及SGS材料以及个别氮化物材料层分离。如果浮动栅极材料700是多晶硅，那么多晶硅可为经掺杂的或未经掺杂的。在另一个实施例中，浮动栅极材料可包含金属、金属复合物及嵌入电介质中的金属纳米点中的一或多者。
图8描绘在浮动栅极材料700上方形成部分牺牲氧化物800之后的图7的结构。部分牺牲氧化物可在浮动栅极材料700上方形成，优选仅通过仅消耗侧壁上方的下伏浮动栅极材料700的特定部分(例如，小于全部)。确定牺牲氧化物800的厚度，使得当执行后续蚀刻工艺以去除牺牲氧化物800时，仅将下伏浮动栅极材料700的特定部分(例如，大约7nm)氧化成为待被去除的牺牲氧化物800。牺牲氧化物800的厚度确定被去除的下伏浮动栅极材料700的量。举例来说，使牺牲氧化物800变厚，导致较少的浮动栅极材料700在蚀刻工艺期间从开口的侧壁去除(例如，借此在侧壁上方留下较厚的多晶硅层)。由于剩余浮动栅极材料700最终变成隧道电介质，如在随后的流程中所看到的，此工艺还确定隧道电介质的厚度。
图9描绘用于去除牺牲氧化物800的部分浮动栅极多晶硅切割(poly cut)(例如，蚀刻工艺)之后的图8的结构。除保留在开口的凹槽中的浮动栅极材料700之外，减小的厚度的浮动栅极材料700现在保留在开口400的侧壁上(例如，大约
Figure GDA0001445859630000061
)。此材料700可在未来工艺步骤期间一直保持柱横截面直径。
图10描绘形成隧道电介质1000之后的图9的结构。例如通过氧化开口的侧壁上的剩余浮动栅极材料700来形成(例如，生长)隧道电介质材料1000。开口的侧壁上的浮动栅极材料(例如多晶硅)被隧道氧化物生长所消耗。这可能导致内柱横截面直径减小特定厚度(例如，总共约10nm到14nm)。可在SGS材料210及SGD栅极上生长此相同的隧道氧化物1000，以同时形成用于这些相应装置的栅极电介质。
氧化可具有在单元及SGD/SGS栅极电介质两者中产生纯氧化物的益处。氧化还可减少层膨胀，因为氧化对层状氮化物具有最小的侵蚀，这是因为其首先氧化侧壁多晶硅并消耗侧壁浮动栅极材料，使得仅氮化物材料层中的浮动栅极材料保留下来。然而，作为上述流程的替代方案，参考图7论述的牺牲氧化物可能不仅限于侧壁上的多晶硅的厚度的一部分，而是可经形成以氧化侧壁上方的所有多晶硅，从而仅使凹槽中的部分未被氧化以在其中形成浮动栅极结构。在此替代工艺中，去除牺牲氧化物将去除侧壁上方的本可用于形成隧道氧化物的全部或至少大部分多晶硅。因此，在此替代工艺中，隧道氧化物将沉积在侧壁及浮动栅极结构上方(而不是如上文论述那样从剩余多晶硅生长)。
图11描绘在形成牺牲多晶硅衬垫材料1100之后的图10的结构。牺牲多晶硅衬垫材料1100形成(例如，沉积)在图10的实施例中形成(例如，生长)的隧道电介质材料1000上方。衬垫材料1100形成(例如，沉积)在单元的开口侧壁及浮动栅极上方。
图12描绘在执行冲压操作(例如，方向性极强的干式蚀刻)以去除图11的多晶硅衬垫材料1100的堆栈顶部部分以及在每一开口的底部1220处的多晶硅衬垫材料1100，但不去除柱开口的侧壁上的材料(例如，隧道氧化物免受此冲压影响)之后的图11的结构。冲压操作从已被氧化物1000环绕并保护的开口暴露多晶硅衬垫材料1100的上部分1200。冲压还使开口的底部1220与共源极节点材料212之间的氧化物层211暴露。冲压操作可为定向(非各向同性)蚀刻工艺。
图13描绘在去除(例如，湿式氧化物蚀刻)保护性氧化物1000以使每一开口的底部1300处的源极节点材料212暴露之后的图12的结构。因此，在随后的多晶硅衬垫去除(PLR)工艺之后，与源极的接触面积被扩大。
图14描绘在通过PLR工艺(例如，对氧化物非常具有选择性的各向同性蚀刻)去除多晶硅衬垫材料1100以使隧道电介质材料1000暴露同时保持隧道电介质材料1000完整之后的图13的结构。
图15描绘在开口中形成柱材料1500之后的图13的结构。柱材料(例如，多晶硅)1500形成(例如，沉积)在开口的侧壁上以及氧化物罩盖301上方。柱材料可形成到某个厚度(例如，大约10nm)，并且沿柱开口的侧壁及底部大体上共形(例如，接触共源极节点)以充当存储器单元的通道。可执行任选的内部侧壁处理(例如，热氧化)以便改进通道传导性质。在许多实例中，柱材料的此厚度将在柱中留下将被填充的中心空隙。
图16描绘填充柱材料1500中的空隙之后的图15的结构。在此实例工艺流程中，电介质材料(例如，氧化物)1600形成在柱材料1500的开口中。可使用旋涂工艺形成氧化物1600并填充空隙。可执行此旋涂电介质的前及/或后热处理以用于装置性能的改进。
图17描绘去除堆栈顶部上的柱材料1500及电介质材料1600之后的图16的结构。这可通过停止在柱材料1500上的自旋氧化物化学机械抛光(CMP)操作及停止在罩盖氧化物301上的柱多晶硅CMP来实现。因此，经填充柱开口的顶部1700被暴露并彼此隔离。
图18描绘在柱氧化物1600的顶部中形成凹槽1800之后的图17的结构。这可通过受控氧化物湿式蚀刻工艺来实现。
图19描绘在凹槽1800中形成插塞材料之后的图18的结构。插塞材料1900形成(例如，沉积)在堆栈的顶部上方并且进入柱上方的凹槽1800中。在实施例中，插塞材料1900是经掺杂多晶硅。
图20描绘在去除堆栈顶部上的插塞材料1900以在每一柱上方仅留下(与其它柱隔离的)插塞2000(例如，多晶硅)之后的图19的结构。插塞材料1900的去除可通过多晶硅CMP来实现。插塞2000充当连接到通道的漏极，其可由SGD/SGS及其它控制栅极接通或关断，并且最终耦合到存储器的数据线(例如，位线)。
图21描绘在堆栈顶部上方形成(例如，沉积)保护性材料2100(例如，氧化物)作为保护性氧化物之后的图20的结构。当制造替换控制栅时，保护性材料2100提供对经制造的电荷存储结构的保护以免受进一步处理。
图22示意性地描绘在相对于图20论述的操作之后(并且不具有图21的保护层)的结构的一部分，其在此处根据在形成沟槽2200及2201之后的俯视图描绘。因此，图22展示在保护性材料2100下的每一柱的插塞2000以及沟槽2200、2201。如随后参考图23及24所描述，沟槽2200、2201可用于分离存储器块。沟槽2200、2201切割并分离存取线(例如字线)、SGD晶体管控制线及(任选的)SGS晶体管控制线，以便为每一存储器块提供自含的地址单元。在实例工艺流程中使用沟槽2200、2201从柱外部形成字线，如随后揭示。本文未描述SGS晶体管控制线，因为这些线在形成堆栈之前被预先界定为图2的层210中的间隙。
在实施例中，柱可定位成从柱中心到柱中心相距约150nm，并且沟槽2200、2201可间隔开约600nm或更多。这些距离仅用于说明的目的，因为其它实施例可使用不同的距离。
下面描述的图23到34的制造流程图提供用于制造用于上述电荷存储结构的替换控制栅极的细节。如本文之前所指出，如本文所使用的“替换控制栅极”是指在电荷存储结构已被制造之后制造的控制栅极，如先前参考图2到21所描述。
图23描绘形成硬掩模材料层之后的图21的结构。硬掩模材料2300形成(例如，沉积)在电荷存储堆栈结构2310的保护性材料2100上方。硬掩模材料2300可为(例如)氮化物硬掩模或某种其它耐蚀刻材料。可使用光刻工艺在硬掩模材料2300上方产生沟槽图案2301。
图24描绘在通过蚀刻工艺对硬掩模材料2300进行图案化以在硬掩模材料2300中形成沟槽2400、2401之后的图23的结构。
图25描绘在形成沟槽2200及2201之后的图24的结构。使用经图案化的硬掩模材料2300，深沟槽蚀刻工艺可用于穿过电荷存储结构2310形成沟槽2200、2201，直到蚀刻停止材料2510、2511(例如，氧化物)。蚀刻停止材料2510、2511可已在形成交错层期间形成在衬底上方，或替代地可在形成沟槽2200、2201的本流程期间形成蚀刻停止材料2510、2511。如前所述，沟槽2200、2201分离存储器单元的垂直串的群组(例如，存储器块)。在此工艺期间，去除硬掩模材料2300，使保护性材料2100留在电荷存储结构2310的顶部上。作为此工艺的结果，可看出，交错电介质材料层及氮化物材料层的经暴露表面形成界定沟槽的侧壁的一部分。
展示沟槽2200、2211将电荷存储结构2310划分成单独的存储器块2521、2522。因此，随后制造的替换控制栅极中的每一个可与不同的相应存储器块2521、2252相关联。
图26描绘在蚀刻氮化物材料层202、204、206、208之后的图25的结构。氮化物材料层202、204、206、208(如图2中所见)被去除一直到电介质衬垫602(例如，氧化物)。举例来说，可使用各向同性蚀刻工艺来选择性地去除氮化物材料层202、204、206、208，而不去除氧化物衬垫602或电介质材料层201、203、205、207、209。这在邻近浮动栅极的曾经是氮化物材料层的层中形成控制栅极凹槽。
图27描绘在蚀刻电介质材料层201、203、205、207、209之后的图26的结构。通过减小电介质材料层201、203、205、207、209的厚度来增大由氮化物层去除产生的控制栅极凹槽2700。厚度减小可通过受控的各向同性氧化物蚀刻工艺实现，例如自定时气相氧化物蚀刻。这些控制栅极凹槽将容纳控制栅极以及将位于每一控制栅极与邻近浮动栅极之间的相关联电介质结构。在许多实例工艺中，电介质结构将围绕控制栅极的顶部及底部延伸。由于通过减小垂直邻近电介质材料层的厚度而实现的控制栅极凹槽的增加的垂直尺寸，控制栅极及相关联的电介质结构可具有大于邻近浮动栅极的垂直尺寸的垂直尺寸。由于控制栅极及相关联的电介质结构将填充相关联的控制栅极凹槽的垂直范围，所以每一控制栅极凹槽中的控制栅极及相关联的电介质结构的垂直尺寸将大于其所位于的氮化物材料层的垂直尺寸。
图28描绘在电介质材料2810到2813(例如，氧化物)形成(例如，沉积、生长)在控制栅极凹槽中的浮动栅极材料的背面上之后的图27的结构。电介质材料2800、2801(例如氧化物)也形成(例如，沉积、生长)在SGS及SGD材料上。在实施例中，可执行多晶硅的氧化工艺以使氧化物2800、2801、2810到2813生长。
图29描绘在氮化物材料2900形成(例如，沉积)在沟槽的侧壁以及控制栅极凹槽2700的侧壁上方之后的图28的结构。
图30描绘在多组分电介质结构3000形成(例如，生长、沉积)在沟槽侧壁的氮化物材料2900及控制栅极凹槽的侧壁上方的形成之后的图29的结构。多组分电介质结构将优选地为氧化物-氮化物-氧化物(ONO)电介质结构；并且电介质结构将邻近于每一层中的浮动栅极形成，从而将随后的控制栅极材料与浮动栅极分离(并且在许多情况下在控制栅极上方及下方延伸)。ONO电介质与浮动栅极分开形成。ONO电介质优选地包含相对较低泄漏、高K电介质材料(例如，大于3.9)。举例来说，ONO电介质可包含ZrO2、HfO2、Al2O3或这些氧化物的混合物。
图31描绘在金属衬垫材料3100(例如，氮化钛(TiN)、氮化钨(WN)、氮化钽(TaN))形成(例如，沉积)在沟槽侧壁及层控制栅极凹槽侧壁的电介质材料3000上方之后的图29的结构。在实施例中，金属衬垫材料3100可通过原子层沉积(ALD)工艺沉积到例如约2nm到3nm的深度。
图32描绘在控制栅极材料3200(例如，金属或多晶硅)形成(例如，沉积)在沟槽侧壁及层开口侧壁的金属材料3100上方之后的图29的结构。在实施例中，控制栅极材料3200可通过ALD工艺沉积到约5nm到10nm范围的深度。如果控制栅极材料是掺杂多晶硅，那么可不执行金属衬垫材料3100的先前工艺。如果控制栅极材料是金属，那么金属可为例如钨(W)、钛(Ti)、钽(Ta)或其它高传导性金属。金属衬垫材料(在存在时)形成控制栅极的一部分。
图33描绘在从沟槽的侧壁去除金属材料3100(例如，TiN)及控制栅极材料3200(例如，W)(W在TiN之前去除)以将金属材料3100及控制栅极材料3200仅留在层开口中以形成控制栅极3300(例如，存取线、字线)用于先前形成的浮动栅极存储器结构之后的图29的结构。可使用各向同性RIE蚀刻工艺从沟槽侧壁去除这些材料3100、3200。
图34描绘在从沟槽2200的侧壁去除先前的电介质材料3000及氮化物材料2900以提供个别存取线分离之后的图29的结构。因此，图34展示存取线3400沿y轴延伸到页面中。然后，可将个别存取线3400中的每一者耦合到寻址电路(未展示)，以便提供在存储器单元操作期间使用的电压。沟槽被填充及平面化以用于后续后端金属化/互连工艺。电介质材料(例如，氧化物)可用于填充沟槽。
图35说明根据各种实施例的系统的实施例的框图。所述系统可包含通过地址、控制及数据总线耦合到存储器阵列3501的控制器3500(例如，控制电路、微处理器)。在一个实施例中，控制器3500及存储器阵列3501可为同一存储器装置的部分。在另一个实施例中，存储器阵列3501是存储器装置的一部分，且控制器3500是单独集成电路。如先前所描述，存储器阵列3501可包含具有替换控制栅极的存储器单元的垂直串。
用于具有替换控制栅极的存储器单元的垂直串的上述半导体制造流程可通过将浮动栅极形成与控制栅极形成分离来提供优于常规垂直存储器单元串的益处，借此减少或消除来自柱的侧壁的残余氮化物来减少非所要电子俘获，从而消除浮动栅极周围的侧翼氮化物以减少非所要电子俘获并改进耐久性，及/或减小最小横截面直径以有利于编程/擦除Vt窗口及编程斜坡的效率。还可实现额外益处，例如在SGS及SGD晶体管上无作为栅极电介质材料的ONO或氮氧化物，因此减少循环的Vt降级；如果使用金属控制栅极，那么存取线电阻较低；以及具有较短浮动栅极高度的层的垂直按比例缩放的可能性。另外，利用所描述的工艺流程，控制栅极的垂直尺寸不束缚于浮动栅极的垂直尺寸，因此进一步促进层的垂直按比例缩放。由于浮动栅极形成仅取决于一个工艺变量(例如，层氮化物凹槽)(与当前最先进实践中使用的四个工艺变量相对照)，因此可通过本文描述的流程来实现更严格的工艺控制因此单元装置可变性降低。
设备可被定义为电路、集成电路裸片、装置或系统。
尽管本文已说明及描述具体实施例，但所属领域的一般技术人员将了解，被计算以实现相同目的的任何布置可代替所展示的特定实施例。因此，在不脱离本发明标的物的范围的情况下，可在本文描述及说明的结构及技术方面进行许多修改及变型。本申请案希望涵盖任何调适或变化；并且本发明标的物的范围将由所附权利要求书及由本发明支持的任何额外权利要求书以及此类权利要求书的等效物的范围来确定。

Claims (18)

1.一种用于半导体制造的方法，其包括：
形成开口，所述开口延伸穿过至少部分由氮化物层材料层垂直分离的多层电介质层材料层，并且具有至少部分由此类层界定的侧壁；
在环绕所述开口的所述氮化物层材料层中形成横向凹槽；
在所述开口的所述侧壁上方及所述凹槽中形成电荷存储结构材料，以在所述氮化物层材料层中的所述横向凹槽内形成电荷存储结构，所述侧壁包括在所述氮化物层材料层之间的侧壁部分，且其中形成所述电荷存储结构材料包括在所述氮化物层材料层之间的所述侧壁部分上方形成所述电荷存储结构材料的一部分；
在所述开口中形成电介质材料，在所述开口中形成电介质材料包括在所述氮化物层材料层之间的所述侧壁部分上方形成所述电介质材料的一部分，其中形成所述电介质材料包括：
氧化所述电荷存储结构材料的一部分，使得所述氧化消耗所述电荷存储结构材料的所述部分以形成氧化物；
去除所述电荷存储结构材料的经氧化部分，在所述开口的所述侧壁上方留下一些电荷存储结构材料；且
氧化所述侧壁上方的剩余电荷存储结构材料以形成隧道氧化物；
在所述开口内的所述电介质材料的至少一部分上方形成柱材料；以及
形成控制栅极，其中所述控制栅极的所述形成包括，
去除所述氮化物层材料层的至少部分以产生邻近所述电荷存储结构中的每一者的相应控制栅极凹槽；
在所述控制栅极凹槽中的每一者中形成电介质结构，其中所述电介质结构与所述电荷存储结构分开形成；以及
在所述控制栅极凹槽中的每一者中形成控制栅极，其中所述控制栅极中的每一者通过所述电介质结构的相应电介质结构与所述电荷存储结构的邻近电荷存储结构分离。
2.根据权利要求1所述的方法，其进一步包括在源极选择栅极材料层上方形成所述电介质层材料层及氮化物层材料层。
3.根据权利要求2所述的方法，其中形成所述电介质材料进一步包括在源极选择栅极装置上形成栅极电介质材料。
4.根据权利要求2所述的方法，其中形成所述电介质材料进一步包括在漏极选择栅极装置上形成栅极电介质材料。
5.根据权利要求1所述的方法，其中形成延伸穿过所述多层电介质层材料层及氮化物层材料层的多个开口；
其中形成所述控制栅极进一步包括：
在去除所述氮化物层材料层的所述至少部分之前，在所述电介质层材料层及氮化物层材料层中形成沟槽，其中所述电介质层材料层及所述氮化物层材料层的表面形成界定所述沟槽的所述侧壁的至少一部分，且其中所述沟槽将第一组开口与第二组开口分离；
减小所述电介质层材料层中的每一者的厚度以扩大所述控制栅极凹槽；
其中在所述控制栅极凹槽中形成所述电介质结构包括，
在所述沟槽中及在邻近所述电荷存储结构的所述控制栅极凹槽中形成第一氧化物材料；
在所述第一氧化物材料上方形成氮化物材料；以及
在所述氮化物材料上方形成第二氧化物材料；且
其中在所述控制栅极凹槽中的每一者中形成控制栅极包括在所述第二氧化物材料上方形成控制栅极材料。
6.根据权利要求5所述的方法，其进一步包括从所述沟槽的所述侧壁去除所述第一氧化物材料、所述氮化物材料、所述第二氧化物材料及所述控制栅极材料。
7.根据权利要求1所述的方法，其中在所述开口中形成所述电介质材料包括：
从所述电荷存储结构材料形成牺牲氧化物，其中所述牺牲氧化物消耗所述开口的所述侧壁上方的所述电荷存储结构材料的一部分；
从所述侧壁去除所述牺牲氧化物；以及
氧化所述侧壁上方的剩余电荷存储结构材料以形成隧道氧化物。
8.根据权利要求1所述的方法，其进一步包括在所述电介质层材料层及氮化物层材料层上方形成漏极选择栅极材料。
9.根据权利要求1所述的方法，其中所述电荷存储结构是浮动栅极。
10.根据权利要求1所述的方法，其中所述电荷存储结构包括多晶硅。
11.根据权利要求1所述的方法，其中所述控制栅极包括多晶硅、金属及金属纳米点中的一或多者。
12.根据权利要求11所述的方法，其中所述金属包括钨、钛或钽。
13.一种用于半导体制造的方法，其包括：
在衬底上方形成源极选择栅极材料；
在所述源极选择栅极材料上方形成电介质材料与氮化物材料的交错层；
在电介质材料与氮化物材料的所述交错层上方形成漏极选择栅极材料；
形成穿过所述漏极选择栅极材料、电介质材料与氮化物材料的所述交错层及所述源极选择栅极材料的开口，所述交错层及所述源极选择栅极材料形成界定所述开口的侧壁的至少一部分；
在所述氮化物材料层中的每一者中的所述开口中形成凹槽；
在所述开口的所述侧壁及所述凹槽上方形成浮动栅极材料，以在所述凹槽中的每一者内形成浮动栅极，所述侧壁包括在所述氮化物材料层之间的侧壁部分，且其中形成所述浮动栅极材料包括在所述氮化物材料层之间的所述侧壁部分上方形成所述浮动栅极材料的一部分；
在所述开口中形成电介质材料，在所述开口中形成电介质材料包括在所述氮化物材料层之间的所述侧壁部分上方形成所述电介质材料的一部分，其中在所述侧壁上方形成所述电介质材料包括：
在所述浮动栅极材料上方形成牺牲氧化物，其中所述牺牲氧化物消耗在所述侧壁上方的所述浮动栅极材料的厚度的仅一部分，并将所述浮动栅极材料的部分留在所述凹槽中；
去除所述牺牲氧化物；以及
氧化所述侧壁上方的剩余浮动栅极材料，以在所述侧壁上方及每一凹槽中的剩余浮动栅极材料上方形成隧道氧化物；
在所述电介质上方形成柱材料；
去除所述氮化物材料层的至少部分以产生邻近每一浮动栅极的控制栅极凹槽；以及
在每一控制栅极凹槽中形成控制栅极，其中每一控制栅极通过电介质结构与相应浮动栅极分离。
14.根据权利要求13所述的方法，其进一步包括在所述柱材料上方形成柱电介质材料以填充所述柱材料内的空隙。
15.根据权利要求14所述的方法，其进一步包括：
在所述柱电介质材料的顶部中形成凹槽，使得所述柱材料的一部分暴露；
在所述柱电介质材料的所述顶部的所述凹槽中形成插塞材料；以及
在所述漏极选择栅极材料及所述插塞材料上方形成保护性氧化物。
16.根据权利要求13所述的方法，其中在所述衬底上方形成所述源极选择栅极材料包括：
在所述衬底上方形成共源极节点材料；
在所述共源极节点材料上方形成隔离电介质材料；以及
在所述隔离电介质材料上方形成所述源极选择栅极材料。
17.根据权利要求16所述的方法，其进一步包括在形成所述柱材料之前从所述开口内去除所述隔离电介质材料的一部分，使得所述柱材料接触所述共源极节点。
18.根据权利要求14所述的方法，其中所述电介质结构包括与所述浮动栅极分开形成的多组分电介质结构。
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