CN114678373A - 三维存储器及其制备方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 58
- 238000002360 preparation method Methods 0.000 title abstract description 4
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 238000000034 method Methods 0.000 claims abstract description 45
- 238000002955 isolation Methods 0.000 claims abstract description 44
- 230000000149 penetrating effect Effects 0.000 claims abstract description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 6
- 239000000463 material Substances 0.000 description 16
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 238000000231 atomic layer deposition Methods 0.000 description 8
- 238000005240 physical vapour deposition Methods 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000000427 thin-film deposition Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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Abstract
本申请提供了一种三维存储器及其制备方法。制备三维存储器的方法包括：在衬底上依次叠置电介质层和牺牲层形成叠层结构，其中，所述牺牲层包括第一牺牲层和第二牺牲层，所述第二牺牲层位于所述第一牺牲层的远离所述衬底一侧；形成贯穿所述叠层结构并延伸至所述衬底的多个栅线隙；以及经由所述栅线隙去除所述第一牺牲层，以及去除所述第二牺牲层的一部分，其中，所述第二牺牲层未被去除的部分与所述电介质层的一部分共同形成顶部选择栅隔离结构。
Description
技术领域
本申请涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3D NAND)的结构及其制备方法。
背景技术
目前，3D NAND 9孔工艺中，通常采用顶部选择栅切口及相关工序实现同一指存储器中的两个切片存储器的分割。此工艺流程至少包含一步光刻、一步刻蚀和两次以上的化学气相沉积，工艺步骤繁琐且成本高。顶部选择栅光刻过程对垂直于叠层结构方向上的套刻精度要求高，加工工艺难度较大。此外，由于被刻蚀的材料复杂，刻蚀工艺中聚合物异常沉积将造成顶部选择栅切口缺陷。
应当理解，该背景技术部分描述的内容仅用于帮助理解本申请公开的技术方案，而并非一定属于本申请的申请日之前的现有技术。
发明内容
本申请一方面提供了一种制备三维存储器的方法。所述方法包括：在衬底上依次叠置电介质层和牺牲层形成叠层结构，其中，所述牺牲层包括第一牺牲层和第二牺牲层，所述第二牺牲层位于所述第一牺牲层的远离所述衬底一侧；形成贯穿所述叠层结构并延伸至所述衬底的多个栅线隙；以及经由所述栅线隙去除所述第一牺牲层，以及去除所述第二牺牲层的一部分，其中，所述第二牺牲层未被去除的部分与所述电介质层的一部分共同形成顶部选择栅隔离结构。
在一个实施方式中，所述电介质层的一部分叠置于所述第二牺牲层未被去除的部分上形成所述顶部选择栅隔离结构。
在一个实施方式中，经由所述栅线隙去除所述第一牺牲层，以及去除所述第二牺牲层的一部分包括：经由所述栅线隙刻蚀所述第一牺牲层和所述第二牺牲层，其中，刻蚀掉所述第一牺牲层的速率大于刻蚀掉所述第二牺牲层的速率。
在一个实施方式中，在形成所述栅线隙之前，还包括：形成贯穿所述叠层结构并延伸至所述衬底的沟道结构，所述沟道结构沿第一方向排列成行，多个所述行组成阵列结构，所述阵列结构中的每个所述沟道结构与相邻行的所述沟道结构交错。
在一个实施方式中，所述栅线隙分别沿所述第一方向和第二方向贯穿所述叠层结构，其中，所述第一方向与所述第二方向垂直，所述第二方向包括所述电介质层和所述牺牲层依次堆叠的方向。
在一个实施方式中，所述顶部选择栅隔离结构沿所述第一向贯穿所述叠层结构。
在一个实施方式中，形成所述叠层结构的步骤包括：在所述衬底上依次叠置所述电介质层和所述第一牺牲层以形成多层结构；以及在所述多层结构的远离所述衬底的一侧依次叠置所述电介质层和所述第二牺牲层。
在一个实施方式中，在形成所述顶部选择栅隔离结构之后，所述沟道结构组成的阵列中的至少一行沟道结构贯穿所述顶部选择栅隔离结构。
在一个实施方式中，所述第一牺牲层包括第一氮化硅层，以及所述第二牺牲层包括第二氮化硅层，其中，所述第二氮化硅层的密度大于所述第一氮化硅层的密度。
在一个实施方式中，所述方法还包括：在去除所述第一牺牲层以及去除所述第二牺牲层的一部分后形成的空间中形成所述栅极层。
在一个实施方式中，形成所述栅极层的步骤包括：经由所述栅线隙去除所述第一牺牲层形成第一牺牲间隙；经由所述栅线隙去除所述第二牺牲层的一部分形成第二牺牲间隙；以及在所述第一牺牲间隙以及所述第二牺牲间隙中填充导电材料。
本申请另一方面提供了一种三维存储器，包括：衬底；堆叠结构，位于所述衬底上，并包括电介质层和栅极层，所述电介质层和所述栅极层依次叠置；多个栅线隙结构，贯穿所述堆叠结构并延伸至所述衬底；以及顶部选择栅隔离结构，位于所述堆叠结构的远离所述衬底的一侧，包括第二牺牲层和所述电介质层的一部分。
在一个实施方式中，所述电介质层包括电介质层第一部分，所述顶部选择栅隔离结构包括第二牺牲层和所述电介质层第一部分，其中，所述电介质层第一部分与所述第二牺牲层交替堆叠。
在一个实施方式中，所述存储器还包括：沟道结构，贯穿所述堆叠结构并延伸至所述衬底，其中，所述沟道结构沿第一方向排列成行，多个所述行组成阵列结构，所述阵列结构中的每个所述沟道结构与相邻行的所述沟道结构交错。
在一个实施方式中，所述栅线隙分别沿所述第一方向和第二方向贯穿所述堆叠结构，其中，所述第一方向与所述第二方向垂直，所述第二方向包括所述电介质层和所述栅极层堆叠的方向。
在一个实施方式中，所述顶部选择栅隔离结构沿所述第一方向贯穿所述堆叠结构。
在一个实施方式中，所述沟道结构组成的阵列中的至少一行沟道结构贯穿所述顶部选择栅隔离结构。
在一个实施方式中，所述存储器包括多个块存储器，所述多个栅线隙结构被配置为将所述块存储器划分成多个指存储器，每个所述指存储器包括至少一个所述顶部选择栅隔离结构。
在一个实施方式中，所述顶部选择栅隔离结构被配置为将每个所述指存储器划分成多个切片存储器，每个所述切片存储器包括至少一行所述沟道结构。
本申请的方案通过在叠层结构的远离衬底的一侧沉积刻蚀速率更慢的致密氮化硅材料来代替相关工艺中的牺牲层氮化硅材料，并精准控制刻蚀时间，实现完全清除牺牲层氮化硅时，部分致密氮化硅材料被保留从而形成顶部选择栅切口。本申请方案相较于现有顶部选择栅切口加工工艺可省略多个步骤，有效节约成本，缩短产品生成周期。同时与现有工艺兼容性强，可有效规避现有顶部选择栅切口加工工艺中的难点，并可实现顶部选择栅切口套刻精度的自对准。
附图说明
结合附图，通过以下非限制性实施方式的详细描述，本申请的其它特征、目的和优点将变得更加明显。在附图中：
图1示意性示出了根据本申请示例性实施方式的三维存储器的制备方法的流程图；
图2至图8是根据本申请示例性实施方式的三维存储器的制备方法的工艺示意图；以及
图9是根据本申请示例性实施方式的三维存储器中的指存储器结构的截面示意图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在未背离本申请的教导的情况下，本申请中讨论的第一牺牲层也可被称作第二牺牲层，顶部选择栅隔离结构第一部分也可称为顶部选择栅隔离结构第二部分，反之亦然。
在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如，在本申请中附图绘制的叠层结构的厚度并非按照实际生产中的比例。如在本文中使用的“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
以下对本申请的特征、原理和其它方面进行详细描述。
图1是根据本申请示例性实施方式的三维存储器的制备方法1000的流程图。如图1所示，本申请提供一种三维存储器的制备方法1000包括从步骤S1100开始，在衬底上依次叠置电介质层和牺牲层形成叠层结构，其中，所述牺牲层包括第一牺牲层和位于所述第一牺牲层的远离衬底一侧的第二牺牲层。步骤S1200中，形成贯穿叠层结构并延伸至衬底的多个栅线隙。以及步骤S1300，经由栅线隙去除第一牺牲层，以及去除第二牺牲层的一部分，其中，第二牺牲层未被去除的部分与电介质层的一部分形成顶部选择栅隔离结构。
应理解的是，方法1000中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所示步骤中的一些步骤可以是同时执行的或者可以是按照不同于图1所示的顺序执行的。
在本申请示例中，在衬底上依次叠置电介质层和牺牲层形成叠层结构，其中，牺牲层包括第一牺牲层和位于第一牺牲层的远离衬底一侧的第二牺牲层。
如图2所示，在步骤S1100中，在衬底110上形成包括电介质层121和牺牲层的叠层结构120。牺牲层包括第一牺牲层122和第二牺牲层123。具体地，形成叠层结构120的步骤包括在衬底110上依次电介质层121和第一牺牲层122以形成多层结构130，以及在多层结构130的远离衬底110的一侧依次叠置电介质层121和第二牺牲层123。衬底110的材料例如可包括硅(例如单晶硅、多晶硅)、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓(GaN)、碳化硅(SiC)或者其任意组合。
在一些示例中，衬底110可包括基底111和位于基底111上的复合层112，其中，基底111具有一定厚度，可作为在其上形成的器件结构(例如，叠层结构120)的结构支撑，作为一个选择，基底111在后续的一些工艺步骤中可予以去除。
在一些示例中，可根据最终形成的三维存储器的结构，选择去除复合层112的一部分或全部，本申请对此不做限定。
在一些示例中，叠层结构120可以包括在垂直或大致垂直于衬底110的方向(y方向)上交替叠置多个电介质层121和多个第一牺牲层122来形成多层结构130，及在多层结构130的远离衬底110的一侧交替叠置的多个电介质层121和多个第二牺牲层123。可以理解的，第二牺牲层123位于第一牺牲层122的远离衬底110的一侧。在相同的刻蚀条件下，第一牺牲层122和第二牺牲层123与电介质层121可具有较高的刻蚀选择比，以在后续工艺中去除第一牺牲层122和第二牺牲层123时，电介质层121几乎不被去除。在一些示例中，第一牺牲层122与第二牺牲层123可具有较高的刻蚀选择比，在后续工艺中第一牺牲层122被完全去除时，第二牺牲层123至少部分保留。示例性地，用于电介质层121的材料例如包括氧化硅，用于第一牺牲层122的材料例如包括氮化硅，以及用于第二牺牲层123的材料例如包括致密氮化硅。
示例性地，可以通过例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或者其任意组合的薄膜沉积工艺在衬底110上交替叠置多个电介质层121和多个第一牺牲层122以及交替叠置多个电介质层121和多个第二牺牲层123来形成叠层结构120。
应当理解的是，叠层结构120的层数不限于图2中所示的层数，而是可根据实际需求来设计叠层结构120的堆叠层数及堆叠高度，本申请对此不做具体限定。
在一些示例中，参见图3，沟道孔140贯穿叠层结构120并延伸至衬底110，沟道孔140可由N个(N≥2)子沟道孔组成。示例性地，在衬底110上形成第一子叠层结构120-1，可采用例如刻蚀工艺等在第一子叠层结构120-1中形成贯穿第一子叠层结构120-1并延伸至衬底110中的第一子沟道孔140-1，然后在第一子沟道孔140-1中形成填孔牺牲层(未示出)。在第一子叠层结构120-1的远离衬底110的一侧形成后续子叠层结构和子沟道孔，直到形成第N子叠层结构120-N和第N子沟道孔140-N，其中，除第N子沟道孔之外的N-1个子沟道孔中相应地填入有N-1个填孔牺牲层。可采用例如刻蚀工艺基于第N子沟道孔140-N去除N-1个子沟道孔中的填孔牺牲层，使得N个子沟道孔中上下相邻的子沟道孔彼此至少部分对准，以形成沟道孔140。
在一些示例中，如图4和图5所示，可在沟道孔140内依次形成阻挡层151、电荷捕获层152、隧穿层153和沟道层154以形成沟道结构150。示例性地，阻挡层151、电荷捕获层152和隧穿层153可以为氧化硅-氮化硅-氧化硅(ONO)结构。在一些示例中，沟道层154能够用于输运所需的电荷(电子或空穴)。沟道层154的材质包括p型掺杂的多晶硅。由沟道层154限定的空间可填充沟道填充层155，沟道填充层155的材料例如包括氧化硅或氮氧化硅。
示例性地，可使用例如一种或多种薄膜沉积工艺(例如ALD、CVD、PVD或其组合等工艺)依次顺序沉积的阻挡层151、电荷捕获层152及隧穿层153，之后可以在隧穿层153的远离沟道孔140的一侧沉积沟道层154。
在一些示例中，沟道结构150还包括在沟道填充层155的顶部形成的沟道插塞156，沟道插塞156与沟道层154接触以实现电联接。沟道插塞156的材料可选用与沟道层154相同的材料制备，例如p型掺杂的多晶硅等。在本申请的一个具体示例中，可通过湿法刻蚀和/或干法刻蚀来处理沟道填充层155的位于沟道孔140的顶部的部分从而在沟道孔140的顶部形成凹陷，然后，通过一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)将诸如多晶硅的半导体材料沉积到凹陷中来形成沟道插塞156。
在一些示例中，沟道插塞156的一侧可电联接沟道层154，沟道插塞156的另一侧可电联接后段制程互连结构(Array BEOL)，并基于后段制程互连结构电联接外围电路晶圆。
在一些示例中，沟道结构150还可包括位于沟道孔140底部并与衬底110接触的选择性外延层(未示出)，沟道层154的一端与选择性外延层的上表面连接。
在本申请示例中，形成贯穿叠层结构并延伸至衬底的多个栅线隙。图6是根据本申请实施方式的制备方法中形成贯穿叠层结构120并延伸至衬底110的栅线隙160的工艺示图。如图6所示，可从电介质层121的远离衬底110的一侧在叠层结构120中形成栅线隙160。栅线隙160在叠层结构120中可沿第二方向(例如，y的反方向)贯穿叠层结构120并延伸至衬底110，并可沿第一方向(例如，z方向)贯穿叠层结构120。在一些示例中，栅线隙160可依次贯穿电介质层121、第二牺牲层123以及第一牺牲层122。示例性地，可采用例如湿法刻蚀、干法刻蚀或其组合等工艺，去除部分的电介质层121、第二牺牲层123以及第一牺牲层122，从而形成栅线隙160。
在一些示例中，栅线隙160垂直或近似垂直地贯穿叠层结构120，并在平行于衬底110的方向上横向地(沿z方向)延伸。
在本申请示例中，经由栅线隙去除第一牺牲层，以及去除第二牺牲层的一部分，其中，第二牺牲层未被去除的部分与电介质层的一部分形成顶部选择栅隔离结构。
如图7所示，可经由栅线隙160完全去除第一牺牲层122形成第一牺牲间隙161，并去除第二牺牲层123的一部分形成第二牺牲间隙162，第二牺牲层123保留的部分即为顶部选择栅隔离结构第一部分171。在一些示例中，顶部选择栅隔离结构第一部分171与栅线隙160在z方向上平行。
在一些示例中，第一牺牲层122与第二牺牲层123可具有较高的刻蚀选择比，从而保证当第一牺牲层122被完全去除时，第二牺牲层123至少部分保留。示例性地，用于第一牺牲层122的材料例如包括氮化硅，以及用于第二牺牲层123的材料例如包括致密氮化硅。在一些示例中，第二牺牲层123可包括至少一层。可采用例如湿法刻蚀等工艺通过刻蚀液流经栅线隙160完全去除第一牺牲层122以及去除第二牺牲层123的一部分。
在一些示例中，顶部选择栅隔离结构第二部分172由电介质层第一部分形成，电介质层第一部分(图7中虚线框内所示)叠置于顶部选择栅隔离结构第一部分171上，并与顶部选择栅隔离结构第一部分171在x方向上的长度相同。顶部选择栅隔离结构第一部分171和顶部选择栅隔离结构第二部分172共同组成顶部选择栅隔离结构170。顶部选择栅隔离结构170沿z方向上贯穿叠层结构120。
需要说明的，可通过控制工艺参数分别形成第一牺牲层122和第二牺牲层123，第二牺牲层123的致密度高于第一牺牲层122的致密度，从而在相同刻蚀条件下，第一牺牲层122被完全去除时，第二牺牲层123的至少部分仍被保留。示例性地，第一牺牲层122可包括第一氮化硅层，第二牺牲层123可包括第二氮化硅层，第一氮化硅的密度小于第二氮化硅的密度。在相同的刻蚀条件下，第一牺牲层122和第二牺牲层123与电介质层121可具有较高的刻蚀选择比，在去除第一牺牲层122和第二牺牲层123时，电介质层121几乎不被去除。示例性地，用于电介质层121的材料例如包括氧化硅。
如图8所示，在一些示例中，可采用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺在第一牺牲间隙161和第二牺牲间隙162的内部沉积栅极层180。示例性地，栅极层180可选用导电材料，例如钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合。
在一些示例中，可对栅线隙160进行填充形成栅线隙结构190。具体地，在栅线隙160的内壁以及底部形成第三绝缘层(未示出)，之后在第三绝缘层限定的空间填充导电材料。示例性地，第三绝缘层可选择与电介质层121相同的材料，例如氧化硅。导电材料可选例如钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合。进一步地，可采用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺形成该导电材料。
本申请的另一方面还提供了一种三维存储器。该三维存储器结构可采用上述实施方式中的任一制备方法制备。继续参考图8所示，三维存储器可包括衬底110、位于衬底110上的堆叠结构120’、多个栅线隙结构190以及顶部选择栅隔离结构170。顶部选择栅隔离结构170包括顶部选择栅隔离结构第一部分171(例如第二牺牲层)和顶部选择栅隔离结构172(例如电介质层的一部分)。
在一些示例中，堆叠结构120’可由电介质层121和栅极层180堆叠而成。顶部选择栅隔离结构170位于堆叠结构120’内，其上表面与堆叠结构120’的上表面平齐，并且在平行于多个栅线隙结构190的方向上(z方向)进行延伸。多个栅线隙结构190垂直或近似垂直地(沿y反方向)贯穿堆叠结构120’，并且在平行于衬底110的方向上横向地(沿z方向)延伸。
在一些示例中，顶部选择栅隔离结构第二部分172由电介质层第一部分形成，电介质层第一部分(图8中虚线框内所示)叠置于顶部选择栅隔离结构第一部分171(第二牺牲层)上，并与顶部选择栅隔离结构第一部分171在x方向上的长度相同。堆叠结构120’由多层电介质层121和多层栅极层180依次堆叠形成，电介质层第一部分包括位于堆叠结构120’上侧的一层或多层电介质层121中的一部分，电介质层第一部分与第二牺牲层也依次交替叠置。第二牺牲层与栅极层180在x方向上相连。
在一些示例中，三维存储器可被划分成多个存储片(未示出)，其中，每个存储片可以包括多个块存储器(未示出)。多个栅线隙结构190可以将块存储器划分成多个指存储器200(如图9所示)，顶部选择栅隔离结构第一部分171被配置于指存储器200内，并使得指存储器200形成两个切片存储器210。
在图9示例中，由于尺寸限制，顶部选择栅隔离结构170穿过九行沟道结构150中的第五行，每个切片存储器210包括四行沟道结构150。需要说明的，沟道结构150的行数并不局限于示例中的九行，本领域技术人员可根据不同存储器件具体结构需求设置合适的行数，本申请对此不做限定。根据图9示例，完成3D存储器制造之后，在每个指存储器200中，将有八行沟道结构150和一行虚拟沟道结构150’，一个沟道结构150(或一个虚拟沟道结构150’)对应于一个沟道孔140。沟道结构150被设置为沿第一方向(z方向)平行于栅线隙160的方向排列成行，多个行组成阵列结构157，阵列结构157中的每个沟道结构150与相邻行的沟道结构150交错排布，每个沟道结构150与相邻的虚拟沟道结构150’也呈交错排布。沟道结构150形成的阵列中的至少一行沟道结构150贯穿所述顶部选择栅隔离结构170。
在另一些示例中，顶部选择栅隔离结构170可以放置在沟道结构150之间并且不穿过沟道结构150。
由于在上文中描述制备方法时涉及的内容和结构可完全或部分地适用于在这里描述的存储器封装结构，因此与其相关或相似的内容不再赘述。
以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
Claims (19)
1.一种三维存储器的制备方法，其特征在于，所述方法包括：
在衬底上依次叠置电介质层和牺牲层形成叠层结构，其中，所述牺牲层包括第一牺牲层和第二牺牲层，所述第二牺牲层位于所述第一牺牲层的远离所述衬底一侧；
形成贯穿所述叠层结构并延伸至所述衬底的多个栅线隙；以及
经由所述栅线隙去除所述第一牺牲层，以及去除所述第二牺牲层的一部分，其中，所述第二牺牲层未被去除的部分与所述电介质层的一部分共同形成顶部选择栅隔离结构。
2.根据权利要求1所述的方法，其中，所述电介质层的一部分叠置于所述第二牺牲层未被去除的部分上形成所述顶部选择栅隔离结构。
3.根据权利要求1所述的方法，其中，经由所述栅线隙去除所述第一牺牲层，以及去除所述第二牺牲层的一部分包括：
经由所述栅线隙刻蚀所述第一牺牲层和所述第二牺牲层，其中，刻蚀掉所述第一牺牲层的速率大于刻蚀掉所述第二牺牲层的速率。
4.根据权利要求1所述的方法，其中，在形成所述栅线隙之前，还包括：
形成贯穿所述叠层结构并延伸至所述衬底的沟道结构，
所述沟道结构沿第一方向排列成行，多个所述行组成阵列结构，所述阵列结构中的每个所述沟道结构与相邻行的所述沟道结构交错。
5.根据权利要求4所述的方法，其中，所述栅线隙分别沿所述第一方向和第二方向贯穿所述叠层结构，其中，所述第一方向与所述第二方向垂直，所述第二方向包括所述电介质层和所述牺牲层依次堆叠的方向。
6.根据权利要求5所述的方法，其中，所述顶部选择栅隔离结构沿所述第一向贯穿所述叠层结构。
7.根据权利要求1所述的方法，其中，形成所述叠层结构的步骤包括：
在所述衬底上依次叠置所述电介质层和所述第一牺牲层以形成多层结构；以及
在所述多层结构的远离所述衬底的一侧依次叠置所述电介质层和所述第二牺牲层。
8.根据权利要求4所述的方法，其中，在形成所述顶部选择栅隔离结构之后，所述沟道结构组成的阵列中的至少一行沟道结构贯穿所述顶部选择栅隔离结构。
9.根据权利要求3所述的方法，其中，所述第一牺牲层包括第一氮化硅层，以及所述第二牺牲层包括第二氮化硅层，其中，所述第二氮化硅层的密度大于所述第一氮化硅层的密度。
10.根据权利要求1或6所述的方法，其中，还包括：
在去除所述第一牺牲层以及去除所述第二牺牲层的一部分后形成的空间中形成所述栅极层。
11.根据权利要求10所述的方法，其中，形成所述栅极层的步骤包括：
经由所述栅线隙去除所述第一牺牲层形成第一牺牲间隙；
经由所述栅线隙去除所述第二牺牲层的一部分形成第二牺牲间隙；以及
在所述第一牺牲间隙以及所述第二牺牲间隙中填充导电材料。
12.一种三维存储器，其特征在于，包括：
衬底；
堆叠结构，位于所述衬底上，并包括电介质层和栅极层，所述电介质层和所述栅极层依次叠置；
多个栅线隙结构，贯穿所述堆叠结构并延伸至所述衬底；以及
顶部选择栅隔离结构，位于所述堆叠结构的远离所述衬底的一侧，包括第二牺牲层和所述电介质层的一部分。
13.根据权利要求12所述的存储器，其中，所述电介质层包括电介质层第一部分，所述顶部选择栅隔离结构包括第二牺牲层和所述电介质层第一部分，其中，所述电介质层第一部分与所述第二牺牲层交替堆叠。
14.根据权利要求12所述的存储器，还包括：
沟道结构，贯穿所述堆叠结构并延伸至所述衬底，
其中，所述沟道结构沿第一方向排列成行，多个所述行组成阵列结构，所述阵列结构中的每个所述沟道结构与相邻行的所述沟道结构交错。
15.根据权利要求14所述的存储器，其中，所述栅线隙分别沿所述第一方向和第二方向贯穿所述堆叠结构，其中，所述第一方向与所述第二方向垂直，所述第二方向包括所述电介质层和所述栅极层堆叠的方向。
16.根据权利要求15所述的存储器，其中，所述顶部选择栅隔离结构沿所述第一方向贯穿所述堆叠结构。
17.根据权利要求14所述的存储器，其中，所述沟道结构组成的阵列中的至少一行沟道结构贯穿所述顶部选择栅隔离结构。
18.根据权利要求14所述的存储器，其中，所述存储器包括多个块存储器，所述多个栅线隙结构被配置为将所述块存储器划分成多个指存储器，每个所述指存储器包括至少一个所述顶部选择栅隔离结构。
19.根据权利要求18所述的存储器，其中，所述顶部选择栅隔离结构被配置为将每个所述指存储器划分成多个切片存储器，每个所述切片存储器包括至少一行所述沟道结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210276948.4A CN114678373A (zh) | 2022-03-21 | 2022-03-21 | 三维存储器及其制备方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN114678373A true CN114678373A (zh) | 2022-06-28 |
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Family Applications (1)
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