CN112885840B - 三维存储器及其制作方法 - Google Patents
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Abstract
本发明提供了一种三维存储器及其制作方法。该方法包括以下步骤：提供第一衬底，第一衬底上具有第一堆叠体；形成贯穿第一堆叠体并间隔设置的多个浅沟槽隔离结构；在第一堆叠体远离第一衬底的一侧形成第二堆叠体，在第二堆叠体的台阶区中形成台阶结构；在第二堆叠体中形成沟道阵列以及伪沟道阵列，伪沟道阵列至少存在于台阶区，伪沟道阵列中与浅沟槽隔离结构对应的伪沟道结构位于浅沟槽隔离结构上。在台阶结构中刻蚀形成伪沟道阵列时，刻蚀能够停止在绝缘层而不会穿透至第一衬底，避免了伪沟道结构贯穿浅沟槽隔离结构至衬底而导致的衬底难以去除，进而只需要考虑伪沟道孔在作为刻蚀停止层的第一半导体层中的刻蚀深度即可，扩展了刻蚀的工艺窗口。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种三维存储器及其制作方法。
背景技术
随着对集成度和存储容量的需求不断提高，3D NAND存储器应运而生。3D NAND存储器大大节省了硅片面积，降低制造成本，增加了存储容量。
在3D NAND存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3D NAND存储器结构，然而，其他的电路例如解码器(decoder)、页缓冲(page buffer)和锁存器(latch)等，这些外围电路都是CMOS器件形成的，CMOS器件的工艺无法与3D NAND器件集成在一起。目前工艺中，分别采用不同的工艺形成3D NAND存储器阵列和外围电路，然后通过键合技术将两者键合在一起。在形成3D NAND存储器阵列的工艺中，先形成牺牲层和隔离层交替的堆叠体，然后将牺牲层置换为控制栅结构，得到栅极堆叠结构，栅极堆叠结构包括核心存储区以及台阶区，台阶区形成有伪沟道孔(DCH，dummy channel hole)，用于在牺牲层置换时对台阶区起到支撑的作用。
在现在的3D NAND存储器架构中，为了更好地支撑，需要更多的底部支撑，底部支撑由浅沟槽隔离结构(STI，shadow trench isolation)中填充的氧化物和DCH底部提供，但是当DCH与STI区域重叠的区域时，由于没有底部多晶硅的阻止层，极易被刻蚀穿破，从而影响衬底去除以及布线等后段工艺。
为了克服上述问题，一种方式是在现在的版图中可以尽量避免DCH与STI区域的重叠，然而这会对面积有一定的浪费，若降低STI的区域则会影响支撑，导致极易产生坍塌；另一种方式是调整DCH刻蚀底部的深度，使落在STI上面的孔不会穿透，然而由于工艺窗口极小，导致调整及其困难。
发明内容
本发明的主要目的在于提供一种三维存储器及其制作方法，以解决现有技术中伪沟道孔刻蚀至衬底影响后段工艺中衬底去除的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种三维存储器的制作方法，包括以下步骤：提供第一衬底，第一衬底上具有第一堆叠体；形成贯穿第一堆叠体并间隔设置的多个浅沟槽隔离结构；在第一堆叠体远离第一衬底的一侧形成第二堆叠体，在第二堆叠体的台阶区中形成台阶结构；在第二堆叠体中形成沟道阵列以及伪沟道阵列，伪沟道阵列至少存在于台阶区，伪沟道阵列中与浅沟槽隔离结构对应的伪沟道结构位于浅沟槽隔离结构上。
进一步地，第一堆叠体包括沿远离第一衬底的方向顺序交替层叠的至少一层第一牺牲层和多层第一半导体层。
进一步地，第二堆叠体包括沿远离第一衬底的方向顺序交替层叠的至少一层第二牺牲层和多层第一隔离层，在形成沟道阵列以及伪沟道阵列的步骤之后，制作方法还包括以下步骤：将第一牺牲层置换为第二半导体层，并将第二牺牲层置换为控制栅结构，以形成沿远离第一衬底的方向顺序层叠的半导体层和栅极堆叠结构，在栅极堆叠结构中形成贯穿至半导体层的共源极，共源极贯穿至半导体层的端部位于相邻浅沟槽隔离结构之间。
进一步地，第二堆叠体中的绝缘层对第二牺牲层和第一隔离层的刻蚀选择比均大于1:1。
进一步地，浅沟槽隔离结构为绝缘层。
进一步地，沟道结构插入至少一个第一半导体层中。
进一步地，在形成共源极的步骤之后，得到具有存储器阵列的第一衬底，制作方法还包括以下步骤：提供具有外围电路的第二衬底，将存储器阵列与外围电路键合。
进一步地，在提供第一衬底的步骤中，第一衬底上还具有位于第一衬底与第一堆叠体之间的第三堆叠体，第三堆叠体包括沿远离第一衬底的方向顺序交替层叠的至少一层第三牺牲层和多层第二隔离层。
进一步地，在将存储器阵列与外围电路键合的步骤之后，制作方法还包括以下步骤：将第三牺牲层与靠近半导体层一侧的第二隔离层剥离，以将第一衬底去除。
根据本发明的另一方面，提供了一种三维存储器，包括存储器阵列，存储器阵列包括：半导体层，半导体层中间隔设置有多个浅沟槽隔离结构，浅沟槽隔离结构为绝缘层；栅极堆叠结构，设置于半导体层上，栅极堆叠结构包括核心存储区以及台阶区，台阶区形成有台阶结构；沟道阵列，设置于核心存储区中并贯穿至半导体层；伪沟道阵列，至少设置于台阶区中，伪沟道阵列中与浅沟槽隔离结构对应的伪沟道结构位于浅沟槽隔离结构上。
进一步地，存储器阵列还包括：共源极，设置于栅极堆叠结构中并贯穿至半导体层，且共源极的贯穿至半导体层的端部位于相邻浅沟槽隔离结构之间。
进一步地，栅极堆叠结构包括沿远离半导体层的方向交替的多层控制栅结构和多层第一隔离层。
进一步地，绝缘层对第一隔离层的刻蚀选择比大于1:1。
进一步地，三维存储器还包括：第二衬底，第二衬底具有外围电路；键合部，连接存储器阵列和外围电路。
应用本发明的技术方案，提供了一种三维存储器的制作方法，该制作方法中提供具有第一堆叠体的第一衬底，形成贯穿第一堆叠体并间隔设置的多个浅沟槽隔离结构，浅沟槽隔离结构为绝缘层，然后在第一堆叠体远离第一衬底的一侧形成第二堆叠体，在第二堆叠体的台阶区中形成台阶结构，由于伪沟道阵列中与浅沟槽隔离结构对应的伪沟道结构位于浅沟槽隔离结构上，从而在在台阶结构中刻蚀形成贯通至第一堆叠体的伪沟道阵列时，刻蚀能够停止在绝缘层而不会穿透至第一衬底，避免了伪沟道结构贯穿浅沟槽隔离结构至衬底而导致的衬底难以去除，进而只需要考虑伪沟道孔在作为刻蚀停止层的第一半导体层中的刻蚀深度即可，扩展了刻蚀的工艺窗口。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了现有技术中所提供的一种三维存储器的剖面结构示意图；
图2示出了在本申请实施方式所提供的一种三维存储器的制作方法中，提供第一衬底后基体的剖面结构示意图，其中，第一衬底上具有第一堆叠体，第一堆叠体包括沿远离第一衬底的方向顺序交替层叠的至少一层第一牺牲层和多层第一半导体层；
图3示出了形成多个贯穿图2所示的第一堆叠体的沟槽后基体的剖面结构示意图；
图4示出了在图3所示的沟槽中形成间隔设置的多个浅沟槽隔离结构后基体的剖面结构示意图，其中，浅沟槽隔离结构为绝缘层；
图5示出了在图4所示的第一堆叠体远离第一衬底的一侧形成第二堆叠体后基体的剖面结构示意图；
图6示出了在图5所示的第二堆叠体的一端形成台阶结构后基体的剖面结构示意图；
图7示出了在图6所示的台阶结构中形成贯通至第一堆叠体的伪沟道孔后基体的剖面结构示意图；
图8示出了在图7所示的伪沟道孔中形成贯通至第一堆叠体的伪沟道阵列后基体的剖面结构示意图；
图9示出了形成由图8所示的第二堆叠体贯穿至第一堆叠体中第一牺牲层的栅极隔槽并去除该第一牺牲层后基体的剖面结构示意图；
图10示出了在图9所示的去除第一牺牲层的位置形成第二半导体层、将第二牺牲层置换为控制栅结构并在栅极堆叠结构中形成贯穿至半导体层的共源极后基体的剖面结构示意图，其中，共源极贯穿至半导体层的端部位于相邻浅沟槽隔离结构之间；
图11示出了将图10所示的存储器阵列与第二衬底上的外围电路键合并将第一衬底去除后基体的剖面结构示意图。
其中，上述附图包括以下附图标记：
10、第一堆叠体；100、第一衬底；110、第一牺牲层；120、第一半导体层；130、半导体层；20、第二堆叠体；200、第二衬底；210、第二牺牲层；220、第一隔离层；230、控制栅结构；30、第三堆叠体；310、第三牺牲层；320、第二隔离层；40、浅沟槽隔离结构；401、沟槽；50、伪沟道阵列；501、伪沟道孔；510、伪沟道结构；60、层间介质层；70、共源极；701、栅极隔槽；80、外围电路；90、沟道阵列；901、沟道孔；910、沟道结构；130＇、半导体层；20＇、堆叠体；200＇、第二衬底；220＇、隔离层；230＇、控制栅结构；40＇、浅沟槽隔离结构；510＇、伪沟道结构；70＇、共源极；80＇、外围电路；910＇、沟道结构。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所介绍的，当伪沟道孔(DCH)与浅沟槽隔离结构(STI)区域重叠的区域时，由于没有底部多晶硅的阻止层，极易被刻蚀穿破，从而影响衬底去除以及pattern定义等后段工艺。
以图1所示的三维存储器进行说明，第一衬底上具有存储器阵列，存储器阵列包括隔离层220＇和控制栅结构230＇交替的堆叠体20＇，堆叠体20＇与第一衬底之间具有半导体层130＇，半导体层130＇中具有间隔设置的多个浅沟槽隔离结构40＇，堆叠体20＇中具有贯穿至半导体层130＇的伪沟道结构510＇、沟道结构910＇和共源极70＇，存储器阵列与第二衬底200＇上的外围电路80＇键合后，去除上述第一衬底，当伪沟道孔贯穿至半导体层130＇中的区域与浅沟槽隔离结构40＇重叠时，如图1中虚线部分所示，设置有伪沟道结构510＇的伪沟道孔贯穿出第一衬底剥离后的器件表面。
本发明的发明人针对上述问题进行研究，提出了一种三维存储器的制作方法，包括以下步骤：提供第一衬底，第一衬底上具有第一堆叠体；形成贯穿第一堆叠体并间隔设置的多个浅沟槽隔离结构；在第一堆叠体远离第一衬底的一侧形成第二堆叠体，在第二堆叠体的台阶区中形成台阶结构；在第二堆叠体中形成沟道阵列以及伪沟道阵列，伪沟道阵列至少存在于台阶区，伪沟道阵列中与浅沟槽隔离结构对应的伪沟道结构位于浅沟槽隔离结构上。
在本发明的上述制作方法中，先提供具有第一堆叠体的第一衬底，并形成贯穿第一堆叠体并间隔设置的多个浅沟槽隔离结构，浅沟槽隔离结构为绝缘层，然后在第一堆叠体远离第一衬底的一侧形成第二堆叠体，在第二堆叠体的台阶区中形成台阶结构，由于伪沟道阵列中与浅沟槽隔离结构对应的伪沟道结构位于浅沟槽隔离结构上，从而在在台阶结构中刻蚀形成贯通至第一堆叠体的伪沟道阵列时，刻蚀能够停止在绝缘层而不会穿透至第一衬底，避免了伪沟道结构贯穿浅沟槽隔离结构至衬底而导致的衬底难以去除，进而只需要考虑伪沟道孔在作为刻蚀停止层的第一半导体层中的刻蚀深度即可，扩展了刻蚀的工艺窗口。
下面将结合附图更详细地描述根据本发明提供的三维存储器的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
首先，提供第一衬底100，第一衬底100上具有第一堆叠体10。第一堆叠体10可以包括沿远离第一衬底100的方向顺序交替层叠的至少一层第一牺牲层110和多层第一半导体层120，如图1所示。
上述第一衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
上述第一牺牲层110和上述第一半导体层120可以采用现有技术的常规的沉积工艺制备形成，如化学气相沉积工艺。本领域技术人员可以根据实际需求合理设定上述第一牺牲层110和上述第一半导体层120的层数，上述第一牺牲层110可以为SiN，上述半导体层130可以为Si，但并不局限于上述种类，本领域技术人员还可以根据现有技术对上述第一牺牲层110和上述第一半导体层120的种类进行合理选取。
在上述提供第一衬底100的步骤中，第一衬底100上还可以具有位于第一衬底100与第一堆叠体10之间的第三堆叠体30，第三堆叠体30包括沿远离第一衬底100的方向顺序交替层叠的至少一层第三牺牲层310和多层第二隔离层320，如图2所示。在其他实施例中，第一堆叠体10和第三堆叠体30中的牺牲层和隔离层的层数不受限制。
上述第三牺牲层310和上述第二隔离层320可以采用现有技术的常规的沉积工艺制备形成，如化学气相沉积工艺。本领域技术人员可以根据实际需求合理设定上述第三牺牲层310和上述第二隔离层320的层数，上述第三牺牲层310可以为SiN，上述第二隔离层320可以为SiO2，但并不局限于上述种类，本领域技术人员还可以根据现有技术对上述第三牺牲层310和上述第二隔离层320的种类进行合理选取。
在提供上述第一衬底100的步骤之后，形成贯穿第一堆叠体10并间隔设置的多个浅沟槽隔离结构40，该浅沟槽隔离结构40可以为绝缘层，如图3和图4所示。
在上述形成浅沟槽隔离结构40的步骤中，可以先在第一堆叠体10中形成贯穿的多个沟槽401，如图3所示；然后在上述沟槽401中沉积绝缘材料，以得到贯穿第一堆叠体10并间隔设置的多个浅沟槽隔离结构40，如图4所示。
在形成上述浅沟槽隔离结构40的步骤之后，在第一堆叠体10远离第一衬底100的一侧形成第二堆叠体20。上述第二堆叠体20可以包括沿远离第一衬底100的方向顺序交替层叠的至少一层第二牺牲层210和多层第一隔离层220，如图5所示。
为了后续在台阶结构中刻蚀形成贯通至第一堆叠体10的伪沟道阵列50时，能够使刻蚀停止在绝缘层形成的浅沟槽隔离结构40而不会穿透至第一衬底100，在一种优选的实施方式中，上述绝缘层对第二牺牲层210和第一隔离层220的刻蚀选择比均大于1:1，并在第二堆叠体20的一端形成台阶结构，如图6所示。更为优选地，绝缘层对第二牺牲层210和第一隔离层220的刻蚀选择比均大于10:1。
上述第二牺牲层210和上述第一隔离层220可以采用现有技术的常规的沉积工艺制备形成，如化学气相沉积工艺。本领域技术人员可以根据实际需求合理设定上述第二牺牲层210和上述第一隔离层220的层数，上述第二牺牲层210可以为SiN，上述第一隔离层220可以为SiO2，但并不局限于上述种类，本领域技术人员还可以根据现有技术对上述第二牺牲层210和上述第一隔离层220的种类进行合理选取。
在一种优选的实施方式中，上述第二牺牲层210为SiN层，上述第一隔离层220为SiO2层，上述绝缘层为Al2O3层。
在形成上述一侧具有台阶结构的第二堆叠体20后，在第二堆叠体20中除台阶结构以外的区域中形成贯穿至第一堆叠体10的沟道阵列90，并在台阶结构中形成贯通至第一堆叠体10的伪沟道阵列50，如图7和图8所示。
上述沟道阵列90包括多个贯穿至第一堆叠体10的沟道结构910，上述伪沟道阵列50包括多个位于伪沟道孔501中并贯穿至第一堆叠体10的伪沟道结构510，上述沟道结构910位于核心存储区中，上述伪沟道孔501至少位于台阶结构中，还可以位于核心存储区中，如图7所示；上述沟道孔901在填充材料后形成沟道结构910，用于数据存储，上述伪沟道孔501在填充材料后形成伪沟道结构510，用于对去除牺牲层的台阶结构的支撑，如图8所示。
上述第二堆叠体20上可以覆盖由层间介质层60，台阶结构以及位于其上方的层间介质层60构成台阶区域，第二堆叠体20中除台阶结构之外的区域构成核心存储区，伪沟道孔501可以贯穿上述台阶区域和上述核心存储区，如图7所示；沟道结构910形成于沟道孔901中形成沟道阵列90，伪沟道结构510形成于伪沟道孔501中形成伪沟道阵列50，如图8所示。
在沟道孔901中形成上述沟道结构910的步骤可以包括：在沟道孔901的侧壁上顺序沉积形成栅电介质层和沟道层，在沟道孔901中填充介电材料，介电材料位于沟道层远离栅电介质层的一侧，得到贯穿至第一堆叠体10的沟道结构910。
在一种优选的实施方式中，形成上述栅电介质层的步骤包括：在沟道孔901的侧壁上顺序形成层叠的电荷阻挡层、电子捕获层和隧穿层。
本领域技术人员可以根据现有技术对上述栅电介质层中上述各功能层材料、沟道层材料以及填充的介电材料进行合理选取，如电荷阻挡层的材料可以为SiO2，电子捕获层的材料可以为SiN，隧穿层材料和填充的介电材料可以为SiO2，沟道层的材料可以为多晶硅。本领域技术人员可以采用现有技术中常规的沉积工艺形成上述沟道结构910，在此不再赘述。
在形成上述沟道阵列90和上述伪沟道阵列50的步骤之后，将第一牺牲层110置换为第二半导体层，并将第二牺牲层210置换为控制栅结构230，以形成沿远离第一衬底100的方向顺序层叠的半导体层130和栅极堆叠结构，在栅极堆叠结构中形成贯穿至半导体层130的共源极70，共源极70贯穿至半导体层130的端部位于相邻浅沟槽隔离结构40之间，如图9和图10所示。
为了将第一牺牲层110置换为第二半导体层，在一种优选的实施方式中，形成由第二堆叠体20贯穿至第一堆叠体10中第一牺牲层110的栅极隔槽701，如图9所示，以使第一牺牲层110能够具有裸露的端面，多个沟道结构910位于相邻栅极隔槽701之间，且多个伪沟道结构510位于相邻栅极隔槽701之间；然后从上述裸露端面开始采用刻蚀液对第一牺牲层110进行湿法刻蚀，以去除第一牺牲层110，并在对应第一牺牲层110的位置形成第二半导体层，上述第一半导体层120和上述第二半导体层构成半导体层130，如图10所示。第二半导体层可以与第一半导体层120材料相同或者不同。
在上述优选的实施方式中，栅极隔槽701还能够使第二牺牲层210能够具有裸露的端面，可以通过从上述裸露端面开始采用刻蚀液对第二牺牲层210进行湿法刻蚀，以去除第二牺牲层210，并在对应第二牺牲层210的位置形成控制栅结构230，然后在栅极隔槽701中形成共源极70，如图10所示。
在上述优选的实施方式中，通过去除第二牺牲层210，能够在去除第二牺牲层210的位置形成由横向延伸的沟道，然后以上述沟道作为沉积通道沉积栅极材料，以得到栅极层，上述沉积工艺可以为原子层沉积(ALD)；形成上述栅极材料通常为金属，可以选自W、Al、Cu、Ti、Ag、Au、Pt和Ni中一种或多种。
上述控制栅结构230还可以包括高K介质层，在形成上述栅极层之前，可以先在沟道表面覆盖高K介质层。上述K介质层和上述栅极层共同构成控制栅结构230。
在一种优选的实施方式中，在形成共源极70的步骤之后，得到具有存储器阵列的第一衬底100，制作方法还包括以下步骤：提供具有外围电路80的第二衬底200，将存储器阵列与外围电路80键合，如图11所示。上述外围电路80可以为CMOS电路。
在将存储器阵列与外围电路80键合的步骤之后，本发明的上述制作方法还可以包括以下步骤：将第三牺牲层310与靠近半导体层130一侧的第二隔离层320剥离，以将第一衬底100去除，如图11所示。
根据本发明另一方面，还提供了一种三维存储器，如图10和图11所示，包括半导体层130、栅极堆叠结构、沟道阵列90和伪沟道阵列50，半导体层130中间隔设置有多个浅沟槽隔离结构40；栅极堆叠结构设置于半导体层130上，栅极堆叠结构包括核心存储区以及台阶区，台阶区形成有台阶结构；沟道阵列90设置于核心存储区中并贯穿至半导体层130；伪沟道阵列50至少设置于台阶区中，伪沟道阵列50中与浅沟槽隔离结构40对应的伪沟道结构510位于浅沟槽隔离结构40上。
由于伪沟道阵列50中与浅沟槽隔离结构40对应的伪沟道结构位于浅沟槽隔离结构40上，从而在在台阶结构中刻蚀形成贯通至第一堆叠体10的伪沟道阵列50时，刻蚀能够停止在浅沟槽隔离结构40而不会穿透至第一衬底100，避免了伪沟道结构510贯穿浅沟槽隔离结构40至衬底而导致的衬底难以去除，进而只需要考虑伪沟道孔501在作为刻蚀停止层的第一半导体层120中的刻蚀深度即可，扩展了刻蚀的工艺窗口。
在本发明的上述三维存储器中，栅极堆叠结构包括沿远离半导体层130的方向交替的多层控制栅结构230和多层第一隔离层220，浅沟槽隔离结构40可以为绝缘层。为了在台阶结构中刻蚀形成贯通至第一堆叠体10的伪沟道阵列50时，能够使刻蚀停止在绝缘层形成的浅沟槽隔离结构40而不会穿透至第一衬底100，从而使伪沟道阵列50中与浅沟槽隔离结构40对应的伪沟道结构510能够位于浅沟槽隔离结构40上，优选地，绝缘层对第一隔离层220的刻蚀选择比大于1:1；更为优选地，绝缘层对和第一隔离层220的刻蚀选择比均大于10:1。
在一种优选的实施方式中，上述第一隔离层220为SiO2层，上述绝缘层为Al2O3层。
在本发明的上述三维存储器中，核心存储区中具有贯穿至半导体层130的沟道孔901，上述沟道孔901在填充材料后形成沟道结构910，用于数据存储，台阶结构中具有贯穿至半导体层130的伪沟道孔501，上述伪沟道孔501在填充材料后形成伪沟道结构510，用于对去除牺牲层的台阶结构的支撑，需要注意的是，上述伪沟道孔501也可以形成于核心存储区中。
本发明的上述三维存储器还可以包括共源极70，共源极70设置于栅极堆叠结构中并贯穿至半导体层130，且共源极70的贯穿至半导体层130的端部位于相邻浅沟槽隔离结构40之间，如图10和图11所示。
本发明的上述三维存储器还可以包括第二衬底200和键合部，第二衬底200具有外围电路80；键合部用于将存储器阵列和第二衬底200上的外围电路80连接。上述外围电路80可以为CMOS电路。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
本发明的上述三维存储器及其制作方法中，由于伪沟道阵列中与浅沟槽隔离结构对应的伪沟道结构位于浅沟槽隔离结构上，从而在在台阶结构中刻蚀形成贯通至第一堆叠体的伪沟道阵列时，刻蚀能够停止在绝缘层而不会穿透至第一衬底，避免了伪沟道结构贯穿浅沟槽隔离结构至衬底而导致的衬底难以去除，进而只需要考虑伪沟道孔在作为刻蚀停止层的第一半导体层中的刻蚀深度即可，扩展了刻蚀的工艺窗口。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种三维存储器的制作方法，其特征在于，包括以下步骤：
提供第一衬底，所述第一衬底上具有第一堆叠体；
形成贯穿所述第一堆叠体并间隔设置的多个浅沟槽隔离结构；
在所述第一堆叠体远离所述第一衬底的一侧形成第二堆叠体，在所述第二堆叠体的台阶区中形成台阶结构；
在所述第二堆叠体中形成沟道阵列以及伪沟道阵列，所述伪沟道阵列至少存在于所述台阶区，所述伪沟道阵列中与所述浅沟槽隔离结构对应的伪沟道结构位于所述浅沟槽隔离结构上，
所述第一堆叠体包括沿远离所述第一衬底的方向顺序交替层叠的至少一层第一牺牲层和多层第一半导体层，
所述第二堆叠体包括沿远离所述第一衬底的方向顺序交替层叠的至少一层第二牺牲层和多层第一隔离层，在形成所述沟道阵列以及所述伪沟道阵列的步骤之后，所述制作方法还包括以下步骤：
将所述第一牺牲层置换为第二半导体层，并将所述第二牺牲层置换为控制栅结构，以形成沿远离所述第一衬底的方向顺序层叠的半导体层和栅极堆叠结构，在所述栅极堆叠结构中形成贯穿至所述半导体层的共源极，所述共源极贯穿至所述半导体层的端部位于相邻所述浅沟槽隔离结构之间。
2.根据权利要求1所述的制作方法，其特征在于，所述第二堆叠体中的绝缘层对所述第二牺牲层和所述第一隔离层的刻蚀选择比均大于1:1。
3.根据权利要求1至2中任一项所述的制作方法，其特征在于，所述浅沟槽隔离结构为绝缘层。
4.根据权利要求1所述的制作方法，其特征在于，所述沟道结构插入至少一个所述第一半导体层中。
5.根据权利要求1所述的制作方法，其特征在于，在形成所述共源极的步骤之后，得到具有存储器阵列的所述第一衬底，所述制作方法还包括以下步骤：
提供具有外围电路的第二衬底，将所述存储器阵列与所述外围电路键合。
6.根据权利要求5所述的制作方法，其特征在于，在提供第一衬底的步骤中，所述第一衬底上还具有位于所述第一衬底与所述第一堆叠体之间的第三堆叠体，所述第三堆叠体包括沿远离所述第一衬底的方向顺序交替层叠的至少一层第三牺牲层和多层第二隔离层。
7.根据权利要求6所述的制作方法，其特征在于，在将所述存储器阵列与所述外围电路键合的步骤之后，所述制作方法还包括以下步骤：
将所述第三牺牲层与靠近所述半导体层一侧的所述第二隔离层剥离，以将所述第一衬底去除。
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