CN107123650B - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件及其制造方法。公开了一种制造半导体器件的方法，该方法包括以下步骤：形成层叠结构，所述层叠结构包括交替地层叠在彼此之上的第一材料层和第二材料层；形成穿过所述层叠结构的柱状物，所述柱状物包括在所述层叠结构的最高表面上方伸出的伸出部分；形成围绕所述柱状物的所述伸出部分的导电层；以及通过对所述导电层的表面进行氧化来形成与所述柱状物的所述伸出部分接触的导电图案。

Description

半导体器件及其制造方法
技术领域
本发明的各实施方式总体涉及电子器件，并且更具体地，涉及三维半导体器件及其制造方法。
背景技术
非易失性存储设备是即使供应至该设备的电源关闭也能保持存储的数据的存储设备。最近，对于存储单元布置在硅基板上的单层中的二维存储设备的集成密度的改进已经达到了极限。但是，已经提出了三维(3D)非易失性存储设备，在该三维非易失性存储设备中，多个存储单元布置在3D层叠结构中的多层中。3D非易失性存储设备包括从基板伸出的竖直沟道层和沿着竖直沟道层层叠的多个存储单元。3D结构能够显著提高半导体器件的集成密度，但是它带来了关于其结构稳定性和性能特征的新挑战。
发明内容
本发明的各实施方式致力于一种改进的3D半导体器件及其制造方法，该半导体器件包括具有增强的一致性、结构稳定性和集成度的多个晶体管。
本公开的示例性实施方式提供了一种半导体器件，该半导体器件包括：层叠结构，所述层叠结构包括交替地层叠在彼此之上的导电层和绝缘层；绝缘层，所述绝缘层在所述层叠结构上；柱状物，所述柱状物包括穿过所述绝缘层的一部分和所述层叠结构的绝缘图案、围绕所述绝缘图案的侧壁的沟道图案和围绕所述沟道图案的侧壁的存储图案；以及导电图案，所述导电图案与所述柱状物分别接触并且形成在所述绝缘层内。
本公开的另一示例性实施方式提供了一种制造半导体器件的方法，该方法包括以下步骤：形成层叠结构，所述层叠结构包括交替地层叠在彼此之上的第一材料层和第二材料层；形成穿过所述层叠结构的柱状物，所述柱状物包括在所述层叠结构的最高表面上方伸出的伸出部分；形成围绕所述柱状物的所述伸出部分的导电层；以及通过对所述导电层的表面进行氧化来形成与所述柱状物的所述伸出部分接触的导电图案。
根据本公开的示例性实施方式，能够形成具有一致高度的柱状物和导电图案。因此，选择晶体管的栅极与结之间的距离，使得选择晶体管具有一致特性。
附图说明
现在，将在下文中参照附图更完整地描述示例性实施方式，在附图中：
图1A和图1B是例示根据本发明的实施方式的半导体器件的结构的截面图。
图2A、图2B、图2C、图2D、图2E、图2F、图2G和图2H是描述制造根据本发明的实施方式的半导体器件的方法的截面图。
图3和图4是例示根据本发明的实施方式的存储系统的构造的框图。
图5和图6是例示根据本发明的实施方式的计算系统的构造的框图。
具体实施方式
在下文中，将描述本发明的各实施方式。但是，应注意，本发明可以实施为不同的其它实施方式及其变型，并且不应被解释为限于本文提出的实施方式。相反，提供这些实施方式使得本发明的公开更加彻底和完整。
在附图中，为了方便例示，元件的厚度和间隔被夸大，并且与实际物理厚度相比，可能被夸大了。
在描述本发明时，可以省略对本发明的关键点来说次要的公知特征。还应注意，在给出每幅图中的各个元件的附图标记时，即使相同的元件在不同的附图中示出，相同的附图标记也指的是相同的元件。
将理解，当提到一个元件在两个元件“之间”时，该元件可以是两个元件之间的唯一元件，或者还可以存在一个或更多个中间元件。
还将理解的是，虽然术语“第一”、“第二”、“第三”等在本文中可以被用来描述各元件，但是这些元件不被这些术语限制。这些术语被用来将一个元件与另一元件区分开。因此，在不偏离本发明的精神和范围的情况下，下文中描述的第一元件也可以被叫做第二元件或第三元件。
本文使用的术语仅出于描述特定实施方式的目的，并且不意在限制本发明。
如在本文中使用的那样，除非上下文明确地另有说明，否则单数形式也意在包括复数形式。
还将理解，在本说明书中使用的术语“包括”、“构成”、“包含”和“含有”表明出现所述元件，但是不排除一个或更多个其它元件的出现或增加。
如本文中使用的那样，术语“和/或”包括一个或更多个相关的列出项目中的任一个或全部组合。
在下面的描述中，提出了许多特定细节以便提供对本发明的透彻理解。可以在不具有这些特定细节的一些或全部的情况下实施本发明。在其它情况下，没有详细描述公知结构和/或工艺以便不会不必要地使本文明模糊不清。
还应注意，在一些情况下，如对本领域技术人员将显而易见的是，除非另有具体说明，否则结合一个实施方式所描述的特征或元件可以单独使用或与其它实施方式的其它特征或元件相结合地使用。
在下文中，将参照附图详细地描述本发明的各实施方式。
图1A和图1B是例示根据本公开的示例性实施方式的半导体器件的结构的截面图。
参照图1A和图1B，根据本发明的实施方式的半导体器件例如可以是或包括层叠结构ST、穿过层叠结构的柱状物P和与柱状物P接触的导电图案17。
层叠结构ST例如可以是或包括沿第三方向III-III交替地层叠在彼此之上的导电层11和绝缘层12。第三方向是与基板(未示出)的被第一方向I-I’和第二方向II-II’所限定的平面垂直的方向。导电层11可以是选择晶体管、存储单元等的栅极，并且例如可以是或包括钨W、氮化钨(WNx)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、多晶硅、硅化物等。绝缘层12可以用于将层叠的栅极彼此绝缘，并且例如可以是或包括氧化物等。导电层和绝缘层沿第一方向I-I’和第二方向II-II’延伸。
柱状物P沿第三方向III-III’和第二方向II-II’延伸。柱状物P例如可以是或包括沟道图案15、存储图案14和间隙填充绝缘图案16，该间隙填充绝缘图案16形成在沿层叠方向(即，第三方向)穿过层叠结构ST的开口OP1内。存储图案14可以围绕沟道图案15的侧壁，并且沟道图案15的核心区域可以是敞开的。间隙填充绝缘图案16可以被填充在沟道图案15的敞开的核心区域中。沟道图案15可以是选择晶体管、存储单元等的沟道层，并且例如可以是或包括诸如硅(Si)或锗(Ge)的半导体材料。存储图案14例如可以是或包括隧道绝缘层、数据储存层和电荷阻挡层。数据储存层例如可以是或包括诸如多晶硅的浮置栅极、诸如氮化物的电荷陷阱材料、相变材料、纳米点等。间隙填充绝缘图案16例如可以是或包括诸如聚硅氮烷(PSZ)的氧化物。
另外，柱状物P例如可以是或包括在层叠结构ST的最高表面上方伸出的伸出部分A。例如，柱状物P的最高表面可以布置为比层叠结构ST的最高表面更高。柱状物P的伸出部分A可以位于在层叠结构ST上的绝缘层13内。
导电图案17可以位于绝缘层13内，并且可以形成在柱状物P的伸出部分A上。因此，如图1A所示，导电图案17可以具有与柱状物15的最高表面邻接的最低表面。导电图案17还可以具有与绝缘层13位于相同水平面的最高表面。在存储器串的驱动期间，导电图案17可以用于将沟道图案15与电线(未示出)进行连接。因此，导电图案17可以与沟道图案15直接接触以便将偏压直接施加至沟道图案15。导电图案17例如可以是或包括多晶硅、钨W、氮化钨(WNx)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、硅化物等。另外，导电图案17例如可以是或包括掺杂有杂质的结。
如图1A所示，存在两个柱状物15和两个导电图案17。根据例示实施方式，各个柱状物P和各个导电图案17可以具有一致的高度，并且因此从最高导电图案11至导电图案17的高度H可以具有一致的值。例如，从最高(顶)导电层11的顶表面至导电图案17的最低表面的高度H可以具有一致的值，并且柱状物15的伸出部分A可以具有一致高度。当顶部导电层11是选择晶体管的栅极时，该栅极与导电图案17的结之间的距离可以根据高度H来确定，因此，如果针对所有导电图案的高度不一致，则将改变选择晶体管的操作特性。当顶部导电层11与导电图案17之间的高度H不一致时，选择晶体管的特性将不一致，导致半导体器件的特性退化。因此，通过将柱状物P和导电图案17布置为使得高度H可以具有一致的值，选择晶体管可以具有一致特性，由此防止半导体器件的特性退化。
图1A是例示可以应用根据本发明的实施方式的柱状物P和导电图案17的存储器串的结构的截面图，其中存储器串可以布置成“I”型。沟道图案15可以以“I”型形成在第一开口OP1内。存储单元可以沿着沟道图案15层叠。导电层11当中的至少顶部导电层可以是上部选择晶体管的栅极，导电层11当中的至少最低导电层可以是下部选择晶体管的栅极，并且其余导电层11可以是存储单元的栅极。另外，源层10可以位于层叠结构ST下方并且可以与沟道图案15接触。在这种情况下，一个存储器串例如可以是或包括串联连接的一个或更多个下部选择晶体管、多个存储单元和一个或更多个上部选择晶体管。
图1B是例示可以应用根据本发明的实施方式的柱状物P和导电图案17的存储器串的结构的截面图，其中存储器串可以布置成“U”型。沟道图案15可以形成在“U”型的第一开口OP1和第二开口OP2内。存储单元可以沿着沟道图案15层叠。导电层11当中的至少最高导电层可以是漏选择晶体管和源选择晶体管的栅极。其余导电层11可以是存储单元的栅极。另外，管道栅极(pipe gate)的导电层18可以位于层叠结构ST下方。绝缘层13可以填充在位于相邻的第一开口OP1之间的狭缝SL内。在这种情况下，一个存储器串例如可以包括串联连接的一个或更多个源选择晶体管、多个源侧存储单元、管道晶体管、多个漏侧存储单元和一个或更多个漏选择晶体管。
本发明可应用于包括穿过层叠结构的沟道图案和连接至沟道图案的导电图案的各种类型的半导体器件。例如，本发明可应用于诸如动态随机存取存储器(DRAM)、NAND闪存、NOR闪存、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、磁性随机存取存储器(MRAM)和电熔丝的存储器件。
图2A至图2H是描述制造根据本发明的实施方式的半导体器件的方法的截面图。
参照图2A，可以形成层叠结构ST，其包括沿着第三方向III-III’交替地层叠在彼此之上的第一材料层21和第二材料层22。第一材料层21可以沿第一方向I-I’和第二方向II-II’延伸并且可以用于形成存储单元或选择晶体管的栅极。第二材料层22可以沿第一方向I-I’和第二方向II-II’延伸并且可以用于形成将层叠的栅极彼此绝缘的绝缘层。第一材料层21例如可以是或包括诸如氮化物的牺牲材料。第二材料层22例如可以是或包括诸如氧化物的绝缘材料。针对另一示例，第一材料层21可以是或包括诸如多晶硅的导电材料，并且第二材料层22可以是或包括诸如氧化物的绝缘材料。针对又一示例，第一材料层21可以是或包括诸如掺杂的多晶硅的导电材料，并且第二材料层22可以是或包括诸如未掺杂的多晶硅的牺牲层。
接下来，牺牲层23可以形成在层叠结构ST上。牺牲层23例如可以是或包括相对于第一材料层21和第二材料层22具有更高刻蚀选择度的材料。例如，当第一材料层21是氧化硅，并且第二材料层是氮化硅时，牺牲层23可以是氮化钛(TiN)。
在随后的工艺中要形成的柱状物的伸出部分的高度可以根据牺牲层23的厚度T来确定。例如，在随后的工艺中要形成的导电焊盘与最高导电层之间的高度可以根据牺牲层23的厚度T来确定。因此，考虑到选择晶体管的特性，期望能够确定牺牲层23的厚度T。
接下来，可以形成穿过牺牲层23和层叠结构ST的第一开口OP1。第一开口OP1可以形成为暴露所有第一材料层21的深度。第一开口OP1可以具有圆形、椭圆形、四边形或多边形截面。
参照图2B，可以沿着包括第一开口OP1的合成结构的轮廓依次形成存储层24和沟道层25。存储层24和沟道层25可以形成在第一开口OP1内并且形成在牺牲层23上。存储层24可以包括依次层叠的电荷阻挡层、数据储存层和隧道绝缘层。在本实施方式的变型例中，存储层可以包括电荷阻挡层、数据储存层和隧道绝缘层中的至少一层。另外，存储层24和沟道层25可以形成为没有完全填充第一开口OP1的合适厚度。例如，可以在形成存储层24之前形成缓冲层，并且缓冲层例如可以是或包括氧化物。
接下来，可以形成间隙填充绝缘层26。间隙填充绝缘层26可以形成在沟道层25内以在第一开口OP1中填充，并且可以形成在牺牲层23上。间隙填充绝缘图案26例如可以是或包括聚硅氮烷(PSZ)。可以通过涂覆诸如PSZ的流动氧化物层以便填充在第一开口OP1中，并且然后通过固化工艺固化流动氧化物层来形成间隙填充绝缘层26。在形成间隙填充绝缘层26之前，可以在沟道层25上形成内衬氧化物层31。内衬氧化物层31可以被形成为使得能够减小位于沟道层25与间隙填充绝缘层26之间的界面上的陷阱部位(trap site)。
参照图2C，可以通过使间隙填充绝缘层26、沟道层25和存储层24平整化直到暴露牺牲层23的表面位置来形成间隙填充绝缘图案26A、沟道图案25A和存储图案24A。因此，可以形成位于第一开口OP1内并且包括间隙填充绝缘图案26A、沟道图案25A和存储图案24A的柱状物P。
在这种情况下，可以基于牺牲层23的平坦上表面来执行平整化工艺，使得柱状物P可以具有一致的高度。例如，间隙填充绝缘图案26A、沟道图案25A和存储图案24A可以具有一致的高度。
参照图2D，可以去除牺牲层23。例如，通过选择性地刻蚀牺牲层23可以从层叠结构ST的上表面部分地暴露柱状物P。这里，柱状物P的从层叠结构ST的上表面伸出的部分被称为伸出部分A。
参照图2E，可以在层叠结构ST上形成包括第二开口OP2的掩模图案27。掩模图案27例如可以是或包括无定形碳或氧化物。例如可以通过在用于掩模的材料层上形成光致抗蚀剂图案并且然后使用该光致抗蚀剂图案作为刻蚀阻挡层来刻蚀用于掩模的材料层而形成掩模图案27。
在后续工艺中，掩模图案27的第二开口OP2可以是用于形成导电图案的区域。第二开口OP2可以被布置为分别暴露伸出部分A。可以考虑期望通过氧化导电层最终形成的导电图案的尺寸来确定掩模图案27的厚度和第二开口的宽度W2。例如，第二开口OP2可以具有与伸出部分A相同的宽度(W1＝W2)，或可以具有比伸出部分A更大的宽度(W1>W2)。
参照图2F，可以在第二开口OP2内形成导电层28。例如，可以在掩模图案27上沉积导电层28以填充第二开口OP2，并且然后可以将导电层28平整化直到暴露掩模图案27的表面为止，使得可以去除形成在掩模图案27的上表面上的导电层28。可以基于掩模图案27的平坦上表面来执行平整化工艺使得能够形成具有一致高度的导电层28。
参照图2G，可以通过去除掩模图案27来暴露导电层28。然后，可以通过对导电层28的表面进行氧化来形成导电图案28A和氧化物图案29。在这种情况下，可以将导电层28的整个表面氧化预定的厚度。导电层28的氧化区域可以成为氧化物图案29，并且导电层28的其余非氧化区域可以成为导电图案28A。导电图案28A可以用作用于直接将偏压施加至沟道图案25A的焊盘或电极。因此，导电图案28A可以与伸出部分(具体地，沟道图案25A)直接接触。
在这种情况下，可以根据氧化工艺的条件(诸如，温度或时间)通过调节导电层28的氧化程度来确定导电图案28A的最终尺寸。例如，可以调节导电层28的氧化厚度使得导电图案28A的边缘B可以与柱状物P的边缘基本匹配。在这种情况下，导电图案28A和柱状物P可以具有基本相同的宽度。术语“基本相同的宽度”是指差异小于工艺的误差容限的宽度值被认为是相同的。针对另一示例，可以调节导电层28的氧化厚度使得导电图案28A的边缘B可以与沟道图案25A的边缘基本匹配。在这种情况下，导电图案28A可以具有小于柱状物P的宽度，并且导电图案28A和沟道图案25A可以具有基本相同的宽度。针对另一示例，可以调节导电层28的氧化厚度使得导电图案28A具有比柱状物P更大的宽度。在这种情况下，导电图案28A可以具有比柱状物P的宽度更大的宽度。
如上所述，通过在暴露导电层28的整个表面的状态下执行氧化工艺能够氧化导电层28以具有一致的厚度。因此，能够形成具有基本一致高度和宽度的导电图案28A。
参照图2H，可以在层叠的结构ST上形成绝缘层30以便覆盖导电图案28A。在这种情况下，可以在去除氧化物图案29之后或在保留氧化物图案29的状态下形成绝缘层30。接下来，可以使绝缘层30平整化从而可以暴露导电图案28A的上表面。
接下来，可以在导电图案28A中掺杂杂质。例如，可以通过使用离子注入工艺将杂质注入导电图案28A而在导电图案28A内形成结。该结可以整个或部分形成在导电图案28A内。
同时，虽然在图中没有示出，但是可以根据第一材料层21和第二材料层22的性质执行附加工艺。例如，当第一材料层21是牺牲层并且第二材料层22是绝缘层时，可以执行形成穿过层叠结构ST的狭缝并且经由狭缝用导电材料代替第一材料层21的工艺。针对另一示例，当第一材料层21是导电层并且第二材料层22是绝缘层时，可以执行形成穿过层叠结构ST的狭缝并且经由狭缝对第一材料层21进行硅化的工艺。针对另一示例，当第一材料层21是导电层并且第二材料层22是牺牲层时，可以执行形成穿过层叠结构ST的狭缝并且经由狭缝用绝缘层替换第二材料层22的工艺。
根据上述工艺，能够形成具有一致高度的柱状物P和具有一致尺寸的导电图案28A。因此，通过上述工艺制造的晶体管可以具有一致的特征。
当形成在第一开口内的间隙填充绝缘层被刻蚀并且导电图案形成在被刻蚀区域内时，难以控制间隙填充绝缘层的刻蚀深度。因此，间隙填充绝缘层26A的高度可能变得不一致，并且导电图案的尺寸也会变得不一致。在这种情况下，由于晶体管的特性变得不一致，因此半导体器件的特性也可能退化。相比之下，根据本发明的实施方式，能够形成具有一致高度的柱状物P和具有一致尺寸的导电图案28A，从而能够改进半导体器件的特性的退化。
现在参照图3，根据本发明的示例性实施方式的存储系统1000可以包括存储设备1200和控制器1100。
存储设备1200可以用于存储具有诸如文本、图形和软件代码的各种数据形式的数据信息。存储设备1200可以是非易失性存储器，并且可以包括参照图1A至图2H描述的结构。另外，存储设备1200可以包括：包括交替地层叠在彼此之上的导电层和绝缘层的层叠结构；在层叠结构上的绝缘层；包括进入到绝缘层的一部分和层叠结构中的绝缘图案的柱状物；围绕绝缘图案的侧壁的沟道图案和围绕沟道图案的侧壁的存储图案；以及与柱状物分别接触并且形成在绝缘层内的导电图案。存储设备200的结构和制造方法与上文描述的相同。因此，将省略其详细说明。
控制器1100可以连接至主机和存储设备1200。响应于来自主机的请求，控制器1100可以访问存储设备1200。例如，控制器1100可以控制存储设备1200的读操作、写操作、擦除操作和后台操作中的至少一种。
控制器1100可以包括随机存取存储器(RAM)1100、中央处理单元(CPU)1120、主机接口1130、纠错码(ECC)电路1140、存储接口1150等。
RAM 1110可以用作CPU 1120的操作存储器、存储设备1200与主机之间的高速缓冲存储器、存储设备1200与主机之间的缓冲存储器等。例如，可以用静态随机存取存储器(SRAM)、只读存储器(ROM)等来替换RAM 1100。
CPU 1120可以控制控制器1100的操作。例如，CPU 1120可以操作存储在RAM1110中的诸如闪存转换层(FTL)的固件。
主机接口1130可以与主机进行接口连接。例如，控制器1100可以经由诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外设部件互连(PCI)协议、PCI-express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小磁盘界面(ESDI)协议、集成驱动电子(IDE)协议和隐私协议的各种接口协议中的至少一种协议与主机通信。
ECC电路1140可以通过使用纠错码来检测并校正包括在从存储设备1200中所读取的数据中的误差。
存储接口1150可以与存储设备1200进行接口连接。例如，存储接口1150例如可以是或包括NAND接口或NOR接口。
例如，控制器1100还可以包括用于临时地存储数据的缓冲存储器(未示出)。缓冲存储器可以用于临时地存储经由接口1130发送至外部设备的数据，或临时地存储经由存储接口1150从存储设备发送的数据。另外，控制器1100还可以包括用于与主机进行接口连接的ROM存储代码数据。
如上所述，根据本发明的实施方式的存储系统1000可以包括存储设备1200，该存储设备1200包括具有改进的、更一致结构、更一致性能特征和提高的集成度的晶体管，由此提高存储系统1000的整体结构稳定性、操作特性和集成度。
参照图4，根据本发明的实施方式的存储系统1000’可以包括存储设备1200’和控制器1100。另外，控制器1100可以包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140、存储接口1150等。在下文中，将省略与上述说明重复的内容。
存储设备1200’可以是非易失性存储器，并且可以包括上文参照图1A至图2H所述的存储器串。另外，存储设备1200’可以包括：包括交替地层叠的导电层和绝缘层的层叠结构；在层叠结构上的绝缘层；包括穿过绝缘层的一部分和层叠结构的绝缘图案的柱状物；围绕绝缘图案的侧壁的沟道图案和围绕沟道图案的侧壁的存储图案；以及与柱状物分别接触并且形成在绝缘层内的导电图案。存储设备的结构和制造方法与上文描述的相同。因此，将省略其详细说明。
另外，存储设备1200’可以是由多个存储芯片形成的多芯片封装。多个存储芯片可以被分成多个组。多个组可以经由第一通道CH1至第k通道CHk与控制器1100通信。另外，包括在一个组中的存储芯片可以经由公共通道与控制器1100通信。例如，存储系统1000’可以被修改为使得一个存储芯片可以连接至一个通道。
如上所述，根据本发明的实施方式的存储系统1000’例如可以是或包括存储设备1200’，该存储设备1200’包括具有更一致结构、更一致操作特征和提高的集成度的晶体管，由此提高存储系统1000’的整体结构稳定性、操作特性和集成度。例如，存储设备1200’可以形成在用于提高存储系统1000’的数据储存能力并且提高其驱动速度的多芯片封装构造中。
如图5所示，根据本发明的示例性实施方式的计算系统2000可以包括存储设备2100、CPU2200、RAM2300、用户接口2400、电源2500、系统总线2600等。在下文中，将省略与上述说明重复的内容。
存储设备2100可以存储经由用户接口2400提供的数据、由CPU2200处理的数据等。另外，存储设备2100可以经由系统总线2600电连接至CPU2200、RAM2300、用户接口2400和电源2500。例如，存储设备2100可以经由控制器(未示出)连接至系统总线2600，或可以直接连接至系统总线2600。当存储设备2100直接连接至系统总线2600时，可以通过CPU2200、RAM2300等执行控制器的功能。
存储设备2100可以是非易失性存储器，并且可以包括参照图1A至图2H描述的存储器串。另外，存储设备2100可以包括：包括交替地层叠在彼此之上的导电层和绝缘层的层叠结构；在层叠结构上的绝缘层；包括穿过绝缘层的一部分和层叠结构的绝缘图案的柱状物；围绕绝缘图案的侧壁的沟道图案和围绕沟道图案的侧壁的存储图案；以及与柱状物分别接触并且形成在绝缘层内的导电图案。存储设备2100的结构和制造方法可以与上文描述的相同。因此，将省略其详细说明。
另外，存储设备2100可以是由上文参照图4描述的多个存储芯片形成的多芯片封装。
包括上述构造的计算机系统2000例如可以是或包括计算机、超移动PC(UMPC)、工作站、上网本计算机、个人数字助理(PDA)、便携式计算机、上网平板PC、无线电话、移动电话、智能电话、电子书阅读器、便携式多媒体播放器(PMP)、便携式游戏设备、导航设备、黑匣子、数字相机、3D电视、数字录音机、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、能够在无线环境中收发信息的设备、构造家庭网络的各种电子设备中的一种、构造计算机网络的各种电子设备中的一种、构造远程信息处理网络的各种电子设备中的一种、RFID设备等。
如上所述，根据本发明的实施方式的计算系统2000可以包括存储设备2100，该存储设备2100包括具有更一致结构、更一致特征和提高的集成度的晶体管，由此提高计算系统2000的整体一致性、操作特性和数据储存能力。
如图6所示，根据本发明的示例性实施方式的计算系统3000可以包括含操作系统3200的软件层、应用3100、文件系统3300、转换层3400等。另外，计算系统3000可以包括诸如存储设备3500的硬件层。
提供操作系统3200来管理计算系统3000的软件源和硬件源等，并且可以控制CPU程序的执行。应用3100可以是在计算系统3000中执行的各种应用程序(诸如，由操作系统3200执行的实用程序)。
文件系统3300可以指示用于管理在计算系统3000中出现的数据、文件等的逻辑结构，并且可以根据规则组织要在存储设备3500等中存储的文件或数据。可以通过在计算系统3000中使用的操作系统3200来确定文件系统3300。例如，当操作系统3200是微软公司的Windows系列时，文件系统3300可以是文件分配表(FAT)、NT文件系统(NTFS)等。另外，当操作系统3200是Unix/Linux系列时，文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)、日志文件系统(JFS)等。
在本附图中，虽然将操作系统3200、应用3100和文件系统3300例示为单独的块，但是可以在操作系统3200中包括应用3100和文件系统3300。
响应于来自文件系统3300的请求，转换层3400可以将地址转换成适合于存储设备3500的形式。例如，转换层3400可以将由文件系统300生成的逻辑地址转换成存储设备3500的物理地址。逻辑地址和物理地址的映射信息可以存储在地址转换表中。例如，转换层3400可以是闪存转换层(FTL)、通用闪存链接层(ULL)等。
存储设备3500可以是非易失性存储器，并且可以包括上文参照图1A至图2H描述的存储器串结构。另外，存储设备3500可以包括：包括交替地层叠在彼此之上的导电层和绝缘层的层叠结构；在层叠结构上的绝缘层；包括穿过绝缘层的一部分和层叠结构的绝缘图案的柱状物；围绕绝缘图案的侧壁的沟道图案和围绕沟道图案的侧壁的存储图案；以及与柱状物分别接触并且形成在绝缘层内的导电图案。存储设备3500的结构和制造方法与上文描述的相同。因此，将省略其详细说明。
包括上述构造的计算系统3000可以被划分成在高级别区域中执行的操作系统层和在低级别区域中执行的控制器层。应用3100、操作系统3200和文件系统3300可以被包括在操作系统层中，并且可以通过计算系统300的操作存储器驱动。另外，转换层3400可以被包括在操作系统层中或控制器层中。
如上所述，根据本发明的实施方式的计算系统300可以包括存储设备3500，该存储设备3500包括具有更一致结构、更一致操作特征和提高的集成度的晶体管，由此提高计算系统3000的整体一致性、操作特性和数据储存能力。
已经根据各实施方式足够详细地描述了本公开以使本发明所属领域的技术人员实现和使用本发明。但是，正如指出的那样，描述的实施方式仅用于例示目的，并且并不意在限制本发明。本发明所属领域技术人员可以在本发明的如随附权利要求所限定的技术精神和范围内设想本发明的各种其它实施方式和变型。
相关申请的交叉引用
本申请要求于2016年2月23日提交的韩国专利申请10-2016-0021303的优先权，其全文通过引证的方式并入本文。

Claims (19)

1.一种制造半导体器件的方法，所述方法包括以下步骤：
形成层叠结构，所述层叠结构包括交替地层叠在彼此之上的第一材料层和第二材料层；
形成穿过所述层叠结构的柱状物，所述柱状物包括在所述层叠结构的最高表面上方伸出的伸出部分；
形成围绕所述柱状物的所述伸出部分的导电层；以及
通过对所述导电层的表面进行氧化来形成与所述柱状物的所述伸出部分接触的导电图案以及围绕所述导电图案和所述柱状物的所述伸出部分的氧化物图案，
其中，所述导电图案是所述导电层的非氧化区域，并且
其中，所述氧化物图案是所述导电层的氧化区域。
2.根据权利要求1所述的方法，其中，形成所述柱状物的步骤包括以下步骤：
在所述层叠结构上形成牺牲层；
形成穿过所述层叠结构和所述牺牲层的所述柱状物；以及
去除所述牺牲层从而暴露所述柱状物的所述伸出部分。
3.根据权利要求2所述的方法，其中，形成所述柱状物的步骤包括以下步骤：
形成穿过所述层叠结构和所述牺牲层的开口；
在所述开口内和所述牺牲层上依次形成存储层、沟道层和间隙填充绝缘层；以及
使所述间隙填充绝缘层、所述沟道层和所述存储层平整化，直到暴露所述牺牲层的表面为止。
4.根据权利要求3所述的方法，所述方法还包括以下步骤：
在形成所述间隙填充绝缘层之前，在所述沟道层上形成内衬氧化物层。
5.根据权利要求2所述的方法，其中，所述牺牲层包括相对于所述第一材料层和所述第二材料层具有更高的刻蚀选择度的材料。
6.根据权利要求2所述的方法，其中，所述牺牲层包括氮化钛TiN。
7.根据权利要求1所述的方法，其中，形成所述导电层的步骤包括以下步骤：
形成包括开口的掩模图案，所述伸出部分经由所述开口暴露；以及
在所述开口内形成所述导电层。
8.根据权利要求7所述的方法，其中，形成所述导电层的步骤包括以下步骤：
在所述开口内和所述掩模图案上沉积所述导电层；以及
使所述导电层平整化，直到暴露所述掩模图案的表面为止。
9.根据权利要求1所述的方法，其中，所述导电层包括多晶硅。
10.根据权利要求1所述的方法，其中，形成所述导电图案的步骤包括以下步骤：
将所述导电层氧化预定的厚度，使得所述导电图案的边缘与所述柱状物的边缘匹配。
11.根据权利要求1所述的方法，所述方法还包括以下步骤：
在形成所述导电图案之后，在所述层叠结构上形成绝缘层。
12.根据权利要求11所述的方法，其中，形成所述绝缘层的步骤包括以下步骤：
在所述层叠结构上形成所述绝缘层；以及
使所述绝缘层平整化，直到暴露所述导电图案的表面为止。
13.根据权利要求1所述的方法，所述方法还包括以下步骤：
通过在所述导电图案中掺杂杂质在该导电图案内形成结。
14.一种半导体器件，该半导体器件包括：
层叠结构，所述层叠结构包括交替地层叠在彼此之上的导电层和绝缘层；
绝缘层，所述绝缘层在所述层叠结构上；
柱状物，所述柱状物包括绝缘图案、沟道图案和存储图案，所述绝缘图案穿过所述绝缘层的一部分和所述层叠结构、所述沟道图案围绕所述绝缘图案的侧壁，所述存储图案围绕所述沟道图案的侧壁；
导电图案，所述导电图案与所述柱状物分别接触，并且形成在所述绝缘层内；以及
氧化物图案，所述氧化物图案分别围绕所述导电图案的侧壁，
其中，每个所述氧化物图案围绕每个所述柱状物的一部分以暴露每个所述柱状物的其余部分。
15.根据权利要求14所述的半导体器件，其中，从所述导电层当中的最高导电层的顶表面到所述导电图案的最低表面的高度具有基本一致的值。
16.根据权利要求14所述的半导体器件，其中，包括在一个柱状物中的所述绝缘图案、所述沟道图案和所述存储图案具有基本相同的高度。
17.根据权利要求14所述的半导体器件，其中，彼此接触的所述导电图案和所述柱状物具有基本相同的宽度。
18.根据权利要求14所述的半导体器件，其中，彼此接触的所述导电图案和所述沟道图案具有基本相同的宽度。
19.根据权利要求14所述的半导体器件，其中，所述柱状物具有基本相同的高度。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9524982B2 (en) * 2015-03-09 2016-12-20 Kabushiki Kaisha Toshiba Semiconductor device
KR102475454B1 (ko) * 2016-01-08 2022-12-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
TWI605575B (zh) * 2017-01-20 2017-11-11 群聯電子股份有限公司 三維非揮發性記憶體結構及其製造方法
US10050051B1 (en) * 2017-03-22 2018-08-14 Macronix International Co., Ltd. Memory device and method for fabricating the same
KR102396119B1 (ko) * 2017-09-15 2022-05-11 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
CN108470736B (zh) * 2018-03-12 2019-08-30 长江存储科技有限责任公司 三维闪存以及三维闪存沟道孔的非晶硅盖的形成方法
US10593730B1 (en) 2018-10-10 2020-03-17 Micron Technology, Inc. Three-dimensional memory array
KR102635442B1 (ko) * 2018-10-25 2024-02-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20210106294A (ko) * 2020-02-20 2021-08-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210157791A (ko) * 2020-06-22 2021-12-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104733469A (zh) * 2010-06-30 2015-06-24 桑迪士克科技股份有限公司 超高密度垂直与非记忆器件及其制造方法
CN104969351A (zh) * 2013-03-06 2015-10-07 英特尔公司 三维存储器结构

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101660262B1 (ko) * 2010-09-07 2016-09-27 삼성전자주식회사 수직형 반도체 소자의 제조 방법
KR101182942B1 (ko) 2011-05-24 2012-09-13 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20130044711A (ko) 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20130116607A (ko) * 2012-04-16 2013-10-24 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102114341B1 (ko) * 2013-07-08 2020-05-25 삼성전자주식회사 수직형 반도체 장치
KR102039708B1 (ko) * 2013-11-13 2019-11-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20150100325A (ko) * 2014-02-25 2015-09-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102190350B1 (ko) * 2014-05-02 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20160004069A (ko) * 2014-07-02 2016-01-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20160060850A (ko) 2014-11-20 2016-05-31 삼성전자주식회사 메모리 장치 및 그 형성방법
US9716101B2 (en) * 2015-05-20 2017-07-25 Sandisk Technologies Llc Forming 3D memory cells after word line replacement

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104733469A (zh) * 2010-06-30 2015-06-24 桑迪士克科技股份有限公司 超高密度垂直与非记忆器件及其制造方法
CN104969351A (zh) * 2013-03-06 2015-10-07 英特尔公司 三维存储器结构

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