CN104733469A - 超高密度垂直与非记忆器件及其制造方法 - Google Patents

超高密度垂直与非记忆器件及其制造方法 Download PDF

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Abstract

本发明涉及一种单片三维NAND串以及制造方法。所述串的通道(1)可以是垂直的或V形。该通道的芯填充有绝缘体。控制栅极(3)相对于中介电介质层凹入。电荷存储区域(9)以及阻挡块(7)形成于该凹入部中。屏蔽翼(12)可在控制栅极之后形成。

Description

超高密度垂直与非记忆器件及其制造方法
本申请是申请日为2011年06月30日、申请号为201180030053.2(国际申请号为PCT/US2011/042566)的、名称为“超高密度垂直与非记忆器件及其制造方法”的发明专利申请的分案申请。
技术领域
本发明总体上涉及半导体器件的领域，且具体而言，涉及三维垂直与非(NAND)串及其他三维器件及其制造方法。
背景技术
T.Endoh等人的标题为“Novel Ultra High Density Memory With AStacked-Surrounding Gate Transistor(S-SGT)Structured Cell，IEDM Proc.(2001)33-36”的论文中披露了三维垂直NAND串。然而，该NAND串仅提供每单元一个位。此外，通过相对困难且耗费时间的工艺来形成NAND串的作用区，所述工艺涉及重复形成侧壁间隔件以及蚀刻基板的一部分，这导致了大体圆锥形作用区形状。
发明内容
根据本发明的一个实施例，一种制造单片三维NAND串的方法，其包括：在基板上形成第一材料和第二材料的交替层的堆叠，其中第一材料包括导电或半导体控制栅极材料，以及其中第二材料包括绝缘材料；蚀刻所述堆叠以在所述堆叠中形成至少一个开口；选择性地蚀刻第一材料以在第一材料中形成第一凹入部；在第一凹入部中形成阻挡电介质；在第一凹入部中所述阻挡电介质上方形成彼此分离的多个离散电荷储存段；在所述离散电荷储存段的暴露于所述至少一个开口中的侧壁上方形成穿隧电介质；以及在所述至少一个开口中形成半导体通道。
根据本发明的另一个实施例，一种制造单片三维NAND串的方法，其包括：在基板上方形成至少一个牺牲特征；在所述至少一个牺牲特征上方形成第一材料和第二材料的交替层的堆叠，其中第一材料包括导电或半导体控制栅极材料，并且其中第二材料包括绝缘材料；蚀刻所述堆叠以在所述堆叠中形成至少两个开口；选择性地蚀刻第一材料以在第一材料中形成第一凹入部，以使得第一凹入部中的至少某些第一凹入部暴露于第一开口中，并且至少某些额外第一凹入部暴露于第二开口中；在第一凹入部中形成阻挡电介质；在第一凹入部中在阻挡电介质层上方形成彼此分离的多个离散电荷储存段；移除所述至少一个牺牲特征以形成实质上平行于所述基板的主要表面延伸的空心区，所述空心区连接所述至少两个开口以形成空心U形管空间，所述空心U形管空间包括由所述空心区连接的实质上垂直于所述基板的主要表面延伸的第一开口和第二开口；在所述多个离散电荷储存段中的暴露于所述至少两个开口中的侧壁上方形成穿隧电介质；以及在所述空心U形管空间中形成半导体通道。
根据本发明的另一个实施例，一种单片三维NAND串，其包括：半导体通道，所述半导体通道的至少一个端部部分实质上垂直于基板的主要表面延伸；多个控制栅极电极，其具有实质上平行于所述基板的主要表面延伸的条带形状，其中所述多个控制栅极电极至少包括定位于第一器件层级中的第一控制浮动栅极材料电极和定位于第二器件层级中的第二控制浮动栅极材料电极，第二器件层级定位于所述基板的主要表面上方和第一器件层级下方；阻挡电介质，所述阻挡电介质包括多个阻挡电介质段，其中所述多个阻挡电介质段中的每一个被定位成与所述多个控制栅极电极中的相应的一个接触，且其中所述多个阻挡电介质段中的每一个的至少一部分具有蛤形状；多个离散电荷储存段，其中所述多个离散电荷储存段中的每一个至少部分地定位于相应蛤形阻挡电介质段中，并且其中所述多个离散电荷储存段至少包括定位于第一器件层级中的第一离散电荷储存段和定位于第二器件层级中的第二离散电荷储存段；以及穿隧电介质，其定位于所述多个离散电荷储存段中的每一个与所述半导体通道之间。
本发明的另一个实施例提供了一种单片三维NAND串，其包括：半导体通道，其定位于基板上方，所述半导体通道具有U形侧剖面，其中所述U形半导体通道的实质上垂直于所述基板的主要表面延伸的两个翼部分通过实质上平行于所述基板的主要表面延伸的连接部分而连接；绝缘填充物，其定位于所述连接部分上方且分离所述U形半导体通道的两个翼部分；多个控制栅极电极，其具有实质上平行于所述基板的主要表面延伸的条带形状，其中所述多个控制栅极电极至少包括定位于第一器件层级中的第一控制栅极电极和定位于第二器件层级中的第二控制栅极电极，第二器件层级定位于所述基板上方和第一器件层级下方；多个阻挡电介质段，其中所述多个阻挡电介质段中的每一个定位成与所述多个控制栅极电极中的相应的一个接触；多个离散电荷储存段；以及穿隧电介质，其定位于所述多个离散电荷储存段与所述半导体通道之间。
根据本发明的另一个实施例，一种制造单片三维NAND串的方法，其包括：在基板的主要表面上方形成第一材料和第二材料的交替层的堆叠，其中第一材料包括导电或半导体控制栅极材料，并且其中第二材料包括绝缘材料；蚀刻所述堆叠以在所述堆叠中形成至少一个开口；选择性地蚀刻第一材料以在第一材料中形成第一凹入部；在第一凹入部中形成阻挡电介质；在第一凹入部中在阻挡电介质层上方形成彼此分离的多个离散电荷储存段；在所述多个离散电荷储存段的在所述至少一个开口中的侧壁上方形成穿隧电介质层；在所述至少一个开口中形成半导体材料；蚀刻所述半导体材料的中间部分以形成半导体通道的两个翼部分，所述半导体通道的两个翼部分实质上垂直于所述基板的主要表面延伸；以及形成位于所述连接部分上方并分离所述半导体通道的两个翼部分的绝缘填充物。
根据本发明的另一个实施例，一种单片三维NAND串，其包括：半导体通道，其定位于基板上方，所述半导体通道的至少一个端部实质上垂直于所述基板的主要表面延伸；多个控制栅极电极，其具有实质上平行于所述基板的主要表面延伸的条带形状，其中所述多个控制栅极电极至少包括定位于第一器件层级中的第一控制栅极电极和定位于第二器件层级中的第二控制栅极电极，第二器件层级定位于所述基板上方和第一器件层级下方；多个离散电荷储存段，其中所述多个离散电荷储存段至少包括定位于第一器件层级中的第一离散电荷储存段和定位于第二器件层级中的第二离散电荷储存段；阻挡电介质，其定位于所述多个离散电荷储存段与所述多个控制栅极电极之间；以及穿隧电介质，其定位于所述多个离散电荷储存段与所述半导体通道之间；其中第一离散电荷储存段的高度比第一控制栅极电极的高度矮，且第二离散电荷储存段的高度比第二控制栅极电极的高度矮。
根据本发明的另一个实施例，一种制造单片三维NAND串所述的方法，其包括：在基板上方形成第一材料和第二材料的交替层的堆叠，其中第一材料包括导电或半导体控制栅极材料，并且其中与第一材料相比第二材料包括可选择性地蚀刻的牺牲材料；蚀刻所述堆叠以在所述堆叠中形成至少一个开口；在所述至少一个开口的侧壁上形成阻挡电介质层；在所述至少一个开口中的所述阻挡电介质层上形成离散电荷储存材料层；在所述至少一个开口中的所述离散电荷储存材料层上形成穿隧电介质层；在所述至少一个开口中的所述穿隧电介质层上形成半导体通道层；移除第二材料以暴露第一材料层之间的所述阻挡电介质层；使用第一材料层作为屏蔽来蚀刻所述阻挡电介质层及所述离散电荷储存材料层以形成多个单独的离散电荷储存段及阻挡电介质段；以及在第一材料层之间、所述阻挡电介质段之间及所述离散电荷储存段之间沉积绝缘材料。
根据本发明的另一个实施例，一种单片三维NAND串，其包括：半导体通道，其定位于基板上方，所述半导体通道的至少一个端部实质上垂直于所述基板的主要表面延伸；多个控制栅极电极，其具有实质上平行于所述基板的主要表面延伸的条带形状，其中所述多个控制栅极电极至少包括定位于第一器件层级中的第一控制栅极电极和定位于第二器件层级中的第二控制栅极电极，第二器件层级定位于所述基板上方和第一器件层级下方；以及多个离散电荷储存段，其中所述多个离散电荷储存段至少包括定位于第一器件层级中的第一离散电荷储存段和定位于第二器件层级中的第二离散电荷储存段；阻挡电介质，其定位于所述多个离散电荷储存段与所述多个控制栅极电极之间；以及穿隧电介质，其定位于所述多个离散电荷储存段与所述半导体通道之间。所述阻挡电介质包括多个阻挡电介质段。所述多个阻挡电介质段中的每一个被定位成与所述多个控制栅极电极中的相应的一个接触。所述阻挡电介质段中的每一个的至少一部分具有蛤形状以及所述多个控制栅极电极中的每一个至少部分地定位于相应阻挡电介质段的所述蛤形部分中的开口中。
根据本发明的另一个实施例，一种制造单片三维NAND串所述的方法，其包括：在基板上方形成第一材料及不同于第一材料的第二材料的交替层堆叠；蚀刻所述堆叠以在所述堆叠中形成至少一个开口；在所述至少一个开口的侧壁上形成离散电荷储存材料层；在所述至少一个开口中的所述离散电荷储存材料层上形成穿隧电介质层；在所述至少一个开口中的所述穿隧电介质层上形成半导体通道材料；在不移除第一材料层之情况下选择性地移除第二材料层；使用第一材料层作为屏蔽来蚀刻所述离散电荷储存材料层以形成多个单独离散电荷储存段；在第一材料层之间沉积绝缘材料以形成绝缘材料层和第一材料层的交替层；选择性地移除第一材料层以暴露所述离散电荷储存段的侧壁；在所述离散电荷储存段的暴露于所述绝缘材料层之间的所述侧壁上形成阻挡电介质；以及在所述绝缘材料层之间的所述阻挡电介质上形成控制栅极。
根据本发明的另一个实施例，一种单片三维NAND串，其包括：半导体通道，所述半导体通道的至少一个端部部分实质上垂直于基板的主要表面延伸；多个控制栅极电极，其实质上平行于所述基板的主要表面延伸，其中所述多个控制栅极电极至少包括定位于第一器件层级中的第一控制栅极电极和定位于第二器件层级中的第二控制栅极电极，第二器件层级定位于所述基板的主要表面上方和第一器件层级下方；层级间绝缘层，其定位于第一控制栅极电极与第二控制栅极电极之间；阻挡电介质，所述阻挡电介质包括多个阻挡电介质段，其中所述多个阻挡电介质段中的每一个被定位成与所述多个控制栅极电极中的相应的一个接触；多个离散电荷储存段，其中所述多个离散电荷储存段中的每一个是定位成至少部分地与相应阻挡电介质段接触，并且其中所述多个离散电荷储存段至少包括定位于第一器件层级中的第一离散电荷储存段和定位于第二器件层级中的第二离散电荷储存段；穿隧电介质，其定位于所述多个离散电荷储存段中的每一个与所述半导体通道之间；以及至少第一导电或半导体屏蔽翼，其定位于第一离散电荷储存段与第二离散电荷储存段之间。
根据本发明的另一个实施例，一种制造单片三维NAND串所述的方法，其包括：形成第一层和第二层的交替层的堆叠，其中第一层包括导电或半导体控制栅极材料，并且其中第二层包括绝缘子层和第一牺牲子层；蚀刻所述堆叠以在所述堆叠中形成至少一个开口；选择性地蚀刻第一层以形成第一凹入部；在第一凹入部中形成阻挡电介质；在第一凹入部中所述阻挡电介质上方形成彼此分离的多个离散电荷储存段；在所述离散电荷储存段的暴露于所述至少一个开口中的侧壁上方形成穿隧电介质；在所述至少一个开口中形成半导体通道；蚀刻所述堆叠以暴露所述堆叠的背侧；移除第一牺牲子层以形成第二凹入部；以及在第二凹入部中形成彼此分离的多个导电或半导体屏蔽翼；其中在每第二层中，第一牺牲子层定位于所述绝缘子层上面或下方。
根据本发明的另一个实施例，一种制造单片三维NAND串所述的方法，其包括：形成第一层和第二层的交替层的堆叠，其中第一层包括第一牺牲子层、第二牺牲子层和定位于第一牺牲子层与第二牺牲子层之间的第三牺牲子层；蚀刻所述堆叠以在所述堆叠中形成至少一个开口；选择性地蚀刻所述第三牺牲子层以形成第一凹入部；在第一凹入部中形成彼此分离的多个离散电荷储存段；在所述离散电荷储存段的暴露于所述至少一个开口中的侧壁上方形成穿隧电介质；在所述至少一个开口中形成半导体通道；蚀刻所述堆叠以暴露所述堆叠的背侧；移除第一牺牲子层、第二牺牲子层及所述第三牺牲子层以形成蛤形开口，以使得所述多个离散电荷储存段暴露于所述蛤形开口中；在所述蛤形开口中所述多个离散电荷储存段上方形成多个蛤形阻挡电介质段；以及在所述蛤形开口中所述多个蛤形阻挡电介质段上方形成多个蛤形控制栅极电极。第二层包括绝缘层以及所述第三牺牲子层包括不同于第一牺牲子层、第二牺牲子层和第二层的的牺牲材料。
根据本发明的另一个实施例，一种制造单片三维NAND串所述的方法，其包括：在基板上方形成第一层和第二层的交替层的堆叠，其中第一层包括导电或半导体控制栅极材料，并且其中第二层包括绝缘材料；蚀刻所述堆叠以在所述堆叠中形成至少一个开口；选择性地蚀刻第一层以形成第一凹入部；在第一凹入部中形成导电或半导体衬里，所述导电或半导体衬里具有蛤形状；在第一凹入部中的所述导电或半导体衬里上方形成阻挡电介质；在第一凹入部中所述阻挡电介质上方形成彼此分离的多个离散电荷储存段；在所述离散电荷储存段的暴露于所述至少一个开口中的侧壁上方形成穿隧电介质；以及在所述至少一个开口中形成半导体通道。
附图说明
图1A-1B分别是一个实施例的NAND串的侧视剖视图及俯视剖视图。图1A是器件的沿图1B中的线Y-Y’的侧视剖视图，而图1B是器件的沿图1A中的线X-X’的侧视剖视图。
图2A-2B分别是另一实施例的NAND串的侧视剖视图及俯视剖视图；图2A是器件的沿图2B中的线Y-Y’的侧视剖视图，而图2B是器件的沿图2A中的线X-X’的侧视剖视图。
图3-4是另两个实施例的NAND串的侧视剖视图。
图5A-5B图解说明根据本发明的第一实施例制造NAND串的方法的第一步骤。图5A是透视图且图5B是沿图5A中的线Y-Y’的侧视剖视图。
图6-13是图解说明根据本发明的第一实施例制造NAND串的方法的步骤的侧视剖视图。
图14-21图解说明根据本发明的实施例制造图3和4中所示的NAND串的方法的步骤。图14A是一个侧视剖视图。图14B是沿图14A中所示的侧视剖视图中的线X-X’的俯视剖视图，且图14C是沿图14A中所示的侧视剖视图中的线Z-Z’的俯视剖视图，而图14A是沿图14B和14C中所示的俯视剖视图中的线Y-Y’的侧视剖视图。图15-21是方法步骤的侧视剖视图，除图18B是沿图18A中所示的透视图中的线Y-Y’的侧视剖视图以外。图20B是沿图20A中所示的透视图中的线Y-Y’的侧视剖视图。
图22A所示的是根据本发明的实施例的NAND串的透视图。图22B是沿图22A中所示的透视图中的线Y-Y’的侧视剖视图。
图23-27图解说明根据本发明的实施例制造图22A至22B中所示的NAND串的方法的步骤。图22B、23B、24B及25B分别是沿图22A、23A、24A及25A中所示的透视图中的线Y-Y’的侧视剖视图。
图28A-28B分别是根据另两个实施例的NAND串的侧视剖视图。
图29-34图解说明根据本发明的实施例制造图28A中所示的NAND串的方法的步骤。图29B是沿图29A中所示的侧视剖视图中的线X-X’的俯视剖视图。图30B是沿图30A中所示的侧视剖视图中的线X-X’的俯视剖视图。图32B是沿图32A中所示的侧视剖视图中的线X-X’的俯视剖视图。图31、33及34是侧视剖视图。
图35-42图解说明根据本发明的实施例制造图28B中所示的NAND串的方法的步骤。图35B是沿图35A中所示的侧视剖视图中的线X-X’的俯视剖视图。图36B是沿图36A中所示的侧视剖视图中的线X-X’的俯视剖视图。图38B是沿图38A中所示的侧视剖视图中的线X-X’的俯视剖视图。图37及图39至42是侧视剖视图。
图43图解说明根据另一实施例的NAND串的侧视剖视图。
图44-47图解说明根据本发明的实施例制造图43中所示的NAND串的方法的步骤。
图48和49图解说明根据其他实施例的NAND串的侧视剖视图。
图50-51图解说明根据本发明的实施例制造图49中所示的NAND串的方法的步骤。
图52图解说明根据另一实施例的NAND串的侧视剖视图。
图53-57图解说明根据本发明的实施例制造图52中所示的NAND串的方法的步骤。
图58图解说明根据另一实施例的NAND串的侧视剖视图。
图59-63图解说明根据本发明的实施例制造图58中所示的NAND串的方法的步骤。
具体实施方式
下文将参考附图描述本发明的各实施例。应理解，以下说明意欲描述本发明的例示性实施例而非限制本发明。
单片三维存储器阵列是其中多个存储器层级形成于单个基板(诸如，半导体晶圆)上面而无介入基板的存储器阵列。术语“单片”意指所述阵列的每一层级的层是直接沉积于所述阵列的每一打底(underlying)层级的层上。相反，二维阵列可为单独地形成且接着封装(package)在一起以形成非单片存储器器件。例如，已通过在单独基板上形成存储器层级并将所述存储器层级黏合于彼此顶部上来构造非单片堆叠存储器，如在Leedy的标题为“ThreeDimensional Structure Memory”的美国专利US5,915,167号中。可在结合之前使所述基板变簿或自所述存储器层级移除所述基板，但由于所述存储器层级初始形成于单独基板上方，因此这些存储器并非真正的单片三维存储器阵列。
本发明的实施例提供了单片三维存储器器件阵列，诸如，垂直NAND串的阵列。所述NAND串经垂直定向以使得至少一个存储器单元定位于另一存储器单元上方。所述阵列允许与非(NAND)器件的垂直缩放(scaling)以提供每单位面积的硅或其他半导体材料的较高存储器单元密度。
实施例I
在某些实施例中，单片三维NAND串180包括半导体通道1，其具有实质上垂直于基板100的主要表面100a延伸的至少一个端部部分，如图lA、2A及图3至4中所示。例如，半导体通道1可具有柱形状且整个柱形半导体通道实质上垂直于基板100的主要表面延伸，如图1A及2A中所示。在这些实施例中，所述器件的源极/漏极电极可包含提供于半导体通道1下方的下部电极102以及形成于半导体通道l上方的上部电极202，如图lA及2A中所示。可选择地，半导体通道1可具有U形管形状，如图3及4中所示。所述U形管形状半导体通道的两个翼部分la及lb可实质上垂直于基板100的主要表面100a延伸，且U形管形状半导体通道1的连接部分1c连接实质上垂直于基板100的主要表面100a延伸的两个翼部分la、lb。在这些实施例中，源极电极或漏极电极2021中的一个自上方接触所述半导体通道的第一翼部分，且源极电极或漏极电极2022中的另一个自上方接触半导体通道1的第二翼部分。可将可选主体接触电极(未示出)安置于基板100中以自下方提供与半导体通道l的连接部分的主体接触。出于清晰起见，现在图1至4中示出NAND串的选择或存取晶体管。下文更详细地描述这些晶体管。
在某些实施例中，半导体通道1可为被填充特征，如图2A至2B及图4中所示。在某些其他实施例中，半导体通道1可为空心，例如，用绝缘填充材料2填充的空心圆柱，如图1A-1B及图3中所示。在这些实施例中，可形成绝缘填充材料2以填充由半导体通道1环绕的空心部分。
基板100可为本领域所熟知的任意半导电基板，诸如，单晶硅、Ⅳ-Ⅳ化合物(诸如，硅-锗或硅-锗-碳)、Ⅲ-Ⅴ化合物、Ⅱ-Ⅵ化合物、这些基板上方的任意晶体外延(epitaxial)层或者其他半导电或非半导电材料，诸如，氧化硅、玻璃、塑料、金属或陶瓷基板。基板100可包含制作于其上的集成电路，诸如用于存储器器件的驱动器电路。
可将任何适合半导体材料用于半导体通道1，例如，硅、锗、硅锗或其他化合物半导体材料，诸如，Ⅲ-Ⅴ、Ⅱ-Ⅵ或者导电或半导电氧化物等材料。所述半导体材料可为非晶、多晶或单晶。可通过任何适合沉积方法来形成所述半导体通道材料。例如，在一个实施例中，通过低压化学气相沉积(LPCVD)来沉积所述半导体通道材料。在某些其他实施例中，所述半导体通道材料可为通过使初始沉积的非晶半导体材料再结晶而形成的再结晶多晶半导体材料。
绝缘填充材料2可包括任意电绝缘材料，诸如，氧化硅、氮化硅、氮氧化硅或其他高k绝缘材料。
所述单片三维NAND串进一步包括多个控制栅极电极3，如图1A-1B、图2A-2B及图3-4中所示。控制栅极电极3可包括具有实质上平行于基板100的主要表面100a延伸的条带形状的一部分。多个控制栅极电极3至少包括定位于第一器件层级(例如，器件层级A)中的第一控制栅极电极3a和定位于第二器件层级(例如，器件层级B)中的第二控制栅极电极3b，第二控制栅极电极3b定位于基板100的主要表面100a上方且器件层级A下方。所述控制栅极材料可包括本领域所熟知的任意一种或多种适合导电或半导体控制栅极材料，诸如经掺杂的多晶硅、钨、铜、铝、钽、钛、钴、氮化钛或其合金。例如，在某些实施例中，优选采用多晶硅以便于加工处理。
阻挡电介质7是定位成相邻于控制栅极3且可由控制栅极3环绕。阻挡电介质7可包括被定位成与多个控制栅极电极3中的相应的一个接触的多个阻挡电介质段，例如，定位于器件层级A中的第一电介质段7a和定位于器件层级B中的第二电介质段7b分别与控制电极3a及3b接触，如图1A至1B、图2A至2B及图3至4中所示。在某些实施例中，多个阻挡电介质段7中的每一个的至少一部分具有蛤(clam)形状。
如本文中所使用，“蛤”形状是一种被构成为类似于英文字母“C”的侧视剖面形状。蛤形状具有彼此实质上平行且实质上平行于基板100的主要表面100a延伸的两个段。所述两个段是通过实质上垂直于前两个段及表面100a延伸的第三段而彼此连接。三个段中的每一个可具有笔直形状(例如，矩形侧视剖面形状)或稍微弯曲形状(例如，以打底构形的曲率升高及下降)。术语“实质上平行”包含准确平行段和偏离准确平行结构部分20度或更少的分段。术语“实质上垂直”包含准确垂直段和偏离准确垂直结构部分20度或更少的分段。所述蛤形状优选含有受三个段约束且使第四侧打开的开口。所述开口可由另一材料或层填充。
所述单片三维NAND串亦包括多个离散电荷储存段9，其中的每一个至少部分地定位于相应蛤形阻挡电介质段7的开口中。类似地，多个离散电荷储存段9至少包括定位于器件层级A中的第一离散电荷储存段9a和定位于器件层级B中的第二离散电荷储存段9b。
所述单片三维NAND串的穿隧电介质11定位于多个离散电荷储存段9中的每一个与半导体通道1之间。在某些实施例中，穿隧电介质11在接近多个离散电荷储存段9处具有不均匀厚度及/或不笔直侧壁。在下文中详细地描述的其他实施例中，穿隧电介质11具有均匀厚度及/或笔直侧壁。
阻挡电介质7及穿隧电介质11可为自任意一种或多种相同或不同电绝缘材料独立地选择，诸如，氧化硅、氮化硅、氮氧化硅或其他高k绝缘材料。
离散电荷储存段9可包括导电(例如，金属或金属合金(诸如钛、铂、钌、氮化钛、氮化铪、氮化钽、氮化锆)或金属硅化物(诸如硅化钛、硅化镍、硅化钴或其组合)或半导体(例如，多晶硅)浮动栅极、导电毫微粒子(nanoparticle)或离散电荷储存电介质(例如，氮化硅或另一电介质)特征。例如，在某些实施例中，离散电荷储存段9为离散电荷储存电介质特征，其中的每一个包括定位于相应蛤形阻挡电介质段7中的氮化物特征，其中氧化硅阻挡电介质段7、氮化物特征9及氧化硅穿隧电介质11形成NAND串的氧化物-氮化物-氧化物离散电荷储存结构。在以下说明的某些部分中，将多晶硅浮动栅极用作非限制性实例。然而，应理解，可替代地使用电介质电荷储存特征或其他浮动栅极材料。
图5至13图解说明根据本发明的第一实施例制造NAND串的方法。
参考图5A(透视图)及图5B(沿图5A的线Y-Y’的侧视剖视图)，交替层121(121a、121b等)及122(122a、122b等)的堆叠120形成于基板100的主要表面上方。可通过任意适合沉积方法(诸如，溅射、CVD、MBE等)来将层121、122沉积于基板上方。层121、122可为6-100nm厚。
在此实施例中，第一层121包括第一导电(例如，金属或金属合金)或半导体(例如，重掺杂的n+或p+多晶硅)控制栅极材料，且第二层122包括第二绝缘材料(例如，氮化硅、氧化硅等)。术语“重掺杂”包含经n-型或p-型掺杂至高于1018cm-3的浓度的半导体材料。
在层121、122的沉积后面是蚀刻堆叠120，以在堆叠120中形成至少一个开口81。开口81的阵列可形成于其中随后将形成NAND串的垂直通道的位置中。
接下来，与第二材料122相比，选择性地蚀刻第一材料以在第一层121(亦即，层121a、121b等)中形成第一凹入部62。可通过选择性、各向同性湿式或干式蚀刻来形成凹入部62，与第二材料122相比，其选择性地蚀刻第一材料121。每一凹入部62之深度可为6-100nm。
接着，在开口81中形成阻挡电介质7(亦通称多晶硅间(inter-ploy)电介质，IPD)，以使得所述阻挡电介质涂布在第一凹入部62的侧面，从而导致如图6中所示的结构。阻挡电介质7可包括为由保形原子层沉积(ALD)或化学气相沉积(CVD)而沉积的氧化硅层。替代地或除氧化硅以外，可使用其他高k电介质材料，诸如氧化铪。电介质7可具有6-20nm的厚度。阻挡电介质7包括定位于第一凹入部62中第二材料122的悬垂部分之间的多个蛤形阻挡电介质段(例如，阻挡电介质段7a及7b)。
此外，电荷储存材料9形成于开口81中和第一凹入部62中阻挡电介质材料7上方，从而导致图7A中所示的结构。电荷储存材料9包括多个离散电荷储存段(例如，9a及9b)，其形成于多个蛤形阻挡电介质段(例如，7a或7b)中的相应的一个中的开口内部。离散电荷储存段9a、9b通过在开口81中相邻于第二材料122的凸出部分延伸的电荷储存材料9层的外部部分而彼此连接。
如上文所解释，在某些实施例中，离散电荷储存材料9可包括电荷储存电介质材料(例如，氮化硅离散电荷储存电介质特征)。可选择地，所述离散电荷储存材料可包括导电或半导体浮动栅极材料(例如，金属、金属合金(诸如TiN)、金属硅化物或重掺杂的多晶硅浮动栅极材料)。可使用任何所期望的方法来形成电荷储存材料9，诸如ALD或CVD。
在某些实施例中，接着，可移除在开口81中相邻于第二材料122的凸出部分延伸的电荷储存材料9的外部部分以将离散电荷储存段(例如，9a及9b)彼此分离，从而导致图8A中所示的结构。若期望，则接着可移除在开口81中相邻于第二材料122的凸出部分延伸的阻挡电介质7的外部部分以将离散阻挡电介质(例如，7a及7b)彼此分离。例如，可在一个步骤或两个单独步骤中在开口81中各向异性地干式或湿式蚀刻所述电荷储存材料及所述阻挡电介质材料以留下仅凹入部62中(亦即，阻挡电介质7的蛤形部分内部)的电荷储存材料9。若期望，则所述各向异性蚀刻可经延伸以便也蚀刻绝缘材料122以扩大开口81的大小。
若期望形成金属硅化物浮动栅极9a、9b而非多晶硅浮动栅极9a、9b，则通过任意适合方法(诸如，ALD或溅射)在图8A中所示的多晶硅浮动栅极9a、9b上方形成薄硅化物形成金属层(诸如，钛、钴或镍)。在硅化退火之后，通过金属与多晶硅的反应来将浮动栅极9a、9b转换成一金属硅化物(例如，钛、钴、镍等硅化物)。接着，通过任意适合选择性蚀刻方法(诸如，用于Ti金属层的水虎鱼(piranha)蚀刻)来将金属层的保持于绝缘材料122及阻挡电介质7的部分上方的未反应部分选择性地蚀刻掉。
图7B、8B、8C和8D图解说明由使用后面跟随有选择性氧化物或硅化物蚀刻的氧化或硅化来形成多晶硅浮动栅极电荷储存段9a、9b的替代方法。图7B图解说明类似于图7A的结构的结构，其中在开口81中形成多晶硅浮动栅极层9。
如图8B中所示，通过湿式或干式氧化(亦即，在高温下的水蒸气或含有空气的环境中的氧化)来部分地氧化浮动栅极层9，以使得凹入部62中的多晶硅浮动栅极电荷储存段9a、9b保持未氧化而将层9的其余部分(例如，凸出的第二材料122上方的外部部分)转换成氧化硅层19a。段9a、9b保持未氧化，因为多晶硅层9在凹入部62中比凹入部62在开口81中的外部厚。所述部分氧化可为定时氧化，其经定时以在将段9a、9b转换成氧化硅之前终止。
如图8D中所示，在氧化步骤之后，使用任意适合选择性湿式或干式蚀刻(例如，氧化湿蚀刻)来将氧化硅层19a选择性地蚀刻掉以留下凹入部62中的多晶硅浮动栅极9a、9b与多晶硅相比，其将氧化硅选择性地蚀刻掉。虽然将层19a描述为氧化硅层，但其可包括通过氮化或氮氧化多晶硅层9而形成的氮化硅或氮氧化硅层。
在图8C中所示的第二替代方法中，在开口81中的浮动栅极层9上方形成硅化物形成金属层，诸如，钛、钴、镍等层。接着，通过将所述结构退火以使层9与所述金属层部分地反应来将多晶硅层9部分地转换成金属硅化物层19b(例如，钛、钴、镍等硅化物)。
在硅化退火之后，不将凹入部62中的多晶硅浮动栅极电荷储存段9a、9b转换成硅化物而将层9的其余部分(例如，凸出的第二材料122上方的外部部分)转换成硅化物层19b。段9a、9b保持未硅化，因为多晶硅层9在凹入部62中比凹入部62在开口81中的外部厚。所述部分硅化可为一定时硅化，其经定时以在将段9a、9b转换成硅化物之前终止。可选择地，所述部分硅化可受多晶硅层及金属层的相对厚度控制，以使得在凹入部62中提供过量多晶硅此举使得无法获得充足金属以形成硅化物。可通过选择性蚀刻而自硅化物层19b移除金属层的任意剩余部分。
如图8D中所示，在硅化步骤之后，使用诸如硅化钛水虎鱼蚀刻的任意适合选择性湿式或干式蚀刻来将硅化物层19b选择性地蚀刻掉，与多晶硅相比，其将硅化物材料选择性地蚀刻掉。
图8A及8D的结构之间的一个差别是阻挡电介质7的形状。在图8A通过各向异性蚀刻方法而制造的结构中，所述阻挡电介质包括多个离散区7a、7b等。相比之下，在图8D的通过选择性硅化物蚀刻而形成的结构中，阻挡电介质7包括含有凹入部62中的区7a、7b的连续层。
在图8A及8D中所示的所得结构中，彼此分离的多个离散电荷储存段(例如，9a及9b)安置于凹入部中第二材料122的悬垂部分之间。根据图7B及图8B至8D选择性地移除电荷储存材料层9的外部部分的方法的一个优点是可完全消除在侧壁上形成“多晶硅阶梯残留(poly-stringer)”(亦即，通过干式蚀刻方法不可完全移除外部部分)的潜在缺陷。另外，与干式蚀刻方法相比，氧化硅层19a或硅化物层19b的选择性湿式蚀刻可导致对电荷储存段9的较低损坏。
接下来，穿隧电介质11形成于电荷储存材料9(例如，离散电荷储存段9a及9b)及材料122的暴露于至少一个开口81中的侧壁上方，从而导致图9中所示的结构。若使用图8B至8D的湿式蚀刻方法来形成电荷储存材料储存段9a、9b，则所述穿隧电介质形成于电荷储存材料9(例如，离散电荷储存段9a及9b)的侧壁和定位于至少一个开口81中的凸出部分材料122上的阻挡氧化物电介质的外部部分上方。所述穿隧电介质可包括氧化硅或其他适合材料(诸如，氮氧化物、氧化物及氮化物多层堆叠或高K电介质(例如，氧化铪))的相对簿绝缘层(例如，4-10nm厚)。可通过任意适合方法(诸如，ALD、CVD等)来沉积所述穿隧电介质。
在一替代方法中，可通过在一个步骤中直接转换(例如，氧化)半导体电荷储存材料层9的外部部分而非通过以上述方法移除层9的外部部分且在电荷储存材料9的侧壁上方形成穿隧电介质11的两个步骤工艺来形成穿隧电介质11。在此替代方法中，形成多晶硅浮动栅极层9，如图7B中所示。接着，在一定时氧化中部分地氧化多晶硅层9以形成相对簿氧化物层19a，如图8B中所示。可使用可提供欲用作穿隧电介质的具有良好质量的氧化物的任意氧化方法，诸如，高温辐射氧化工艺。如图8D中所示，薄氧化物层19a不被移除而保留于最终器件中作为穿隧电介质，如图8B中所示。因此，不需要单独穿隧电介质11的沉积。
此外，在至少一个开口81中形成半导体通道材料1。在某些实施例中，半导体通道材料1采用半导体通道材料完全填充至少一个开口81，如图10中所示。可选择地，在至少一个开口中形成半导体通道1的步骤在至少一个开口81的侧壁上而不是在至少一个开口81的中心部分中形成半导体通道材料1，以使得半导体通道材料1不完全填充至少一个开口81。在这些替代实施例中，绝缘填充材料2形成于至少一个开口81的中心部分中以完全填充至少一个开口81，如图11中所示。较好的是，通道1材料包括轻掺杂的p-型或n-型(亦即，掺杂低于1017cm-3)硅材料。n通道器件为较佳，因为其容易与n+结连接。然而，亦可使用p-沟道器件。
可通过任何所期望的方法来形成半导体通道1。例如，可通过在开口81中及堆叠120上方沉积半导体(例如，多晶硅)材料来形成半导体通道材料1，后面是通过使用堆叠120的顶部表面作为抛光停止位或蚀刻停止位的化学机械抛光(CMP)或回蚀来移除所沉积的半导体层的上部部分的步骤。
在某些实施例中，可在无单独屏蔽步骤的情况下通过金属诱发结晶(MIC，亦称为金属诱发横向结晶)来形成单晶硅或多晶硅垂直通道10MIC方法因开口81中的通道材料的横向限制(confinement)而提供全通道结晶。
在MIC方法中，可首先在至少一个开口81中及堆叠120上方形成非晶或小粒度多晶硅半导体(例如，硅)层303，后面是在半导体层303上方形成成核促进剂层305，如图12中所示。成核促进剂层305可为连续层或多个不连续区。所述成核促进剂层可包括任何所期望的多晶硅成核促进剂材料，例如而不是限于诸如Ge、Ni、Pd、Al或其组合等成核促进剂材料。
接着，可通过使非晶或小粒度多晶半导体再结晶来将非晶或小粒度半导体层303转换成大粒度多晶或单晶半导体层301，从而导致图13中所图解说明的结构。可通过低温(例如，300至600℃)退火来进行再结晶。
接着，可通过使用堆叠120的顶部表面作为停止位的CMP或回蚀来移除多晶半导体层301的上部部分及成核促进剂层305，从而导致图10中所示的结构。可通过选择性地湿式蚀刻剩余的成核促进剂层305及层301的顶部中的任何所形成硅化物来进行所述移除，后面是使用堆叠120的顶部作为停止位的硅层301的顶部的CMP。
此外，可在半导体通道1上方形成上部电极202，从而导致图l或2中所示的结构。在这些实施例中，可在于基板100上方形成堆叠120的步骤之前将下部电极102提供于半导体通道1下方。下部电极102及上部电极可用作NAND串的源极/漏极电极。
实施例II
在第二实施例中，NAND串的源极/漏极电极可两个皆形成于半导体通道1上方且通道1具有U形管形状，例如，如图3及4中所示。在这些实施例中，可选主体接触电极(如下文将描述)可安置于基板100上或基板100中以自下方提供与半导体通道l的连接部分的主体接触。
如本文中所使用，“U形管”形状是经配置而类似于英文字母“U”的侧视剖面形状。此形状具有实质上彼此平行且实质上垂直于基板100的主要表面100a延伸的两个段(本文中称为“翼部分”)。所述两个翼部分通过实质上垂直于前两个段且实质上平行于表面100a延伸的连接段或部分而彼此连接。三个段中的每一个可具有笔直形状(例如，矩形侧视剖面形状)或稍微弯曲形状(例如，以打底构形的曲率升高及下降)。术语“实质上平行”包含确切平行段和自确切平行配置偏离20度或更少的段。术语“实质上垂直”包含确切垂直段和自确切垂直配置偏离20度或更少的段。
可使用任何所期望的方法来形成具有U形管形状的半导体通道1例如，图14至21图解说明根据本发明的第二实施例制造具有U形管形状半导体通道的NAND串的方法。
图14中所示的基板100可包括半导体基板，其视情况含有嵌入式导体及/或各种半导体器件。可选择地，基板100可包括绝缘或半导体层，其视情况含有嵌入式导体。
首先，可在基板100中及/或基板100上方形成牺牲特征89，此是在于至少一个牺牲特征89上方形成第一材料和第二材料的交替层堆叠120的步骤之前。牺牲特征89可由任意适合牺牲材料形成，诸如有机材料、氮化硅、钨等，与堆叠120中及所述NAND串中的其他材料相比，可选择性地蚀刻所述牺牲材料。特征89可具有类似于如下文将描述的U形的连接段的所期望形状的任意适合形状。
绝缘保护层108可形成于牺牲特征89与堆叠120之间。例如，若特征89包括氮化硅，则层108可包括氧化硅。
此外，至少两个开口81及82接着形成于堆叠120中，从而导致图14A中所示的结构。图14B示出沿图14A中的线X-X’的俯视剖视图。图14C示出沿图14C中的线Z-Z’的俯视剖视图。图14A是沿图14B及14C中的线Y-Y’的侧视剖视图。开口81及82形成于牺牲特征89上面，如图14A至14C中所图解说明。在某些实施例中，当自上面观看时，所述半导体通道具有两个圆的剖面，如图14B中所示。较佳地，将保护层108用作用于开口81、82的蚀刻的停止位，以使得层108的顶部形成开口81、82的底部表面。
接着，可使用上文在第一实施例中描述且在图5至13中图解说明的相同或类似方法来在开口81、82中形成所述NAND串的阻挡电介质7及多个离散电荷储存段9，从而导致图15中所示的结构。
翻至图16，接着，移除至少一个牺牲特征89以形成其中定位特征89的空心区83。空心区83实质上平行于基板100的主要表面100a延伸且连接至少两个开口81及82，从而形成空心U形管空间80。可通过进一步蚀刻开口82(例如，通过各向异性蚀刻)来形成空心区83，以使得这些开口延伸穿过保护层108以暴露牺牲特征89。接着，使用选择性湿式或干式蚀刻来选择性地蚀刻牺牲特征89材料，其在实质上不蚀刻材料122、阻挡电介质7及电荷储存段9的情况下选择性地移除所述牺牲特征材料。
接下来，穿隧电介质11及在穿隧电介质11上方的半导体通道1可形成于空心U形管空间80中。在某些实施例中，在空心U形管空间80的侧壁上形成半导体通道1的步骤可采用半导体通道材料完全填充空心U形管空间80，如图4中所示。可选择地，在空心U形管空间80中形成半导体通道1的步骤在空心U形管空间80的侧壁上而不是在空心U形管空间80的中心部分中形成半导体通道材料，以使得所述半导体通道材料不完全填充空心U形管空间80。在这些实施例中，接着，绝缘填充材料2形成于半导体通道1的中心部分中以完全填充空心U形管空间80，从而导致图17中所示(图3中亦示出)的结构。半导体通道1实质上采用空心U形管空间80的形状，空心U形管空间80包含第一垂直延伸开口81和第二垂直延伸开口82以及水平延伸空间83。
此外，接着，蚀刻堆叠120以形成轨道形栅极切口，其接着由绝缘材料185(诸如，氧化硅等)填充以将环绕半导体通道1的两个翼部分的控制栅极电极3彼此电隔离，从而导致图18A(透视图)及18B(沿图18A中的线Y-Y’的侧视剖视图)中所示的器件。
源极电极或漏极电极可经形成以接触半导体通道1的定位于第一开口81中的翼部分且另一漏极或源极电极接触半导体通道1的定位于第二开口82中的另一翼部分。在某些实施例中，所述漏极电极透过漏极选择晶体管203a(亦称为SGO器件)连接至所述NAND串通道且所述源极电极透过源极选择晶体管203b(亦称为SGS器件)连接至所述NAND串通道的另一侧。这些选择晶体管可在栅极切割之前形成于半导体通道1中每一翼la、1b上，从而导致图19中所示的结构。
随后，可接着执行所述栅极切割步骤以在与分离环绕半导体通道1的两个翼部分的控制栅极电极3的步骤相同的步骤中将选择晶体管203a及203b彼此分离，从而导致图20A(透视图)及20B(沿图20B中的线Y-Y’的剖视图)中所示的结构。
接下来，在相邻NAND串的选择晶体管之间，诸如在如图21中所示的相邻串的相邻SGD器件203a之间，进行切割。最后，绝缘材料187(诸如，氧化硅等)形成于选择晶体管之间的切口中，从而导致如图21中所示的NAND串180的阵列。
实施例III
在第三实施例中，除图3至4及图17至21中所示的U形管形状以外，半导体通道1还可具有“小”U形侧视剖面，如图22A(透视图)及22B(沿图22A中的线Y-Y’的剖视图)中所示。在第二实施例中，所述U形管形状的每一翼1a、1b形成于单独开口81、82中。在本第三实施例中，所述“小”U形的两个翼形成于同一开口中。
特定而言，如图22A及22B中所示，U形半导体通道1的两个翼部分1w及1w’形成于同一开口81中。翼部分实质上垂直于基板100的主要表面100a延伸且由开口81的底部处的连接部分1w”连接。所述连接部分实质上平行于基板100的主要表面100a延伸。
如图22A中所示，在每一开口81中形成多个U形NAND串。例如，如图22A中所示，每一开口81中的第一NAND串180a包含翼1w及1w’。每一开口中的第二NAND串l80b包含翼1x及1x’等。所述NAND串可配置成一栅格形阵列，其包含沿第一水平“Z”方向(亦即，平行于基板100的主要表面100a)配置于每一细长沟槽形开口81中的一组串l80a、180b以及沿第二水平“x”方向(亦即，平行于主要表面100a且垂直于Z方向)在每相邻开口81中的第二组串l80a、180b。
图23-27图解说明根据本发明的第三实施例制造带有具有图22A-B中所示的“小”U形侧视剖面的半导体通道的NAND串的方法。
在这些实施例中，连接特征1w”可形成于基板100中及/或基板100上方，此是在于连接特征1w”上方形成第一材料和第二材料的交替层堆叠120的步骤之前。连接特征1w”可为形成于基板100中或基板100上方的半导体或导体区。例如，连接特征1w”可包括由保护绝缘层100b包封且嵌入于半导电层100a中的半导体或导体区，如图22B中所示。特征1w”可通过雾状花纹(damascene)工艺而形成于层100a的沟槽(trench)中。可选择地，可通过以光刻(lithographically)图案化导电或半导体层以形成特征1w”来形成特征1w”，后面是在特征1w”周围形成绝缘层100b及半导电层100a。
此外，接着在堆叠120中形成至少一个开口81，从而导致图23A(透视图)及23B(沿图23A的线Y-Y’的剖视图)中所示的结构。在此非限制性实例中，开口81具有如图23A中所示的正方形或矩形俯视剖面。然而，若期望，则可使用其他形状，例如，圆形。可选主体接触电极102可提供于基板100中或基板100上方以自下方接触连接部分特征1w”。
接着，可使用上文相对于第一实施例及图5至13所描述的方法来形成阻挡电介质7及多个离散电荷储存段9及穿隧电介质层11，从而导致图24A及24B中所示的结构。
接下来，接着(例如，通过各向异性蚀刻)蚀刻穿隧电介质层11的定位于至少一个开口81的底部的底部部分和定位于穿隧电介质层11的底部部分下方的绝缘保护层108以暴露开口81的半导体连接特征1w”，从而导致图25B中所示出的结构。在同一蚀刻步骤期间亦自所述堆叠的顶部移除穿隧电介质层11。穿隧电介质层11保持于类似于一侧壁间隔件的开口的侧壁上。
接着，半导体通道材料可使用上文所描述的方法而形成于开口81中。类似地，半导体通道材料可完全或部分地填充开口81。接着，蚀刻所述半导体通道材料的中间部分以形成U形半导体通道1的两个翼部分lw及1w’，从而导致图22A-B中所示的结构。如图22B中所示，U形半导体通道1的两个翼部分lw及1w’由实质上平行于基板100的主要表面延伸的连接部分1w”(即，连接特征1w”)电连接。可选择地，可在通过留下填充开口81的半导体材料的底部部分不被蚀刻而非在形成所述半导体材料的步骤之前将所述底部部分提供于所述堆叠下方且使其暴露来蚀刻所述半导体材料的中间部分的步骤期间形成连接半导体通道的两个翼部分lw及1w’的连接特征1w”。
接下来，绝缘填充物2形成于连接特征1w”上方及U形半导体通道1的两个分离翼部分lw及1w’之间，如图26中所示。
类似地，源极电极2021及漏极电极2022可形成于半导体通道1上方，如图3及4中所示。选择晶体管203a中的一个自上面接触第一翼部分1w’且选择晶体管203b中的另一个自上面接触第二翼部分1w’，如图26中所示。
在某些实施例中，在蚀刻穿隧电介质层11的定位于至少一个开口81的底部上方的底部部分的步骤之前，屏蔽间隔件层14可形成于穿隧电介质层11的定位于至少一个开口81的侧壁上的部分上方，以使得穿隧电介质11的底部部分保持暴露，如图27中所示。在这些实施例中，屏蔽间隔件层14保护穿隧电介质11使其在蚀刻穿隧电介质的底部部分及保护层108的步骤期间不被损坏。可在蚀刻穿隧电介质层11的底部部分及绝缘保护层108的步骤期间或之后移除屏蔽间隔件层14。间隔件层14可包括比层11的材料更不易被用以蚀刻层11的底部的蚀刻媒介蚀刻的任意材料。例如，若穿隧电介质层11是氧化硅，则间隔件层14可为氮化硅。可通过典型的侧壁间隔件形成方法来形成所述间隔件层，诸如在开口81的侧壁及底部上形成层14且接着各向异性地蚀刻层14以仅留下层14的在所述开口的侧壁上的层11上方的侧壁间隔件部分，如图27中所示。
实施例Ⅳ
在第四实施例中，通过使用前三个实施例的方法的替代方法来形成单片三维NAND串以形成相对薄的浮动栅极电荷储存段9。此实施例的所得垂直NAND串亦包含具有笔直侧壁及均匀厚度的穿隧电介质11。相比之下，若电荷储存段9凸出至开口81中超过材料122或若材料122凸出至开口81中超过段9，则前三个实施例的穿隧电介质11可具有稍微弯曲侧壁。此可造成穿隧电介质的侧壁的弯曲及穿隧电介质11的厚度的变化，因为所述穿隧电介质在开口81中的凸出部周围弯曲。
在第四实施例的一个配置中，离散电荷储存段9中的每一个可具有比同一器件层级中的相应控制栅极电极3的高度矮的高度。例如，在NAND串280中，第一离散电荷储存段9a可具有比第一控制栅极电极3a的高度矮的高度且第二离散电荷储存段9b具有比第二控制栅极电极3b的高度短的高度，如图28A中所示。术语“高度”意指垂直于基板100的主要表面100a的垂直方向。
如下文将更详细地描述，在第四实施例的另一配置中，第一离散电荷储存段9中的每一个可具有比同一存储器单元的相应控制栅极电极3的高度大的高度。例如，在NAND串380中，第一离散电荷储存段9a可具有比第一控制栅极电极3a的高度大或长的高度且第二离散电荷储存段9b具有比第二控制栅极电极3b的高度大或长的高度，如图28B中所示。出于清晰起见，自图28A及28B省略选择晶体管。
图29-34图解说明根据本发明的实施例制造图28A中所示的NAND串的方法。
参考图29A，导电或半导体控制栅极材料层131(例如，131a、131b等)及牺牲材料层132(例如，132a、132b等)的交替层堆叠130形成于定位于基板100上方的绝缘保护层108上方。所述牺牲材料可包括与所述导电或半导体控制栅极材料相比可选择性地蚀刻的任何期望的材料。例如，在一个实施例中，当控制栅极材料层131包括多晶硅或钨控制栅极材料时，牺牲材料层132可包括氧化物，诸如氧化硅。接着，可蚀刻堆叠130以在堆叠130中形成至少一个开口81。开口81可延伸至基板100的主要表面100a或延伸至保护层108。图29B示出沿图29A的线X-X’的俯视剖视图。
接下来，可在至少一个开口81的侧壁上形成阻挡电介质层7。在此后面是在至少一个开口81中形成阻挡电介质层7上的电荷储存材料层9、电荷储存材料层9上的穿隧电介质层11、穿隧电介质层11上的半导体通道层1，如图30A及30B中所示。由于第四实施例的方法不形成凹入部62，因此开口81具有笔直侧壁。此导致具有笔直侧壁及均匀厚度的穿隧电介质层11。
在某些实施例中，在至少一个开口81中形成半导体通道层1的步骤不完全填充至少一个开口81。在这些实施例中，接着在至少一个开口81的中心部分中形成绝缘填充材料2以完全填充至少一个开口81，从而导致图30A(侧视剖视图)及30B(俯视剖视图)中所示的结构。可选择地，当在至少一个开口81中形成半导体通道层1的步骤采用半导体通道材料完全填充至少一个开口81时，省略填充材料2。
翻至图31，另一绝缘层106接着形成于堆叠130上方。接下来，可接着移除牺牲材料层132以暴露控制栅极材料层131之间(包含控制栅极材料层131la及131b之间)的阻挡电介质层7，从而导致如图32A中所示的结构。自堆叠130的背侧而非透过开口81移除牺牲材料层132。
在某些实施例中，为打开至堆叠130背侧的入口以用于移除牺牲材料层132，首先移除堆叠130的切口区域84。图32B中示出根据非限制性实例的所得结构的俯视图。可通过光刻法形成屏蔽来形成切口区域84，后面是蚀刻未经屏蔽的切口区域。
此外，接着可使用第一材料层131作为屏蔽来蚀刻阻挡电介质层7及电荷储存材料层9以形成多个单独离散电荷储存段9a、9b等及单独离散阻挡电介质段7a、7b等。在某些实施例中，蚀刻阻挡电介质层7及离散电荷储存材料层9的步骤底切(undercut)阻挡电介质层7及离散电荷储存材料层9，以使得离散电荷储存段7a、7b以及阻挡电介质段9A及9B分别短于第一材料层131a及132a的厚度(亦即，垂直尺寸)(亦即，相应器件层级中的控制栅极的厚度)，从而导致如图33中所示的结构。
接着，绝缘填充材料33可形成于第一材料层131之间、阻挡电介质段7之间及离散电荷储存段9之间，从而导致图34中所示的垂直NAND串。
类似地，上部电极202可形成于半导体通道1上方，从而导致图28A中所示的结构。在这些实施例中，在于基板100上方形成堆叠130的步骤之前，可将下部电极102提供于半导体通道1下方。下部电极102及上部电极202可用作NAND串的源极/漏极电极。出于清晰起见，图28A中未示出选择晶体管。这些晶体管可定位于图28A中所示的线性NAND串的顶部及底部处或第二和第三实施例的可通过此第四实施例的背侧蚀刻方法而制造的U形NAND串的顶部处。
如图28A中所示，所得NAND串280可包括基板100上方的多个器件层级。器件层级中的每一个包括相应控制栅极3、相邻于相应控制栅极3的相应阻挡电介质段7、相邻于相应阻挡电介质段7的相应离散电荷储存段9、相邻于相应离散电荷储存段9的穿隧电介质层11的相应部分及通道层1的相应部分。如上文所解释，在每相应器件层级中，离散电荷储存段9具有比控制浮动栅极材料电极3的高度短的高度。所述单片三维NAND串可进一步包括自上面接触半导体通道1的源极电极或漏极电极202中的一个和自下方接触所述半导体通道的源极电极或漏极电极102中的另一个。
图35-42图解说明根据本发明的第四实施例的另一方面制造图28B中所示的NAND串380的方法。
参考图35A及35B，第一牺牲材料141(例如，141a、141b等)和第二牺牲材料142(例如，142a、142b等)的交替层堆叠140形成于定位于基板100上方的底部牺牲层408上方。层141、142及408的牺牲材料可为任何所期望的材料，以使得与第二牺牲材料142相比可选择性地蚀刻第一牺牲材料141及底部牺牲材料408。例如，在一个实施例中，当第二牺牲材料142包括氮化物(例如，氮化硅)时，第一牺牲材料141及底部牺牲材料408可包括氧化物(例如，氧化硅)。在另一实施例中，当第二牺牲材料142包括经掺杂的多晶硅时，第一牺牲材料141及底部牺牲材料408可包括未经掺杂的多晶硅。接着，可蚀刻堆叠140以在堆叠140中形成至少一个开口81。
接下来，如图36A及36B中所示，在至少一个开口81的侧壁上形成离散电荷储存材料层9，后面是在至少一个开口81中形成电荷储存材料层9上的穿隧电介质层11及穿隧电介质层11上的半导体通道层1。在第四实施例的此方面中，在至少一个开口81中形成半导体通道层1的步骤不完全填充至少一个开口81。在这些实施例中，接着，在至少一个开口81的中心部分中形成绝缘填充材料2以完全填充至少一个开口81，从而导致图36A(侧视剖视图)及36B(沿图36A中的线X-X’的俯视剖视图)中所示的结构。可选择地，当在至少一个开口81中形成半导体通道层1的步骤采用半导体通道材料完全填充至少一个开口81时，省略填充材料2。
翻至图37，接着，在堆叠140上方形成绝缘层406。接下来，可接着在不移除第一材料层141的情况下选择性地移除第二牺牲材料层142及底部牺牲材料408，从而导致图38A中所示的结构。类似地，可在选择性地移除第二牺牲材料层142以打开至堆叠140的背侧的入口的步骤之前移除图38B中所示的穿过堆叠140的切口区域自94。图38A(侧视剖视图)及38B(沿图38A中的线X-X’的俯视剖视图)中示出根据非限制性实例的所得结构。
接下来，可接着使用第一牺牲材料层141作为屏蔽来蚀刻电荷储存材料层9以形成多个单独离散电荷储存段(诸如，9a及9b等)，从而导致图39中所示的结构。在某些实施例中，可在形成电荷储存材料层9的步骤之前在至少一个开口81的侧壁上形成可选蚀刻停止层(未示出)。在这些实施例中，在使用第一牺牲材料层141作为屏蔽来蚀刻电荷储存材料层9的步骤之前，使用第一材料层141作为屏蔽来蚀刻所述可选蚀刻停止层以暴露电荷储存材料层9的一侧的在第一材料层141之间的部分。
翻至图40，绝缘材料143(例如，层143a、143b等)形成于第一材料层141之间以透过背侧自切口区域区94形成绝缘材料层143和第一材料层141的交替层。接着，自切口区94蚀刻出隔离层材料。底部绝缘层418亦可在同一步骤中形成于堆叠140与基板100之间，从而填充最初由图36A中所示的底部牺牲层408占据的空间。
此外，接着可使用绝缘材料143作为屏蔽来选择性地移除第一材料层141以暴露离散电荷储存段9的侧壁。此后面是在离散电荷储存段9的侧壁上且在绝缘材料层143的暴露于先前由绝缘材料层143之间的层141占据的空间中的表面上形成阻挡电介质7，从而导致图41中所示的结构。阻挡电介质7具有「反向」蛤形状，其中所述蛤形状的打开侧面向远离开口81而非朝向开口81处。接着，可在绝缘材料层143之间的蛤形阻挡电介质7中的空的空间中形成控制栅极3，从而导致图42中所示的结构。例如，可通过在蛤形阻挡电介质7及切口区94中的空的空间中沉积导体(例如，通过CVD沉积钨)来形成经隔离的控制栅极3，后面是随后蚀刻出定位于切口区94中的导体的部分。
上部电极202可形成于半导体通道1上方，从而导致图28B中所示的结构。在这些实施例中，在于基板100上方形成堆叠140的步骤之前，可将下部电极102提供于半导体通道1下方。下部电极102及上部电极202可用作NAND串的源极/漏极电极。如上文相对于图28A所描述，出于清晰起见，图28B中未示出选择晶体管。
如图28B中所示，所得NAND串380可包括基板100上方的多个器件层级。器件层级中的每一个包括相应控制栅极3、相邻于相应控制栅极3的相应阻挡电介质段7、相邻于相应阻挡电介质段7的相应离散电荷储存段9、相邻于相应离散电荷储存段9的穿隧电介质层11的相应部分及通道层1的相应部分。NAND串的阻挡电介质段7中的每一个的至少一部分具有蛤形状且NAND串的多个控制栅极电极3中的每一个至少部分地定位于相应阻挡电介质段7的蛤形部分中的开口中。在某些实施例中，在每相应器件层级中，离散电荷储存段9具有比控制栅极电极3的高度大的高度，因为电荷储存段9具有与反向(reverse)蛤形阻挡电介质7相同的高度，而控制栅极电极3定位于反向蛤形阻挡电介质7内部。所述单片三维NAND串可进一步包括自上面接触半导体通道l的源极电极或漏极电极202中的一个和自下方接触所述半导体通道的源极电极或漏极电极102中的另一个。
可选择地，可形成空心U形管空间(未示出)而不是图29A和35A中所示的开口81以外。在这些替代实施例中，半导体通1实质上采用空心U形管空间的形状，而非具有柱形状(如图28A和28B中所示)。在这些替代实施例中，可将两个上部电极用作NAND串的自上面接触半导体通道的源极/漏极电极，其中可选下部电极接触半导体通道的底部部分作为主体接触，如图3、4及22B中所示。
实施例V
在第五实施例中，将至少第一导电或半导体(例如，重掺杂的半导体)屏蔽翼定位于第一离散电荷储存段与第二离散电荷储存段之间。所述屏蔽翼透过分离每一单元与定位于上面或下方的相邻单元的绝缘材料来减少每一垂直NAND串中的相邻单元之间的寄生耦合。
例如，如图43中所示，将屏蔽翼12a定位于定位于器件层级A中的电荷储存段9a与定位于NAND串480的器件层级B中的电荷储存段9b之间。器件层级B定位于基板(出于清晰起见，图43中未示出)的主要表面上方及器件屠级A下方。
屏蔽翼12a被定位成与同一器件层级(亦即，器件层级A)中的控制栅极电极3a电接触。翼12a可包括定位于相邻、垂直分离的单元之间且凸出至电荷储存段9之间的空间(例如，开口81)中的导电或半导体层的一部分。翼12可包括任意导电材料(诸如，金属或金属合金(例如，钨、氮化钛、硅化钛等))或半导体材料(诸如，重掺杂的多晶硅)。在这些实施例中，多个阻挡电介质段7中的每一个的至少一部分具有蛤形状且多个离散电荷储存段9中的每一个至少部分地定位于相应蛤形阻挡电介质段7中的开口中。
图44-48图解说明根据本发明的第五实施例制造图43中所示的NAND串480的方法。
首先，在基板(出于清晰起见，未示出)上方形成使第一层151和第二层152交替的堆叠150。第一层151(例如，器件层级A中的151a及器件层级B中的151b)包括导电或半导体控制栅极材料，诸如，重掺杂的多晶硅。第二层152(例如，器件层级A中的152a及器件层级B中的152b)包括绝缘子层153(例如，器件层级A中的153a及器件层级B中的153b)(诸如，氧化硅)及不同于子层153的材料(诸如，氮化硅)的第一牺牲子层154(例如，器件层级A中的154a及器件层级B中的154b)。如在之前实施例中，接着蚀刻堆叠150以在所述堆叠中形成至少一个开口81，从而导致图44中所示的结构。
此外，如图45中所示，接着在开口81中和第一凹入部62中形成阻挡电介质7，且使用先前实施例中所描述的方法在第一凹入部62中阻挡电介质7上方形成彼此分离的多个离散电荷储存段90在第一凹入部62中形成阻挡电介质7的步骤包括在第一凹入部62中形成多个蛤形阻挡电介质段7，且形成多个离散电荷储存段9的步骤包括在多个蛤形阻挡电介质段7中的相应的一个中的开口内部形成多个离散电荷储存段9中的每一个。
接下来，可接着在离散电荷储存段9的暴露于至少一个开口81中的侧壁上方形成穿隧电介质11，后面是使用上文所描述的方法在至少一个开口81中形成半导体通道1。在某些实施例中，在至少一个开口81中形成半导体通道1的步骤在至少一个开口81的侧壁土而不是在至少一个开口81的中心部分中形成半导体通道材料1，以使得半导体通道材料1不完全填充至少一个开口81。至少一个开口81的中心部分中的绝缘填充材料2用以完全填充至少一个开口81，从而导致图46中所示的结构。另一选择下，半导体通道材料1采用半导体通道材料使至少一个开口81完全填充(未示出)。
接下来，接着使用先前实施例(例如，如图32B中所示)中所描述的方法来蚀刻堆叠150的切口区域(出于清晰起见，未示出)以暴露堆叠150的背侧。此后面是移除第一牺牲子层154以透过所述切口区域自所述堆叠的背侧形成第二凹入部64(例如，器件层级A中的凹入部64a及器件层级B中的凹入部64b)，从而导致图47中所示的结构。例如，若牺牲子层154包括氮化硅，则可通过选择性湿式蚀刻来移除这些子层，与多晶硅及氧化硅相比，其选择性地蚀刻氮化硅。
接着，在第二凹入部64中形成彼此分离的多个导电或半导体屏蔽翼12，从而导致图43中所显示的结构。翼12可包括透过切口区提供的ALD或CVD沉积的钨层。在透过切口区沉积翼12之后，可蚀刻出切口区。
在上文的非限制性实例中，每第一牺牲子层154定位于每第二层152中的绝缘子层153上面。例如，器件层级A中的第一牺牲子层154a定位于器件层级A中的绝缘子层153a上面，且器件层级B中的第一牺牲子层154b定位于器件层级B中的绝缘子层153b上方。因此，在每一记忆体单元中，翼12定位于每相应子层153上面及每相应控制栅极3下方。
可选择地，在每第二层152中，第一牺牲子层154可定位于绝缘子层153下方而非上面。在此配置中，在每一存储器单元中，翼12定位于每相应子层153下方及每相应控制栅极3下方，如图48中所示。在此配置中，翼12a缘与下一单元的栅极3b电接触。可选择地，翼12a可被认为是层级B中的单元的部分，因为该翼连接至层级B中的控制栅极。
在图43及48中，多个屏蔽翼12中的每一个定位于多个离散电荷储存段9中的相邻两个之间。例如，屏蔽翼12a定位于离散电荷储存段9a及9b之间。
在另一配置中，NAND串含有每单元两个屏蔽翼，如图49中所示。例如，在层级B中的单元中，除与控制栅极3b接触的第一屏蔽翼12b以外，每一单元进一步包括被定位成与控制栅极电极3b电接触的第二导电或半导体屏蔽翼13b(亦即，每一栅极接触所述栅极上面的翼及所述浮动栅极材料下方的一翼)。翼13b实质上平行于基板100的主要表面地且至少部分地在第一离散电荷储存段9a与第二离散电荷储存段9b之间延伸，如图49中所示。换言之，替代图43及48中的一个翼，可将两个屏蔽翼(例如，屏蔽翼12a及屏蔽翼13b)定位于离散电荷储存段9a及9b之间，如图49中所示。定位于同一器件层级中的屏蔽翼通过第一层151(亦即，这些实施例中的控制浮动栅极材料3)而彼此分离，而定位于相邻器件层级中的屏蔽翼通过层级间绝缘层(例如，绝缘子层153)而彼此电隔离。例如，定位于器件层级A中的屏蔽翼12a及13a通过第一层151a(亦即，控制栅极3a)而彼此连接，而定位于器件层级A中的屏蔽翼12a和定位于器件层级B中的13b通过绝缘子层153a而彼此分离。
图50-51图解说明根据本发明的实施例制造图49中所示的NAND串的方法。参考图50，堆叠150的第二牺牲层152进一步包括第二牺牲子层155'其中绝缘子层153定位于第一牺牲层154下方和第二牺牲层155上面。此外，移除第一牺牲子层154a(以在器件层级A中形成第二凹入部64a)的步骤亦移除第二牺牲子层155a以使定位成紧邻器件层级A下方的器件层级B中形成第三凹入部66b，从而导致图51中所示的结构。接着，在第二凹入部64和第三凹入部66中形成屏蔽翼12及13，从而导致图49中所示出的结构。
类似地，可在半导体通道1上方形成上部电极(未示出)，而可在于基板100上方形成堆叠150的步骤之前将下部电极(未示出)提供于半导体通道1下方。所述下部电极及所述上部电极可用作NAND串的源极/漏极电极。
视情况，可将至少一个牺牲特征(未示出)提供于基板上方及堆叠150下方，以使得接着可在形成穿隧电介质11的步骤之前移除所述至少一个牺牲特征以形成实质上平行于所述基板的重要表面延伸的空心区，所述空心区连接所述堆叠中的至少一个开口及另一开口以形成空心U形管空间。在此实施例中，形成半导体通道1的步骤在所述空心U形管空间中形成半导体通道且采用所述空心U形管空间的形状，如上文的实施例中所描述。
可选择地，如图52中所示，在NAND串580中，可在相同步骤中形成第一屏蔽翼12、第二屏蔽翼13及控制栅极电极3，以使得每第一屏蔽翼12包括相应控制栅极电极3的下部部分且每第二屏蔽翼13包括相应控制栅极电极3的上部部分。较佳地，在每一器件层级中的第一屏蔽翼12、第二屏蔽翼13及控制栅极电极3之间不存在可观察到的界面。换言之，控制浮动栅极材料3中的每一个具有蛤形状。例如，如固52中所示，可在一相同步骤中形成第一屏蔽翼12a、第二屏蔽翼13a及控制栅极电极3a，以使得第一屏蔽翼12a包括控制栅极电极3a的下部部分且第二屏蔽翼13a包括控制栅极电极3a的上部部分。在一相同步骤(较住地与层级A中的栅极及翼相同的步骤)中形成第一屏蔽翼12b、第二屏蔽翼13b及控制栅极电极3b，以使得第一屏蔽翼12b包括控制栅极电极3b的下部部分且第二屏蔽翼13b包括控制栅极电极3b的上部部分
每第一屏蔽翼12至少部分地延伸于多个离散电荷储存段9中的第一个与相邻第二个之间且第二屏蔽翼13至少部分地延伸于多个离散电荷储存段9中的第一个与相邻第三个之间。例如，第一屏蔽翼12a至少部分地延伸于离散电荷储存段9a和9b之间，而第二屏蔽翼13a至少部分地延伸于离散电荷储存段9a与上部器件层级(未示出)的离散电荷储存段之间。层级B中的第二屏蔽翼13b及层级A中的第一屏蔽翼12a两个皆定位于离散电荷储存段9a及9b之间。
亦参考图52，多个阻挡电介质段7中的每一个的至少一部分至少部分地定位于相应蛤形控制栅极电极3中的开口中，而在每一器件层级中，第一离散电荷储存段9至少部分地安置于屏蔽翼12及13之间。例如，段或浮动栅极9a定位于翼12a及12b之间且相邻于控制栅极3a的侧。翼12、13及控制栅极3由任意适合的导电或重掺杂的半导体材料制造，诸如，钨或重掺杂的多晶硅。
图53-57图解说明根据本发明的第五实施例制造如图52中所示的NAND串680的方法。
参考图53，在基板(未示出)上方形成第一层161和第二层162的交替层堆叠160。第一层161包括第一牺牲子层164、第二牺牲子层165和定位于第一牺牲子层164与第二牺牲子层165之间的第三牺牲子层163。接着，蚀刻堆叠160以形成至少一个开口81，从而导致图53中所示的结构。接下来，选择性地蚀刻第三牺牲子层163以形成第一凹入部61，如图54中所示。接着，可使用上文所描述的方法在第一凹入部61中形成彼此分离的多个离散电荷储存段9，从而导致图55中所示的结构。
在某些实施例中，第二层162包括绝缘层，诸如氧化硅。第三牺牲子层163包括不同于第一牺牲子层164、第二牺牲子层165和第二层162的牺牲材料。在非限制性实例中，第一牺牲子层164和第二牺牲子层165可包括氮化硅，且第三牺牲子层163包括未经掺杂的多晶硅，而多个离散电荷储存段9包括经掺杂的多晶硅。
接着，可使用上文在先前实施例中所描述的方法的类似方法来在离散电荷储存段9的暴露于至少一个开口81中的侧壁上方形成穿隧电介质11且在至少一个开口81中的穿隧电介质11上方形成半导体通道1。在某些实施例中，在至少一个开口中形成半导体通道1的步骤在至少一个开口81的侧壁上而不是在至少一个开口81的中心部分中形成半导体通道材料，以使得半导体通道材料1不完全填充至少一个开口81，且接着在至少一个开口81的中心部分中形成绝缘填充材料2以完全填充至少一个开口81，从而导致图56中所示的结构。
可选择地，在至少一个开口中形成半导体通道1的步骤采用半导体通道材料完全填充至少一个开口81。在此替代实施例中，可省略绝缘填充材料2。
接着，可蚀刻堆叠160以暴露堆叠160的背侧，诸如透过类似于图32B中所示的切口区的切口区。接着，此后面是透过所述切口区自所述堆叠的背侧移除第一牺牲子层164、第二牺牲子层165和第三牺牲子层163以形成蛤形开口86，以使得多个离散电荷储存段9及穿隧电介质11的部分暴露于层162间的蛤形开口86中，如图57中所示。
接着，自背侧在所述堆叠上形成阻挡电介质层，以使得多个蛤形阻挡电介质段7形成于蛤形开口86中在多个离散电荷储存段9周围及上方。每一段7部分地填充相应开口86。接着，通过在由蛤形阻挡电介质段7部分地填充的蛤形开口86中形成多个蛤形控制栅极电极3来填充经部分填充的开口，从而导致图52中所示的结构。
在第五实施例的另一方面中，导电或半导体衬里(例如，15a)定位于图58中所示的NAND串680的控制栅极电极(例如，3a)与阻挡电介质段(例如，7a)之间。导电或半导体衬里15具有蛤形状且包括通过连接部分连接的第一屏蔽翼12和第二屏蔽翼13，以使得第一离散电荷储存段9至少部分地安置于屏蔽翼12及13之间且相邻于所述连接部分。
例如，如图58中所示，第一屏蔽翼12a至少部分地延伸于多个离散电荷储存段9中的第一段9a及相邻第二段9b之间。第二屏蔽翼13a至少部分地延伸于多个离散电荷储存段9中的第一段9a及相邻第三段9c之间。来自相邻存储器单元/器件层级的两个屏蔽翼(例如，12a及13b)定位于相邻存储器单元的离散电荷储存段9a及9b之间。可在多个器件层级中重复同一结构。
类似于衬里15，多个阻挡电介质段(例如，7a和7b)中的每一个可包括实质上垂直于基板(未示出)的主要表面延伸的阻挡电介质层7的蛤形部分。在这些实施例中，穿隧电介质11具有实质上笔直侧壁及均匀厚度。
图59-63图解说明根据本发明的实施例制造图58中所示的NAND串580的方法。
参考图59，在基板(未示出)上方形成第一层171和第二层172的交替层堆叠170。第一层171包括导电或半导体控制浮动栅极材料材料而第二层172包括绝缘材料。接着，蚀刻堆叠170以形成至少一个开口81，从而导致图59中所示的结构。
接着，选择性地蚀刻第一层171以形成第一凹入部67，从而导致图60中所示的结构。接着，通过ALD或CVD及随后的各向异性蚀刻步骤透过开口81在第一凹入部67中形成导电或半导体衬里15(例如，重掺杂的多晶硅)。导电或半导体衬里15具有蛤形状，如图61中所示。导电或半导体衬里15可包括与第一层171的材料(亦即，图58中所示的控制栅极3的材料)相同或不同的材料。
接下来，在开口81中形成阻挡电介质层7以部分地填充第一凹入部670阻挡电介质层7形成于所述开口中在第二材料172的悬垂部分之间的蛤形衬里15中。在某些实施例中，阻挡电介质7可为开口81中在衬里15内部且在第二材料172的部分外部延伸的氧化硅层。层7采用衬里15形状且因此在每一器件层级中具有蛤形段。例如，一蛤形电介质段7a定位于器件层级A中，且蛤形电介质段7b定位于器件层级B中，如图62中所示。接着，如先前实施例中所描述，彼此分离的离散电荷储存段9可形成于第一凹入部67中在蛤形阻挡电介质7中的开口中，从而导致图63中所示的结构。
接着，可使用上文所描述的方法的类似方法来在离散电荷储存段9的暴露于至少一个开口81中的侧壁上方形成穿隧电介质11且在至少一个开口81中的穿隧电介质11上方形成半导体通道1。在某些实施例中，在至少一个开口中形成半导体通道1的步骤在至少一个开口81的侧壁上而不是在至少一个开口81的中心部分中形成半导体通道材料，以使得半导体通道材料1不完全填充至少一个开口81，且接着在至少一个开口81的中心部分中形成绝缘填充材料2以完全填充至少一个开口81，从而导致图58所示的结构。可选择地，在至少一个开口中形成半导体通道1的步骤采用半导体通道材料完全填充至少一个开口81。在此替代实施例中，可省略绝缘填充材料2。
可选择地，除形成具有图44、50、53及59中所示的圆柱形、正方形或矩形形状的单独柱形开口81以外，还可形成通过具有第二实施例的空心U形管形状的空心连接区连接的两个开口。在这些替代实施例中，半导体通道1实质上采用空心U形管空间的形状，而非具有柱形状(如图43、49及图52及58中所示)。在这些替代实施例中，如图3及4中所示，可将两个上部电极用作NAND串的自上面接触半导体通道的源极/漏极电极，其中可选下部电极接触半导体通道的底部部分作为主体接触。
在上文所描述的实例中，当自上面观看时，半导体通道1及开口81具有圆形或正方向俯视剖面。然而，可使用任何其他俯视剖面形状，例如而不是限于椭圆形、三角形或多边形，诸如正方形、矩形、五边形、六边形等。
出于图解说明及描述的目的，上文已对本发明的实施例进行了描述。其并非意欲作为穷尽性说明或将本发明限制为所披露的精确形式，而是可依据上文的教导或可根据本发明的实践而做出各种修改及变化。挑选及描述所述实施例旨在解释本发明的原理且作为实际应用，从而使本领域普通技术人员能够以适合于所涵盖的特定应用的各种实施例及各种修改来利用本发明。本发明的范围意欲由所附的权利要求书的范围及其等效形式来界定。

Claims (20)

1.一种单片三维NAND串，其包括：
半导体通道，其定位于基板上方，所述半导体通道的至少一个端部实质上垂直于所述基板的主要表面延伸；
多个控制栅极，其实质上平行于所述基板的主要表面延伸，其中所述多个控制栅极至少包括定位于第一器件层级中的第一控制栅极和定位于第二器件层级中的第二控制栅极，第二器件层级定位于所述基板上方和第一器件层级下方；以及
电荷储存材料，其定位于第一器件层级和第二器件层级中；
阻挡电介质，其定位于所述电荷储存材料与所述多个控制栅极之间；以及
穿隧电介质，其定位于所述多个电荷储存材料与所述半导体通道之间；
其中：
所述穿隧电介质具有笔直侧壁；
所述阻挡电介质的部分具有蛤形状；以及
所述多个控制栅极中的每一个至少部分地定位于阻挡电介质的所述蛤形部分中的开口中。
2.如权利要求1所述的单片三维NAND串，其中所述穿隧电介质在整个NAND串上具有笔直侧壁及均匀厚度。
3.如权利要求1所述的单片三维NAND串，其进一步包括：源极或漏极之一，其自上面接触所述半导体通道；以及源极或漏极中的另一个，其自下方接触所述半导体通道。
4.如权利要求1所述的单片三维NAND串，其中所述电荷存储材料包括电荷存储电介质材料或导电毫微粒子。
5.如权利要求1所述的单片三维NAND串，其中所述电荷储存材料包括浮动栅极材料。
6.如权利要求1所述的单片三维NAND串，其中所述浮动栅极材料包括：多晶硅、金属、金属合金或金属硅化物。
7.如权利要求1所述的单片三维NAND串，其中所述多个控制栅极包括导电或半导体控制栅极材料。
8.如权利要求7所述的单片三维NAND串，其中所述多个控制栅极电极包括钨、铜、铝、钽、钛、钴、氮化钛或其合金。
9.如权利要求8所述的单片三维NAND串，其中所述多个控制栅极电极包括钨。
10.如权利要求1所述的单片三维NAND串，还包括定位于所述半导体通道中的开口的中心部分中的绝缘填充材料。
11.一种单片的、存储器件的三维阵列，定位于硅基板之上，其包括垂直定向的NAND串的阵列，在NAND串中，第一器件层级中的至少一个存储单元定位于第二器件层级中的另一个存储单元上方，其中，所述垂直定向的NAND串的阵列的至少一个垂直定向的NAND串包括：
半导体通道，其定位于硅基板上方，所述半导体通道的至少一个端部实质上垂直于所述基板的主要表面延伸；
多个控制栅极，其实质上平行于所述基板的主要表面延伸，其中所述多个控制栅极至少包括定位于第一器件层级中的第一控制栅极和定位于第二器件层级中的第二控制栅极，第二器件层级定位于所述基板上方和第一器件层级下方；以及
电荷储存材料，其定位于第一器件层级和第二器件层级中；
阻挡电介质，其定位于所述电荷储存材料与所述多个控制栅极之间；
穿隧电介质，其定位于所述多个电荷储存材料与所述半导体通道之间；以及
集成电路，包括用于位于硅基板上的存储器阵列的驱动器电路
其中：
所述穿隧电介质具有笔直侧壁；
所述阻挡电介质的部分具有蛤形状；以及
所述多个控制栅极中的每一个至少部分地定位于阻挡电介质的所述蛤形部分中的开口中。
12.如权利要求11所述的阵列，其中所述至少一个NAND串的穿隧电介质在整个NAND串上具有笔直侧壁及均匀厚度。
13.如权利要求11所述的阵列，其中所述至少一个NAND串还包括：源极或漏极之一，其自上面接触所述半导体通道；以及源极或漏极中的另一个，其自下方接触所述半导体通道。
14.如权利要求11所述的阵列，其中所述至少一个NAND串的电荷存储材料包括电荷存储电介质材料或导电毫微粒子。
15.如权利要求11所述的阵列，其中所述至少一个NAND串的电荷储存材料包括浮动栅极材料。
16.如权利要求11所述的阵列，其中所述浮动栅极材料包括：多晶硅、金属、金属合金或金属硅化物。
17.如权利要求11所述的阵列，其中所述多个控制栅极包括导电或半导体控制栅极材料。
18.如权利要求17所述的阵列，其中所述多个控制栅极电极包括钨、铜、铝、钽、钛、钴、氮化钛或其合金。
19.如权利要求18所述的阵列，其中所述多个控制栅极电极包括钨。
20.如权利要求11所述的阵列，其中所述至少一个NAND串还包括定位于所述半导体通道中的开口的中心部分中的绝缘填充材料。
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