KR101656375B1

KR101656375B1 - 수직 채널형 비휘발성 메모리 소자 및 그 제조방법

Info

Publication number: KR101656375B1
Application number: KR1020150080127A
Authority: KR
Inventors: 박철민; 황선각
Original assignee: 연세대학교 산학협력단
Priority date: 2015-06-05
Filing date: 2015-06-05
Publication date: 2016-09-09

Abstract

본 발명의 일 측면은 반도체 장치 및 그 제조방법에 관한 것으로, 더욱 상세하게는 3차원적으로 배열된 메모리 셀들을 포함하는 수직 채널형 메모리 소자 및 그 제조방법에 관한 것이다.
본 발명의 일 실시예에 따른 메모리 소자는 고가의 리소그래피 공정 없이도 수백 나노 미터의 채널 길이를 가질 수 있을 뿐만 아니라 수직으로 적층이 가능한 구조이기 때문에 저가의 용액공정으로 고집적도의 유기 메모리 소자를 구현할 수 있는 효과를 제공한다.

Description

수직 채널형 비휘발성 메모리 소자 및 그 제조방법{Vertical Type Non-Volatile Memory Device and Method for Fabricating The Same}

본 발명의 일 측면은 반도체 장치 및 그 제조방법에 관한 것으로, 더욱 상세하게는 3차원적으로 배열된 메모리 셀들을 포함하는 수직 채널형 메모리 소자 및 그 제조방법에 관한 것이다.

이 부분에 기술된 내용은 단순히 본 발명의 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.

비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.

이러한 메모리 소자 중에서 실리콘을 기반으로 하는 무기물 플래쉬 메모리의 경우 현재 수직 채널의 적층형 메모리 소자가 개발이 활발히 진행되고 있긴 하지만, 현재 각광을 받고 있는 웨어러블 소재와의 호환성이 떨어지는 등 문제가 있어서 최근에는 유연하게 휠 수 있도록 유기물을 이용하는 비휘발성 메모리 소자에 관심이 많아지고 있다.

그러나 유기물 메모리를 고집적도로 구현하기 위해서는 리소그래피 공정, 증착 공정 등을 수행해야 하는데 고기의 장비를 이용해야 하기 때문에 저가의 대면적 유기물 메모리 소자 제조에 적용되기는 어려운 문제가 있다.

이에 본 발명에 따른 일 측면은, 전술한 문제점을 해결하기 위해 제안된 것으로서, 본 발명의 목적은 유기 비휘발성 메모리 소자의 집적도를 올리기 위해서 바이레이어 플로팅 전사 기술을 이용한 새로운 구조의 적층형 비휘발성 고분자 메모리 소자를 제공함에 있다.

본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

위에 제기된 과제를 달성하기 위하여, 본 발명의 일 측면은, 기판에 제1 전극을 형성하고, 상기 제1 전극의 상면에 절연막을 형성하는 제1 단계; 상기 절연막의 상면에 상기 제1 전극과는 다른 제2 전극을 형성하는 제2 단계;

에칭 공정을 통하여 상기 제1 전극과 상기 제2 전극 사이에 갭(Gap)을 형성하는 제3 단계; 제1 박막과 제2 박막을 가지는 바이레이어 필름을 마련하는 제4 단계; 및

상기 바이레이어 필름을 용액 공정을 통하여 상기 갭이 형성된 영역에 전사시키는 제5 단계;를 포함하는 적층형 메모리 소자 제조방법을 제공할 수 있다.

여기서 상기 제1 전극과 상기 제2 전극이 절연막을 사이에 두고 교번하여 적층되도록, 상기 제2 단계를 수행한 후, 상기 제3 단계를 수행하기 전에, 상기 제2 전극의 상면에 절연막을 형성하고 다시 상기 제1단계를 수행할 수 있다.

실시예에 따라서 상기 제1 전극은 소스 전극이고, 상기 제2 전극은 드레인 전극일 수 있다.

실시예에 따라서 상기 제1 박막은 반도체이고, 상기 제2 박막은 메모리 절연막일 수 있다. 여기서 상기 메모리 절연막은 강 유전체 또는 플레시 기능이 있는 소재로 형성될 수 있다. 여기서 상기 반도체, 상기 절연막 또는 상기 메모리 절연막은 고분자 물질로 형성될 수 있다.

실시예에 따라서 상기 갭이 형성된 영역은 상기 기판을 기준으로 경사진 것일 수 있다.

실시예에 따라서 상기 용액 공정은 상기 바이레이어 필름과 상기 갭이 형성된 영역을 함께 용액 상에 플로팅시킨 상태에서 이루어질 수 있다.

이상에서 설명한 바와 같이 본 발명의 일 실시예에 따른 메모리 소자는 고가의 리소그래피 공정 없이도 수백 나노 미터의 채널 길이를 가질 수 있을 뿐만 아니라 수직으로 적층이 가능한 구조이기 때문에 저가의 용액공정으로 고집적도의 유기 메모리 소자를 구현할 수 있는 효과를 제공한다.

이외에도, 본 발명의 효과는 실시예에 따라서 우수한 범용성을 가지는 등 다양한 효과를 가지며, 그러한 효과에 대해서는 후술하는 실시예의 설명 부분에서 명확하게 확인될 수 있다.

도 1은 본 발명의 일 실시예에 따른 적층형 메모리 소자의 제조방법을 나타내는 순서도이다.
도 2은 본 발명의 일 실시예에 따른 적층형 메모리 소자의 제조방법을 나타내는 개략도이다.
도 3은 본 발명의 일 실시예에 따른 제1 전극(110)과 제2 전극(130)이 절연막(120)을 사이에 두고 교번하여 적층된 적층체를 나타낸다.
도 4는 바이레이어 필름을 갭이 형성된 기판 상에 전사시키는 과정을 나타낸다.

이하, 본 발명의 일 실시예를 예시적인 도면을 통해 상세하게 설명한다.

각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.

또한, 도면에 도시된 구성요소의 크기나 형상 등은 설명의 명료성과 편의상 과장되게 도시될 수 있다. 또한, 본 발명의 구성 및 작용을 고려하여 특별히 정의된 용어들은 본 발명의 실시예를 설명하기 위한 것일 뿐이고, 본 발명의 범위를 한정하는 것이 아니다.

도 1은 본 발명의 일 실시예에 따른 적층형 메모리 소자의 제조방법을 나타내는 순서도이다.

본 발명의 일 실시예에 따른 메모리 소자의 제조방법은 기판(100)에 제1 전극(110)을 형성하고, 상기 제1 전극(110)의 상면에 절연막(120)을 형성하는 제1 단계(S100); 상기 절연막(120)의 상면에 상기 제1 전극(110)과는 다른 제2 전극(130)을 형성하는 제2 단계(S110);

에칭 공정을 통하여 상기 제1 전극(110)과 상기 제2 전극(130) 사이에 갭(140, Gap)을 형성하는 제3 단계(S120); 제1 박막(210)과 제2 박막(220)을 가지는 바이레이어 필름(200)을 마련하는 제4 단계(S130); 및

상기 바이레이어 필름(200)을 용액 공정을 통하여 상기 갭(140)이 형성된 영역에 전사시키는 제5 단계(S140);를 포함하여 구성될 수 있다.

도 2은 본 발명의 일 실시예에 따른 적층형 메모리 소자의 제조방법을 나타내는 개략도이다.

도 2(a)는 기판(100) 상에 소스 전극을 증착시킨 뒤에 절연막(120)을 스핀 코팅하는 과정을 나타낸다. 도 2(b)는 도 2(a)의 절연막(120) 상면에 드레인 전극을 증착증착시킨 뒤에 엣칭을 수행하는 과정을 나타낸다. 도 2(c)는 갭(140)을 형성하는 과정을 나타낸다.

도 2(d)는 바이레이어 필름(200)을 전사시키고 어닐링 공정을 수행하는 과정을 나타낸다. 도 2(e)는 게이트 전극을 증착시킨 뒤에 엣칭을 수행하는 과정을 나타낸다. 도 2(f)는 완성된 수직형 채널의 메모리 소자를 나타낸다.

도 2(a)를 참조하면, 실시예적으로 기판(100)의 상면의 전부 또는 일부에 제1 전극(110)을 형성할 수 있다. 기판(100)은 실리콘 재질의 웨이퍼일 수 있다. 제1 전극(110)은 전도성 재질, 예를 들어 금속 소재로 형성될 수 있다. 제 1전극은 패턴된 것일 수 있다. 제1 전극(110)의 형성은 예를 들어 증착 공정 등을 통하여 기판(100)에 코팅되는 방식으로 이루어질 수 있다. 제1 전극(110)은 소스 전극(Source electrode)을 의미할 수 있다.

제1 전극(110)을 형성한 뒤에는 제1 전극(110)의 상면에 절연막(120)을 형성할 수 있다. 구체적으로 절연막(120)은 제 1전극이 형성된 기판(100) 상에 스핀 코팅 공정(Spin-Coating) 등을 통하여 형성될 수 있으며, 제1 전극(110)의 상면의 전부 또는 일부를 덮도록 형성될 수 있다. 절연막(120)은 예를 들어 PMMA와 같은 고분자 물질일 수 있다.

도 2(b)를 참조하면, 절연막(120)이 형성된 뒤에는 절연막(120)의 상면에 제2 전극(130)을 형성시킬 수 있다. 제2 전극(130)은 제1 전극(110)과 마찬가지로 전도성 재질 예를 들어 금속 소재로 형성될 수 있다. 제2 전극(130)은 패턴된 것일 수 있다. 제2 전극(130)의 형성은 예를 들어 증착 공정 등을 통하여 이루어질 수 있다. 제2 전극(130)은 드레인 전극(Drain electrode)을 의미할 수 있다.

제2 전극(130)은 기판(100)을 기준으로 제1 전극(110)과 수직하게 정렬되도록 위치할 수 있지만, 반드시 그럴 필요는 없으며, 제1 전극(110)과 비정렬되도록 위치할 수도 있다. 제2 전극(130)은 제1 전극(110)과 사이에서 갭(140)을 형성할 수 있는 위치에 위치하면 족하다.

도 2(c)를 참조하면, 제2 전극(130)을 형성한 뒤에 에칭 공정을 수행할 수 있다. 에칭 공정을 통하여 제1 전극(110)과 제2 전극(130) 사이에 갭(140)을 형성할 수 있다. 실시예적으로 에칭 공정을 수행하면 제1 전극(110)과 제2 전극(130) 사이에 개재된 고분자 절연막(120)은 에칭이 안되고, 제1 전극(110) 또는 제2 전극(130)이 커버하지 않은 고분자 절연막(120) 부분만 에칭되어 제거될 수 있다.

여기서 에칭 공정에 의하여 형성된 절연막(120) 상의 절단면 영역이 갭(140)이 될 수 있다. 즉, 갭(140)은 절연막(120)의 일 단면을 의미할 수 있다. 제1 전극(110)과 제2 전극(130) 사이에 개재된 고분자 절연막(120) 중에서 외부로 노출된 고분자 절연막(120)의 일 표면을 의미할 수 있다. 실시예적으로 갭(140)이 형성된 영역은 기판(100)에 대하여 경사진 면을 가질 수 있다.

갭(140)은 후술할 바이레이어 필름(200)이 용액 공정을 통하여 전사되어 부착되어 위치하게 되는 영역일 수 있으며, 제1 전극(110)과 제2 전극(130) 사이에서 채널(211)이 형성되도록 베이스로 제공되는 영역일 수 있다. 여기서 채널(211)은 드레인 전류의 통로를 의미할 수 있다.

이상, 기판(100) 상에 갭(140)을 형성하는 과정을 설명하였다.

도 2(d)를 참조하면, 전술한 과정에 의하여 갭(140)이 형성된 기판(100)을 마련한 뒤에 이 갭(140)이 형성된 기판(100) 상에 바이레이어 필름(200)을 전사시키고, 이후 어닐링 등을 통하여 바이레이어 필름(200)과 갭(140)이 형성된 기판(100)을 접착할 수 있다.

도 2(e) 및 도 2(f)를 참조하면, 바이레이어 필름(200)의 상면에 제3 전극(150)을 증착 공정 등을 통하여 형성시킨 뒤에 에칭 공정을 통하여 각각의 전극들을 노출시켜 메모리 소자를 제조할 수 있다.

지금까지는 제1 전극(110)과 제2 전극(130)이 적층되는 경우를 설명했지만, 제1 전극과 제2 전극은 교번하여 복수 개가 적층될 수 있다.

도 3은 본 발명의 일 실시예에 따른 제1 전극(110)과 제2 전극(130)이 절연막(120)을 사이에 두고 교번하여 적층된 적층체를 나타낸다. 도 3(a)는 갭이 수직하게 형성된 모습을 나타내고, 도 3(b)는 경사지도록 형성된 모습을 나타낸다.

제1 전극(110)과 제2 전극(130)은 절연막(120)을 사이에 두고 교번하여 적층될 수 있다. 이를 위해서, 제2 단계(S110)를 수행한 후, 제3 단계(S120)를 수행하기 전에, 상기 제2 전극(130)의 상면에 절연막(120)을 형성하고 다시 상기 제1단계를 수행할 수 있다. 여기서, 적층되는 제1 전극(110), 절연막(120) 및 제2 전극(130)의 개수에 제한이 없다.

메모리 소자 제조자는 설정된 개수만큼 제1 전극(110)과 제2 전극(130)을 교번하여 적층할 수 있다. 각각의 제1 전극(110)과 제2 전극(130)은 메모리 소자의 셀을 구성하는 한 쌍일 수 있으며, 이렇게 구성되는 셀은 설계자의 설계에 의하여 기판(100)을 기준으로 수직으로 복수의 개수가 적층되어 배치될 수 있다.

바이레이어 필름(200)은 갭(140)이 형성된 기판(100) 상에 부착되어 제1 전극(110)과 제2 전극(130) 사이에서 채널(211)을 형성하는 것일 수 있다.

바이레이어 필름(200)은 제1 박막(210)과 제2 박막(220)이 서로 겹쳐저 형성될 수 있다. 실시예에 따라서 제1 박막(210)은 반도체 고분자이고, 제2 박막(220)은 메모리 기능을 수행할 수 있는 메모리 절연막일 수 있다. 예를 들어 메모리 절연막은 강 유전체 또는 플레시 기능이 있는 소재로 형성될 수 있다.

또한, 여기서 반도체, 절연막(120) 또는 메모리 절연막은 모두 고분자 물질로 형성될 수 있다.

제1 박막(210)은 기판(100) 상의 복수의 갭(140)이 형성된 전체의 영역을 덮도록 접착될 수 있다. 또한, 제2 박막(220)은 제1 박막(210)의 상면에 부착된 것일 수 있다.

바이레이어 필름(200)에서 제1 박막(210)의 부분 중에서 제1 전극(110)과 제2 전극(130) 사이에 위치하는 부분은 채널(211)의 역할을 할 수 있다. 즉 기판(100) 상의 갭(140) 상에 부착된 제1 박막(210) 부분은 드레인 전극에서 소스 전극으로 전류를 통과시키는 채널(211)의 역할을 수행하는 부분일 수 있다. 갭(140)의 길이와 채널(211)의 길이는 동일할 수 있다.

바이레이어 필름(200)을 마련하는 제4 단계(S130)는 제1 단계(S100) 내지 제3 단계(S120)와 별개의 과정이며 순서적으로 관계가 없다. 즉, 제1 전극(110)과 제2 전극(130) 사이에 갭(140)을 형성하기 전에 바이레이어 필름(200)을 먼저 마련하더라도 무방하다.

바이레이어 필름(200)을 마련하는 제4 단계(S130)는 지금까지 설명한 제1 전극(110)과 제2 전극(130)이 절연막(120)을 사이에 두고 교번하여 적층된 적층체를 마련하는 제1 단계(S100)에서 제3 단계(S120)까지의 과정과는 별개의 과정이다.

바이레이어 필름(200)을 제작하는 방법은 실시예에 따라서 제1 박막(210)은 플랫한 실리콘 기판에 반도체 고분자를 스핀 코팅 등의 방법으로 코팅하여 형성할 수 있다. 마찬가지로, 제2 박막(220)도 이렇게 형성된 제1 박막(210)의 상면에 절연막 고분자를 스핀 코팅 등의 방법으로 코팅하여 형성할 수 있다. 이렇게 두 개의 층을 형성시켜 바이레이어 필름(200)을 구성한 뒤에 용액(300, Solution)에 플로팅하여 실리콘 기판을 바이레이어 필름(200)으로부터 분리하여 마련할 수 있다.

도 4는 바이레이어 필름을 갭이 형성된 기판 상에 전사시키는 과정을 나타낸다. 즉 도 2(d)의 과정을 더욱 구체적으로 나타낸다.

도 4(a)는 용액(300)에 플로팅된 바이레이어 필름(200, 좌측도)과 갭(140)이 형성된 기판(100, 우측도)을 나타낸다. 여기서 갭(140)이 형성된 기판(100)은 절연막(120)을 사이에 두고 제1 전극(110)과 제2 전극(130)이 교번하여 적층된 복수의 적층체가 실시예에 따라서 2 열로 배열된 것을 나타낸다. 도 4(b)는 제조자가 바이레이어 필름(200)을 용액(300)에 플로팅하는 모습을 나타낸다.

도 4(c)는 용액(300)에 바이레이어 필름(200)과 갭(140)이 형성된 기판(100)이 플로팅 된 모습을 나타낸다. 도 4(d)는 제조자가 핀셋(310)으로 바이레이어 필름(200)을 갭(140)이 형성된 기판(100) 상에 전사시키는 모습을 나타낸다. 도 4(e)는 갭(140)이 형성된 기판(100) 상에 바이레이어 필름(200)이 전사된 모습을 나타낸다.

바이레이어 필름(200)은 용액 공정을 통하여 갭(140)이 형성된 기판(100) 상에 전사(Transfer)될 수 있다. 용액 공정은 바이레이어 필름(200)과 갭(140)이 형성된 기판(100)이 함께 용액(300) 상에 플로팅된 상태에서 바이레이어 필름(200)을 갭(140)이 형성된 기판(100) 상에 전사시키는 것을 의미할 수 있다. 여기서 용액(300)은 Si 성분을 포함할 수 있다. 여기서 용액 공정은 수동 또는 자동으로 이루어 질 수 있다.

수동으로 이루어지는 경우의 일 실시예를 설명하면, 제조자는 용액(300)이 수용된 컨테이너(320)에 바이레이어 필름(200)과 갭(140)이 형성된 기판(100)을 플로팅시키고, 핀셋(310)을 사용하여 바이레이어 필름(200)을 갭(140)이 형성된 기판(100) 상에 전사시킨다.

이후 바이레이어 필름(200)이 전사된 기판(100)을 컨테이너(320)에서 꺼내어 어닐링 공정을 수행하면 필름은 기판(100) 상의 갭 영역의 형상을 따라가면서 밀착되어 기판(100) 상에 접착될 수 있다.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능하다.

본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.

본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 한다.

100: 기판
110: 제1 전극
120: 절연막
130: 제2 전극
140: 갭
150: 제3 전극
200: 바이레이어 필름
210: 제1 박막
211: 채널
220: 제2 박막
300: 용액
310: 핀셋
320: 컨테이너

Claims

기판에 제1 전극을 형성하고, 상기 제1 전극의 상면에 절연막을 형성하는 제1 단계;
상기 절연막의 상면에 상기 제1 전극과는 다른 제2 전극을 형성하는 제2 단계;
에칭 공정을 통하여 상기 제1 전극과 상기 제2 전극 사이에 갭(Gap)을 형성하는 제3 단계;
제1 박막과 제2 박막을 가지는 바이레이어 필름을 마련하는 제4 단계; 및
상기 바이레이어 필름을 용액 공정을 통하여 상기 갭이 형성된 영역에 전사시키는 제5 단계;
를 포함하는 적층형 메모리 소자 제조방법.
제1항에 있어서,
상기 제1 전극과 상기 제2 전극이 절연막을 사이에 두고 교번하여 적층되도록, 상기 제2 단계를 수행한 후, 상기 제3 단계를 수행하기 전에, 상기 제2 전극의 상면에 절연막을 형성하고 다시 상기 제1단계를 수행하는 것을 특징으로 하는 적층형 메모리 소자 제조방법.
제1항에 있어서,
상기 제1 전극은 소스 전극이고, 상기 제2 전극은 드레인 전극인 것을 특징으로 하는 적층형 메모리 소자 제조방법.
제1항에 있어서,
상기 제1 박막은 반도체이고, 상기 제2 박막은 메모리 절연막인 것을 특징으로 하는 적층형 메모리 소자 제조방법.
제4항에 있어서,
상기 메모리 절연막은 강 유전체 또는 플레시 기능이 있는 소재로 형성된 것을 특징으로 하는 적층형 메모리 소자 제조방법.
제4항에 있어서,
상기 반도체, 상기 절연막 또는 상기 메모리 절연막은 고분자 물질로 형성된 것을 특징으로 하는 적층형 메모리 소자 제조방법.
제1항에 있어서,
상기 갭이 형성된 영역은 상기 기판을 기준으로 경사진 것을 특징으로 하는 적층형 메모리 소자 제조방법.
제1항에 있어서,
상기 용액 공정은 상기 바이레이어 필름과 상기 갭이 형성된 영역을 함께 용액 상에 플로팅시킨 상태에서 이루어지는 것을 특징으로 하는 적층형 메모리 소자 제조방법.