KR20130124289A - 초고밀도 수직 nand 메모리 장치 및 이를 제조하는 방법 - Google Patents

초고밀도 수직 nand 메모리 장치 및 이를 제조하는 방법 Download PDF

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헨리 치엔
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조지 사마치사
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Abstract

모노리식 3차원 NAND 스트링들은 반도체 채널, 기판의 주 표면에 실질적으로 수직하게 확장하는 반도체 채널의 적어도 한 단부 부분, 기판의 주 표면에 실질적으로 평행하게 확장하는 스트립 형상을 갖는 복수의 제어 게이트 전극들, 복수의 차단 유전체 세그먼트들을 포함하는 차단 유전체, 복수의 이산 전하 저장 세그먼트들, 및 복수의 이산 전하 저장 세그먼트들 각각과 반도체 채널 사이에 위치된 터널 유전체를 포함한다.

Description

초고밀도 수직 NAND 메모리 장치 및 이를 제조하는 방법{ULTRAHIGH DENSITY VERTICAL NAND MEMORY DEVICE AND METHOD OF MAKING THEREOF}
본 발명은 일반적으로 반도체 장치들의 분야에 관한 것으로, 특히 3차원 수직 NAND 스트링들 및 그외 다른 3차원 장치들 그리고 이들을 제조하는 방법들에 관한 것이다.
3차원 수직 NAND 스트링들은 T. Endoh, 등의 "Novel Ultra High Desity Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell" 명칭의 IEDM Proc. 2001 33-36 논문에 개시되어 있다. 그러나, 이 NAND 스트링은 셀당 단지 한 비트만을 제공한다. 또한, NAND 스트링의 활성 영역들은 측벽 스페이서들의 반복된 형성과 기판의 부분의 에칭을 수반하여 대략 원뿔모양의 활성 영역 형상을 초래하는 비교적 어렵고 시간 소비적 공정에 의해 형성된다.
본 발명의 목적은 3차원 수직 NAND 스트링들 및 그외 다른 3차원 장치들 그리고 이들을 제조하는 방법들을 제공함에 있다.
발명의 일실시예에 따라, 모노리식 3차원 NAND 스트링 제조 방법은 기판 상에 제 1 물질 및 제 2 물질의 교번하는 층들의 스택을 형성하는 단계로서, 상기 제 1 물질은 도전성 또는 반도체 제어 게이트 물질을 포함하고, 상기 제 2 물질은 절연 물질을 포함하는, 단계; 스택 내에 적어도 한 개구를 형성하기 위해 스택을 에칭하는 단계; 제 1 물질 내에 제 1 홈들을 형성하기 위해 제 1 물질을 선택적으로 에칭하는 단계; 제 1 홈들 내에 차단 유전체를 형성하는 단계; 차단 유전체 상에 제 1 홈들 내에 서로 간에 분리된 복수의 이산 전하 저장 세그먼트들을 형성하는 단계; 적어도 한 개구 내에 노출된 이산 전하 저장 세그먼트들의 측벽 상에 터널 유전체를 형성하는 단계; 및 적어도 한 개구 내에 반도체 채널을 형성하는 단계를 포함한다.
발명의 또 다른 실시예에 따라, 모노리식 3차원 NAND 스트링 제조 방법은, 기판 상에 적어도 한 희생 피처를 형성하는 단계; 적어도 한 희생 피처 상에 제 1 물질 및 제 2 물질의 교번하는 층들의 스택을 형성하는 단계로서, 제 1 물질은 도전성 또는 반도체 제어 게이트 물질을 포함하고 제 2 물질은 절연 물질을 포함하는, 단계; 스택 내에 적어도 2개의 개구들을 형성하기 위해 스택을 에칭하는 단계; 제 1 홈들의 적어도 일부가 제 1 개구에서 노출되고 적어도 일부 추가의 제 1 홈들이 제 2 개구에서 노출되게 제 1 물질 내에 제 1 홈들을 형성하기 위해 제 1 물질을 선택적으로 에칭하는 단계; 제 1 홈들 내에 차단 유전체를 형성하는 단계; 차단 유전체층 상에 제 1 홈들 내에 서로 간에 분리된 복수의 이산 전하 저장 세그먼트들을 형성하는 단계; 중공 영역에 의해 연결된 기판의 주 표면에 실질적으로 수직하게 확장하는 제 1 및 제 2 개구들을 포함하는 중공 U-형상의 관 공간을 형성하기 위해 적어도 2개의 개구들을 연결하는 기판의 주 표면에 실질적으로 평행하게 확장하는 중공 영역을 형성하게 적어도 한 희생 피처를 제거하는 단계; 적어도 2개의 개구들 내 노출된 복수의 이산 전하 저장 세그먼트들의 측벽 상에 터널 유전체를 형성하는 단계; 및 중공 U-형상의 관 공간에 반도체 채널을 형성하는 단계를 포함한다.
발명의 또 다른 실시예에 따라, 모노리식 3차원 NAND 스트링은, 반도체 채널의 적어도 한 단부 부분이 기판의 주 표면에 실질적으로 수직하게 확장하는, 반도체 채널; 기판의 주 표면에 실질적으로 평행하게 확장하는 스트립 형상을 갖는 복수의 제어 게이트 전극들로서, 복수의 제어 게이트 전극들은 적어도 제 1 장치 레벨에 위치된 제 1 제어 게이트 전극 및 기판의 주 표면 상에 위치된 제 2 장치 레벨 내에 그리고 제 1 장치 레벨 밑에 위치된 제 2 제어 게이트 전극을 포함하는, 복수의 제어 게이트 전극들; 복수의 차단 유전체 세그먼트들을 포함하는 차단 유전체로서, 복수의 차단 유전체 세그먼트들 각각은 복수의 제어 게이트 전극들 각각과 접촉하여 위치되고 복수의 차단 유전체 세그먼트들 각각의 적어도 한 부분은 클램 형상을 갖는, 차단 유전체; 복수의 이산 전하 저장 세그먼트들로서, 각각은 적어도 부분적으로 각각의 클램-형상의 차단 유전체 세그먼트 내에 위치되고, 복수의 이산 전하 저장 세그먼트들은 적어도 제 1 장치 레벨에 위치된 제 1 이산 전하 저장 세그먼트 및 제 2 장치 레벨에 위치된 제 2 이산 전하 저장 세그먼트를 포함하는, 복수의 이산 전하 저장 세그먼트들; 및 복수의 상기 이산 전하 저장 세그먼트들 각각과 반도체 채널 사이에 위치된 터널 유전체를 포함한다.
발명의 또 다른 실시예는, 기판 상에 위치되고 U-형상의 측단면을 갖는 반도체 채널로서, 기판의 주 표면에 실질적으로 수직하게 확장하는 U-형상의 반도체 채널의 2개의 윙 부분들은 기판의 주 표면에 실질적으로 평행하게 확장하는 연결 부분에 의해 연결되는, 반도체 채널; 연결 부분 상에 위치되고 U-형상의 반도체 채널의 2개의 윙 부분들을 분리시키는 절연 충전물; 기판의 주 표면에 실질적으로 평행하게 확장하는 스트립 형상을 갖는 복수의 제어 게이트 전극들로서, 복수의 제어 게이트 전극들은 적어도 제 1 장치 레벨에 위치된 제 1 제어 게이트 전극 및 기판 상에 위치된 제 2 장치 레벨 내에 그리고 제 1 장치 레벨 밑에 위치된 제 2 제어 게이트 전극을 포함하는, 복수의 제어 게이트 전극들; 복수의 차단 유전체 세그먼트들로서, 복수의 차단 유전체 세그먼트들 각각은 복수의 제어 게이트 전극들 각각과 접촉하여 위치된, 복수의 차단 유전체 세그먼트들; 복수의 이산 전하 저장 세그먼트들; 및 복수의 이산 전하 저장 세그먼트들과 반도체 채널 사이에 위치된 터널링 유전체를 포함하는, 모노리식 3차원 NAND 스트링을 제공한다.
발명의 또 다른 실시예에 따라, 모노리식 3차원 NAND 스트링 제조 방법은, 기판의 주 표면 상에 제 1 물질 및 제 2 물질의 교번하는 층들의 스택을 형성하는 단계로서, 제 1 물질은 도전성 또는 반도체 제어 게이트 물질을 포함하고, 제 2 물질은 절연 물질을 포함하는, 단계; 스택 내에 적어도 한 개구를 형성하기 위해 스택을 에칭하는 단계; 제 1 물질 내에 제 1 홈들을 형성하는 단계; 차단 유전체층 상에 제 1 홈들 내에 서로 간에 분리된 복수의 이산 전하 저장 세그먼트들을 형성하는 단계; 적어도 한 개구 내 복수의 이산 전하 저장 세그먼트들의 측벽 상에 터널 유전체층을 형성하는 단계; 적어도 한 개구 내에 반도체 물질을 형성하는 단계; 반도체 채널의 2개의 윙 부분들을 형성하기 위해 반도체 물질의 중간 부분을 에칭하는 단계로서, 반도체 채널의 2개의 윙 부분들은 기판의 주 표면에 실질적으로 수직하게 확장하는, 단계; 및 연결 부분 상에 위치되고 반도체 채널의 2개의 윙 부분들을 분리하는 절연 충전물을 형성하는 단계를 포함한다.
발명의 또 다른 실시예에 따라, 모노리식 3차원 NAND 스트링은, 반도체 채널의 적어도 한 단부 부분이 기판의 주 표면에 실질적으로 수직하게 확장하는, 기판 상에 위치된 반도체 채널; 기판의 주 표면에 실질적으로 평행하게 확장하는 스트립 형상을 갖는 복수의 제어 게이트 전극들로서, 복수의 제어 게이트 전극들은 적어도 제 1 장치 레벨에 위치된 제 1 제어 게이트 전극 및 기판 상에 위치된 제 2 장치 레벨 내에 그리고 제 1 장치 레벨 밑에 위치된 제 2 제어 게이트 전극을 포함하는, 복수의 제어 게이트 전극들; 적어도 제 1 장치 레벨에 위치된 제 1 이산 전하 저장 세그먼트 및 제 2 장치 레벨에 위치된 제 2 이산 전하 저장 세그먼트를 포함하는, 복수의 이산 전하 저장 세그먼트들; 및 복수의 이산 전하 저장 세그먼트들과 복수의 제어 게이트 전극들 사이에 위치된 차단 유전체; 및 복수의 이산 전하 저장 세그먼트들과 반도체 채널 사이에 위치된 터널 유전체를 포함하고; 제 1 이산 전하 저장 세그먼트는 제 1 제어 게이트 전극의 높이보다 짧은 높이를 가지며, 제 2 이산 전하 저장 세그먼트는 제 2 제어 게이트 전극의 높이보다 짧은 높이를 갖는다.
발명의 또 다른 실시예에 따라, 모노리식 3차원 NAND 스트링 제조 방법은, 기판 상에 제 1 물질 및 제 2 물질의 교번하는 층들의 스택을 형성하는 단계로서, 제 1 물질은 도전성 또는 반도체 제어 게이트 물질을 포함하며, 제 2 물질은 제 1 물질에 비교하여 선택적으로 에칭될 수 있는 희생 물질을 포함하는, 단계; 스택 내에 적어도 한 개구를 형성하기 위해 스택을 에칭하는 단계; 적어도 한 개구의 측벽 상에 차단 유전체층을 형성하는 단계; 적어도 한 개구 내에 차단 유전체층 상에 이산 전하 저장 물질층을 형성하는 단계; 적어도 한 개구 내에 이산 전하 저장 물질층 상에 터널 유전체층을 형성하는 단계; 적어도 한 개구 내에 터널 유전체층 상에 반도체 채널층을 형성하는 단계; 제 1 물질층들 사이에 차단 유전체층을 노출시키기 위해 제 2 물질을 제거하는 단계; 복수의 개별적 이산 전하 저장 세그먼트들 및 차단 유전체 세그먼트들을 형성하기 위해 제 1 물질층들을 마스크로서 사용하여 차단 유전체층 및 이산 전하 저장 물질층을 에칭하는 단계; 및 제 1 물질층들 사이, 차단 유전체 세그먼트들 사이, 그리고 이산 전하 저장 세그먼트들 사이에 절연 물질을 피착하는 단계를 포함한다.
발명의 또 다른 실시예에 따라, 모노리식 3차원 NAND 스트링은, 반도체 채널의 적어도 한 단부 부분이 기판의 주 표면에 실질적으로 수직하게 확장하는, 기판 상에 위치된 반도체 채널; 기판의 주 표면에 실질적으로 평행하게 확장하는 스트립 형상을 갖는 복수의 제어 게이트 전극들로서, 복수의 제어 게이트 전극들은 적어도 제 1 장치 레벨에 위치된 제 1 제어 게이트 전극 및 기판 상에 위치된 제 2 장치 레벨 내에 그리고 제 1 장치 레벨 밑에 위치된 제 2 제어 게이트 전극을 포함하는, 복수의 제어 게이트 전극들; 적어도 제 1 장치 레벨에 위치된 제 1 이산 전하 저장 세그먼트 및 제 2 장치 레벨에 위치된 제 2 이산 전하 저장 세그먼트를 포함하는, 복수의 이산 전하 저장 세그먼트들; 복수의 이산 전하 저장 세그먼트들과 복수의 제어 게이트 전극들 사이에 위치된 차단 유전체; 및 복수의 이산 전하 저장 세그먼트들과 반도체 채널 사이에 위치된 터널 유전체를 포함한다. 차단 유전체는 복수의 차단 유전체 세그먼트들을 포함한다. 복수의 차단 유전체 세그먼트들 각각은 복수의 제어 게이트 전극들 각각과 접촉하여 위치된다. 차단 유전체 세그먼트들 각각의 적어도 한 부분은 클램 형상을 가지며; 복수의 제어 게이트 전극들 각각은 적어도 부분적으로 각각의 차단 유전체 세그먼트의 클램-형상의 부분에 개구 내에 위치된다.
발명의 또 다른 실시예에 따라, 모노리식 3차원 NAND 스트링 제조 방법은, 기판 상에 제 1 물질 및 제 1 물질과는 다른 제 2 물질의 교번하는 층들의 스택을 형성하는 단계; 스택 내에 적어도 한 개구를 형성하기 위해 스택을 에칭하는 단계; 적어도 한 개구의 측벽 상에 이산 전하 저장 물질층을 형성하는 단계; 적어도 한 개구 내에 이산 전하 저장 물질층 상에 터널 유전체층을 형성하는 단계; 적어도 한 개구 내에 터널 유전체층 상에 반도체 채널 물질을 형성하는 단계; 제 1 물질층들을 제거함이 없이 제 2 물질층들을 선택적으로 제거하는 단계; 복수의 개별적 이산 전하 저장 세그먼트들을 형성하기 위해 제 1 물질층들을 마스크로서 사용하여 이산 전하 저장 물질층을 에칭하는 단계; 절연 물질층들 및 제 1 물질층들의 교번하는 층들을 형성하기 위해 제 1 물질층들 사이에 절연 물질을 피착하는 단계; 이산 전하 저장 세그먼트들의 측벽을 노출시키기 위해 제 1 물질층들을 선택적으로 제거하는 단계; 절연 물질층들 사이에 노출된 이산 전하 저장 세그먼트들의 측벽 상에 차단 유전체를 형성하는 단계; 및 절연 물질층들 사이에 차단 유전체 상에 제어 게이트들을 형성하는 단계를 포함한다.
발명의 또 다른 실시예에 따라, 모노리식 3차원 NAND 스트링은, 반도체 채널의 적어도 한 단부 부분이 기판의 주 표면에 실질적으로 수직하게 확장하는, 반도체 채널; 기판의 주 표면에 실질적으로 평행하게 확장하는 복수의 제어 게이트 전극들로서, 복수의 제어 게이트 전극들은 적어도 제 1 장치 레벨에 위치된 제 1 제어 게이트 전극 및 기판의 주 표면 상에 위치된 제 2 장치 레벨 내에 그리고 제 1 장치 레벨 밑에 위치된 제 2 제어 게이트 전극을 포함하는, 복수의 제어 게이트 전극들; 제 1 제어 게이트 전극과 제 2 제어 게이트 전극 사이에 위치된 레벨간 절연층; 복수의 차단 유전체 세그먼트들을 포함하는 차단 유전체로서, 복수의 차단 유전체 세그먼트들 각각은 복수의 제어 게이트 전극들 각각과 접촉하여 위치된, 차단 유전체; 복수의 이산 전하 저장 세그먼트들로서, 각각은 적어도 부분적으로 각각의 차단 유전체 세그먼트과 접촉하여 위치되고, 복수의 이산 전하 저장 세그먼트들은 적어도 제 1 장치 레벨에 위치된 제 1 이산 전하 저장 세그먼트 및 제 2 장치 레벨에 위치된 제 2 이산 전하 저장 세그먼트를 포함하는, 복수의 이산 전하 저장 세그먼트들; 및 복수의 이산 전하 저장 세그먼트들 각각과 반도체 채널 사이에 위치된 터널 유전체; 및 제 1 이산 전하 저장 세그먼트와 제 2 이산 전하 저장 세그먼트 사이에 위치된 적어도 제 1 도전성 또는 반도체 차폐 윙을 포함한다.
발명의 또 다른 실시예에 따라, 모노리식 3차원 NAND 스트링 제조 방법은, 제 1 층 및 제 2 층의 교번하는 층들의 스택을 형성하는 단계로서, 제 1 층은 도전성 또는 반도체 제어 게이트 물질을 포함하며, 제 2 층은 절연 서브(sub)-층 및 제 1 희생 서브-층을 포함하는, 단계; 스택 내에 적어도 한 개구를 형성하기 위해 스택을 에칭하는 단계; 제 1 홈들을 형성하기 위해 제 1 층을 선택적으로 에칭하는 단계; 제 1 홈들에 차단 유전체를 형성하는 단계; 차단 유전체 상에 제 1 홈들에 서로 간에 분리된 복수의 이산 전하 저장 세그먼트들을 형성하는 단계; 적어도 한 개구 내 노출된 이산 전하 저장 세그먼트들의 측벽 상에 터널 유전체를 형성하는 단계; 적어도 한 개구 내에 반도체 채널을 형성하는 단계; 스택의 이면을 노출시키기 위해 스택을 에칭하는 단계; 제 2 홈들을 형성하기 위해 제 1 희생 서브-층을 제거하는 단계; 및 제 2 홈들에 서로 간에 분리된 복수의 도전성 또는 반도체 차폐 윙들을 형성하는 단계를 포함하고, 제 1 희생 서브-층은 각 제 2 층에 상기 절연 서브-층 위에 또는 밑에 위치된다.
발명의 또 다른 실시예에 따라, 모노리식 3차원 NAND 스트링 제조 방법은, 제 1 층 및 제 2 층의 교번하는 층들의 스택을 형성하는 단계로서, 제 1 층은 제 1 희생 서브-층, 제 2 희생 서브-층, 및 제 1 희생 서브-층과 제 2 희생 서브-층 사이에 위치된 제 3 희생 서브-층을 포함하는, 단계; 스택 내에 적어도 한 개구를 형성하기 위해 스택을 에칭하는 단계; 제 1 홈들을 형성하기 위해 제 3 희생 서브-층을 선택적으로 에칭하는 단계; 제 1 홈들에 서로 간에 분리된 복수의 이산 전하 저장 세그먼트들을 형성하는 단계; 적어도 한 개구 내 노출된 이산 전하 저장 세그먼트들의 측벽 상에 터널 유전체를 형성하는 단계; 적어도 한 개구 내에 반도체 채널을 형성하는 단계; 스택의 이면을 노출시키기 위해 스택을 에칭하는 단계; 복수의 이산 전하 저장 세그먼트들이 클램-형상의 개구들에서 노출되게 클램-형상의 개구들을 형성하기 위해 제 1 희생 서브-층, 제 2 희생 서브-층 및 제 3 희생 서브-층을 제거하는 단계; 복수의 이산 전하 저장 세그먼트들 상에 클램-형상의 개구들에 복수의 클램-형상의 차단 유전체 세그먼트들을 형성하는 단계; 및 복수의 클램-형상의 차단 유전체 세그먼트들 상에 클램-형상의 개구들에 복수의 클램-형상의 제어 게이트 전극들을 형성하는 단계를 포함한다. 제 2 층은 절연층을 포함하며; 제 3 희생 서브-층은 제 1 희생 서브-층, 제 2 희생 서브-층, 및 제 2 층과는 다른 희생 물질을 포함한다.
발명의 또 다른 실시예에 따라, 모노리식 3차원 NAND 스트링 제조 방법은, 기판 상에 제 1 층 및 제 2 층의 교번하는 층들의 스택을 형성하는 단계로서, 제 1 층은 도전성 또는 반도체 제어 게이트 물질을 포함하며, 제 2 층은 절연 물질을 포함하는, 단계; 스택 내에 적어도 한 개구를 형성하기 위해 스택을 에칭하는 단계; 제 1 홈들을 형성하기 위해 제 1 층을 선택적으로 에칭하는 단계; 클램 형상을 갖는 도전성 또는 반도체 라이너를 제 1 홈들 내에 형성하는 단계; 제 1 홈들 내에 상기 도전성 또는 반도체 라이너 상에 차단 유전체를 형성하는 단계; 차단 유전체 상에 제 1 홈들 내에 서로 간에 분리된 복수의 이산 전하 저장 세그먼트들을 형성하는 단계; 적어도 한 개구 내 노출된 상기 이산 전하 저장 세그먼트들의 측벽 상에 터널 유전체를 형성하는 단계; 및 적어도 한 개구 내에 반도체 채널을 형성하는 단계를 포함한다.
상술한 바와 같이, 본 발명은 3차원 수직 NAND 스트링들 및 그외 다른 3차원 장치들 그리고 이들을 제조하는 방법들을 제공할 수 있다.
도 1a ~ 도 1b는 일실시예의 NAND 스트링의 각각 측단면도 및 평면 단면도이다. 도 1a는 도 1b에 선 Y-Y'을 따른 장치의 측단면도이고, 도 1b는 도 1a에 선 X-X'을 따른 장치의 측단면도이다.
도 2a ~ 도 2b는 또 다른 실시예의 NAND 스트링의 각각 측단면도 및 평면 단면도이다. 도 2a는 도 2b에 선 Y-Y'을 따른 장치의 측단면도이고, 도 2b는 도 2a에 선 X-X'을 따른 장치의 측단면도이다.
도 3 및 도 4는 또 다른 2개의 실시예들의 NAND 스트링들의 측단면도들이다.
도 5a ~ 도 5b는 발명의 제 1 실시예에 따라 NAND 스트링를 제조하는 방법의 제 1 단계를 도시한 것이다. 도 5a는 사시도이고, 도 5b는 도 5a에 선 Y-Y'을 따른 측단면도이다.
도 6 ~ 도 13은 발명의 제 1 실시예에 따라 NAND 스트링를 제조하는 방법의 단계들을 도시한 것이다.
도 14 ~ 도 21은 발명의 제 1 실시예에 따라 도 3 및 도 4에 도시된 NAND 스트링들을 제조하는 방법의 단계들을 도시한 것이다. 도 14a는 측단면도이다. 도 14b는 도 14a에 도시된 측단면도에서 선 X-X'을 따른 평면 단면도이며, 도 14c는 도 14a에 도시된 측단면도에서 선 Z-Z'을 따른 평면 단면도이며, 도 14a는 도 14b 및 도 14c에 도시된 평면 단면도들에서 선 Y-Y'을 따른 측단면도이다. 도 15-21은 도 18b이 도 18a에 도시된 사시도에서 선 Y-Y'을 따른 측단면도인 것을 제외하고, 방법의 단계들의 측단면도들이다. 도 20b는 도 20a에 도시된 사시도에서 선 Y-Y'을 따른 측단면도이다.
도 22a는 발명의 일실시예에 따른 NAND 스트링의 사시도이다. 도 22b는 도 22a에 도시된 사시도에서 선 Y-Y'을 따른 측단면도이다.
도 23 ~ 도 27은 발명의 일실시예에 따라 도 22a ~ 도 22b에 도시된 NAND 스트링을 제조하는 방법의 단계들을 도시한 것이다. 도 22b, 도 23b, 도 24b 및 도 25b는 각각 도 22a, 도 23a, 도 24a 및 도 25a에 도시된 사시도들에서 선 Y-Y'을 따른 측단면도들이다.
도 28a ~ 도 28b는 각각 또 다른 2개의 실시예들에 따른 NAND 스트링들의 측단면도들이다. 도 29 ~ 도 34는 발명의 일실시예에 따라 도 28a에 도시된 NAND 스트링을 제조하는 방법의 단계들을 도시한 것이다. 도 29b는 도 29a에 도시된 측단면도에서 선 X-X'을 따른 평면 단면도이다. 도 30b는 도 30a에 도시된 측단면도에서 선 X-X'을 따른 평면 단면도이다. 도 32b는 도 32a에 도시된 측단면도에서 선 X-X'을 따른 평면 단면도이다. 도 31, 도 33 및 도 34는 측단면도들이다.
도 35-42는 발명의 일실시예에 따라 도 28b에 도시된 NAND 스트링을 제조하는 방법의 단계들을 도시한 것이다. 도 35b는 도 35a에 도시된 측단면도에서 선 X-X'을 따른 평면 단면도이다. 도 36b는 도 36a에 도시된 측단면도에서 선 X-X'을 따른 평면 단면도이다. 도 38b는 도 38a에 도시된 측단면도에서 선 X-X'을 따른 평면 단면도이다. 도 37 및 도 39 ~ 도 42는 측단면도들이다.
도 43은 또 다른 실시예에 따른 NAND 스트링의 측단면도이다.
도 44 ~ 도 47은 발명의 일실시예에 따라 도 43에 도시된 NAND 스트링을 제조하는 방법의 단계들을 도시한 것이다.
도 48 및 도 49는 또 다른 실시예에 따른 NAND 스트링의 측단면도이다.
도 50 ~ 도 51은 발명의 일실시예에 따라 도 49에 도시된 NAND 스트링을 제조하는 방법의 단계들을 도시한 것이다.
도 52는 또 다른 실시예에 따른 NAND 스트링의 측단면도이다.
도 53 ~ 도 57은 발명의 일실시예에 따라 도 52에 도시된 NAND 스트링을 제조하는 방법의 단계들을 도시한 것이다.
도 58은 또 다른 실시예에 따른 NAND 스트링의 측단면도이다.
도 59 ~ 도 63은 발명의 일실시예에 따라 도 58에 도시된 NAND 스트링을 제조하는 방법의 단계들을 도시한 것이다.
본 발명의 실시예들이 동반된 도면들을 참조하여 이하 기술될 것이다. 다음 설명은 발명의 실시예들을 기술하려는 것이고 발명을 제한하려는 것이 아님을 알아야 한다.
모노리식 3차원 메모리 어레이는 개재되는 기판들 없이, 웨이퍼와 같은 단일 기판 위에 복수 메모리 레벨들이 형성되는 어레이이다. "모노리식"이라는 용어는 어레이의 각 레벨의 층들이 어레이의 각각의 밑에 있는 레벨의 층들 상에 직접 피착되는 것을 의미한다. 대조적으로, 2차원 어레이들은 개별적으로 형성되어 이어서 비-모노리식(non-monolithic) 메모리 장치를 형성하기 위해 함께 패키지될 수 있다. 예를 들면, Leedy, 미국특허 5,915,167, 'Three dimensional structure memeory'에서와 같이, 비-모노리식 적층된 메모리들은 개별적 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 서로 수직하게 부착함으로써 구축되었다. 기판들은 본딩 전에 메모리 레벨들로부터 얇아지거나 제거될 수 있는데, 그러나 메모리 레벨들은 초기엔 별도의 기판들 상에 형성되기 때문에, 이러한 메모리들은 진정한 모노리식 3차원 메모리 어레이들이 아니다.
발명의 실시예들은 수직 NAND 스트링들의 어레이와 같은 메모리 장치들의 모노리식 3차원 어레이를 제공한다. NAND 스트링들은 적어도 한 메모리 셀이 또 다른 메모리 셀 위에 위치되게 수직으로 놓여진다. 어레이는 실리콘 또는 이외 다른 반도체 물질의 단위 면적당 메모리 셀들의 더 높은 밀도를 제공하기 위해서 NAND 장치들을 수직으로 확장(scaling)할 수 있게 한다.
실시예 I
일부 실시예들에서, 모노리식 3차원 NAND 스트링(180)은 도 1a, 도 2a, 및 도 3 ~ 도 4에 도시된 바와 같이, 기판(100)의 주 표면(100a)에 실질적으로 수직하게 확장하는 적어도 한 단부 부분을 갖는 반도체 채널(1)을 포함한다. 예를 들면, 반도체 채널(1)은 필라(pillar) 형상을 가질 수 있고, 전체 필라-형상의 반도체 채널은 도 1a 및 도 2a에 도시된 바와 같이, 기판(100)의 주 표면에 실질적으로 수직하게 확장한다. 이들 실시예들에서, 장치의 소스/드레인 전극들은 도 1a 및 도 2a에 도시된 바와 같이, 반도체 채널(1) 밑에 제공된 하측 전극(102) 및 반도체 채널(1) 위에 형성된 상측 전극(202)을 포함할 수 있다. 대안적으로, 반도체 채널(1)은 도 3 및 도 4에 도시된 바와 같이 U-형상의 관 형상을 가질 수 있다. U-형상의 관 형상 반도체 채널의 2개의 윙(wing) 부분들(1a, 1b)은 기판(100)의 주 표면(100a)에 실질적으로 수직하게 확장할 수 있고, U-형상의 관 형상 반도체 채널(1)의 연결 부분(1c)은 기판(100)의 주 표면(100a)에 실질적으로 수직하게 확장하는 2개의 윙 부분들(la, 1b)을 연결한다. 이들 실시예들에서, 소스 또는 드레인 전극들(2021) 중 하나는 위로부터 반도체 채널의 제 1 윙 부분과 접촉하고, 소스 또는 드레인 전극들(2022) 중 또 다른 하나는 위로부터 반도체 채널(1)의 제 2 윙 부분과 접촉한다. 선택적인 바디 콘택 전극(도시되지 않음)은 밑으로부터 반도체 채널(1)의 연결 부분에 바디 콘택을 제공하기 위해 기판(100) 내에 배치될 수 있다. NAND 스트링의 선택 또는 액세스 트랜지스터들은 명확성을 위해서 도 1 내지 도 4엔 도시되지 않았다. 이들 트랜지스터들은 이하 더 상세히 기술된다.
일부 실시예들에서, 반도체 채널(1)은 도 2a, 도 2b 및 도 4에 도시된 바와 같이, 채워진 피처일 수 있다. 일부 다른 실시예들에서, 반도체 채널(1)은 도 1a, 도 1b 및 도 3에 도시된 바와 같이 예를 들면, 절연 충전 물질(2)로 채워진 중공 실린더일 수 있다. 이들 실시예들에서, 반도체 채널(1)에 의해 둘러싸여진 중공 부분을 채우기 위해 절연 충전 물질(2)이 형성될 수 있다.
기판(100)은 이 기술에 공지된 임의의 반도체 기판으로서, 이를테면 단결정질 실리콘, 실리콘-게르마늄 또는 실리콘 카바이드와 같은 IV-IV 화합물들, III-V 화합물들, II-VI 화합물들, 이러한 기판들 상에 에피택셜층들, 또는 유리, 플라스틱, 금속 또는 세라믹 기판과 같은 그외 어떤 다른 반도체 또는 비-반도체 물질일 수 있다. 기판(100)은 이 위에 제조된 집적회로들, 이를테면 메모리 장치를 위한 구동기 회로들을 포함할 수 있다.
반도체 채널(1)용으로 임의의 적합한 반도체 물질들, 예를 들면 실리콘, 게르마늄, 실리콘 게르마늄, 또는 III-V, II-VI, 또는 도전성 혹은 반도체성 산화물들, 등의 물질들과 같은 다른 화합물 반도체 물질들이 사용될 수 있다. 반도체 물질은 비정질, 다결정질 또는 단일 결정일 수 있다. 반도체 채널 물질은 임의의 적합한 피착 방법들에 의해 형성될 수 있다. 예를 들면, 일실시예에서, 반도체 채널 물질은 저압 화상기상피착(LPCVD)에 의해 피착된다. 일부 다른 실시예들에서, 반도체 채널 물질은 초기에 피착ed 비정질 반도체 물질.을 재결정화함으로써 형성된 재결정화된 다결정질 반도체 물질일 수 있다.
절연 충전 물질(2)은 임의의 전기적 절연 물질, 이를테면 산화실리콘, 질화실리콘, 실리콘 옥시나이트라이드, 또는 이외 다른 고-k 절연 물질들을 포함할 수 있다.
모노리식 3차원 NAND 스트링은 도 1a와 도 1b, 도 2a와 도 2b, 도 3 및 도 4에 도시된 바와 같이 복수의 제어 게이트 전극들(3)을 더 포함한다. 제어 게이트 전극들(3)은 기판(100)의 주 표면(100a)에 실질적으로 평행하게 확장하는 스트립 형상을 갖는 부분을 포함할 수 있다. 복수의 제어 게이트 전극들(3)은 적어도, 제 1 장치 레벨(예를 들면, 장치 레벨 A) 내 위치된 제 1 제어 게이트 전극(3a), 및 기판(100)의 주 표면(100a) 상에 그리고 장치 레벨 A 밑에 위치된 제 2 장치 레벨(예를 들면, 장치 레벨 B) 내 위치된 제 2 제어 게이트 전극(3b)을 포함한다. 제어 게이트 전극들은 이 기술에 공지된 임의의 하나 이상의 적합한 도전성 또는 반도체 제어 게이트 물질, 이를테면 도핑된 폴리실리콘, 텅스텐, 구리, 알루미늄, 탄탈륨, 티타늄, 코발트, 질화티탄 또는 이들의 합금들을 포함할 수 있다. 예를 들면, 일부 실시예들에서, 폴리실리콘은 용이한 가공을 할 수 있게 하기 위해 바람직하다.
차단 유전체(7)는 제어 게이트(들)(3)에 인접하게 위치되며 이에 의해 둘러싸여질 수 있다. 차단 유전체(7)는 복수의 제어 게이트 전극들(3)의 각각과 접촉하여 위치된 복수의 차단 유전체 세그먼트들을 포함할 수 있는데, 예를 들면 장치 레벨 A에 위치된 제 1 유전체 세그먼트(7a) 및 장치 레벨 B에 위치된 제 2 유전체 세그먼트(7b)는 도 1a ~ 도 1b, 도 2a ~ 도 2b, 및 도 3 ~ 도 4에 도시된 바와 같이 각각 제어 전극들(3a, 3b)와 접촉하여 있다. 일부 실시예들에서, 복수의 차단 유전체 세그먼트들(7) 각각의 적어도 한 부분은 클램(clam) 형상을 갖는다.
본원에서 사용되는 바와 같이, "클램" 형상은 영문자 "C"와 유사게 구성된 측단면 형상이다. 클램 형상은 서로 그리고 기판(100)의 주 표면(100a)에 실질적으로 평행하게 확장하는 2개의 세그먼트들을 갖는다. 2개의 세그먼트들은 제 1의 2개의 세그먼트들 및 표면(100a)에 실질적으로 수직하게 확장하는 제 3 세그먼트에 의해 서로 연결된다. 3개의 세그먼트들 각각은 일직선 형상(예를 들면, 사각 측단면 형상) 또는 다소 만곡된 형상(예를 들면, 하지의 지형의 만곡에 따라 상승하고 하강하는)을 가질 수 있다. 실질적으로 '평행한'이라는 용어는 정확히 평행한 구성으로부터 20 도 또는 그 미만만큼 벗어나는 세그먼트들 뿐만 아니라 정확히 평행한 세그먼트들을 포함한다. 실질적으로 '수직한'이라는 용어는 정확한 수직한 구성으로부터 20 도 또는 그 미만만큼 벗어나는 세그먼트들 뿐만 아니라 정확히 수직한 세그먼트들을 포함한다. 클램 형상은 바람직하게 3개의 세그먼트들에 의해 경계를 지으며 네 번째 변이 개방된 개구를 내포한다. 개구는 또 다른 물질 또는 층에 의해 채워질 수도 있다.
또한, 모노리식 3차원 NAND 스트링은 복수의 이산 전하 저장 세그먼트들(9)을 포함하고, 그 각각은 각각의 클램-형상의 차단 유전체 세그먼트(7)의 개구 내에 적어도 부분적으로 위치된다. 유사하게, 복수의 이산 전하 저장 세그먼트들(9)은 적어도, 장치 레벨 A에 위치된 제 1 이산 전하 저장 세그먼트(9a) 및 장치 레벨 B에 위치된 제 2 이산 전하 저장 세그먼트(9b)을 포함한다.
모노리식 3차원 NAND 스트링의 터널 유전체(11)는 복수의 이산 전하 저장 세그먼트들(9) 각각과 반도체 채널(1) 사이에 위치된다. 일부 실시예들에서, 터널 유전체(11)는 복수의 이산 전하 저장 세그먼트들(9)에 가까운 비-균일한 두께 및/또는 비-일직선 측벽을 갖는다. 이하 상세히 기술되는 다른 실시예들에서, 터널 유전체(11)는 균일한 두께 및/또는 일직선 측벽을 갖는다.
차단 유전체(7) 및 터널 유전체(11)는 임의의 하나 이상의 동일하거나 서로 다른 전기적 절연 물질들, 이를테면 산화실리콘, 질화실리콘, 실리콘 옥시나이트라이드, 또는 이외 다른 고-k 절연 물질들에서 독립적으로 선택될 수 있다.
이산 전하 저장 세그먼트들(9)는 도전성(예를 들면, 금속 또는 금속 합금, 이를테면 티타늄, 백금, 루테늄, 질화티탄, 질화하프늄, 질화탄탈륨, 질화지르코늄, 또는 티타늄 실리사이드, 니켈 실리사이드, 코발트 실리사이드와 같은 금속 실리사이드, 또는 이들의 조합) 또는 반도체(예를 들면, 폴리실리콘) 플로팅 게이트, 도전성 나노입자들, 또는 이산 전하 저장 유전체(예를 들면, 질화실리콘 또는 또 다른 유전체) 피처를 포함할 수 있다. 예를 들면, 일부 실시예들에서, 이산 전하 저장 세그먼트들(9)은 이산 전하 저장 유전체 피처들이며, 각각은 각각의 클램-형상의 차단 유전체 세그먼트(7) 내 위치된 질화물 피처를 포함하고, 산화실리콘 차단 유전체 세그먼트(7), 질화물 피처(9) 및 산화실리콘 터널 유전체(11)는 NAND 스트링의 산화물-질화물-산화물 이산 전하 저장 구조들을 형성한다. 다음 설명의 일부에서, 폴리실리콘 플로팅 게이트는 비제한적 예로서 사용된다. 그러나, 대신에, 유전체 전하 저장 피처 또는 이외 다른 플로팅 게이트 물질이 사용될 수도 있음을 알아야 할 것이다.
도 5 ~ 도 13은 발명의 제 1 실시예에 따라 NAND 스트링을 제조하는 방법을 도시한 것이다.
도 5a(사시도) 및 도 5b(도 5a에서 선 Y-Y'을 따른 측단면도)를 참조하면, 교번하는 층들(121(121a, 121b, 등), 및 122(122a, 122b, 등))의 스택(120)이 기판(100)의 주 표면 상에 형성된다. 층들(121, 122)은 스퍼터링, CVD, MBE, 등과 같은 임의의 적합한 피착 방법에 의해 기판 상에 피착될 수 있다. 층들(121, 122)은 6 내지 100 nm 두께일 수 있다.
이 실시예에서, 제 1 층들(121)은 제 1 도전성(예를 들면, 금속 또는 금속 합금) 또는 반도체(예를 들면, 고농도 도핑된 n+ 또는 p+ 폴리실리콘) 제어 게이트 물질을 포함하고, 제 2 층들(122)은 제 2 절연 물질(예를 들면, 질화실리콘, 산화실리콘, 등)을 포함한다. '고농도 도핑된'이라는 용어는 1018 cm-3의 농도로 n-형 또는 p-형으로 도핑된 반도체 물질들을 포함한다.
층들(121, 122)의 피착에 이어 스택(120)을 에칭하여 스택(120) 내에 적어도 한 개구(81)를 형성한다. 개구들(81)의 어레이는 이어 NAND 스트링들의 수직 채널들이 형성될 위치들 내에 형성될 수 있다.
다음에, 제 1 층들(121)(즉, 층들(121a, 121b, 등) 내에 제 1 홈들(62)을 형성하기 위해 제 2 물질(122)에 비교하여 제 1 물질이 선택적으로 에칭된다. 홈들(62)은 제 2 물질(112)과 비교하여 제 1 물질(121)을 선택적으로 에칭하는 선택적, 등방성 습식 또는 건식 에칭에 의해 형성될 수 있다. 각 홈(62)의 깊이는 6 내지 100 nm일 수 있다.
이어서, 차단 유전체가 제 1 홈들(62)의 측면들을 코팅하여 도 6에 도시된 바와 같은 구조가 되도록 개구들(81) 내에 차단 유전체(7)(인터-폴리(inter-poly) 유전체(IPD)라고도 알려져 있는)가 형성된다. 차단 유전체(7)는 콘포멀 원자층 피착(ALD) 또는 화학기상 피착(CVD)에 의해 피착된 산화실리콘층을 포함할 수 있다. 산화하프늄과 같은 그외 다른 고-k 유전체 물질들이 산화실리콘대신에 또는 이에 더하여 사용될 수 있다. 유전체(7)는 6 내지 20 nm의 두께를 가질 수 있다. 차단 유전체(7)는 제 2 물질(122)의 돌출 부분들 사이에 제 1 홈들(62) 내에 복수의 클램-형상의 차단 유전체 세그먼트들(예를 들면, 차단 유전체 세그먼트들(7a, 7b)을 포함한다.
또한, 전하 저장 물질(9)이 개구들(81) 내에 그리고 차단 유전체 물질(7) 상에 제 1 홈들(62) 내에 형성되어 도 7a에 도시된 구조가 된다. 전하 저장 물질(9)은 복수의 클램-형상의 차단 유전체 세그먼트들(예를 들면, 7a 또는 7b) 각각 내에 개구 안쪽에 형성된 복수의 이산 전하 저장 세그먼트들(예를 들면, 9a 및 9b)을 포함한다. 이산 전하 저장 세그먼트들(9a, 9b)은 제 2 물질(122)의 돌출 부분들에 인접하여 개구들(81) 안에서 확장하는 전하 저장 물질(9) 층의 바깥 부분들에 의해 서로 간에 연결된다.
위에 설명된 바와 같이, 일부 실시예들에서, 이산 전하 저장 물질(9)은 전하 저장 유전체 물질(예를 들면, 질화실리콘 이산 전하 저장 유전체 피처)을 포함할 수 있다. 대안적으로, 이산 전하 저장 물질은 도전성 또는 반도체 플로팅 게이트 물질(예를 들면, 금속, 또는 TiN, 금속 실리사이드와 같은 금속 합금, 또는 고농도 도핑된 폴리실리콘 플로팅 게이트 물질)을 포함할 수 있다. 전하 저장 물질(9)을 형성하기 위해 ALD 또는 CVD와 같은 임의의 요망되는 방법들이 사용될 수 있다.
일부 실시예들에서, 제 2 물질(122)의 돌출 부분들에 인접하여 개구들(81) 내에서 확장하는 전하 저장 물질(9)의 바깥 부분들은 이산 전하 저장 세그먼트들(예를 들면, 9a 및 9b)을 서로 간에 분리되게 제거되어 도 8a에 도시된 구조가 되게 할 수 있다. 이어서, 제 2 물질(122)의 돌출 부분들에 인접하여 개구들(81) 내에서 확장하는 차단 유전체(7)의 바깥 부분들은 요망된다면 이산 차단 유전체(예를 들면, 7a 및 7b)를 서로 간에 분리되게 제거될 수 있다. 예를 들면, 한 단계 또는 2개의 개별적 단계들로 전하 저장 물질 및 차단 유전체 물질이 개구들(81) 내에서 비등방성으로 건식 또는 습식 에칭되어 홈들(62)에만(즉, 차단 유전체(7)의 클램 형상의 부분들 안쪽) 전하 저장 물질(9)을 남길 수 있다. 비등방성 에칭은 요망된다면 개구들(81)의 크기를 크게 하기 위해 절연 물질(122)도 에칭하기 위해 연장될 수도 있다.
폴리실리콘 플로팅 게이트들(9a, 9b)이 아니라 금속 실리사이드 플로팅 게이트들(9a, 9b)을 형성하는 것이 요망된다면, 티타늄, 코발트 또는 니켈과 같은 얇은 실리사이드 형성 금속층이 도 8a에 도시된 폴리실리콘 플로팅 게이트들(9a, 9b) 상에 ALD 또는 스퍼터링과 같은 임의의 적합한 방법에 의해 형성된다. 실리사이드화 어닐링 후에, 플로팅 게이트들(9a, 9b)은 금속 및 폴리실리콘의 반응에 의해 금속 실리사이드(예를 들면, 티타늄, 코발트, 니켈, 등 실리사이드)로 전환된다. 절연 물질(122) 및 차단 유전체(7)의 부분들 상에 남아 있는 금속층의 비-반응된 부분들은 Ti 금속층에 대한 피라냐(piranha) 에칭과 같은 임의의 적합한 선택적 에칭 방법에 의해 선택적으로 에칭된다.
도 7b, 도 8b, 도 8c 및 도 8d는 산화 또는 실리사이드화에 이은 선택적 산화 또는 실리사이드 에칭을 사용하여 폴리실리콘 플로팅 게이트 전하 저장 세그먼트들(9a, 9b)을 형성하는 대안적 방법들을 도시한 것이다. 도 7b는 폴리실리콘 플로팅 게이트층(9)이 개구들(81) 내 형성되는 도 7a의 구조와 유사한 구조를 도시한 것이다.
도 8b에 도시된 바와 같이, 층(9)의 나머지(예를 들면, 돌출된 제 2 물질(122) 위에 바깥 부분)가 산화실리콘층(19a)으로 전환되는 동안 폴리실리콘 플로팅 게이트 전하 저장 세그먼트들(9a, 9b)이 홈들(62) 내에 비-산화된 채로 남아 있게 플로팅 게이트층(9)이 습식 또는 건식 산화(즉, 수증기 또는 높인 온도에서 공기 함유 분위기에서 산화)에 의해 부분적으로 산화된다. 세그먼트들(9a, 9b)은 폴리실리콘 층(9)이 개구들(81) 내 홈들(62)의 바깥보다 홈들(62) 내에서 더 두껍기 때문에 비-산화된 된 채로 남아 있는다. 부분적 산화는 세그먼트들(9a, 9b)이 산화실리콘으로 전환되기 전에 시간에 맞추어 종료되는 시간에 마춘 산화일 수 있다.
도 8d에 도시된 바와 같이, 산화 단계 후에, 산화실리콘층(19a)은 폴리실리콘에 비교해 산화실리콘을 선택적으로 에칭하는 임의의 적합한 선택적 습식 또는 건식 에칭, 이를테면 산화 습식 에칭을 사용하여 선택적으로 에칭되어, 홈들(62) 내에 폴리실리콘 플로팅 게이트들(9a, 9b)을 남긴다. 층(19a)이 산화실리콘층으로서 기술되었지만, 이것은 폴리실리콘층(9)을 질화 또는 옥시나이트라이드화 함으로써 형성된 질화실리콘 또는 실리콘 옥시나이트라이드 층을 포함할 수 있다.
도 8c에 도시된 제 2의 대안적 방법에서, 티타늄, 코발트, 니켈, 등의 층과 같은 실리사이드 형성 금속층이 개구들(81) 내 플로팅 게이트층(9) 상에 형성된다. 이어서, 층(9)을 금속층과 부분적으로 반응시키기 위해 구조를 어닐링함으로써 폴리실리콘층(9)은 부분적으로 금속 실리사이드층(19b)(예를 들면, 티타늄, 코발트, 니켈, 등, 실리사이드)으로 전환된다.
실리사이드화 어닐링 후에, 홈들(62) 내에 폴리실리콘 플로팅 게이트 전하 저장 세그먼트들(9a, 9b)은 실리사이드로 전환되지 않으며 반면 층(9)의 나머지(예를 들면, 돌출한 제 2 물질(122) 상에 바깥 부분)는 실리사이드층(19b)으로 전환된다. 세그먼트들(9a, 9b)은 폴리실리콘층(9)이 개구들(81) 내 홈들(62)의 바깥보다 홈들(62) 내에서 더 두껍기 때문에 비-실리사이드화된 된 채로 남아 있는다. 부분적 실리사이드화는 세그먼트들(9a, 9b)이 실리사이드로 전환되기 전에 시간에 맞추어 종료되는 시간에 맞춘 실리사이드화일 수 있다. 대안적으로, 실리사이드를 형성하기에 충분한 금속 이용이 어려운 홈들(62) 내에 과잉의 폴리실리콘이 제공되게 폴리실리콘 및 금속층들의 상대적 두께들에 의해 부분적 실리사이드화가 제어될 수 있다. 금속층의 임의의 남아있는 부분은 선택적 에칭에 의해 실리사이드층(19b)으로부터 제거될 수 있다.
도 8d에 도시된 바와 같이, 실리사이드화 단계 후에, 실리사이드층(19b)은 폴리실리콘과 비교하여 실리사이드 물질을 선택적으로 에칭하는 임의의 적합한 선택적 습식 또는 건식 에칭, 이를테면 티타늄 실리사이드 피라냐 에칭을 사용하여 선택적으로 에칭된다.
도 8a 및 도 8d의 구조들 간에 한 차이는 차단 유전체(7)의 형상이다. 비등방성 에칭 방법에 의해 만들어진 도 8a의 구조에서, 차단 유전체는 복수의 이산 영역들(7a, 7b, 등)을 포함한다. 대조적으로, 선택적 실리사이드 에칭에 의해 형성된 도 8d의 구조에서, 차단 유전체(7)는 홈들(62) 내에 영역들(7a, 7b)을 내포하는 연속된 층을 포함한다.
도 8a 및 도 8d에 도시된 결과적인 구조에서, 서로 간에 분리된 복수의 이산 전하 저장 세그먼트들(예를 들면, 9a 및 9b)은 제 2 물질(122)의 돌출 부분들 사이에 홈들 내에 배치된다. 도 7b 및 도 8b ~ 도 8d에 따른 전하 저장 물질층(9)의 바깥 부분을 선택적으로 제거하는 방법들의 한 잇점은 측벽 상에 '폴리-스트링거들(poly-stringer)'을 형성할 잠재적 결함(즉, 건식 에칭 방법들에 의해 바깥 부분의 불완전한 제거)이 완전히 제거될 수 있다는 것이다. 또한, 건식 에칭 방법들과는 대조적으로, 산화실리콘층(19a) 또는 실리사이드층(19b)의 선택적 습식 에칭은 전하 저장 세그먼트들(9)에의 손상이 낮아지게 할 수 있다.
다음에, 전하 저장 물질(9)(예를 들면 이산 전하 저장 세그먼트들(9a, 9b))의 측벽 및 적어도 한 개구(81) 내 노출된 물질(122) 상에 터널 유전체(11)가 형성되어, 도 9에 도시된 구조가 된다. 전하 저장 물질 저장 세그먼트들(9a, 9b)을 형성하기 위해 도 8b ~ 도 8d의 습식 에칭 방법이 사용된다면, 전하 저장 물질(9)(예를 들면 이산 전하 저장 세그먼트들(9a, 9b))의 측벽 및 적어도 한 개구(81) 내 돌출 부분들의 물질(122) 상에 위치된 차단 산화물 유전체의 바깥 부분 상에 터널 유전체가 형성된다. 터널 유전체는 비교적 얇은 절연층(예를 들면, 4 내지 10 nm 두께)의 산화실리콘 또는 그외 다른 적합한 물질, 이를테면 옥시나이트라이드, 산화물 및 질화물의 다층 스택들, 또는 고-k 유전체(예를 들면, 산화하프늄)을 포함할 수 있다. 터널 유전체는 ALD, CVD, 등과 같은 임의의 적합한 방법에 의해 피착될 수 있다.
대안적 방법에서, 터널 유전체(11)는 층(9)의 바깥 부분을 제거하는 2-단계 공정에 의해서가 아니라 한 단계로 반도체 전하 저장 물질층(9)의 바깥 부분을 직접적으로 전환(예를 들면, 산화)하고, 위에 기술된 방법에서 전하 저장 물질(9)의 측벽 상에 터널 유전체(11)를 형성함으로써 형성될 수 있다. 이 대안적 방법에서, 폴리실리콘 플로팅 게이트층(9)은 도 7b에 도시된 바와 같이 형성된다. 이어서, 폴리실리콘 층(9)은 도 8b에 도시된 바와 같이 비교적 얇은 산화물 층(19a)을 형성하기 위해 시간에 맞춘 산화로 부분적으로 산화된다. 고온 라디칼 산화 공정과 같은, 터널 유전체로서 사용될 양질을 가진 산화물을 제공할 수 있는 임의의 산화 방법이 사용될 수 있다. 알ㅂ은 산화물 층(19a)은 도 8d에 도시된 바와 같이 제거되지 않고, 도 8b에 도시된 바와 같이 터널 유전체로서 최종의 장치 내에 보존된다. 이에 따라, 별도의 터널 유전체(11)의 피착이 요구되지 않는다.
또한, 반도체 채널 물질(1)이 적어도 한 개구(81) 내에 형성된다. 일부 실시예들에서, 반도체 채널 물질(1)은 도 10에 도시된 바와 같이 적어도 한 개구(81)를 반도체 채널 물질로 완전히 채운다. 대안적으로, 적어도 한 개구 내에 반도체 채널(1)을 형성하는 단계는 반도체 채널 물질(1)이 적어도 한 개구(81)를 완전히 채우지지 않게 적어도 한 개구(81) 내 중앙 부분에가 아니라 적어도 한 개구(81)의 측벽(들) 상에 반도체 채널 물질(1)을 형성한다. 이들 대안적 실시예들에서, 도 11에 도시된 바와 같이 적어도 한 개구(81)를 완전히 채우기 위해 적어도 한 개구(81)의 중앙 부분에 절연 충전 물질(2)이 형성된다. 바람직하게, 채널(1) 물질은 저농도 도핑된 p-형 또는 n-형(즉, 1017 cm-3 미만으로 도핑 ) 실리콘 물질을 포함한다. n-채널 장치는 이것이 n+ 접합(junction)들에 쉽게 연결되기 때문에 바람직하다. 그러나, p-채널 장치가 사용될 수도 있다.
반도체 채널(1)은 임의의 요망되는 방법들에 의해 형성될 수 있다. 예를 들면, 반도체 채널 물질(1)은 개구(81) 내에 그리고 스택(120) 상에 반도체(예를 들면, 폴리실리콘) 물질을 피착하고, 이어서 스택(120)의 상면을 연마(polish) 정지 또는 에칭 정지로서 사용하여 피착된 반도체층의 상측 부분을 화학기계식 연마(CMP) 또는 에치 백에 의해 제거하는 단계에 의해 형성될 수 있다.
일부 실시예들에서, 별도의 마스킹 단계 없이 금속 유도 결정화("MIC", 금속 유도 횡 결정화라고도 함)에 의해 단일 결정의 실리콘 또는 폴리실리콘 수직 채널(1)이 형성될 수도 있다. MIC 방법은 개구(81) 내 채널 물질의 횡 구속(lateral confinement)에 기인하여 완전한 채널 결정화를 제공한다.
MIC 방법에서, 비정질 또는 작은 그레인 폴리실리콘 반도체(예를 들면, 실리콘)층(303)은 적어도 한 개구(81) 내에 그리고 스택(120) 상에 형성되고, 이어서 도 12에 도시된 바와 같이 반도체층(303) 상에 핵형성 프로모터 층(305)을 형성함으로써 형성될 수 있다. 핵형성 프로모터 층(305)은 연속된 층 또는 복수의 불연속 영역들일 수 있다. 핵형성 프로모터 층은 임의의 요망되는 폴리실리콘 핵형성 프로모터 물질들, 예를 들면, 다음으로 제한되는 것은 아니나, Ge, Ni, Pd, Al 또는 이들의 조합과 같은 핵형성 프로모터 물질들을 포함할 수 있다.
이어서, 비정질 또는 작은 그레인 반도체층(303)은 비정질 또는 작은 그레인 다결정질 반도체를 재결정화함으로써 큰 그레인 다결정질 또는 단일 결정질의 반도체층(301)으로 전환되어, 도 13에 도시된 구조가 되게 할 수 있다. 재결정화는 저온(예를 들면, 300 내지 600℃) 어닐링에 의해 행해질 수 있다.
이어서, 다결정질 반도체층(301) 및 핵형성 프로모터 층(305)의 상측 부분은 스택(120)의 상면을 정지로서 사용하여 CMP 또는 에치 백에 의해 제거되어, 도 10에 도시된 바와 같은 구조가 되게 할 수 있다. 제거는 잔류한 핵형성 프로모터 층(305) 및 층(301)의 상면 내 임의의 형성된 실리사이드를 선택적으로 습식 에칭하고, 이어 스택(120)의 상면을 정지로서 사용하여 실리콘 층(301)의 상면을 CMP함으로써 수행될 수 있다.
또한, 상측 전극(202)이 반도체 채널(1) 상에 형성되어, 도 1 또는 도 2에 도시된 구조가 될 수 있다. 이들 실시예들에서, 기판(100) 상에 스택(120)을 형성하는 단계에 앞서 반도체 채널(1) 밑에 하측 전극(102)이 제공될 수 있다. 하측 전극(102) 및 상측 전극은 NAND 스트링의 소스/드레인 전극들로서 사용될 수 있다.
실시예 II
제 2 실시예에서, NAND 스트링의 소스/드레인 전극들 둘 다는 반도체 채널(1) 상에 형성될 수 있고, 채널(1)은 예를 들면 도 3 및 도 4에 도시된 바와 같이 U-형상의 관 형상을 갖는다. 이들 실시예들에서, 밑으로부터 반도체 채널(1)의 연결 부분에의 바디 콘택을 제공하기 위해 기판(100) 상에 혹은 기판(100) 내에 선택적 바디 콘택 전극(이하 기술되는 바와 같은)이 배치될 수 있다.
본원에서 사용되는 바와 같이 "U-형상의 관" 형상은 영문자 "U"와 유사하게 구성된 측단면 형상이다. 이 형상은 서로간에 실질적으로 평행하게 그리고 기판(100)의 주 표면(100a)에 실질적으로 수직하게 확장하는 2개의 세그먼트들(본원에서는 "윙(wing) 부분들"이라 함)을 갖는다. 2개의 윙 부분들은 제 1의 2개의 세그먼트들에 실질적으로 수직하게 그리고 표면(100a)에 실질적으로 평행하게 확장하는 연결 세그먼트 또는 부분에 의해 서로간에 연결된다. 3개의 세그먼트들 각각은 일직선 형상(예를 들면, 사각 측단면 형상) 혹은 다소 만곡된 형상(예를 들면, 하지의 지형의 만곡에 따라 상승하고 하강하는)을 가질 수 있다. 실질적으로 '평행한'이라는 용어는 정확한 평행한 구성으로부터 20 도 또는 미만만큼 벗어나는 세그먼트들 뿐만 아니라 정확히 평행한 세그먼트들을 포함한다. 실질적으로 '수직한'이라는 용어는 정확한 수직한 구성으로부터 20 도 또는 미만만큼 벗어나는 세그먼트들 뿐만 아니라 정확히 수직한 세그먼트들을 포함한다.
U-형상의 관 형상을 갖는 반도체 채널(1)을 형성하기 위해 임의의 요망되는 방법들이 사용될 수 있다. 예를 들면, 도 14 내지 도 21은 발명의 제 2 실시예에 따른 U-형상의 관 형상 반도체 채널을 갖는 NAND 스트링을 제조하는 방법을 도시한 것이다.
도 14에 도시된 기판(100)은 내장된 도체들 및/또는 다양한 반도체 장치들을 선택적으로 내포하는 반도체 기판을 포함할 수 있다. 대안적으로, 기판(100)은 내장된 도체들을 선택적으로 내포하는 절연 또는 반도체층을 포함할 수 있다.
먼저, 적어도 한 희생 피처(89) 상에 제 1 물질 및 제 2 물질들의 교번하는 층들의 스택(120)을 형성하는 단계에 앞서, 기판(100) 내에 및/또는 기판(100) 상에 희생 피처(89)가 형성될 수 있다. 희생 피처(89)는 스택(120) 및 NAND 스트링 내에 다른 물질들에 비교하여 선택적으로 에칭될 수 있는 임의의 적합한 희생 물질, 이를테면 유기 물질, 질화실리콘, 텅스텐, 등으로 형성될 수 있다. 피처(89)는 이하 기술되는 바와 같은 U-형상의 연결 세그먼트의 요망되는 형상과 유사한 임의의 적합한 형상을 가질 수 있다.
절연 보호층(108)은 희생 피처(89)와 스택(120) 사이에 형성될 수 있다. 예를 들면, 층(108)은 피처(89)가 질화실리콘을 포함한다면 산화실리콘을 포함할 수 있다.
또한, 이어서 적어도 2개의 개구들(81, 82)이 스택(120) 내에 형성되어 도 14a에 도시된 구조가 된다. 도 14b는 도 14a에서 선 X-X'을 따른 평면 단면도이다. 도 14c는 도 14c에서 선 Z-Z'을 따른 평면 단면도이다. 도 14a는 도 14b 및 도 14c에서 선 Y-Y'을 따른 측단면도이다. 개구들(81, 82)은 도 14a ~ 도 14c에 도시된 바와 같이, 희생 피처(89) 위에 형성된다. 일부 실시예들에서, 반도체 채널은 도 14b에 도시된 바와 같이 위에서 보았을 때 2개의 원들의 단면을 갖는다. 바람직하게, 층(108)의 상면이 개구들(81, 82)의 바닥면을 형성하게 개구들(81, 82)의 에칭을 위한 정지로서 보호층(108)이 사용된다.
이어서, 도 15에 도시된 구조가 되게 개구들(81, 82) 내에 차단 유전체(7) 및 NAND 스트링의 복수의 이산 전하 저장 세그먼트들(9)을 형성하기 위해, 제 1 실시예에서 위에서 기술되고 도 5 ~ 도 13에 도시된 바와 동일하거나 유사한 방법들이 사용될 수 있다.
도 16으로 가면, 피처(89)가 위치되었던 중공 영역(83)을 형성하기 위해 적어도 한 희생 피처(89)가 제거된다. 중공 영역(83)은 기판(100)의 주 표면(100a)에 실질적으로 평행하게 확장하며, 적어도 2개의 개구들(81, 82)을 연결하여 중공 U-형상의 관 공간(80)을 형성한다. 중공 영역(83)은 개구들(81, 82)이 희생 피처(89)를 노출하게 보호층(108)을 관통하여 확장하게 개구들(81, 82)을 더욱 에칭함으로써(예를 들면, 비등방성 에칭에 의해) 형성될 수 있다. 이어서, 물질(122), 차단 유전체(7) 및 전하 저장 세그먼트들(9)을 실질적으로 에칭함이 없이 희생 피처 물질을 선택적으로 제거하는 선택적 습식 또는 건식 에칭을 사용하여 희생 피처(89) 물질이 선택적으로 에칭된다.
다음에, 터널 유전체(11) 상에 터널 유전체(11) 및 반도체 채널(1)이 중공 U-형상의 관 공간(80) 내에 형성될 수 있다. 일부 실시예들에서, 중공 U-형상의 관 공간(80)의 측벽 상에 반도체 채널(1)을 형성하는 단계는 도 4에 도시된 바와 같이중공 U-형상의 관 공간(80)을 반도체 채널 물질로 완전히 채울 수도 있다. 대안적으로, 중공 U-형상의 관 공간(80) 내에 반도체 채널(1)을 형성하는 단계는 반도체 채널 물질이 중공 U-형상의 관 공간(80)을 완전히 채우지 않게 중공 U-형상의 관 공간(80)의 중앙 부분에가 아니라 중공 U-형상의 관 공간(80)의 측벽 상에 반도체 채널 물질을 형성한다. 이들 실시예들에서, 도 17에 도시된(도 3에도 도시된) 구조가 되게, 중공 U-형상의 관 공간(80)을 완전히 채우기 위해 반도체 채널(1)의 중앙 부분에 절연 충전 물질(2)이 형성된다. 반도체 채널(1)은 제 1 및 제 2의 수직하게 확장하는 개구들(81, 82) 및 수평으로 확장하는 공간(83)을 포함하는 중공 U-형상의 관 공간(80)의 형상을 실질적으로 채택한다.
또한, 이어서 스택(120)은 레일(rail) 형상의 게이트 절개(cut)를 형성하기 위해 에칭되고, 이에 산화실리콘, 등과 같은 절연 물질(185)이 채워져 반도체 채널(1)의 2개의 윙 부분들을 둘러싸는 제어 게이트 전극들(3)을 서로 간에 전기적으로 분리하여, 도 18a(사시도) 및 도 18b(도 18a에 선 Y-Y'을 따른 측단면도)에 도시된 장치가 된다.
제 1 개구(81) 내 위치된 반도체 채널(1)의 윙 부분과 접촉하여 소스 또는 드레인 전극이 형성되고, 다른 드레인 또는 소스 전극은 제 2 개구(82)에 위치된 반도체 채널(1)의 다른 윙 부분과 접촉한다. 일부 실시예들에서, 드레인 전극은 드레인 선택 트랜지스터(203a)(SGD 장치라고도 함)를 통해 NAND 스트링 채널에 연결하고 소스 전극은 소스 선택 트랜지스터(203b)(SGS 장치라고도 함)을 통해 NAND 스트링 채널의 다른 측에 연결한다. 이들 선택 트랜지스터들은 도 19에 도시된 구조가 되게, 게이트 절개에 앞서, 각 윙(1a, 1b) 상에 반도체 채널(1) 위에 형성될 수 있다.
이어서, 도 20a(사시도) 및 도 20b(도 20b에 선 Y-Y'을 따른 단면도)에 도시된 구조가 되게, 반도체 채널(1)의 2개의 윙 부분들을 둘러싸는 제어 게이트 전극들(3)을 분리하는 단계와 동일한 단계로 선택 트랜지스터들(203a, 203b)을 서로간에 분리시키기 위해 게이트 절개 단계가 수행될 수 있다.
다음에, 도 21에 도시된 바와 같이 인접 스트링들의 인접 SGD 장치들(203a) 사이와 같은, 인접 NAND 스트링들의 선택 트랜지스터들 사이에 절개가 만들어진다. 마지막으로, 도 21에 도시된 바와 같은 NAND 스트링들(180)의 어레이가 되게, 선택 트랜지스터들 사이에 산화실리콘, 등과 같은, 절연 물질(187)이 형성된다.
실시예 III
제 3 실시예에서, 도 3 ~ 도 4 및 도 17 ~ 도 21에 도시된 U-형상의 관 형상이 아니라, 반도체 채널(1)은 도 22a(사시도) 및 도 22b(도 22a에 선 Y-Y'을 따른 단면도)에 도시된 바와 같이 "작은" U-형상의 측단면을 가질 수 있다. 제 2 실시예에서, U-형상의 관 형상의 각 윙(1a, 1b)은 별도의 개구(81, 82) 내에 형성되었다. 본 제 3 실시예에서, "작은" U-형상의 두 윙들은 작은 개구 내에 형성된다.
구체적으로, 도 22a 및 도 22b에 도시된 바와 같이, U-형상의 반도체 채널(1)의 2개의 윙 부분들(1w, 1w')은 동일 개구(81) 내에 형성된다. 윙 부분은 기판(100)의 주 표면(100a)에 실질적으로 수직하게 확장하며, 개구(81)의 바닥에 연결 부분(1w")에 의해 연결된다. 연결 부분은 기판(100)의 주 표면(100a)에 실질적으로 평행하게 확장한다.
도 22a에 도시된 바와 같이, 복수의 U-형상의 NAND 스트링들이 각 개구(81)내에 형성된다. 예를 들면, 도 22a에 도시된 바와 같이, 각 개구(81) 내 제 1 NAND 스트링(180a)은 윙들(1w, 1w')을 포함한다. 각 개구 내 제 2 NAND 스트링(180b)은 윙들(1x, 1x'), 등을 포함한다. NAND 스트링들은 격자 형상의 어레이로 배열될 수 있고, 이것은 각 긴 트렌치 형상의 개구(81) 내에 제 1 수평 "z" 방향(즉, 기판(100)의 주 표면(100a)에 평행한)으로 배열된 한 세트의 스트링들(180a, 180b), 및 각 인접 개구(81) 내에 제 2 수평의 제 2 "x" 방향(즉, 주 표면(100a)에 평행하고 z 방향에 수직한)의 제 2 세트의 스트링들(180a, 180a)을 포함한다.
도 23 내지 도 27은 발명의 제 3 실시예에 따라 도 22a 및 도 22b에 도시된 "작은" U-형상의 측단면을 가진 반도체 채널을 가진 NAND 스트링을 제조하는 방법을 도시한 것이다.
이들 실시예들에서, 연결 피처(1w") 상에 제 1 물질 및 제 2 물질들의 교번하는 층들의 스택(120)을 형성하는 단계에 앞서, 기판(100) 내에 및/또는 기판(100) 상에 연결 피처(1w")이 형성될 수 있다. 연결 피처(1w")는 기판(100) 내에 또는 기판(100) 상에 형성된 반도체 또는 도체 영역일 수 있다. 예를 들면, 연결 피처(1w")는 도 22b에 도시된 바와 같이 보호 절연층(100b)에 의해 둘러싸이고 반도체층(100a) 내에 내장되는 반도체 또는 도체 영역을 포함할 수 있다. 피처들(1w")은 층(100a) 내 트렌치들 내에 다마센 공정에 의해 형성될 수도 있다. 대안적으로, 피처들(1w")은 피처들(1w")을 형성하기 위해 도전성 또는 반도체층을 사진식각으로 패터닝하고 이어 피처들(1w") 주위에 절연층(100b) 및 반도체층(100a)을 형성함으로써 형성될 수 있다.
또한, 이어서 도 23a(사시도) 및 도 23b(도 23a에서 선 Y-Y'을 따른 단면도)에 도시된 바와 같은 구조가 되게, 스택(120) 내에 적어도 한 개구(81)가 형성된다. 이 비제한적 예에서, 개구(81)는 도 23a에 도시된 바와 같이 정사각 또는 사각 형상의 평면 단면을 갖는다. 그러나, 요망된다면, 다른 형상들, 예를 들면 원 형상이 사용될 수도 있다. 밑으로부터 연결 부분 피처(1w")에 접촉하기 위해 기판(100) 내에 또는 기판(100) 상에 선택적 바디 콘택 전극(102)이 제공될 수 있다.
도 24a 및 도 24b에 도시된 구조가 되게, 제 1 실시예 및 도 5 ~ 도 13에 관련하여 위에 기술된 방법들을 사용하여 차단 유전체(7) 및 복수의 이산 전하 저장 세그먼트들(9), 및 터널 유전체층(11)이 형성될 수 있다.
다음에, 개구(81) 내 반도체 연결 피처(1w")를 노출시키기 위해서 적어도 한 개구(81)의 바닥 상에 위치된 터널 유전체층(11)의 바닥 부분 및 터널 유전체층(11)의 바닥 부분 밑에 위치된 절연 보호층(108)이 에칭되어(예를 들면, 비등방성 에칭에 의해), 도 25b에 도시된 구조가 된다. 또한, 동일 에칭 단계 동안에 스택의 상부부터 터널 유전체층(11)이 제거된다. 터널 유전체층(11)은 측벽 스페이서와 유사한 개구의 측벽(들) 상에 남아 있는다.
이어서, 반도체 채널 물질이 위에 기술된 방법들을 사용하여 개구들(81) 내에 형성될 수 있다. 유사하게, 반도체 채널 물질은 개구(81)을 완전히 또는 부분적으로 채울 수 있다. 이어서, U-형상의 반도체 채널(1)의 2개의 윙들 부분들(1w, 1w')을 형성하기 위해 반도체 채널 물질의 중간 부분이 에칭되어, 도 22a ~ 도 22b에 도시된 구조가 된다. 도 22b에 도시된 바와 같이, U-형상의 반도체 채널(1)의 2개의 윙 부분들(1w, 1w')은 기판(100)의 주 표면에 실질적으로 평행하게 확장하는 연결 부분(lw")(즉, 연결 피처(1w"))에 의해 전기적으로 연결된다. 대안적으로, 반도체 채널(1w, 1w')의 2개의 윙 부분들을 연결하는 연결 피처(1w")는 반도체 물질을 형성하는 단계에 앞서 스택 밑에 제공되어 노출되기보다는, 반도체 물질 충전 개구들(81)의 바닥 부분을 비-에칭된 상태로 놔둠으로써, 반도체 물질의 중간 부분을 에칭하는 단계 동안 형성될 수 있다.
다음에, 도 26에 도시된 바와 같이 연결 피처(1w") 상에 그리고 U-형상의 반도체 채널(1)의 2개의 분리된 윙 부분들(1w, 1w') 사이에 절연 충전물(2)이 형성된다.
유사하게, 도 3 및 도 4에 도시된 바와 같이 반도체 채널(1) 상에 소스 및 드레인 전극들(2021, 2022)이 형성될 수 있다. 도 26에 도시된 바와 같이 선택 트랜지스터들(203a) 중 하나는 위로부터 제 1 윙 부분에 접촉하며, 선택 트랜지스터들(203b) 중 또 다른 하나는 위로부터 제 2 윙 부분(1w')에 접촉한다.
일부 실시예들에서, 적어도 한 개구(81)의 바닥 상에 위치된 터널 유전체층(11)의 바닥 부분을 에칭하는 단계에 앞서, 도 27에 도시된 바와 같이, 터널 유전체(11)의 바닥 부분이 노출된 채로 있도록, 적어도 한 개구(81)의 측벽 상에 위치된 터널 유전체층(11)의 부분들 상에 마스킹 스페이서층(14)이 형성될 수 있다. 이들 실시예들에서, 마스킹 스페이서층(14)은 터널 유전체 및 보호층(108)의 바닥 부분을 에칭하는 단계 동안 터널 유전체(11)가 손상받는 것으로부터 보호한다. 마스킹 스페이서층(14)은 터널 유전체층(11) 및 절연 보호층(108)의 바닥 부분을 에칭하는 단계들 동안 또는 후에 제거될 수 있다. 스페이서층(14)은 층(11)의 바닥을 에칭하기 위해 사용되는 에칭 매질에 층(11)의 물질보다 낮은 에칭 감수성(susceptibility)을 갖는 임의의 물질을 포함할 수 있다. 예를 들면, 터널 유전체층(11)이 산화실리콘이라면, 스페이서층(14)은 질화실리콘일 수 있다. 스페이서 층은 전형적인 측벽 스페이서 형성 방법들, 이를테면 도 27에 도시된 바와 같이, 측벽(들) 및 개구들(81)의 바닥 상에 층(14)을 형성하고 이어서 개구들의 측벽(들) 상에 층(11) 위에 층(14)의 측벽 스페이서 부분들만을 남기기 위해 층(14)을 비등방성으로 에칭함으로써 형성될 수 있다.
실시예 IV
제 4 실시예에서, 모노리식 3차원 NAND 스트링은 비교적 얇은 플로팅 게이트 전하 저장 세그먼트들(9)을 형성하기 위해 제 1의 3개의 실시예들의 방법으로부터 대안적 방법을 사용함으로써 형성된다. 또한, 이 실시예의 결과적인 수직 NAND 스트링은 일직선 측벽 및 균일한 두께를 가진 터널 유전체(11)을 포함한다. 대조적으로, 제 1의 3개의 실시예들의 터널 유전체(11)는 전하 저장 세그먼트들(9)이 물질(122)을 개구(81) 내로 돌출하거나, 물질(122)이 세그먼트들(9)을 지나 개구(81) 내로 돌출한다면 약간 만곡된 측벽을 가질 수 있다. 이것은 터널 유전체의 측벽에 만곡을 야기하고 개구(81) 내 돌출들 주위에서 만곡하기 때문에 터널 유전체(11)의 두께에 변화를 야기할 수 있다.
제 4 실시예의 일 구성에서, 이산 전하 저장 세그먼트들(9) 각각은 동일 장치 레벨에서 각각의 제어 게이트 전극(3)의 높이보다 짧은 높이를 가질 수 있다. 예를 들면, NAND 스트링(280)에서, 도 28a에 도시된 바와 같이, 제 1 이산 전하 저장 세그먼트(9a)는 제 1 제어 게이트 전극(3a)의 높이보다 짧은 높이를 가질 수 있고, 제 2 이산 전하 저장 세그먼트(9b)는 제 2 제어 게이트 전극(3b)의 높이보다 짧은 높이를 가질 수 있다. "높이"라는 용어는 기판(100)의 주 표면(100a)에 수직한 수직 방향을 의미한다.
이하 더 상세히 기술되는 바와 같이, 제 4 실시예의 또 다른 구성에서, 제 1 이산 전하 저장 세그먼트(9) 각각은 동일한 메모리 셀의 각각의 제어 게이트 전극(3)의 높이보다 큰 높이를 가질 수 있다. 예를 들면, 도 28b에 도시된 바와 같이, NAND 스트링(380)에서, 제 1 이산 전하 저장 세그먼트(9a)는 제 1 제어 게이트 전극(3a)의 높이보다 크거나 긴 높이를 가질 수 있고, 제 2 이산 전하 저장 세그먼트(9b)는 제 2 제어 게이트 전극(3b)의 높이보다 크거나 긴 높이를 가질 수 있다. 선택 트랜지스터들은 도 28a 및 도 28b에서 명확성을 위해 생략되었다.
도 29 ~ 도 34는 발명의 일실시예에 따라 도 28a에 도시된 NAND 스트링을 제조하는 방법을 도시한 것이다.
도 29a를 참조하면, 도전성 또는 반도체 제어 게이트 물질층들(131)(예를 들면, 131a, 131b, 등) 및 희생 물질층(132)(예를 들면, 132a, 132b, 등)의 교번하는 층들의 스택(130)이 기판(100) 위에 위치된 절연 보호층(108) 상에 형성된다. 희생 물질은 도전성 또는 반도체 제어 게이트 물질에 비교하여 선택적으로 에칭될 수 있는 임의의 요망되는 물질들을 포함할 수 있다. 예를 들면, 일실시예에서, 제어 게이트 물질층들(131)이 폴리실리콘 또는 텅스텐 제어 게이트 물질을 포함할 때, 희생 물질층들(132)은 산화실리콘과 같은 산화물을 포함할 수 있다. 이어서, 스택(130)은 스택(130) 내에 적어도 한 개구(81)를 형성하기 위해 에칭될 수 있다. 개구(81)는 기판(100)의 주 표면(100a) 또는 보호층(108)까지 확장할 수 있다. 도 29b는 도 29a에서 선 X-X'을 따른 평면 단면도이다.
다음에, 차단 유전체층(7)이 적어도 한 개구(81)의 측벽 상에 형성될 수 있다. 이에 이어, 도 30a 및 도 30b에 도시된 바와 같이, 차단 유전체층(7) 상에 전하 저장 물질층(9), 전하 저장 물질층(9) 상에 터널 유전체층(11), 적어도 한 개구(81) 내에 터널 유전체층(11) 상에 반도체 채널층(1)을 형성한다. 제 4 실시예의 방법은 홈들(62)을 형성하지 않기 때문에, 개구들(81)는 일직선 측벽(들)을 갖는다. 이것은 일직선 측벽(들) 및 균일한 두께를 갖는 터널 유전체층(11)이 되게 한다.
일부 실시예들에서, 적어도 한 개구(81) 내에 반도체 채널층(1)을 형성하는 단계는 적어도 한 개구(81)를 완전히 채우지 않는다. 이들 실시예에서, 적어도 한 개구(81)을 완전히 채우기 위해 적어도 한 개구(81)의 중앙 부분에 절연 충전 물질(2)이 형성되어, 도 30a(측단면도) 및 도 30b(평면 단면도)에 도시된 구조가 된다. 대안적으로, 적어도 한 개구(81) 내 반도체 채널층(1)을 형성하는 단계가 적어도 한 개구(81)를 반도체 채널 물질로 완전히 채울 땐 충전 물질(2)은 생략될 수 있다.
도 31로 가면, 또 다른 절연층(106)이 스택(130) 상에 형성된다. 다음에, 도 32a에 도시된 바와 같은 구조가 되게, 제어 게이트 물질층들(131) 사이에(제어 게이트 물질층들(131a, 131b) 사이를 포함한) 차단 유전체층(7)을 노출시키기 위해 희생 물질층들(132)이 제거될 수 있다. 희생 물질층들(132)은 개구(들)(81)을 통해서가 아니라, 스택(130)의 이면으로부터 제거된다.
일부 실시예들에서, 희생 물질층들(132)을 제거하기 위한 스택(130)의 이면에 접근할 수 있게 하기 위해서, 스택(130)의 절개 영역(들)(84)이 먼저 제거된다. 비제한적 예에 따른 결과적인 구조의 평면도가 도 32b에 도시되었다. 사진식각에 의해 마스크를 형성하고 이어 비-마스크된 절개 영역들을 에칭함으로써 절개 영역(들)(84)이 형성될 수 있다.
또한, 복수의 분리된 이산 전하 저장 세그먼트들(9a, 9b, 등)을 형성하고, 이산 차단 유전체 세그먼트들(7a, 7b, 등)을 분리시키기 위해 제 1 물질층들(131)을 마스크로서 사용하여 차단 유전체층(7) 및 전하 저장 물질층(9)이 에칭될 수 있다. 일부 실시예들에서, 차단 유전체층(7) 및 이산 전하 저장 물질층(9)을 에칭하는 단계는 차단 유전체층(7) 및 이산 전하 저장 물질층(9)을 언더컷 하여, 이산 전하 저장 세그먼트들(7a, 7b) 및 차단 유전체 세그먼트들(9a, 9b)는 각각 제 1 물질층들(131a, 132a)의 두께(즉, 수직 치수)(즉, 각각의 장치 레벨에서 제어 게이트들의 두께)보다 짧아지게 되어, 도 33에 도시된 바와 같은 구조가 된다.
절연 충전 물질(33)이 제 1 물질층들(131) 사이에, 차단 유전체 세그먼트들(7) 사이에, 그리고 이산 전하 저장 세그먼트들(9) 사이에 형성될 수 있어, 도 34에 도시된 수직 NAND 스트링들이 된다.
유사하게, 상측 전극(202)이 반도체 채널(1) 상에 형성되어, 도 28a에 도시된 구조가 될 수 있다. 이들 실시예들에서, 하측 전극(102)은 기판(100) 상에 스택(130)을 형성하는 단계에 앞서 반도체 채널(1) 밑에 제공될 수 있다. 하측 전극(102) 및 상측 전극(202)은 NAND 스트링의 소스/드레인 전극들로서 사용될 수 있다. 선택 트랜지스터들은 도 28a에서 명확성을 위해 도시되지 않았다. 이들 트랜지스터들은 도 28a에 도시된 선형 NAND 스트링의 상부 및 하부에, 혹은 이 제 4 실시예의 이면 에칭 방법에 의해 만들어질 수 있는 제 2 및 제 3 실시예들의 U-형상의 NAND 스트링의 상부에 위치될 수 있다.
도 28a에 도시된 바와 같이, 결과적인 NAND 스트링(280)은 기판(100) 상에 복수의 장치 레벨들을 포함할 수 있다. 장치 레벨들 각각은 각각의 제어 게이트(3), 각각의 제어 게이트(3)에 인접한 각각의 차단 유전체 세그먼트(7), 각각의 차단 유전체 세그먼트(7)에 인접한 각각의 이산 전하 저장 세그먼트(9), 각각의 이산 전하 저장 세그먼트(9)에 인접한 터널 유전체층(11)의 각각의 부분, 및 채널층(1)의 각각의 부분을 포함한다. 위에 설명된 바와 같이, 이산 전하 저장 세그먼트들(9)은 각각의 장치 레벨에서 제어 게이트 전극들(3)의 높이보다 짧은 높이를 갖는다. 모노리식 3차원 NAND 스트링은 위로부터 반도체 채널(1)에 접촉하는 소스 또는 드레인 전극(202) 중 하나, 및 밑으로부터 반도체 채널에 접촉하는 소스 또는 드레인 전극(102) 중 다른 하나를 더 포함할 수 있다.
도 35 내지 도 42는 발명의 제 4 실시예의 또 다른 측면에 따라, 도 28b에 도시된 NAND 스트링(380)을 제조하는 방법들을 도시한 것이다.
도 35a 및 도 35b를 참조하면, 제 1 희생 물질(141)(예를 들면, 141a, 141b, 등) 및 제 2 희생 물질(142)(예를 들면, 142a, 142b, 등)의 교번하는 층들의 스택(140)이 기판(100) 상에 위치된 맨 아래 희생층(408) 위에 형성된다. 층들(141, 142, 408)의 희생 물질들은 제 1 희생 물질(141) 및 맨 아래 희생 물질(408)이 제 2 희생 물질(142)에 비교하여 선택적으로 에칭될 수 있게 하는 임의의 요망되는 물질들일 수 있다. 예를 들면, 일실시예에서, 제 2 희생 물질(142)이 질화물(예를 들면, 질화실리콘)을 포함할 때, 제 1 희생 물질(141) 및 맨 아래 희생 물질(408)은 산화물(예를 들면, 산화실리콘)을 포함할 수 있다. 또 다른 실시예에서, 제 2 희생 물질(142)이 도핑된 폴리실리콘을 포함할 때, 제 1 희생 물질(141) 및 맨 아래 희생 물질(408)은 도핑되지 않은 폴리실리콘을 포함할 수 있다. 이어서, 스택(140)은 스택(140) 내에 적어도 한 개구(81)를 형성하기 위해 에칭될 수 있다.
다음에, 도 36a 및 도 36b에 도시된 바와 같이, 이산 전하 저장 물질층(9)이 적어도 한 개구(81)의 측벽 상에 형성되고, 이어서 전하 저장 물질층(9) 상에 터널 유전체층(11), 및 적어도 한 개구(81) 내에 터널 유전체층(11) 상에 반도체 채널층(1)을 형성한다. 제 4 실시예의 이 측면에서, 적어도 한 개구(81) 내에 반도체 채널층(1)을 형성하는 단계는 적어도 한 개구(81)를 완전히 채우지 않는다. 이들 실시예에서, 적어도 한 개구(81)를 완전히 채우기 위해 적어도 한 개구(81)의 중앙 부분에 절연 충전 물질(2)이 형성되어, 도 36a(측단면도) 및 도 36b(도 36a에 선 X-X'을 따른 평면 단면도)에 도시된 구조가 된다. 대안적으로, 적어도 한 개구(81) 내 반도체 채널층(1)을 형성하는 단계가 적어도 한 개구(81)를 반도체 채널 물질로 완전히 채울 땐 충전 물질(2)은 생략될 수 있다.
도 37로 가면, 절연 층(406)이 스택(140) 상에 형성된다. 다음에, 도 38a에 도시된 바와 같은 구조가 되게, 제 1 물질층들(141)을 제거함이 없이 제 2 희생 물질층들(142) 및 맨 아래 희생 물질(408)이 선택적으로 제거될 수 있다. 유사하게, 스택(140)의 이면에 접근할 수 있게 하기 위해 제 2 희생 물질층들(142)을 선택적으로 제거하는 단계에 앞서 도 38b에 도시된 스택(140)을 통하는 절개 영역들(94)이 제거될 수 있다. 비제한적 예에 따른 결과적인 구조가 도 38a(측단면도) 및 도 38b(도 38a에 선 X-X'을 따른 평면 단면도)에 도시되었다.
다음에, 복수의 분리된 이산 전하 저장 세그먼트들, 이를테면 9a, 9b, 등을 형성하기 위해 제 1 희생 물질층들(141)을 마스크로서 사용하여 전하 저장 물질층(9)이 에칭되어, 도 39에 도시된 구조가 된다. 일부 실시예들에서, 선택적 에칭 정지 층(도시되지 않음)은 전하 저장 물질층(9)을 형성하는 단계에 앞서 적어도 한 개구(81)의 측벽 상에 선택적 에칭 정지 층(도시되지 않음)이 형성될 수 있다. 이들 실시예들에서, 제 1 희생 물질층들(141)을 마스크로서 사용하여 전하 저장 물질층(9)을 에칭하는 단계에 앞서, 제 1 물질층들(141) 사이에 전하 저장 물질층(9)의 측면의 부분들을 노출시키기 위해 제 1 물질층들(141)을 마스크로서 사용하여 선택적 에칭 정지 층이 에칭된다.
도 40으로 가면, 절개 영역(94)으로부터 이면을 통해 절연 물질층들(143) 및 제 1 물질층들(141)의 교번하는 층들을 형성하기 위해 제 1 물질층들(141) 사이에 절연 물질(143)(예를 들면 층들(143a, 143b, 등)이 형성된다.
이어서, 격리층 물질이 절개 영역(94)으로부터 에칭된다. 또한, 동일 단계에서 스택(140)과 기판(100) 사이에 맨 아래 절연층(418)이 형성되어 도 36a에 도시된 맨 아래 희생층(408)에 의해 원래 점유된 공간을 채울 수 있다.
또한, 절연 물질(143)을 마스크로서 사용하여 이산 전하 저장 세그먼트들(9)의 측벽을 노출시키기 위해 제 1 물질층들(141)이 선택적으로 제거된다. 이에 이어, 이산 전하 저장 세그먼트들(9)의 측벽 상에 그리고 절연 물질층들(143) 사이에 층들(141)에 의해 이전에 점유되었던 공간 내에 노출된 절연 물질층들(143)의 표면들 상에 차단 유전체(7)를 형성하여, 도 41에 도시된 구조가 된다. 차단 유전체(7)는 클램 형상의 개방된 측이 개구(81) 쪽으로가 아니라 개구(81)로부터 떨어져 면하는 "역(reverse)" 클램 형상을 갖는다. 이어서, 절연 물질층들(143) 사이에 클램 형상의 차단 유전체(7) 내 빈 공간 내에 제어 게이트들(3)이 형성되어 도 42에 도시된 구조가 될 수 있다. 예를 들면, 클램 형상의 차단 유전체(7) 및 절개 영역(94) 내 빈 공간 내에 도체를 피착하고(예를 들면, CVD에 의해 텅스텐을 피착), 이어 절개 영역(94) 내 위치된 도체의 부분을 에칭함으로써 분리된 제어 게이트들(3)이 형성될 수 있다.
상측 전극(202)이 반도체 채널(1) 상에 형성되어 도 28b에 도시된 구조가 될 수 있다. 이들 실시예들에서, 기판(100) 상에 스택(140)을 형성하는 단계에 앞서 반도체 채널(1) 밑에 하측 전극(102)이 제공될 수 있다. 하측 전극(102) 및 상측 전극(202)은 NAND 스트링의 소스/드레인 전극들로서 사용될 수 있다. 위에 도 28a에 관련하여 기술된 바와 같이, 선택 트랜지스터들은 명확성을 위해 도 28b에 도시되지 않았다.
도 28b에 도시된 결과적인 NAND 스트링(380)은 기판(100) 상에 복수의 장치 레벨들을 포함할 수 있다. 장치 레벨들 각각은 각각의 제어 게이트(3), 각각의 제어 게이트(3)에 인접한 각각의 차단 유전체 세그먼트(7), 각각의 차단 유전체 세그먼트(7)에 인접한 각각의 이산 전하 저장 세그먼트(9), 각각의 이산 전하 저장 세그먼트(9)에 인접한 터널 유전체층(11)의 각각의 부분, 및 채널층(1)의 각각의 부분을 포함한다. NAND 스트링의 차단 유전체 세그먼트들(7) 각각의 적어도 한 부분은 클램 형상을 가지며, NAND의 복수의 제어 게이트 전극들(3) 각각은 각각의 차단 유전체 세그먼트(7)의 클램-형상의 부분 내 개구에 적어도 부분적으로 위치된다. 일부 실시예들에서, 이산 전하 저장 세그먼트들(9)은 제어 게이트 전극들(3)이 역 클램 형상의 차단 유전체(7) 내부에 위치된 반면, 전하 저장 세그먼트들(9)이 역 클램 형상의 차단 유전체(7)와 동일한 높이를 가지기 때문에 각각의 장치 레벨에서 제어 게이트 전극들(3)의 높이보다 큰 높이를 갖는다. 모노리식 3차원 NAND 스트링은 위로부터 반도체 채널(1)에 접촉하는 소스 또는 드레인 전극(202) 중 하나, 및 밑으로부터 반도체 채널에 접촉하는 소스 또는 드레인 전극(102) 중 또 다른 하나를 더 포함할 수 있다.
대안적으로, 도 29a 및 도 35a에 도시된 개구들(81)이 아니라 중공 U-형상의 관 공간(도시되지 않음)이 형성될 수도 있다. 이들 대안적 실시예들에서, 반도체 채널(1)은 필라 형상(도 28a 및 도 28b에 도시된 바와 같이)을 갖는 것이 아니라, 중공 U-형상의 관 공간의 형상을 실질적으로 채택한다. 이들 대안적 실시예들에서, 도 3, 도 4 및 도 22b에 도시된 바와 같이, 2개의 상측 전극들은 위로부터 반도체 채널에 접촉하는 NAND 스트링의 소스/드레인 전극들으로서 사용될 수 있고, 선택적 하측 전극은 바디 콘택으로서 반도체 채널의 바닥 부분에 접촉한다.
실시예 V
제 5 실시예에서, 적어도 제 1 도전성 또는 반도체(예를 들면, 고농도 도핑된 반도체) 차폐 윙은 제 1 이산 전하 저장 세그먼트와 제 2 이산 전하 저장 세그먼트 사이에 위치된다. 차폐 윙은 각 셀을 위 또는 밑에 위치된 인접 셀로부터 분리시키는 절연 물질을 통해 각 수직 NAND 스트링 내 인접 셀들 간에 기생 커플링을 감소시킨다.
예를 들면, 도 43에 도시된 바와 같이, 차폐 윙(12a)은 장치 레벨 A에 위치된 전하 저장 세그먼트(9a)와 NAND 스트링(480)의 장치 레벨 B에 위치된 전하 저장 세그먼트(9b) 사이에 위치된다. 장치 레벨 B는 기판의 주 표면 상에(도 43에 명확성을 위해 도시되지 않음) 그리고 장치 레벨 A 밑에 위치된다.
차폐 윙(12a)은 동일 장치 레벨(즉, 장치 레벨 A)에서 제어 게이트 전극(3a)과 전기적으로 접촉하여 위치된다. 윙(12a)은 인접한, 수직으로 분리된 셀들 사이에 위치되고 전하 저장 세그먼트들(9) 사이의 공간(예,개구 81) 내로 돌출하는 도전성 또는 반도체층의 부분을 포함할 수 있다. 윙(12)은 임의의 도전성 물질, 이를테면 금속 또는 금속 합금, 예를 들면, 텅스텐, 질화티탄, 티타늄 실리사이드 등, 또는 반도체 물질, 이를테면 고농도 도핑된 폴리실리콘을 포함할 수 있다. 이들 실시예들에서, 복수의 차단 유전체 세그먼트들(7) 각각의 적어도 한 부분은 클램 형상을 가지며, 복수의 이산 전하 저장 세그먼트들(9) 각각은 적어도 부분적으로 각각의 클램-형상의 차단 유전체 세그먼트(7) 내 개구에 위치된다.
도 44 내지 도 48은 발명의 제 5 실시예에 따라, 도 43에 도시된 NAND 스트링(480)을 제조하는 방법을 도시한 것이다.
먼저, 교번하는 제 1 층들(151) 및 제 2 층들(152)의 스택(150)이 기판(명확성을 위해 도시되지 않음) 상에 형성된다. 제 1 층들(151)(예를 들면, 장치 레벨 A에 151a 및 장치 레벨 B에 151b)은 도전성 또는 반도체 제어 게이트 물질, 이를테면 고농도 도핑된 폴리실리콘을 포함한다. 제 2 층들(152)(예를 들면, 장치 레벨 A에 152a 및 장치 레벨 B에 152b)은 산화실리콘과 같은 절연 서브-층(153)(예를 들면, 장치 레벨 A에 153a 및 장치 레벨 B에 153b), 및 서브-층(153)과는 다른 물질(이를테면 질화실리콘)의 제 1 희생 서브-층(154) (예, 장치 레벨 A의 154a 및 장치 레벨 B의 154b)을 포함한다. 이어서, 이전의 실시예들에서와 같이 스택 내에 적어도 한 개구(81)를 형성하기 위해 스택(150)이 에칭되어 도 44에 도시된 구조가 된다.
또한, 도 45에 도시된 바와 같이, 개구(81) 내에 그리고 제 1 홈들(62)에 차단 유전체(7)가 형성되고, 서로 간에 분리된 복수의 이산 전하 저장 세그먼트들(9)이 앞에 실시예에서 기술된 방법들을 사용하여 차단 유전체(7) 상에 제 1 홈들(62) 내에 형성된다. 제 1 홈들(62) 내에 차단 유전체(7)을 형성하는 단계는 제 1 홈들(62)에 복수의 클램-형상의 차단 유전체 세그먼트들(7)을 형성하는 단계를 포함하고, 복수의 이산 전하 저장 세그먼트들(9)을 형성하는 단계는 복수의 클램-형상의 차단 유전체 세그먼트들(7) 각각 내 개구 안쪽에 복수의 이산 전하 저장 세그먼트들(9) 각각을 형성하는 단계를 포함한다.
다음에, 적어도 한 개구(81) 내 노출된 이산 전하 저장 세그먼트들(9)의 측벽 상에 터널 유전체(11)가 형성되고, 이어 위에 기술된 방법들을 사용하여, 적어도 한 개구(81) 내에 반도체 채널(1)을 형성할 수 있다. 일부 실시예들에서, 적어도 한 개구(81) 내에 반도체 채널(1)을 형성하는 단계는 반도체 채널 물질(1)이 적어도 한 개구(81)를 완전히 채우지 않게 적어도 한 개구(81)의 중앙 부분에가 아니라 적어도 한 개구(81)의 측벽 상에 반도체 채널 물질(1)을 형성한다. 적어도 한 개구(81)의 중앙 부분에 절연 충전 물질(2)이 적어도 한 개구(81)를 완전히 채워 도 46에 도시된 구조가 된다. 대안적으로, 반도체 채널 물질(1)은 적어도 한 개구(81)를 반도체 채널 물질로 완전히 채운다.
다음에, 이전의 실시예들(예를 들면, 도 32b에 도시된 바와 같은)에서 기술된 방법들을 사용하여 스택(150)의 이면을 노출시키기 위해 스택(150)의 절개 영역(명확성을 위해 도시되지 않음)이 에칭된다. 절개 영역을 통해 스택의 이면으로부터 제 2 홈들(64)(예를 들면, 장치 레벨 A에 홈(64a) 및 장치 레벨 B에 홈(64b))을 형성하기 위해 제 1 희생 서브-층들(154)을 제거하여, 도 47에 도시된 구조가 된다. 예를 들면, 희생 서브-층들(154)이 질화실리콘을 포함한다면, 폴리실리콘 및 산화실리콘에 비해 질화실리콘을 선택적으로 에칭하는 선택적 습식 에칭에 의해 이들 서브-층들이 제거될 수 있다.
이어서, 서로 간에 분리된 복수의 도전성 또는 반도체 차폐 윙들(12)이 제 2 홈들(64) 내에 형성되어, 도 43에 도시된 구조가 된다. 윙들(12)은 절개 영역을 통해 제공된 ALD 또는 CVD 피착된 텅스텐 층들을 포함할 수 있다. 윙들(12)이 절개 영역을 통해 피착된 후에, 절개 영역이 에칭될 수 있다.
위에 비제한적 예에서, 각 제 1 희생 서브-층(154) 각각은 각 제 2 층(152) 내 절연 서브-층(153) 위에 위치된다. 예를 들면, 장치 레벨 A에 제 1 희생 서브-층(154a)은 장치 레벨 A에 절연 서브-층(153a) 위에 위치되고, 장치 레벨 B에 제 1 희생 서브-층(154b)은 장치 레벨 B에 절연 서브-층(153b) 위에 위치된다. 이에 따라, 윙들(12)은 각 메모리 셀에서 각각의 서브-층(153) 위에 그리고 각각의 제어 게이트(3) 밑에 위치된다.
대안적으로, 제 1 희생 서브-층들(154)은 각 제 2 층(152) 내 절연 서브-층(153) 위가 아니라 밑에 위치될 수 있다. 이 구성에서, 윙들(12)은 도 48에 도시된 바와 같이 각 메모리 셀에서 각각의 서브-층(153) 밑에 그리고 각각의 제어 게이트(3) 밑에 위치된다. 이 구성에서, 윙(12a)은 다음 셀의 게이트(3b)와 전기적으로 접촉한다. 대안적으로, 윙(12a)은 이 윙이 레벨 B에서 제어 게이트에 연결되기 때문에 레벨 B에 셀의 부분인 것으로 간주될 수 있다.
도 43 및 도 48에서, 복수의 차폐 윙들(12) 각각은 복수의 이산 전하 저장 세그먼트들(9) 중 인접한 두 개 사이에 위치된다. 예를 들면, 차폐 윙(12a)은 이산 전하 저장 세그먼트들(9a, 9b) 사이에 위치된다.
또 다른 구성에서, NAND 스트링은 도 49에 도시된 바와 같이 셀당 2개의 차폐 윙들을 내포한다. 예를 들면, 레벨 B에 셀에서, 제어 게이트(3b)와 접촉하여 있는 제 1 차폐 윙(12b) 외에도, 각 셀은 제어 게이트 전극(3b)과 전기적으로 접촉하여 위치된(즉, 각 게이트는 게이트 위에 윙 및 게이트 밑에 윙에 접촉한다) 제 2 도전성 또는 반도체 차폐 윙(13b)을 더 포함한다. 윙(13b)은 도 49에 도시된 바와 같이 기판(100)의 주 표면에 실질적으로 평행하게 그리고 적어도 부분적으로 제 1 이산 전하 저장 세그먼트(9a)와 제 2 이산 전하 저장 세그먼트(9b) 사이에서 확장한다. 즉, 도 43 및 도 48에서 한 윙 대신에, 2개의 차폐 윙들, 예를 들면 차폐 윙(12a) 및 차폐 윙(13b)이 도 49에 도시된 바와 같이 이산 전하 저장 세그먼트들(9a, 9b) 사이에 위치된다. 동일 장치 레벨에 위치된 차폐 윙들은 제 1 층(151)(즉, 이들 실시예들에서 제어 게이트(3))에 의해 서로 간에 분리되고, 인접 장치 레벨들에 위치된 차폐 윙들은 레벨간 절연층들(예를 들면, 절연 서브-층들(153))에 의해 서로 간에 전기적으로 분리된다. 예를 들면, 장치 레벨 A에 위치된 차폐 윙들(12a, 13a)은 제 1 층(151a)(즉, 제어 게이트(3a))에 의해 서로 간에 연결되고, 장치 레벨 A에 위치된 차폐 윙(12a) 및 장치 레벨 B에 위치된 13b는 절연 서브-층(153a)에 의해 서로 간에 분리된다.
도 50 및 도 51은 발명의 일실시예에 따라 도 49에 도시된 NAND 스트링을 제조하는 방법을 도시한 것이다. 도 50을 참조하면, 스택(150)의 제 2 희생 층(152)은 제 2 희생 서브-층(155)을 더 포함하고, 절연 서브-층(153)은 제 1 희생 층(154) 밑에 그리고 제 2 희생 층(155) 위에 위치된다. 또한, 제 1 희생 서브-층(154a)을 제거하는 단계(장치 레벨 A에 제 2 홈(64a)을 형성하기 위해)는 제 2 희생 서브-층(155a)도 제거하여 장치 레벨 A 바로 밑에 위치된 장치 레벨 B에 제 3 홈들(66b)을 형성하여, 도 51에 도시된 구조가 된다. 이어서, 제 2 홈(64) 및 제 3 홈(66)에 차폐 윙들(12, 13)이 형성되어, 도 49에 도시된 구조가 된다.
유사하게, 상측 전극(도시되지 않음)이 반도체 채널(1) 상에 형성될 수 있고, 반면 하측 전극(도시되지 않음)은 기판(100) 상에 스택(150)을 형성하는 단계에 앞서 반도체 채널(1) 밑에 제공될 수 있다. 하측 전극 및 상측 전극은 NAND 스트링의 소스/드레인 전극들로서 사용될 수 있다.
선택적으로, 기판 상에 그리고 스택(150) 밑에 적어도 한 희생 피처(도시되지 않음)이 제공됨으로써, 터널 유전체(11)을 형성하는 단계에 앞서, 중공 U-형상의 관 공간을 형성하기 위해 스택 내에 적어도 한 개구들 및 또 다른 개구를 연결하는 기판의 주 표면에 실질적으로 평행하게 확장하는 중공 영역을 형성하기 위해 적어도 한 희생 피처가 제거될 수 있다. 이 실시예에서, 반도체 채널(1)을 형성하는 단계는 중공 U-형상의 관 공간 내에 반도체 채널을 형성하며, 위에 실시예들에서 기술된 바와 같이, 중공 U-형상의 관 공간의 형상을 채택한다.
대안적으로, 도 52에 도시된 바와 같이, NAND 스트링(580)에서, 각 제 1 차폐 윙(12)이 각각의 제어 게이트 전극(3)의 하측 부분을 포함하고, 각 제 2 차폐 윙(13)이 각각의 제어 게이트 전극(3)의 상측 부분을 포함하게, 제 1 차폐 윙들(12), 제 2 차폐 윙들(13) 및 제어 게이트 전극들(3)이 동일 단계에서 형성될 수 있다. 바람직하게, 각 장치 레벨에 제 1 차폐 윙(12), 제 2 차폐 윙(13) 및 제어 게이트 전극(3) 사이엔 어떠한 관찰가능한 계면도 존재하지 않는다. 즉, 제어 게이트들(3) 각각은 클램 형상을 갖는다. 예를 들면, 도 52에 도시된 바와 같이, 제 1 차폐 윙(12a)이 제어 게이트 전극(3a)의 하측 부분을 포함하고 제 2 차폐 윙(13a)이 제어 게이트 전극(3a)의 상측 부분을 포함하게 동일 단계에서 제 1 차폐 윙(12a), 제 2 차폐 윙(13a) 및 제어 게이트 전극(3a)이 형성될 수 있다. 제 1 차폐 윙(12b)이 제어 게이트 전극(3b)의 하측 부분을 포함하고 제 2 차폐 윙(13b)이 제어 게이트 전극(3b)의 상측 부분을 포함하게 동일 단계에서(바람직하게 레벨 A에 게이트 및 윙들과 동일한 단계) 제 1 차폐 윙(12b), 제 2 차폐 윙(13b) 및 제어 게이트 전극(3b)이 형성된다.
각 제 1 차폐 윙(12)은 복수의 이산 전하 저장 세그먼트들(9)의 제 1 이산 전하 저장 세그먼트들과 인접한 제 2 이산 전하 저장 세그먼트들 사이에서 적어도 부분적으로 확장하고 제 2 차폐 윙(13)은 복수의 이산 전하 저장 세그먼트들(9)의 제 1 이산 전하 저장 세그먼트들과 인접한 제 3 이산 전하 저장 세그먼트들 사이에서 적어도 부분적으로 확장한다. 예를 들면, 제 1 차폐 윙(12a)은 이산 전하 저장 세그먼트들(9a, 9b) 사이에 적어도 부분적으로 확장하고, 제 2 차폐 윙(13a)은 상측 장치 레벨(도시되지 않음)의 이산 전하 저장 세그먼트(9a)와 이산 전하 저장 세그먼트 사이에 적어도 부분적으로 확장한다. 레벨 B에 제 2 차폐 윙(13b) 및 레벨 A에 제 1 차폐 윙(12a)은 둘 다가 이산 전하 저장 세그먼트들(9a, 9b) 사이에 위치된다.
또한, 도 52를 참조하면, 복수의 차단 유전체 세그먼트들(7) 각각의 적어도 한 부분은 적어도 부분적으로 각각의 클램-형상의 제어 게이트 전극(3)에 개구 내에 위치되고, 제 1 이산 전하 저장 세그먼트(9)는 적어도 부분적으로 각 장치 레벨에 차폐 윙들(12, 13) 사이에 배치된다. 예를 들면, 세그먼트 또는 플로팅 게이트(9a)는 윙들(12a, 12b) 사이에 그리고 제어 게이트(3a)의 측면에 인접하여 위치된다. 윙들(12, 13) 및 제어 게이트들(3)은 임의의 적합한 도전성 또는 고농도 도핑된 반도체 물질, 이를테면 텅스텐 또는 고농도 도핑된 폴리실리콘로 만들어질 수 있다.
도 53 내지 도 57은 발명의 제 5 실시예에 따라, 도 52에 도시된 NAND 스트링(680)을 제조하는 방법을 도시한 것이다.
도 53을 참조하면, 제 1 층(161) 및 제 2 층(162)의 교번하는 층들의 스택(160)이 기판(도시되지 않음) 상에 형성된다. 제 1 층(161)은 제 1 희생 서브-층(164), 제 2 희생 서브-층(165), 및 제 1 희생 서브-층(164)과 제 2 희생 서브-층(165) 사이에 위치된 제 3 희생 서브-층(163)을 포함한다. 이어서, 스택(160)은 적어도 한 개구(81)를 형성하기 위해 에칭되어, 도 53에 도시된 구조가 된다. 다음에, 도 54에 도시된 바와 같이 제 1 홈들(61)을 형성하기 위해 제 3 희생 서브-층(163)이 선택적으로 에칭된다. 이어서, 서로 간에 분리된 복수의 이산 전하 저장 세그먼트들(9)은 위에 기술된 방법들을 사용하여 제 1 홈들(61) 내에 형성되어 도 55에 도시된 구조가 될 수 있다.
일부 실시예들에서, 제 2 층(162)은 절연층, 이를테면 산화실리콘을 포함한다. 제 3 희생 서브-층(163)은 제 1 희생 서브-층(164), 제 2 희생 서브-층(165), 및 제 2 층(162)과는 다른 희생 물질을 포함한다. 비제한적 예에서, 제 1 희생 서브-층(164) 및 제 2 희생 서브-층(165)은 질화실리콘을 포함할 수 있고, 제 3 희생 서브-층(163)은 도핑되지 않은 폴리실리콘을 포함하며, 복수의 이산 전하 저장 세그먼트들(9)은 도핑된 폴리실리콘을 포함한다.
위에 앞에 실시예들에서 기술된 것들과 유사한 방법들은 적어도 한 개구(81) 내 노출된 이산 전하 저장 세그먼트들(9)의 측벽 상에 터널 유전체(11), 및 적어도 한 개구(81) 내 터널 유전체(11) 상에 반도체 채널(1)을 형성하기 위해 사용될 수 있다. 일부 실시예들에서, 적어도 한 개구에 반도체 채널(1)을 형성하는 단계는 반도체 채널 물질(1)이 적어도 한 개구(81)를 완전히 채우지 않게 적어도 한 개구(81)의 중앙 부분에가 아니라 적어도 한 개구(81)의 측벽 상에 반도체 채널 물질(1)을 형성하며, 적어도 한 개구(81)의 중앙 부분에 절연 충전 물질(2)이 적어도 한 개구(81)를 완전히 채워 도 56에 도시된 구조가 된다.
대안적으로, 적어도 한 개구에 반도체 채널(1)을 형성하는 단계는 적어도 한 개구(81)를 반도체 채널 물질로 완전히 채운다. 이 대안적 실시예에서, 절연 충전체 물질(2)은 생략될 수도 있다.
이어서, 이를테면 도 32b에 도시된 것과 유사한 절개 영역을 통해서, 스택(160)의 이면을 노출시키기 위해 스택(160)이 에칭될 수 있다. 이에 이어, 도 57에 도시된 바와 같이, 절개 영역을 통해 스택의 이면으로부터 제 1 희생 서브-층(164), 제 2 희생 서브-층(165) 및 제 3 희생 서브-층(163)을 제거하여 클램 형상의 개구들(86)을 형성함으로써, 복수의 이산 전하 저장 세그먼트들(9) 및 터널 유전체(11)의 부분들이 층들(162) 사이에 클램-형상의 개구들(86) 내에서 노출되게 한다.
이어서, 복수의 클램-형상의 차단 유전체 세그먼트들(7)이 복수의 이산 전하 저장 세그먼트들(9) 주위에 그리고 위에 클램 형상의 개구들(86) 내에 형성되게 이면으로부터 스택 상에 차단 유전체층이 형성된다. 각 세그먼트(7)은 각각의 개구(86)를 부분적으로 채운다. 이어서, 부분적으로 채워진 개구들은 클램 형상의 차단 유전체 세그먼트들(7)에 의해 부분적으로 채워진 클램 형상의 개구들(86) 내에 복수의 클램 형상의 제어 게이트 전극들(3)을 형성함으로써 채워져, 도 52에 도시된 구조가 된다.
제 5 실시예의 또 다른 측면에서, 도 58에 도시된 NAND 스트링(680)의 제어 게이트 전극들(예를 들면, 3a)과 차단 유전체 세그먼트들(예를 들면, 7a) 사이에 도전성 또는 반도체 라이너(예를 들면, 15a)가 위치된다. 도전성 또는 반도체 라이너(15)는 클램 형상을 가지며, 제 1 이산 전하 저장 세그먼트(9)가 적어도 부분적으로 차폐 윙들(12, 13) 사이에 그리고 연결 부분에 인접하게 연결 부분에 의해 연결된 제 1 차폐 윙(12) 및 제 2 차폐 윙(13)을 포함한다.
예를 들면, 도 58에 도시된 바와 같이, 제 1 차폐 윙(12a)은 적어도 부분적으로 복수의 이산 전하 저장 세그먼트들(9)의 제 1 세그먼트들(9a)과 인접 제 2 세그먼트들(9b) 사이에서 확장한다. 제 2 차폐 윙(13a)은 적어도 부분적으로 복수의 이산 전하 저장 세그먼트들(9)의 제 1 세그먼트들(9a)과 인접 제 3 세그먼트들(9b) 사이에서 확장한다. 인접 메모리 셀들/장치 레벨들로부터 2개의 차폐 윙들(예를 들면, 12a 및 13b)은 인접 메모리 셀들의 이산 전하 저장 세그먼트들(9a, 9b) 사이에 위치된다. 복수의 장치 레벨들에서 동일 구조가 반복될 수 있다.
라이너(15)과 유사하게, 복수의 차단 유전체 세그먼트들 각각, 예를 들면, 7a 및 7b은 기판(도시되지 않음)의 주 표면에 실질적으로 수직하게 확장하는 차단 유전체층(7)의 클램-형상의 부분을 포함할 수 있다. 이들 실시예들에서, 터널 유전체(11)는 실질적으로 일직선 측벽 및 균일한 두께를 갖는다.
도 59 내지 도 63은 발명의 일실시예에 따라 도 58에 도시된 NAND 스트링(580)을 제조하는 방법들을 도시한 것이다.
도 59를 참조하면, 제 1 층(171) 및 제 2 층(172)의 교번하는 층들의 스택(170)이 기판(도시되지 않음) 상에 형성된다. 제 1 층(171)은 도전성 또는 반도체 제어 게이트 물질을 포함하고, 제 2 층(172)은 절연 물질을 포함한다. 이어서, 스택(170)은 적어도 한 개구(81)를 형성하기 위해 에칭되어, 도 59에 도시된 구조가 된다.
이어서, 제 1 홈들(67)을 형성하기 위해 제 1 층(171)이 선택적으로 에칭되어, 도 60에 도시된 구조가 된다. ALD 또는 CVD 및 후속 비등방성 에칭 단계에 의해 개구(81)를 통해 제 1 홈들(67)에 도전성 또는 반도체 라이너(15)(예를 들면, 고농도 도핑된 폴리실리콘)이 형성된다. 도 61에 도시된 바와 같이 도전성 또는 반도체 라이너(15)은 클램 형상을 갖는다. 도전성 또는 반도체 라이너(15)는 제 1 층(171)(즉, 도 58에 도시된 제어 게이트들(3)의 물질)의 물질과 동일하거나 다른 물질을 포함할 수 있다.
다음에, 제 1 홈들(67)을 부분적으로 채우기 위해 개구들(81)에 차단 유전체층(7)이 형성된다. 제 2 물질(172)의 돌출 부분들 사이에 클램 형상의 라이너(15) 내에 개구들에 차단 유전체층(7)이 형성된다. 일부 실시예들에서, 차단 유전체(7)는 라이너(15) 안쪽에 그리고 개구(81) 내 제 2 물질(172)의 부분들 밖에서 확장하는 산화실리콘층일 수 있다. 층(7)은 라이너(15)의 형상을 채택하며, 이에 따라 각 장치 레벨에 클램 형상의 세그먼트를 갖는다. 예를 들면, 도 62에 도시된 바와 같이, 클램 형상의 유전체 세그먼트(7a)는 장치 레벨 A에 위치되고, 클램 형상의 유전체 세그먼트(7b)는 장치 레벨 B에 위치된다. 이어서, 서로 간에 분리된 이산 전하 저장 세그먼트들(9)은 앞에 실시예들에서 기술된 바와 같이 클램 형상의 차단 유전체(7) 내 개구들에 제 1 홈들(67)에 형성되어 도 63에 도시된 구조가 될 수 있다.
적어도 한 개구(81) 내 노출된 이산 전하 저장 세그먼트들(9)의 측벽 상에 터널 유전체(11)를 형성하기 위해 위에 기술된 것들과 유사한 방법들이 사용될 수 있고, 적어도 한 개구(81) 내 터널 유전체(11) 상에 반도체 채널(1)이 형성된다. 일부 실시예들에서, 적어도 한 개구에 반도체 채널(1)을 형성하는 단계는 반도체 채널 물질(1)이 적어도 한 개구(81)를 완전히 채우지 않게 적어도 한 개구(81)의 중앙 부분에가 아니라 적어도 한 개구(81)의 측벽 상에 반도체 채널 물질을 형성하며, 적어도 한 개구(81)를 완전히 채우기 위해 적어도 한 개구(81)의 중앙 부분에 절연 충전 물질(2)이 형성되어, 도 58에 도시된 구조가 된다. 대안적으로, 적어도 한 개구 내에 반도체 채널(1)을 형성하는 단계는 적어도 한 개구(81)를 반도체 채널 물질로 완전히 채운다. 이 대안적 실시예에서, 절연 충전체 물질(2)은 생략될 수 있다.
대안적으로, 도 44, 도 50, 도 53 및 도 59에 도시된 원통, 정사각 또는 사각 형상을 갖는 개별적 필라 형상의 개구들(81)을 형성하기보다는, 제 2 실시예의 중공 U-형상의 관 형상을 갖는 중공 연결 영역에 의해 연결된 2개의 개구들이 형성될 수 있다. 이들 대안적 실시예들에서, 반도체 채널(1)은 필라 형상(도 43, 도 49, 도 52 및 도 58에 도시된 바와 같이)을 갖기보다는, 중공 U-형상의 관 공간의 형상을 실질적으로 채택한다. 이들 대안적 실시예들에서, 도 3 및 도 4에 도시된 바와 같이 위로부터 반도체 채널에 접촉하는 NAND 스트링의 소스/드레인 전극들로서 2개의 상측 전극들이 사용될 수 있고, 선택적 하측 전극은 바디 콘택으로서 반도체 채널의 바닥 부분에 접촉한다.
위에 기술된 예들에서, 반도체 채널(1) 및 개구들(81)은 위에서 보았을 때 원형 또는 정사각 평면 단면을 갖는다. 그러나, 이외 어떤 다른 평면 단면 형상들은 예를 들면 다음으로 제한되는 것인 아니지만, 타원형, 삼각형, 또는 정사각형, 사각형, 오각형, 육각형과 같은 다각형, 등이 사용될 수 있다.
발명의 실시예들의 전술한 바는 예시 및 설명의 목적들을 위해 제시되었다. 전부 다이거나 개시된 정밀한 형태로 발명을 제한하려는 것이 아니며 수정들 및 변형들은 위에 교시된 바에 비추어 가능하거나, 발명의 실시로부터 획득될 수 있다. 실시예들은 발명의 원리를 설명하기 위해서 그리고 당업자가 여러 실시예들에서 그리고 다양하게 수정하여 발명을 이용할 수 있게 하기 위해 실제 적용으로서 선택되고 기술되었으며 고찰된 특정 용도에 적합하다. 발명의 범위는 이에 부속된 청구항들 및 이들의 등가물들에 의해 정의되게 하였다.
1: 반도체 채널
2: 절연 충전 물질
3: 제어 게이트
7: 차단 유전체
9: 이산 전하 저장 세그먼트들
11: 터널 유전체
100: 기판
102: 하측 전극
180: 모노리식 3차원 NAND 스트링
202: 상측 전극

Claims (140)

  1. 모노리식 3차원 NAND 스트링 제조 방법에 있어서,
    기판 상에 제 1 물질 및 제 2 물질의 교번하는 층들의 스택을 형성하는 단계로서, 상기 제 1 물질은 도전성 또는 반도체 제어 게이트 물질을 포함하고, 상기 제 2 물질은 절연 물질을 포함하는, 단계;
    상기 스택 내에 적어도 한 개구를 형성하기 위해 상기 스택을 에칭하는 단계;
    상기 제 1 물질 내에 제 1 홈들을 형성하기 위해 상기 제 1 물질을 선택적으로 에칭하는 단계;
    상기 제 1 홈들 내에 차단 유전체를 형성하는 단계;
    상기 차단 유전체 상에 상기 제 1 홈들 내에 서로 간에 분리된 복수의 이산 전하 저장 세그먼트들을 형성하는 단계;
    상기 적어도 한 개구 내에 노출된 상기 이산 전하 저장 세그먼트들의 측벽 상에 터널 유전체를 형성하는 단계; 및
    상기 적어도 한 개구 내에 반도체 채널을 형성하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서, 상기 반도체 채널은 위에서 보았을 때 원형 단면을 갖는, 방법.
  3. 제 1 항에 있어서, 상기 적어도 한 개구 내에 상기 반도체 채널을 형성하는 단계는 상기 적어도 한 개구를 반도체 채널 물질로 완전히 채우는 것인, 방법.
  4. 제 1 항에 있어서, 상기 적어도 한 개구 내에 상기 반도체 채널을 형성하는 단계는 상기 반도체 채널 물질이 상기 적어도 한 개구를 완전히 채우지 않게 상기 적어도 한 개구의 중앙 부분에가 아니라 상기 적어도 한 개구의 상기 측벽 상에 반도체 채널 물질을 형성하는, 방법.
  5. 제 4 항에 있어서, 상기 적어도 한 개구를 완전히 채우기 위해 상기 적어도 한 개구의 상기 중앙 부분에 절연 충전 물질을 형성하는 단계를 더 포함하는, 방법.
  6. 제 1 항에 있어서, 상기 반도체 채널 상에 상측 전극을 형성하는 단계를 더 포함하는, 방법.
  7. 제 6 항에 있어서, 교번하는 층들의 상기 스택을 형성하기에 앞서 상기 반도체 채널 밑에 하측 전극을 제공하는 단계를 더 포함하는, 방법.
  8. 제 1 항에 있어서, 상기 적어도 한 개구 내에 반도체 채널을 형성하는 단계는
    상기 적어도 한 개구 내에 그리고 상기 교번하는 층들의 상기 스택 상에 비정질 반도체층을 형성하는 단계;
    상기 비정질 반도체층 상에 핵형성 프로모터 층을 형성하는 단계;
    상기 비정질 반도체를 재결정화하여 다결정질 반도체층을 형성하는 단계; 및
    상기 교번하는 층들의 상기 스택의 상면을 정지(stop)로서 사용하여 상기 핵형성 프로모터 층 및 상기 다결정질 반도체층의 상측 부분을 제거하는 단계를 포함하는, 방법.
  9. 제 8 항에 있어서, 상기 핵형성 프로모터 층은 Ge, Ni, Pd, Al 또는 이들의 조합 중 적어도 하나를 포함하는, 방법.
  10. 제 1 항에 있어서, 상기 복수의 이산 전하 저장 세그먼트들은 복수의 이산 전하 저장 유전체 피처들을 포함하는, 방법.
  11. 제 1 항에 있어서, 상기 복수의 이산 전하 저장 세그먼트들은 복수의 플로팅 게이트들을 포함하는, 방법.
  12. 제 11 항에 있어서, 상기 복수의 이산 전하 저장 세그먼트들을 형성하는 단계는
    상기 차단 유전체 상에 상기 제 1 홈들 내에 그리고 상기 적어도 한 개구의 측벽 상에 플로팅 게이트층을 형성하는 단계; 및
    돌출한 제 2 물질층 부분들 사이에 상기 홈들 내에 상기 복수의 상기 플로팅 게이트들을 남기기 위해 상기 플로팅 게이트층의 바깥 부분을 에칭하는 단계를 포함하는, 방법.
  13. 제 12 항에 있어서, 상기 플로팅 게이트층은 반도체 플로팅 게이트 물질을 포함하는, 방법.
  14. 제 13 항에 있어서, 상기 반도체 플로팅 게이트 물질은 폴리실리콘을 포함하는, 방법.
  15. 제 13 항에 있어서, 상기 플로팅 게이트층의 상기 바깥 부분을 에칭하는 단계는,
    상기 플로팅 게이트층의 상기 바깥 부분을 산화하는 단계; 및
    상기 플로팅 게이트층의 비-산화된 반도체 내측 부분들을 비에칭된 상태가 되게 하면서 상기 플로팅 게이트층의 상기 산화된 바깥 부분을 선택적으로 에칭하는 단계를 포함하는, 방법.
  16. 제 1 항에 있어서, 이산 전하 저장 세그먼트들의 상기 극성을 형성하고 터널 유전체를 형성하는 단계는
    상기 차단 유전체 상에 상기 제 1 홈들 내에 그리고 상기 적어도 한 개구의 측벽 상에 반도체층을 형성하는 단계; 및
    상기 터널 유전체를 형성하기 위해 상기 반도체층의 바깥 부분을 산화하는 단계를 포함하고, 상기 반도체층의 상기 비-산화된 내측 부분들은 돌출한 제 2 물질층 부분들 사이에 상기 홈들 내에 서로 간에 분리된 상기 복수의 상기 이산 전하 저장 세그먼트들을 형성하는, 방법.
  17. 제 13 항에 있어서, 상기 플로팅 게이트층의 상기 바깥 부분을 에칭하는 단계는,
    상기 플로팅 게이트층의 상기 바깥 부분을 금속 실리사이드로 전환하는 단계; 및
    상기 플로팅 게이트층의 비-실리사이드화된 반도체 내측 부분들을 비에칭된 상태가 되게 하면서 상기 플로팅 게이트층의 상기 금속 실리사이드 바깥 부분을 선택적으로 에칭하는 단계를 포함하는, 방법.
  18. 제 17 항에 있어서, 상기 금속 실리사이드는 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 몰리브덴 실리사이드, 또는 이들의 조합으로 구성된 그룹에서 선택되는, 방법.
  19. 제 1 항에 있어서, 상기 제 1 홈들에 상기 차단 유전체를 형성하는 단계는 상기 제 2 물질의 돌출 부분들 사이에 상기 제 1 홈들에 복수의 클램-형상의 차단 유전체 세그먼트들을 형성하는 단계를 포함하고;
    상기 복수의 이산 전하 저장 세그먼트들을 형성하는 단계는 상기 복수의 클램-형상의 차단 유전체 세그먼트들 각각에 개구 안쪽에 상기 복수의 이산 전하 저장 세그먼트들 각각을 형성하는 단계를 포함하는, 방법.
  20. 모노리식 3차원 NAND 스트링 제조 방법에 있어서,
    기판 상에 적어도 한 희생 피처를 형성하는 단계;
    상기 적어도 한 희생 피처 상에 제 1 물질 및 제 2 물질의 교번하는 층들의 스택을 형성하는 단계로서, 상기 제 1 물질은 도전성 또는 반도체 제어 게이트 물질을 포함하고, 상기 제 2 물질은 절연 물질을 포함하는, 단계;
    상기 스택 내에 적어도 2개의 개구들을 형성하기 위해 상기 스택을 에칭하는 단계;
    상기 제 1 홈들의 적어도 일부가 제 1 개구에서 노출되고 적어도 일부 추가의 제 1 홈들이 제 2 개구에서 노출되게 상기 제 1 물질 내에 제 1 홈들을 형성하기 위해 상기 제 1 물질을 선택적으로 에칭하는 단계;
    상기 제 1 홈들 내에 차단 유전체를 형성하는 단계;
    상기 차단 유전체층 상에 상기 제 1 홈들 내에 서로 간에 분리된 복수의 이산 전하 저장 세그먼트들을 형성하는 단계;
    중공 영역에 의해 연결된 상기 기판의 상기 주 표면에 실질적으로 수직하게 확장하는 상기 제 1 및 상기 제 2 개구들을 포함하는 상기 중공 U-형상의 관 공간 을 형성하기 위해 상기 적어도 2개의 개구들을 연결하는 상기 기판의 주 표면에 실질적으로 평행하게 확장하는 중공 영역을 형성하게 상기 적어도 한 희생 피처를 제거하는 단계;
    상기 적어도 2개의 개구들 내 노출된 상기 복수의 이산 전하 저장 세그먼트들의 측벽 상에 터널 유전체를 형성하는 단계; 및
    상기 중공 U-형상의 관 공간에 반도체 채널을 형성하는 단계를 포함하는, 방법.
  21. 제 20 항에 있어서, 상기 반도체 채널은 위에서 보았을 때 2개의 원들의 단면을 갖는, 방법.
  22. 제 20 항에 있어서, 상기 중공 U-형상의 관 공간의 상기 측벽 상에 상기 반도체 채널을 형성하는 단계는 상기 중공 U-형상의 관 공간을 상기 반도체 채널 물질로 완전히 채우는, 방법.
  23. 제 20 항에 있어서, 상기 상기 중공 U-형상의 관 공간에 상기 반도체 채널을 형성하는 단계는 상기 반도체 채널 물질이 상기 상기 중공 U-형상의 관 공간을 완전히 채우지 않게 상기 중공 U-형상의 관 공간의 중앙 부분에가 아니라 상기 중공 U-형상의 관 공간의 상기 측벽 상에 반도체 채널 물질을 형성하는, 방법.
  24. 제 23 항에 있어서, 상기 중공 U-형상의 관 공간을 완전히 채우기 위해 상기 상기 반도체 채널의 상기 중앙 부분에 절연 충전 물질을 형성하는 단계를 더 포함하는, 방법.
  25. 제 20 항에 있어서, 상기 제 1 개구 내 위치된 상기 반도체 채널에 접촉한 소스 전극을 형성하고 상기 제 2 개구 내 상기 반도체 채널에 접촉한 드레인 전극을 형성하는 단계를 더 포함하는, 방법.
  26. 제 25 항에 있어서, 상기 교번하는 층들의 상기 스택 밑에 바디 콘택 전극을 제공하는 단계를 더 포함하고, 상기 바디 콘택 전극은 상기 중공 영역 내 위치된 상기 반도체 채널의 부분에 접촉하는, 방법.
  27. 모노리식 3차원 NAND 스트링에 있어서,
    반도체 채널의 적어도 한 단부 부분이 기판의 주 표면에 실질적으로 수직하게 확장하는, 상기 반도체 채널;
    상기 기판의 상기 주 표면에 실질적으로 평행하게 확장하는 스트립 형상을 갖는 복수의 제어 게이트 전극들로서, 상기 복수의 제어 게이트 전극들은 적어도 제 1 장치 레벨에 위치된 제 1 제어 게이트 전극 및 상기 기판의 상기 주 표면 상에 위치된 제 2 장치 레벨 내에 그리고 상기 제 1 장치 레벨 밑에 위치된 제 2 제어 게이트 전극을 포함하는, 상기 복수의 제어 게이트 전극들;
    복수의 차단 유전체 세그먼트들을 포함하는 차단 유전체로서, 상기 복수의 차단 유전체 세그먼트들 각각은 상기 복수의 제어 게이트 전극들 각각과 접촉하여 위치되고 상기 복수의 차단 유전체 세그먼트들 각각의 적어도 한 부분은 클램 형상을 갖는, 상기 차단 유전체;
    복수의 이산 전하 저장 세그먼트들로서, 각각은 적어도 부분적으로 각각의 클램-형상의 차단 유전체 세그먼트 내에 위치되고, 상기 복수의 이산 전하 저장 세그먼트들은 적어도 상기 제 1 장치 레벨에 위치된 제 1 이산 전하 저장 세그먼트 및 상기 제 2 장치 레벨에 위치된 제 2 이산 전하 저장 세그먼트를 포함하는, 상기 복수의 이산 전하 저장 세그먼트들; 및
    상기 복수의 상기 이산 전하 저장 세그먼트들 각각과 상기 반도체 채널 사이에 위치된 터널 유전체를 포함하는, 모노리식 3차원 NAND 스트링.
  28. 제 27 항에 있어서, 상기 터널 유전체는 상기 복수의 이산 전하 저장 세그먼트들에 가까운 일직선이 아닌 측벽을 갖는, 모노리식 3차원 NAND 스트링.
  29. 제 27 항에 있어서, 상기 터널 유전체는 비-균일한 두께를 갖는, 모노리식 3차원 NAND 스트링.
  30. 제 27 항에 있어서, 상기 복수의 이산 전하 저장 세그먼트들은 복수의 플로팅 게이트들을 포함하는, 모노리식 3차원 NAND 스트링.
  31. 제 27 항에 있어서, 상기 복수의 이산 전하 저장 세그먼트들은 복수의 이산 전하 저장 유전체 피처들을 포함하는, 모노리식 3차원 NAND 스트링.
  32. 제 31 항에 있어서, 상기 이산 전하 저장 유전체 피처들은 질화실리콘을 포함하며;
    상기 차단 유전체 세그먼트들 및 터널 유전체는 산화실리콘을 포함하는, 모노리식 3차원 NAND 스트링.
  33. 제 27 항에 있어서, 상기 반도체 채널은 필라 형상을 가지며;
    상기 전체 필라-형상의 반도체 채널은 상기 기판의 상기 주 표면에 실질적으로 수직하게 확장하는, 모노리식 3차원 NAND 스트링.
  34. 제 33 항에 있어서, 위로부터 상기 필라-형상의 반도체 채널에 접촉하는 소스 또는 드레인 전극 중 하나, 및 밑으로부터 상기 필라-형상의 반도체 채널에 접촉하는 소스 또는 드레인 전극 중 또 다른 하나를 더 포함하는, 모노리식 3차원 NAND 스트링.
  35. 제 27 항에 있어서,
    상기 반도체 채널은 U-형상의 관 형상을 가지며;
    상기 U-형상의 관 형상 반도체 채널의 2개의 윙 부분들은 상기 기판의 상기 주 표면에 실질적으로 수직하게 확장하며, 상기 2개의 윙 부분들을 연결하는 상기 U-형상의 관 형상 반도체 채널의 연결 부분은 상기 기판의 상기 주 표면에 실질적으로 수직하게 확장하는, 모노리식 3차원 NAND 스트링.
  36. 제 35 항에 있어서, 위로부터 상기 반도체 채널의 상기 제 1 윙 부분에 접촉하는 소스 또는 드레인 전극 중 하나, 및 밑으로부터 상기 반도체 채널의 상기 제 2 윙 부분에 접촉하는 소스 또는 드레인 전극 중 또 다른 하나를 더 포함하는, 모노리식 3차원 NAND 스트링.
  37. 제 35 항에 있어서, 밑으로부터 상기 반도체 채널의 상기 연결 부분에 접촉하는 바디 콘택 전극을 더 포함하는, 모노리식 3차원 NAND 스트링.
  38. 모노리식 3차원 NAND 스트링에 있어서,
    기판 상에 위치되고 U-형상의 측단면을 갖는 반도체 채널로서, 상기 기판의 주 표면에 실질적으로 수직하게 확장하는 상기 U-형상의 반도체 채널의 2개의 윙 부분들은 상기 기판의 상기 주 표면에 실질적으로 평행하게 확장하는 연결 부분에 의해 연결되는, 상기 반도체 채널;
    상기 연결 부분 상에 위치되고 상기 U-형상의 반도체 채널의 2개의 윙 부분들을 분리시키는 절연 충전물;
    상기 기판의 상기 주 표면에 실질적으로 평행하게 확장하는 스트립 형상을 갖는 복수의 제어 게이트 전극들로서, 상기 복수의 제어 게이트 전극들은 적어도 제 1 장치 레벨에 위치된 제 1 제어 게이트 전극 및 상기 기판 상에 위치된 제 2 장치 레벨 내에 그리고 상기 제 1 장치 레벨 밑에 위치된 제 2 제어 게이트 전극을 포함하는, 상기 복수의 제어 게이트 전극들;
    복수의 차단 유전체 세그먼트들로서, 상기 복수의 차단 유전체 세그먼트들 각각은 상기 복수의 제어 게이트 전극들 각각과 접촉하여 위치된, 상기 복수의 차단 유전체 세그먼트들;
    복수의 이산 전하 저장 세그먼트들; 및
    상기 복수의 이산 전하 저장 세그먼트들과 상기 반도체 채널 사이에 위치된 터널링 유전체를 포함하는, 모노리식 3차원 NAND 스트링.
  39. 제 38 항에 있어서, 상기 복수의 차단 유전체 세그먼트들 각각의 적어도 한 부분은 클램 형상을 가지며, 상기 복수의 이산 전하 저장 세그먼트들 각각은 적어도 부분적으로 각각의 클램-형상의 차단 유전체 세그먼트의 개구 내에 위치된, 모노리식 3차원 NAND 스트링.
  40. 제 38 항에 있어서, 상기 복수의 이산 전하 저장 세그먼트들은 복수의 플로팅 게이트들을 포함하는, 모노리식 3차원 NAND 스트링.
  41. 제 38 항에 있어서, 상기 복수의 이산 전하 저장 세그먼트들은 복수의 이산 전하 저장 유전체 피처들을 포함하는, 모노리식 3차원 NAND 스트링.
  42. 제 41 항에 있어서, 상기 복수의 이산 전하 저장 유전체 피처들 각각은 상기 각각의 클램-형상의 차단 유전체 세그먼트 내 위치된 질화물을 포함하고,
    상기 차단 유전체 세그먼트, 상기 질화물 피처 및 상기 터널 유전체는 상기 NAND 스트링의 산화물-질화물-산화물 이산 전하 저장 구조들을 형성하는, 모노리식 3차원 NAND 스트링.
  43. 제 38 항에 있어서, 위로부터 상기 반도체 채널의 상기 제 1 윙 부분에 접촉하는 소스 또는 드레인 전극 중 하나, 및 위로부터 상기 반도체 채널의 상기 제 2 윙 부분에 접촉하는 소스 또는 드레인 전극 중 또 다른 하나를 더 포함하는, 모노리식 3차원 NAND 스트링.
  44. 제 43 항에 있어서, 밑으로부터 상기 반도체 채널의 상기 연결 부분에 접촉하는 바디 콘택 전극을 더 포함하는, 모노리식 3차원 NAND 스트링.
  45. 모노리식 3차원 NAND 스트링 제조 방법에 있어서,
    기판의 주 표면 상에 제 1 물질 및 제 2 물질의 교번하는 층들의 스택을 형성하는 단계로서, 상기 제 1 물질은 도전성 또는 반도체 제어 게이트 물질을 포함하고, 상기 제 2 물질은 절연 물질을 포함하는, 단계;
    상기 스택 내에 적어도 한 개구를 형성하기 위해 상기 스택을 에칭하는 단계;
    상기 제 1 물질 내에 제 1 홈들을 형성하기 위해 상기 제 1 물질을 선택적으로 에칭하는 단계;
    상기 제 1 홈들 내에 차단 유전체를 형성하는 단계;
    상기 차단 유전체층 상에 상기 제 1 홈들 내에 서로 간에 분리된 복수의 이산 전하 저장 세그먼트들을 형성하는 단계;
    상기 적어도 한 개구 내 상기 복수의 이산 전하 저장 세그먼트들의 측벽 상에 터널 유전체층을 형성하는 단계; 및
    상기 적어도 한 개구 내에 반도체 물질을 형성하는 단계;
    반도체 채널의 2개의 윙 부분들을 형성하기 위해 상기 반도체 물질의 중간 부분을 에칭하는 단계로서, 상기 반도체 채널의 상기 2개의 윙 부분들은 상기 기판의 상기 주 표면에 실질적으로 수직하게 확장하는, 단계; 및
    상기 반도체 채널의 2개의 윙 부분들을 분리하는 절연 충전물을 형성하는 단계를 포함하는, 방법.
  46. 제 45 항에 있어서, 상기 반도체 채널의 상기 제 1 윙 부분 상에 소스 또는 드레인 전극 중 하나를 형성하는 단계, 및
    상기 반도체 채널의 상기 제 2 윙 부분 상에 소스 또는 드레인 전극 중 또 다른 하나를 형성하는 단계를 더 포함하는, 방법.
  47. 제 45 항에 있어서, 상기 스택 밑에 절연 보호층을 제공하는 단계;
    상기 스택과 상기 절연 보호층 사이에 연결 피처를 제공하는 단계;
    상기 적어도 한 개구 내에 상기 반도체 물질을 형성하기에 앞서 상기 적어도 한 개구의 바닥에 상기 연결 피처를 노출시키기 위해 상기 적어도 한 개구의 상기 바닥 상에 위치된 상기 터널 유전체층의 바닥 부분을 에칭하는 단계를 더 포함하고,
    상기 연결 피처는 상기 기판의 상기 주 표면에 실질적으로 평행하게 확장하며 밑으로부터 상기 2개의 윙 부분들을 연결하는, 방법.
  48. 제 47 항에 있어서, 상기 연결 피처 밑에 바디 콘택 전극을 제공하는 단계를 더 포함하는, 방법.
  49. 제 47 항에 있어서, 상기 터널 유전체의 상기 바닥 부분이 노출된 상태에 있게 상기 적어도 한 개구의 상기 측벽 상에 위치된 상기 터널 유전체층의 부분들 상에 마스킹 스페이서층을 형성하는 단계;
    상기 연결 피처를 노출시키기 위해 상기 터널 유전체층의 상기 바닥 부분을 에칭한 후에 상기 절연 보호층을 에칭하는 단계; 및
    상기 터널 유전체층의 상기 바닥 부분 및 상기 절연 보호층을 에칭하는 상기 단계들 동안에 또는 후에 상기 마스킹 스페이서층을 제거하는 단계를 더 포함하는, 방법.
  50. 제 45 항에 있어서, 상기 복수의 이산 전하 저장 세그먼트들은 복수의 이산 전하 저장 유전체 피처들을 포함하는, 방법.
  51. 제 50 항에 있어서, 상기 복수의 이산 전하 저장 유전체 피처들은 복수의 질화물 피처들을 포함하고, 상기 차단 유전체, 상기 복수의 질화물 피처들 각각, 및 상기 터널 유전체는 상기 NAND 스트링의 산화물-질화물-산화물 이산 전하 저장 구조를 형성하는, 방법.
  52. 제 45 항에 있어서, 상기 복수의 이산 전하 저장 세그먼트들은 복수의 플로팅 게이트들을 포함하는, 방법.
  53. 제 52 항에 있어서, 상기 복수의 이산 전하 저장 세그먼트들을 형성하는 단계는
    상기 차단 유전체 상에 상기 제 1 홈들 내에 그리고 상기 적어도 한 개구의 측벽 상에 플로팅 게이트층을 형성하는 단계; 및
    돌출한 제 2 물질층 부분들 사이에 상기 홈들 내에 상기 복수의 상기 플로팅 게이트들을 남기기 위해 상기 플로팅 게이트층의 바깥 부분을 에칭하는 단계를 포함하는, 방법.
  54. 제 53 항에 있어서, 상기 플로팅 게이트층은 반도체 플로팅 게이트 물질을 포함하는, 방법.
  55. 제 54 항에 있어서, 상기 반도체 플로팅 게이트 물질은 폴리실리콘을 포함하는, 방법.
  56. 제 54 항에 있어서, 상기 플로팅 게이트층의 상기 바깥 부분을 에칭하는 단계는
    상기 플로팅 게이트층의 상기 바깥 부분을 산화하는 단계; 및
    상기 플로팅 게이트층의 비-산화된 반도체 내측 부분들을 비-에칭된 상태에 있게 하면서 상기 플로팅 게이트층의 상기 산화된 바깥 부분을 선택적으로 에칭하는 단계를 포함하는, 방법.
  57. 제 54 항에 있어서, 상기 플로팅 게이트층의 상기 바깥 부분을 에칭하는 단계는,
    상기 플로팅 게이트층의 상기 바깥 부분을 금속 실리사이드로 전환하는 단계; 및
    상기 플로팅 게이트층의 비-실리사이드화된 반도체 내측 부분들을 비에칭된 상태가 되게 하면서 상기 플로팅 게이트층의 상기 금속 실리사이드 바깥 부분을 선택적으로 에칭하는 단계를 포함하는, 방법.
  58. 제 57 항에 있어서, 상기 금속 실리사이드는 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 몰리브덴 실리사이드, 또는 이들의 조합으로 구성된 그룹에서 선택되는, 방법.
  59. 제 53 항에 있어서, 상기 플로팅 게이트층은 금속 플로팅 게이트 물질을 포함하는, 방법.
  60. 제 59 항에 있어서, 상기 플로팅 금속 게이트 물질은 티타늄, 백금, 루테늄, 또는 이들의 조합으로 구성된 그룹에서 선택된, 방법.
  61. 제 59 항에 있어서, 상기 플로팅 게이트층의 상기 바깥 부분을 에칭하는 단계는,
    상기 플로팅 게이트층의 상기 바깥 부분을 산화하는 단계; 및
    상기 플로팅 게이트층의 비-산화된 반도체 내측 부분들을 비에칭된 상태가 되게 하면서 상기 플로팅 게이트층의 상기 산화된 바깥 부분을 선택적으로 에칭하는 단계를 포함하는, 방법.
  62. 제 59 항에 있어서, 상기 제 1 홈들에 상기 차단 유전체를 형성하는 단계는 상기 제 2 물질의 돌출 부분들 사이에 상기 제 1 홈들에 복수의 클램-형상의 차단 유전체 세그먼트들을 형성하는 단계를 포함하고;
    상기 복수의 이산 전하 저장 세그먼트들을 형성하는 단계는 상기 복수의 클램-형상의 차단 유전체 세그먼트들 각각에 개구 안쪽에 상기 복수의 이산 전하 저장 세그먼트들 각각을 형성하는 단계를 포함하는, 방법.
  63. 모노리식 3차원 NAND 스트링에 있어서,
    반도체 채널의 적어도 한 단부 부분이 기판의 주 표면에 실질적으로 수직하게 확장하는, 상기 기판 상에 위치된 상기 반도체 채널;
    상기 기판의 상기 주 표면에 실질적으로 평행하게 확장하는 스트립 형상을 갖는 복수의 제어 게이트 전극들로서, 상기 복수의 제어 게이트 전극들은 적어도 제 1 장치 레벨에 위치된 제 1 제어 게이트 전극 및 상기 기판 상에 위치된 제 2 장치 레벨 내에 그리고 상기 제 1 장치 레벨 밑에 위치된 제 2 제어 게이트 전극을 포함하는, 상기 복수의 제어 게이트 전극들;
    적어도 상기 제 1 장치 레벨에 위치된 제 1 이산 전하 저장 세그먼트 및 상기 제 2 장치 레벨에 위치된 제 2 이산 전하 저장 세그먼트를 포함하는, 복수의 이산 전하 저장 세그먼트들; 및
    상기 복수의 이산 전하 저장 세그먼트들과 상기 복수의 제어 게이트 전극들 사이에 위치된 차단 유전체; 및
    상기 복수의 상기 이산 전하 저장 세그먼트들과 상기 반도체 채널 사이에 위치된 터널 유전체를 포함하고,
    상기 제 1 이산 전하 저장 세그먼트는 상기 제 1 제어 게이트 전극의 높이보다 짧은 높이를 가지며, 상기 제 2 이산 전하 저장 세그먼트는 상기 제 2 제어 게이트 전극의 높이보다 짧은 높이를 갖는, 모노리식 3차원 NAND 스트링.
  64. 제 63 항에 있어서, 상기 터널 유전체는 일직선 측벽 및 균일한 두께를 갖는, 모노리식 3차원 NAND 스트링.
  65. 제 63 항에 있어서, 상기 복수의 이산 전하 저장 세그먼트들은 복수의 이산 전하 저장 유전체 피처들을 포함하는, 모노리식 3차원 NAND 스트링.
  66. 제 63 항에 있어서, 상기 복수의 이산 전하 저장 세그먼트들은 복수의 플로팅 게이트들을 포함하는, 모노리식 3차원 NAND 스트링.
  67. 제 63 항에 있어서, 상기 차단 유전체는 산화물을 포함하며;
    상기 터널 유전체는 산화물을 포함하고;
    상기 복수의 제어 게이트 전극들은 텅스텐 또는 도핑된 폴리실리콘을 포함하는, 모노리식 3차원 NAND 스트링.
  68. 제 63 항에 있어서, 위로부터 상기 반도체 채널에 접촉하는 소스 또는 드레인 전극 중 하나, 및 밑으로부터 상기 반도체 채널에 접촉하는 소스 또는 드레인 전극 중 또 다른 하나를 더 포함하는, 모노리식 3차원 NAND 스트링.
  69. 모노리식 3차원 NAND 스트링 제조 방법에 있어서,
    기판 상에 제 1 물질 및 제 2 물질의 교번하는 층들의 스택을 형성하는 단계로서, 상기 제 1 물질은 도전성 또는 반도체 제어 게이트 물질을 포함하며, 상기 제 2 물질은 상기 제 1 물질에 비교하여 선택적으로 에칭될 수 있는 희생 물질을 포함하는, 단계;
    상기 스택 내에 적어도 한 개구를 형성하기 위해 상기 스택을 에칭하는 단계;
    상기 적어도 한 개구의 측벽 상에 차단 유전체층을 형성하는 단계;
    상기 적어도 한 개구 내에 상기 차단 유전체층 상에 이산 전하 저장 물질층을 형성하는 단계;
    상기 적어도 한 개구 내에 상기 이산 전하 저장 물질층 상에 터널 유전체층을 형성하는 단계;
    상기 적어도 한 개구 내에 상기 터널 유전체층 상에 반도체 채널층을 형성하는 단계;
    상기 제 1 물질층들 사이에 상기 차단 유전체층을 노출시키기 위해 상기 제 2 물질을 제거하는 단계;
    복수의 개별적 이산 전하 저장 세그먼트들 및 차단 유전체 세그먼트들을 형성하기 위해 상기 제 1 물질층들을 마스크로서 사용하여 상기 차단 유전체층 및 상기 이산 전하 저장 물질층을 에칭하는 단계; 및
    상기 제 1 물질층들 사이, 상기 차단 유전체 세그먼트들 사이, 그리고 상기 이산 전하 저장 세그먼트들 사이에 절연 물질을 피착하는 단계를 포함하는, 방법.
  70. 제 69 항에 있어서, 상기 이산 전하 저장 물질층은 이산 전하 저장 유전체 물질을 포함하는, 방법.
  71. 제 69 항에 있어서, 상기 이산 전하 저장 물질층은 플로팅 게이트 물질을 포함하는, 방법.
  72. 제 69 항에 있어서, 상기 NAND 스트링은 상기 기판 상에 복수의 장치 레벨들을 포함하며;
    상기 제 1 및 제 2 장치 레벨들 각각은 각각의 제어 게이트, 상기 각각의 제어 게이트에 인접한 각각의 차단 유전체 세그먼트, 각각의 차단 유전체 세그먼트에 인접한 각각의 이산 전하 저장 세그먼트, 상기 각각의 이산 전하 저장 세그먼트에 인접한 상기 터널 유전체층의 각각의 부분, 및 상기 채널층의 각각의 부분을 포함하는, 방법.
  73. 제 69 항에 있어서, 상기 차단 유전체층 및 상기 이산 전하 저장 물질층을 에칭하는 단계는 상기 이산 전하 저장 세그먼트들 및 상기 차단 유전체 세그먼트들이 상기 각각의 제어 게이트들보다 짧아지게 상기 차단 유전체층 및 상기 이산 전하 저장 물질층 을 언더컷 하는, 방법.
  74. 제 69 항에 있어서, 상기 제 1 물질은 폴리실리콘 제어 게이트 물질을 포함하고,
    상기 제 2 물질은 산화물을 포함하는, 방법.
  75. 제 69 항에 있어서, 상기 제 1 물질은 텅스텐 제어 게이트 물질을 포함하고,
    상기 제 2 물질은 산화물을 포함하는, 방법.
  76. 제 69 항에 있어서, 상기 적어도 한 개구 내에 상기 반도체 채널층을 형성하는 단계는 상기 적어도 한 개구를 반도체 채널 물질로 완전히 채우는 것인, 방법.
  77. 제 69 항에 있어서, 상기 적어도 한 개구 내에 상기 반도체 채널층을 형성하는 단계는 상기 반도체 채널 물질이 상기 적어도 한 개구를 완전히 채우지 않게 상기 적어도 한 개구의 중앙 부분에가 아니라 상기 적어도 한 개구의 상기 측벽 상에 반도체 채널 물질을 형성하는, 방법.
  78. 제 77 항에 있어서, 상기 적어도 한 개구를 완전히 채우기 위해 상기 적어도 한 개구의 상기 중앙 부분에 절연 충전 물질을 형성하는 단계를 더 포함하는, 방법.
  79. 제 69 항에 있어서, 상기 반도체 채널 상에 상측 전극을 형성하는 단계를 더 포함하는, 방법.
  80. 제 79 항에 있어서, 교번하는 층들의 상기 스택을 형성하기에 앞서 상기 반도체 채널 밑에 하측 전극을 제공하는 단계를 더 포함하는, 방법.
  81. 모노리식 3차원 NAND 스트링에 있어서,
    반도체 채널의 적어도 한 단부 부분이 기판의 주 표면에 실질적으로 수직하게 확장하는, 상기 기판 상에 위치된 상기 반도체 채널;
    상기 기판의 상기 주 표면에 실질적으로 평행하게 확장하는 스트립 형상을 갖는 복수의 제어 게이트 전극들로서, 상기 복수의 제어 게이트 전극들은 적어도 제 1 장치 레벨에 위치된 제 1 제어 게이트 전극 및 상기 기판 상에 위치된 제 2 장치 레벨 내에 그리고 상기 제 1 장치 레벨 밑에 위치된 제 2 제어 게이트 전극을 포함하는, 상기 복수의 제어 게이트 전극들;
    적어도 상기 제 1 장치 레벨에 위치된 제 1 이산 전하 저장 세그먼트 및 상기 제 2 장치 레벨에 위치된 제 2 이산 전하 저장 세그먼트를 포함하는, 복수의 이산 전하 저장 세그먼트들;
    상기 복수의 이산 전하 저장 세그먼트들과 상기 복수의 제어 게이트 전극들 사이에 위치된 차단 유전체; 및
    상기 복수의 상기 이산 전하 저장 세그먼트들과 상기 반도체 채널 사이에 위치된 터널 유전체를 포함하고;
    상기 차단 유전체는 복수의 차단 유전체 세그먼트들을 포함하고;
    상기 복수의 상기 차단 유전체 세그먼트들 각각은 상기 복수의 제어 게이트 전극들 각각과 접촉하여 위치되고;
    상기 차단 유전체 세그먼트들 각각의 적어도 한 부분은 클램 형상을 가지며;
    상기 복수의 제어 게이트 전극들 각각은 적어도 부분적으로 각각의 차단 유전체 세그먼트의 상기 클램-형상의 부분에 개구 내에 위치된, 모노리식 3차원 NAND 스트링.
  82. 제 81 항에 있어서, 상기 터널 유전체는 일직선 측벽 및 균일한 두께를 갖는, 모노리식 3차원 NAND 스트링.
  83. 제 81 항에 있어서, 상기 복수의 이산 전하 저장 세그먼트들은 복수의 이산 전하 저장 유전체 피처들을 포함하는, 모노리식 3차원 NAND 스트링.
  84. 제 81 항에 있어서, 상기 복수의 이산 전하 저장 세그먼트들은 복수의 플로팅 게이트들을 포함하는, 모노리식 3차원 NAND 스트링.
  85. 제 81 항에 있어서, 상기 차단 유전체는 산화물을 포함하며;
    상기 터널 유전체는 산화물을 포함하고;
    상기 복수의 제어 게이트 전극들은 텅스텐 또는 도핑된 폴리실리콘을 포함하는, 모노리식 3차원 NAND 스트링.
  86. 제 81 항에 있어서, 상기 제 1 이산 전하 저장 세그먼트는 상기 제 1 제어 게이트 전극의 높이보다 큰 높이를 가지며, 상기 제 2 이산 전하 저장 세그먼트는 상기 제 2 제어 게이트 전극의 높이보다 큰 높이를 갖는, 모노리식 3차원 NAND 스트링.
  87. 제 81 항에 있어서, 위로부터 상기 반도체 채널에 접촉하는 소스 또는 드레인 전극 중 하나, 및 밑으로부터 상기 반도체 채널에 접촉하는 소스 또는 드레인 전극 중 또 다른 하나를 더 포함하는, 모노리식 3차원 NAND 스트링.
  88. 모노리식 3차원 NAND 스트링 제조 방법에 있어서,
    기판 상에 제 1 물질 및 상기 제 1 물질과는 다른 제 2 물질의 교번하는 층들의 스택을 형성하는 단계;
    상기 스택 내에 적어도 한 개구를 형성하기 위해 상기 스택을 에칭하는 단계;
    상기 적어도 한 개구의 측벽 상에 이산 전하 저장 물질층을 형성하는 단계;
    상기 적어도 한 개구 내에 상기 이산 전하 저장 물질층 상에 터널 유전체층을 형성하는 단계;
    상기 적어도 한 개구 내에 상기 터널 유전체층 상에 반도체 채널 물질을 형성하는 단계;
    상기 제 1 물질층들을 제거함이 없이 상기 제 2 물질층들을 선택적으로 제거하는 단계;
    복수의 개별적 이산 전하 저장 세그먼트들을 형성하기 위해 상기 제 1 물질층들을 마스크로서 사용하여 상기 이산 전하 저장 물질층을 에칭하는 단계;
    절연 물질층들 및 상기 제 1 물질층들의 교번하는 층들을 형성하기 위해 상기 제 1 물질층들 사이에 절연 물질을 피착하는 단계;
    상기 이산 전하 저장 세그먼트들의 측벽을 노출시키기 위해 상기 제 1 물질층들을 선택적으로 제거하는 단계;
    상기 절연 물질층들 사이에 노출된 상기 이산 전하 저장 세그먼트들의 상기 측벽 상에 차단 유전체를 형성하는 단계; 및
    상기 절연 물질층들 사이에 상기 차단 유전체 상에 제어 게이트들을 형성하는 단계를 포함하는, 방법.
  89. 제 88 항에 있어서, 상기 전하 저장 물질층을 형성하는 단계에 앞서 상기 적어도 한 개구의 상기 측벽 상에 에칭 정지 층을 형성하는 단계; 및
    상기 제 1 물질층들 사이에 상기 이산 전하 저장 물질층의 측면의 부분들을 노출시키기 위해 상기 제 1 물질층들을 마스크로서 사용하여 상기 에칭 정지 층을 에칭하는 단계를 더 포함하는, 방법.
  90. 제 88 항에 있어서, 상기 이산 전하 저장 물질층은 이산 전하 저장 유전체 물질을 포함하는, 방법.
  91. 제 88 항에 있어서, 상기 이산 전하 저장 물질층은 플로팅 게이트 물질을 포함하는, 방법.
  92. 제 88 항에 있어서, 상기 제 2 물질은 산화물을 포함하고;
    상기 제 1 물질은 질화물을 포함하는, 방법.
  93. 제 88 항에 있어서, 상기 제 2 물질은 도핑된 폴리실리콘을 포함하고;
    상기 제 1 물질은 도핑되지 않은 폴리실리콘을 포함하는, 방법.
  94. 제 88 항에 있어서, 상기 적어도 한 개구 내에 상기 반도체 채널층을 형성하는 단계는 상기 적어도 한 개구를 반도체 채널 물질로 완전히 채우는 것인, 방법.
  95. 제 88 항에 있어서, 상기 적어도 한 개구 내에 상기 반도체 채널층을 형성하는 단계는 상기 반도체 채널 물질이 상기 적어도 한 개구를 완전히 채우지 않게 상기 적어도 한 개구의 중앙 부분에가 아니라 상기 적어도 한 개구의 상기 측벽 상에 반도체 채널 물질을 형성하는, 방법.
  96. 제 95 항에 있어서, 상기 적어도 한 개구를 완전히 채우기 위해 상기 적어도 한 개구의 상기 중앙 부분에 절연 충전 물질을 형성하는 단계를 더 포함하는, 방법.
  97. 제 88 항에 있어서, 상기 반도체 채널 상에 상측 전극을 형성하는 단계를 더 포함하는, 방법.
  98. 제 97 항에 있어서, 교번하는 층들의 상기 스택을 형성하기에 앞서 상기 반도체 채널 밑에 하측 전극을 제공하는 단계를 더 포함하는, 방법.
  99. 제 88 항에 있어서, 상기 반도체 채널 상에 2개의 상측 전극을 형성하는 단계를 더 포함하는, 방법.
  100. 모노리식 3차원 NAND 스트링에 있어서,
    반도체 채널의 적어도 한 단부 부분이 기판의 주 표면에 실질적으로 수직하게 확장하는, 상기 반도체 채널;
    상기 기판의 상기 주 표면에 실질적으로 평행하게 확장하는 복수의 제어 게이트 전극들로서, 상기 복수의 제어 게이트 전극들은 적어도 제 1 장치 레벨에 위치된 제 1 제어 게이트 전극 및 상기 기판의 상기 주 표면 상에 위치된 제 2 장치 레벨 내에 그리고 상기 제 1 장치 레벨 밑에 위치된 제 2 제어 게이트 전극을 포함하는, 상기 복수의 제어 게이트 전극들;
    상기 제 1 제어 게이트 전극과 상기 제 2 제어 게이트 전극 사이에 위치된 레벨간 절연층;
    복수의 차단 유전체 세그먼트들을 포함하는 차단 유전체로서, 상기 복수의 차단 유전체 세그먼트들 각각은 상기 복수의 제어 게이트 전극들 각각과 접촉하여 위치된, 상기 차단 유전체;
    복수의 이산 전하 저장 세그먼트들로서, 각각은 적어도 부분적으로 각각의 차단 유전체 세그먼트과 접촉하여 위치되고, 상기 복수의 이산 전하 저장 세그먼트들은 적어도 상기 제 1 장치 레벨에 위치된 제 1 이산 전하 저장 세그먼트 및 상기 제 2 장치 레벨에 위치된 제 2 이산 전하 저장 세그먼트를 포함하는, 상기 복수의 이산 전하 저장 세그먼트들; 및
    상기 복수의 상기 이산 전하 저장 세그먼트들 각각과 상기 반도체 채널 사이에 위치된 터널 유전체; 및
    상기 제 1 이산 전하 저장 세그먼트와 상기 제 2 이산 전하 저장 세그먼트 사이에 위치된 적어도 제 1 도전성 또는 반도체 차폐 윙을 포함하는, 모노리식 3차원 NAND 스트링.
  101. 제 100 항에 있어서, 상기 복수의 차단 유전체 세그먼트들 각각의 적어도 한 부분은 클램 형상을 가지며, 상기 복수의 이산 전하 저장 세그먼트들 각각은 적어도 부분적으로 각각의 클램-형상의 차단 유전체 세그먼트 내 개구 내에 위치된, 모노리식 3차원 NAND 스트링.
  102. 제 101 항에 있어서, 상기 제 1 차폐 윙은 상기 제 1 제어 게이트 전극과 전기적으로 접촉하여 위치되고;
    제 2 도전성 또는 반도체 차폐 윙은 상기 제 2 제어 게이트 전극과 전기적으로 접촉하여 위치되고, 상기 기판의 상기 주 표면에 실질적으로 평행하게 그리고 적어도 부분적으로 상기 제 1 이산 전하 저장 세그먼트와 상기 제 2 이산 전하 저장 세그먼트 사이에 확장하는, 모노리식 3차원 NAND 스트링.
  103. 제 102 항에 있어서, 상기 제 1 차폐 윙 및 상기 제 1 제어 게이트 전극은 상기 제 1 차폐 윙이 상기 제 1 제어 게이트 전극의 하측 부분을 포함하고 상기 제 1 차폐 윙과 상기 제 1 제어 게이트 전극 사이에 어떠한 관찰가능한 계면도 존재하지 않게 동일 단계에서 형성되며;
    상기 제 2 차폐 윙 및 상기 제 2 제어 게이트 전극은 상기 제 2 차폐 윙이 상기 제 2 제어 게이트 전극의 상측 부분을 포함하고 상기 제 2 차폐 윙과 상기 제 2 제어 게이트 전극 사이에 어떠한 관찰가능한 계면도 존재하지 않게 동일 단계에서 형성되며;
    상기 제 1 제어 게이트 전극은 상기 제 1 제어 게이트가 클램 형상을 갖게 상측 제 3 차폐 윙을 더 포함하고;
    상기 복수의 차단 유전체 세그먼트들 각각의 적어도 한 부분은 적어도 부분적으로 각각의 클램-형상의 제어 게이트 전극 내 개구 내에 위치되며;
    상기 제 1 이산 전하 저장 세그먼트는 적어도 부분적으로 상기 제 1 차폐 윙과 상기 상측 제 3 차폐 윙 사이에 배치된, 모노리식 3차원 NAND 스트링.
  104. 제 102 항에 있어서, 상기 복수의 제어 게이트 전극들 각각과 상기 복수의 차단 유전체 세그먼트들 각각 사이에 도전성 또는 반도체 라이너가 위치되고;
    상기 도전성 또는 반도체 라이너는 클램 형상을 가지며 상기 제 1 이산 전하 저장 세그먼트가 적어도 부분적으로 상기 제 1 차폐 윙과 상기 제 3 차폐 윙 사이에 배치되게 상기 제 1 차폐 윙 및 제 3 차폐 윙을 포함하는, 모노리식 3차원 NAND 스트링.
  105. 제 101 항에 있어서, 상기 복수의 차단 유전체 세그먼트들 각각은 상기 기판의 상기 주 표면에 실질적으로 수직하게 확장하는 차단 유전체층의 클램-형상의 부분을 포함하고;
    상기 터널 유전체는 실질적으로 일직선 측벽 및 균일한 두께를 갖는, 모노리식 3차원 NAND 스트링.
  106. 제 100 항에 있어서, 상기 복수의 이산 전하 저장 세그먼트들은 복수의 플로팅 게이트들을 포함하는, 모노리식 3차원 NAND 스트링.
  107. 제 100 항에 있어서, 상기 복수의 이산 전하 저장 세그먼트들은 복수의 이산 전하 저장 유전체 피처들을 포함하는, 모노리식 3차원 NAND 스트링.
  108. 제 107 항에 있어서, 상기 이산 전하 저장 유전체 피처들은 질화실리콘을 포함하며;
    상기 차단 유전체 세그먼트들 및 터널 유전체는 산화실리콘을 포함하는, 모노리식 3차원 NAND 스트링.
  109. 제 100 항에 있어서, 상기 반도체 채널은 필라 형상을 가지며;
    상기 전체 필라-형상의 반도체 채널은 상기 기판의 상기 주 표면에 실질적으로 수직하게 확장하는, 모노리식 3차원 NAND 스트링.
  110. 제 109 항에 있어서, 위로부터 상기 필라-형상의 반도체 채널에 접촉하는 소스 또는 드레인 전극 중 하나, 및 밑으로부터 상기 필라-형상의 반도체 채널에 접촉하는 소스 또는 드레인 전극 중 또 다른 하나를 더 포함하는, 모노리식 3차원 NAND 스트링.
  111. 제 100 항에 있어서,
    상기 반도체 채널은 U-형상의 관 형상을 가지며;
    상기 U-형상의 관 형상 반도체 채널의 2개의 윙 부분들은 상기 기판의 상기 주 표면에 실질적으로 수직하게 확장하며, 상기 2개의 윙 부분들을 연결하는 상기 U-형상의 관 형상 반도체 채널의 연결 부분은 상기 기판의 상기 주 표면에 실질적으로 수직하게 확장하는, 모노리식 3차원 NAND 스트링.
  112. 제 111 항에 있어서,
    위로부터 상기 반도체 채널의 상기 제 1 윙 부분에 접촉하는 소스 또는 드레인 전극 중 하나;
    위로부터 상기 반도체 채널의 상기 제 2 윙 부분에 접촉하는 소스 또는 드레인 전극 중 또 다른 하나; 및
    밑으로부터 상기 반도체 채널의 상기 연결 부분에 접촉하는 바디 콘택 전극을 더 포함하는, 모노리식 3차원 NAND 스트링.
  113. 모노리식 3차원 NAND 스트링 제조 방법에 있어서,
    제 1 층 및 제 2 층의 교번하는 층들의 스택을 형성하는 단계로서, 상기 제 1 층은 도전성 또는 반도체 제어 게이트 물질을 포함하며, 상기 제 2 층은 절연 서브(sub)-층 및 제 1 희생 서브-층을 포함하는, 단계;
    상기 스택 내에 적어도 한 개구를 형성하기 위해 상기 스택을 에칭하는 단계;
    제 1 홈들을 형성하기 위해 상기 제 1 층을 선택적으로 에칭하는 단계;
    상기 상기 제 1 홈들에 차단 유전체를 형성하는 단계;
    상기 차단 유전체 상에 상기 제 1 홈들에 서로 간에 분리된 복수의 이산 전하 저장 세그먼트들을 형성하는 단계;
    상기 적어도 한 개구 내 노출된 상기 이산 전하 저장 세그먼트들의 측벽 상에 터널 유전체를 형성하는 단계;
    상기 적어도 한 개구 내에 반도체 채널을 형성하는 단계;
    상기 스택의 이면을 노출시키기 위해 상기 스택을 에칭하는 단계;
    제 2 홈들을 형성하기 위해 상기 제 1 희생 서브-층을 제거하는 단계; 및
    상기 제 2 홈들에 서로 간에 분리된 복수의 도전성 또는 반도체 차폐 윙들을 형성하는 단계를 포함하고,
    상기 제 1 희생 서브-층은 각 제 2 층에 상기 절연 서브-층 위에 또는 밑에 위치된, 방법.
  114. 제 113 항에 있어서, 상기 복수의 차폐 윙들 각각은 상기 복수의 이산 전하 저장 세그먼트들의 인접한 2개 사이에 위치된, 방법.
  115. 제 113 항에 있어서, 상기 복수의 차폐 윙들의 2개는 상기 복수의 이산 전하 저장 세그먼트들의 인접한 2개 사이에 위치된, 방법.
  116. 제 113 항에 있어서, 상기 제 2 층은 제 2 희생 서브-층을 더 포함하고;
    상기 절연 서브-층은 각 제 2 층 내 상기 제 1 희생 서브-층과 제 2 희생 서브-층 사이에 위치된, 방법.
  117. 제 116 항에 있어서, 각각 제 2 홈들 및 제 3 홈들을 형성하기 위해 상기 제 1 희생 서브-층 및 상기 제 2 희생 서브-층을 제거하는 단계; 및
    상기 제 2 및 제 3 홈들에 서로 간에 분리된 복수의 차폐 윙들을 형성하는 단계를 더 포함하는, 방법.
  118. 제 113 항에 있어서, 상기 반도체 채널은 위에서 보았을 때 원형 단면을 가지며;
    상기 적어도 한 개구 내에 상기 반도체 채널을 형성하는 단계는 상기 반도체 채널 물질이 상기 적어도 한 개구를 완전히 채우지 않게 상기 적어도 한 개구의 중앙 부분에가 아니라 상기 적어도 한 개구의 상기 측벽 상에 반도체 채널 물질을 형성하며, 상기 적어도 한 개구를 완전히 채우기 위해 상기 적어도 한 개구의 상기 중앙 부분에 절연 충전 물질이 위치되는, 방법.
  119. 제 113 항에 있어서, 상기 반도체 채널은 위에서 보았을 때 원형 단면을 가지며;
    상기 적어도 한 개구 내에 상기 반도체 채널을 형성하는 단계는 상기 적어도 한 개구를 반도체 채널 물질로 완전히 채우는 것인, 방법.
  120. 제 113 항에 있어서, 교번하는 층들의 상기 스택을 형성하기에 앞서 상기 반도체 채널 상에 상측 전극을 형성하는 단계 및 상기 반도체 채널 밑에 하측 전극을 형성하는 단계를 더 포함하는, 방법.
  121. 제 113 항에 있어서, 상기 복수의 이산 전하 저장 세그먼트들은 복수의 이산 전하 저장 유전체 피처들 또는 복수의 플로팅 게이트들을 포함하는, 방법.
  122. 제 113 항에 있어서, 상기 제 1 홈들에 상기 차단 유전체를 형성하는 단계는 상기 제 2 물질의 돌출 부분들 사이에 상기 제 1 홈들에 복수의 클램-형상의 차단 유전체 세그먼트들을 형성하는 단계를 포함하고;
    상기 복수의 이산 전하 저장 세그먼트들을 형성하는 단계는 상기 복수의 클램-형상의 차단 유전체 세그먼트들 각각에 개구 안쪽에 상기 복수의 이산 전하 저장 세그먼트들 각각을 형성하는 단계를 포함하는, 방법.
  123. 제 113 항에 있어서, 기판 상에 그리고 상기 교번하는 층들의 상기 스택 밑에 적어도 한 희생 피처를 제공하는 단계; 및
    상기 터널 유전체를 형성하는 단계에 앞서, 중공 U-형상의 관 공간을 형성하기 위해 상기 스택 내에 상기 적어도 한 개구들과 또 다른 개구를 연결하는 상기 기판의 주 표면에 실질적으로 평행하게 확장하는 중공 영역을 형성하기 위해 상기 적어도 한 희생 피처를 제거하는 단계를 더 포함하고;
    상기 반도체 채널을 형성하는 단계는 상기 중공 U-형상의 관 공간에 상기 반도체 채널을 형성하는 것인, 방법.
  124. 모노리식 3차원 NAND 스트링 제조 방법에 있어서,
    제 1 층 및 제 2 층의 교번하는 층들의 스택을 형성하는 단계로서, 상기 제 1 층은 제 1 희생 서브-층, 제 2 희생 서브-층, 및 상기 제 1 희생 서브-층과 상기 제 2 희생 서브-층 사이에 위치된 제 3 희생 서브-층을 포함하는, 단계;
    상기 스택 내에 적어도 한 개구를 형성하기 위해 상기 스택을 에칭하는 단계;
    제 1 홈들을 형성하기 위해 상기 제 3 희생 서브-층을 선택적으로 에칭하는 단계;
    상기 제 1 홈들에 서로 간에 분리된 복수의 이산 전하 저장 세그먼트들을 형성하는 단계;
    상기 적어도 한 개구 내 노출된 상기 이산 전하 저장 세그먼트들의 측벽 상에 터널 유전체를 형성하는 단계;
    상기 적어도 한 개구 내에 반도체 채널을 형성하는 단계;
    상기 스택의 이면을 노출시키기 위해 상기 스택을 에칭하는 단계;
    상기 복수의 이산 전하 저장 세그먼트들이 클램-형상의 개구들에서 노출되게 상기 클램-형상의 개구들을 형성하기 위해 상기 제 1 희생 서브-층, 상기 제 2 희생 서브-층 및 상기 제 3 희생 서브-층을 제거하는 단계;
    상기 복수의 이산 전하 저장 세그먼트들 상에 상기 클램-형상의 개구들에 복수의 클램-형상의 차단 유전체 세그먼트들을 형성하는 단계; 및
    상기 복수의 상기 클램-형상의 차단 유전체 세그먼트들 상에 상기 클램-형상의 개구들에 복수의 클램-형상의 제어 게이트 전극들을 형성하는 단계를 포함하고,
    상기 제 2 층은 절연층을 포함하며;
    상기 제 3 희생 서브-층은 상기 제 1 희생 서브-층, 상기 제 2 희생 서브-층, 및 상기 제 2 층과는 다른 희생 물질을 포함하는, 방법.
  125. 제 124 항에 있어서, 각 클램-형상의 제어 게이트는
    적어도 부분적으로 상기 복수의 이산 전하 저장 세그먼트들의 제 1 이산 전하 저장 세그먼트과 인접 제 2 이산 전하 저장 세그먼트 간에 확장하는 제 1 차폐 윙, 및
    적어도 부분적으로 상기 복수의 이산 전하 저장 세그먼트들의 제 1 이산 전하 저장 세그먼트과 인접 제 3 이산 전하 저장 세그먼트 간에 확장하는 제 2 차폐 윙을 포함하는, 방법.
  126. 제 125 항에 있어서, 상기 제 1 및 제 3 차폐 윙들은 상기 제 1 이산 전하 저장 세그먼트와 상기 제 2 이산 전하 저장 세그먼트 사이에 위치된, 방법.
  127. 제 124 항에 있어서, 상기 제 1 및 제 2 희생 서브-층들은 질화실리콘을 포함하며; 상기 제 3 희생 서브-층은 도핑되지 않은 폴리실리콘을 포함하고; 상기 복수의 이산 전하 저장 세그먼트들은 도핑된 폴리실리콘을 포함하는, 방법.
  128. 제 124 항에 있어서, 상기 반도체 채널은 위에서 보았을 때 원형 단면을 가지며;
    상기 적어도 한 개구 내에 상기 반도체 채널을 형성하는 단계는 상기 반도체 채널 물질이 상기 적어도 한 개구를 완전히 채우지 않게 상기 적어도 한 개구의 중앙 부분에가 아니라 상기 적어도 한 개구의 상기 측벽 상에 반도체 채널 물질을 형성하며, 상기 적어도 한 개구를 완전히 채우기 위해 상기 적어도 한 개구의 상기 중앙 부분에 절연 충전 물질이 위치되는, 방법.
  129. 제 124 항에 있어서, 상기 반도체 채널은 위에서 보았을 때 원형 단면을 가지며;
    상기 적어도 한 개구 내에 상기 반도체 채널을 형성하는 단계는 상기 적어도 한 개구를 반도체 채널 물질로 완전히 채우는 것인, 방법.
  130. 제 124 항에 있어서, 교번하는 층들의 상기 스택을 형성하기에 앞서 상기 반도체 채널 상에 상측 전극을 형성하는 단계 및 상기 반도체 채널 밑에 하측 전극을 형성하는 단계를 더 포함하는, 방법.
  131. 제 124 항에 있어서, 상기 복수의 이산 전하 저장 세그먼트들은 복수의 이산 전하 저장 유전체 피처들 또는 복수의 플로팅 게이트들을 포함하는, 방법.
  132. 모노리식 3차원 NAND 스트링 제조 방법에 있어서,
    기판 상에 제 1 층 및 제 2 층의 교번하는 층들의 스택을 형성하는 단계로서, 상기 제 1 층은 도전성 또는 반도체 제어 게이트 물질을 포함하며, 상기 제 2 층은 절연 물질을 포함하는, 단계;
    상기 스택 내에 적어도 한 개구를 형성하기 위해 상기 스택을 에칭하는 단계;
    제 1 홈들을 형성하기 위해 상기 제 1 층을 선택적으로 에칭하는 단계;
    클램 형상을 갖는 도전성 또는 반도체 라이너를 상기 제 1 홈들 내에 형성하는 단계;
    상기 제 1 홈들 내에 상기 도전성 또는 반도체 라이너 상에 차단 유전체를 형성하는 단계;
    상기 차단 유전체 상에 상기 제 1 홈들 내에 서로 간에 분리된 복수의 이산 전하 저장 세그먼트들을 형성하는 단계;
    상기 적어도 한 개구 내 노출된 상기 이산 전하 저장 세그먼트들의 측벽 상에 터널 유전체를 형성하는 단계; 및
    상기 적어도 한 개구 내에 반도체 채널을 형성하는 단계를 포함하는, 방법.
  133. 제 132 항에 있어서, 각 클램-형상의 라이너는
    적어도 부분적으로 상기 복수의 이산 전하 저장 세그먼트들의 제 1 이산 전하 저장 세그먼트과 인접 제 2 이산 전하 저장 세그먼트 간에 확장하는 제 1 차폐 윙, 및
    적어도 부분적으로 상기 복수의 이산 전하 저장 세그먼트들의 제 1 이산 전하 저장 세그먼트과 인접 제 3 이산 전하 저장 세그먼트 간에 확장하는 제 2 차폐 윙을 포함하는, 방법.
  134. 제 133 항에 있어서, 상기 제 1 및 제 3 차폐 윙들은 상기 제 1 이산 전하 저장 세그먼트와 상기 제 2 이산 전하 저장 세그먼트 사이에 위치된, 방법.
  135. 제 132 항에 있어서, 상기 도전성 또는 반도체 라이너는 상기 제 1 층의 물질과 동일하거나 다른 물질을 포함하는, 방법.
  136. 제 132 항에 있어서, 상기 반도체 채널은 위에서 보았을 때 원형 단면을 가지며;
    상기 적어도 한 개구 내에 상기 반도체 채널을 형성하는 단계는 상기 반도체 채널 물질이 상기 적어도 한 개구를 완전히 채우지 않게 상기 적어도 한 개구의 중앙 부분에가 아니라 상기 적어도 한 개구의 상기 측벽 상에 반도체 채널 물질을 형성하며, 상기 적어도 한 개구를 완전히 채우기 위해 상기 적어도 한 개구의 상기 중앙 부분에 절연 충전 물질이 위치되는, 방법.
  137. 제 132 항에 있어서, 상기 반도체 채널은 위에서 보았을 때 원형 단면을 가지며; 상기 적어도 한 개구 내에 상기 반도체 채널을 형성하는 단계는 상기 적어도 한 개구를 반도체 채널 물질로 완전히 채우는 것인, 방법.
  138. 제 132 항에 있어서, 교번하는 층들의 상기 스택을 형성하기에 앞서 상기 반도체 채널 상에 상측 전극을 형성하는 단계 및 상기 반도체 채널 밑에 하측 전극을 형성하는 단계를 더 포함하는, 방법.
  139. 제 132 항에 있어서, 상기 복수의 이산 전하 저장 세그먼트들은 복수의 이산 전하 저장 유전체 피처들 또는 복수의 플로팅 게이트들을 포함하는, 방법.
  140. 제 132 항에 있어서, 상기 제 1 홈들에 상기 차단 유전체를 형성하는 단계는 상기 제 2 물질의 돌출 부분들 사이에 상기 제 1 홈들에 복수의 클램-형상의 차단 유전체 세그먼트들을 형성하는 단계를 포함하고;
    상기 복수의 이산 전하 저장 세그먼트들을 형성하는 단계는 상기 복수의 클램-형상의 차단 유전체 세그먼트들 각각 내에 개구 안쪽에 상기 복수의 이산 전하 저장 세그먼트들 각각을 형성하는 단계를 포함하는, 방법.
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