KR101801077B1 - 매립 배선을 갖는 반도체 소자 형성 방법 및 관련된 소자 - Google Patents

매립 배선을 갖는 반도체 소자 형성 방법 및 관련된 소자 Download PDF

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Abstract

제1 단결정 실리콘을 갖는 기판 상에 SiGe를 갖는 희생 패턴을 형성한다. 상기 희생 패턴 상에 제2 단결정 실리콘을 갖는 바디를 형성한다. 상기 바디 상에 능동 소자를 형성한다. 상기 희생 패턴, 상기 바디 및 상기 능동 소자를 덮는 층간 절연 막을 형성한다. 상기 층간 절연 막을 관통하여 상기 희생 패턴을 노출하는 콘택 홀을 형성한다. 상기 희생 패턴을 제거하여 빈 공간을 형성한다. 상기 콘택 홀 및 상기 빈 공간 내에 비정질 실리콘 막을 형성한다. 상기 비정질 실리콘 막을 금속 실리사이드 막으로 변환(transform)한다.

Description

매립 배선을 갖는 반도체 소자 형성 방법 및 관련된 소자{Method of forming semiconductor device having buried wiring and related device}
본 발명은 능동 소자들의 하부에 매립된 배선을 갖는 반도체 소자 형성 방법 및 관련된 소자에 관한 것이다.
능동 소자들의 하부에 매립된 배선들을 형성하는 다양한 방법들이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 반도체 기판의 오염을 방지하면서 매립 배선의 전기저항을 감소시킬 수 있는 반도체 소자 형성 방법 및 관련된 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자형성 방법을 제공한다. 이 방법은 제1 단결정 실리콘을 갖는 기판 상에 SiGe를 갖는 희생 패턴을 형성하는 것을 포함한다. 상기 희생 패턴 상에 제2 단결정 실리콘을 갖는 바디를 형성한다. 상기 바디 상에 능동 소자를 형성한다. 상기 희생 패턴, 상기 바디 및 상기 능동 소자를 덮는 층간 절연 막을 형성한다. 상기 층간 절연 막을 관통하여 상기 희생 패턴을 노출하는 콘택 홀을 형성한다. 상기 희생 패턴을 제거하여 빈 공간을 형성한다. 상기 콘택 홀 및 상기 빈 공간 내에 비정질 실리콘 막을 형성한다. 상기 비정질 실리콘 막을 금속 실리사이드 막으로 변환(transform)한다.
응용 실시 예에서, 상기 희생 패턴을 형성하는 것은 제1 에피택시얼 성장(epitaxial growth) 공정을 포함할 수 있고, 상기 바디를 형성하는 것은 제2 에피택시얼 성장 공정을 포함할 수 있다.
다른 실시 예에서, 상기 희생 패턴은 상기 기판 및 상기 바디에 직접적으로 접촉될 수 있다.
또 다른 실시 예에서, 상기 기판 및 상기 바디는 P형 불순물들을 포함할 수 있다.
또 다른 실시 예에서, 상기 비 정질 실리콘 막은 상기 기판 및 상기 바디에 직접적으로 접촉될 수 있고, 상기 금속 실리사이드 막은 상기 기판 및 상기 바디에 직접적으로 접촉될 수 있다.
또 다른 실시 예에서, 상기 금속 실리사이드 막으로 둘러싸인 코어(core)가 형성될 수 있다. 상기 코어는 상기 콘택 홀 내에 형성될 수 있고, 상기 금속 실리사이드 막은 상기 빈 공간을 채우고 상기 코어의 측면을 둘러쌀 수 있다.
또 다른 실시 예에서, 상기 코어는 상기 빈 공간 및 상기 콘택 홀 내에 형성될 수 있고, 상기 금속 실리사이드 막은 상기 코어의 표면을 감쌀 수 있다.
또 다른 실시 예에서, 상기 콘택 홀 내에 도전성 플러그가 형성될 수 있다. 상기 금속 실리사이드 막은 상기 도전성 플러그 아래에 보존될 수 있다. 상기 도전성 플러그는 상기 금속 실리사이드 막에 접촉될 수 있다.
또 다른 실시 예에서, 상기 비정질 실리콘 막을 상기 금속 실리사이드 막으로 변환하는 것은, 상기 비정질 실리콘 막에 접촉된 금속 막을 형성하고, 상기 금속 막 및 상기 비정질 실리콘 막을 열처리하는 것을 포함할 수 있다.
또 다른 실시 예에서, 상기 능동 소자를 형성하는 것은, 상기 바디 상에 게이트 유전 막을 형성하고, 상기 게이트 유전 막 상에 게이트 전극을 형성하는 것을 포함할 수 있다. 상기 게이트 유전 막을 형성하는 것은 상기 금속 막을 형성하기 전에 수행될 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 반도체소자 형성방법을 제공한다. 이 방법은 기판 상에 희생 패턴을 형성하는 것을 포함한다. 상기 희생 패턴 상에 능동 소자를 형성한다. 상기 희생 패턴 및 상기 능동 소자를 덮는 층간 절연 막을 형성한다. 상기 층간 절연 막을 관통하여 상기 희생 패턴을 노출하는 콘택 홀을 형성한다. 상기 희생 패턴을 제거하여 빈 공간을 형성한다. 상기 콘택 홀 및 상기 빈 공간 내에 비정질 실리콘 막을 형성한다. 상기 비정질 실리콘 막을 금속 실리사이드 막으로 변환(transform)한다. 상기 금속 실리사이드 막 상에 도전성 패턴을 형성한다.
다른 실시 예에서, 상기 금속 실리사이드 막 및 상기 도전성 패턴을 형성하는 것은, 상기 비정질 실리콘 막을 에치-백(etch-back) 하여 상기 콘택 홀의 상단 영역을 노출하고, 상기 콘택 홀의 상단 영역을 채우는 금속 막을 형성하고, 상기 금속 막 및 상기 비정질 실리콘 막을 열처리하여 상기 금속 실리사이드 막을 형성하고, 상기 금속 막을 제거하여 상기 콘택 홀의 상단 영역을 노출하고, 상기 콘택 홀의 상단 영역을 채우는 상기 도전성 패턴을 형성하는 것을 포함할 수 있다.
또 다른 실시 예에서, 상기 금속 실리사이드 막 및 상기 도전성 패턴을 형성하는 것은, 상기 콘택 홀의 측벽을 덮고 상기 빈 공간을 채우는 상기 비정질 실리콘 막을 형성하고, 상기 비정질 실리콘 막 상에 금속 막을 형성하고, 상기 금속 막 및 상기 비정질 실리콘 막을 열처리하여 상기 금속 실리사이드 막을 형성하고, 상기 금속 막을 제거하고, 상기 금속 실리사이드 막 상에 상기 도전성 패턴을 형성하는 것을 포함할 수 있다. 상기 도전성 패턴은 상기 콘택 홀 내에 형성될 수 있다. 상기 금속 실리사이드 막은 상기 빈 공간을 채울 수 있다. 상기 금속 실리사이드 막은 상기 도전성 패턴의 측면을 감쌀 수 있다.
또 다른 실시 예에서, 상기 금속 실리사이드 막 및 상기 도전성 패턴을 형성하는 것은, 상기 콘택 홀의 측벽 및 상기 빈 공간의 내벽들 상에 상기 비정질 실리콘 막을 형성하고, 상기 비정질 실리콘 막 상에 금속 막을 형성하고, 상기 금속 막 및 상기 비정질 실리콘 막을 열처리하여 상기 금속 실리사이드 막을 형성하고, 상기 금속 막을 제거하고, 상기 금속 실리사이드 막 상에 상기 도전성 패턴을 형성하는 것을 포함할 수 있다. 상기 도전성 패턴은 상기 콘택 홀 및 상기 빈 공간 내에 형성될 수 있다. 상기 금속 실리사이드 막은 상기 도전성 패턴을 감쌀 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 반도체 기판 상에 희생 패턴을 형성하고, 상기 희생 패턴 상에 능동 소자들을 형성한 후, 상기 희생 패턴을 제거하고 비정질 실리콘을 매립하고, 실리사이드 변환 공정을 이용하여 상기 비정질 실리콘을 금속 실리사이드 막으로 변환한다. 상기 금속 실리사이드 막은 도핑된 실리콘에 비하여 낮은 전기저항을 보인다. 상기 금속 실리사이드 막은 매립 배선으로 사용될 수 있다. 상기 능동 소자들의 금속원소 오염을 방지하면서 우수한 전기적 특성을 갖는 매립 배선이 형성될 수 있다. 고집적화에 유리하면서 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법을 설명하기 위한 순서도(flowchart)이다.
도 2 내지 도 50은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법을 설명하기 위한 공정 단면도들 이다.
도 51 및 도 52는 본 발명의 기술적 사상의 응용 실시 예들에 따른 전자 장치를 설명하기 위한 시스템 블록도들이다.
첨부한 도면들을 참조하여 본 발명 기술적 사상의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법을 설명하기 위한 순서도(flowchart)이다.
도 1을 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법은 희생 패턴을 형성하고(110), 반도체 층을 형성하고(120), 게이트 유전 막 및 게이트 전극을 형성하고(130), 층간 절연 막을 형성하고(140), 상기 희생 패턴을 제거하고(150), 비정질 실리콘 막(amorphous silicon layer)을 형성하고(160), 금속 실리사이드 막을 형성하고(170), 코어(core)를 형성하는 것을(180) 포함할 수 있다. 상기 금속 실리사이드 막은 매립 배선으로 지칭될 수 있다.
몇몇 실시 예에서, 상기 코어(core)를 형성하는 공정은 생략될 수 있다. 다른 실시 예에서, 상기 금속 실리사이드 막 상에 도전성 플러그 및 금속 배선과 같은 도전성 패턴들이 형성될 수 있다. 이하 공정 단면도들을 참조하여 보다 상세하게 설명하기로 한다.
도 2 내지 도 9는 본 발명 기술적 사상의 일 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 공정 단면도들 이다.
도 1 및 도 2를 참조하면, 기판(11) 상에 활성 영역(12)을 한정하는 소자 분리 막(13)이 형성될 수 있다. 상기 활성 영역(12) 상에 희생 패턴(15)이 형성될 수 있다(110). 상기 희생 패턴(15) 상에 바디(17)가 형성될 수 있다(120). 상기 희생 패턴(15) 및 상기 바디(17)의 측면들은 상기 소자 분리 막(13)에 의하여 둘러싸일 수 있다. 상기 바디(17) 상에 게이트 유전 막(21) 및 게이트 전극(23)이 차례로 형성될 수 있다(130). 상기 게이트 전극(23)을 덮는 층간 절연 막(25)이 형성될 수 있다(140). 상기 층간 절연 막(25)은 상기 기판(11)의 일면을 모두 덮을 수 있다.
상기 기판(11)은 실리콘 웨이퍼와 같은 반도체 기판일 수 있다. 상기 활성 영역(12)은 P형 또는 N형 불순물들을 포함할 수 있다. 예를 들면, 상기 활성 영역(12)은 P형 불순물들을 갖는 단결정 실리콘일 수 있다. 상기 소자 분리 막(13)은 에스티아이(shallow trench isolation; STI) 기술을 이용하여 형성될 수 있다. 상기 소자 분리 막(13)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연 층을 포함할 수 있다.
상기 희생 패턴(15)은 상기 활성 영역(12)과 다른 물질을 포함할 수 있다. 상기 희생 패턴(15)은 상기 활성 영역(12)과 다른 물질을 포함하는 단결정 반도체일 수 있다. 예를 들면, 상기 활성 영역(12)은 단결정 실리콘을 포함할 수 있으며, 상기 희생 패턴(15)은 SiGe를 포함할 수 있다. 상기 희생 패턴(15)은 기체 상태 에피택시얼 성장(vapor phase epitaxial growth; VPE) 방법, 액체 상태 에피택시얼 성장(liquid phase epitaxial growth; LPE) 방법, 또는 고체 상태 에피택시얼 성장(solid phase epitaxial growth; SPE) 방법과 같은 제1 에피택시얼 성장 공정을 이용하여 상기 활성 영역(12) 상에 형성될 수 있다. 상기 희생 패턴(15)은 선택적 에피택시얼 성장(selective epitaxial growing; SEG) 방법을 이용하여 형성될 수 있다.
상기 바디(17)는 반도체 층으로 지칭될 수 있다. 상기 바디(17)는 제2 에피택시얼 성장 공정을 이용하여 상기 희생 패턴(15) 상에 형성될 수 있다. 상기 바디(17)는 단결정 실리콘과 같은 단결정 반도체를 포함할 수 있다. 상기 바디(17)는 P형 또는 N형 불순물들을 포함할 수 있다. 예를 들면, 상기 바디(17)는 P형 불순물들을 갖는 단결정 실리콘일 수 있다. 상기 희생 패턴(15)은 상기 활성 영역(12) 및 상기 바디(17)에 접촉될 수 있다. 상기 희생 패턴(15)은 상기 활성 영역(12) 및 상기 바디(17)에 대하여 식각 선택비를 갖는 물질 막 일 수 있다. 상기 희생 패턴(15)은 상기 바디(17)와 다른 물질을 포함할 수 있다.
상기 게이트 유전 막(21)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, high-K 물질, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 게이트 유전 막(21)은 열 산화 방법에 의한 실리콘 산화물일 수 있다. 상기 게이트 전극(23)은 상기 바디(17) 상을 가로지를 수 있다. 상기 게이트 전극(23)은 박막 형성 공정 및 패터닝 공정을 이용하여 형성될 수 있다. 상기 게이트 전극(23)은 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 또는 이들의 조합과 같은 도전 체를 포함할 수 있다. 예를 들면, 상기 게이트 전극(23)은 폴리실리콘일 수 있다. 상기 층간 절연 막(25)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 층간 절연 막(25)은 실리콘 산화물일 수 있다.
다른 실시 예에서, 상기 층간 절연 막(25) 내에 상기 게이트 유전 막(21) 및 상기 게이트 전극(23)을 포함한 다양한 종류의 능동/수동 소자들이 추가적으로 형성될 수 있다. 예를 들면, 상기 바디(17) 상에 스위칭 소자들 및/또는 다양한 종류의 데이터 저장 요소들이 형성될 수 있다. 상기 스위칭 소자들은 다이오드 또는 트랜지스터를 포함할 수 있다. 상기 데이터 저장 요소들은 차지 트랩 막(charge trap layer), 상-변화 물질 막(phase-change material layer), 저항 변화 물질 막(resistive change material layer), 커패시터(capacitor), 또는 엠티제이(magnetic tunnel junction; MTJ)를 포함할 수 있다.
도 1 및 도 3을 참조하면, 상기 층간 절연 막(25) 및 상기 바디(17)를 관통하여 상기 희생 패턴(15)을 노출하는 콘택 홀(25H)이 형성될 수 있다. 상기 콘택 홀(25H)의 형성에는 사진 공정 및 식각 공정을 포함하는 패터닝 공정이 적용될 수 있다.
도 1 및 도 4를 참조하면, 상기 희생 패턴(15)을 제거하여 빈 공간(15V)이 형성될 수 있다(150). 상기 빈 공간(15V)은 상기 콘택 홀(25H)에 연통될 수 있다. 상기 빈 공간(15V)에 의하여 상기 바디(17) 및 상기 활성 영역(12)이 노출될 수 있다.
도 1 및 도 5를 참조하면, 상기 빈 공간(15V) 및 상기 콘택 홀(25H) 내부를 채우고 상기 층간 절연 막(25)을 덮는 비정질 실리콘 막(amorphous silicon layer; 29)이 형성될 수 있다(160). 상기 비정질 실리콘 막(29)은 매우 우수한 매립특성을 보일 수 있다. 상기 빈 공간(15V) 및 상기 콘택 홀(25H)이 길고 구부러진 구조라 할지라도, 상기 빈 공간(15V) 및 상기 콘택 홀(25H)은 상기 비정질 실리콘 막(29)에 의하여 치밀하게 매립될 수 있다. 상기 비정질 실리콘 막(29)은 상기 활성 영역(12) 및 상기 바디(17)에 접촉될 수 있다.
도 1 및 도 6을 참조하면, 상기 비정질 실리콘 막(29)을 평탄화하여 상기 층간 절연 막(25)이 노출될 수 있다. 상기 비정질 실리콘 막(29)은 상기 콘택 홀(25H) 및 상기 빈 공간(15V) 내에 보존될 수 있다.
도 1 및 도 7을 참조하면, 상기 층간 절연 막(25) 상에 금속 막(31) 및 캐핑 막(33)이 차례로 형성될 수 있다. 상기 금속 막(31)은 상기 비정질 실리콘 막(29)에 접촉될 수 있다. 상기 금속 막(31)은 Co, Ni, Ti, Ta, W, 또는 이들의 조합을 포함할 수 있다. 상기 캐핑 막(33)은 상기 금속 막(31) 상을 덮을 수 있다. 상기 캐핑 막(33)은 TiN과 같은 금속 질화물을 포함할 수 있다.
도 1 및 도 8을 참조하면, 실리사이드 변환 공정을 이용하여 금속 실리사이드 막(29SH, 29SL)이 형성될 수 있다(170). 상기 금속 실리사이드 막(29SH, 29SL)의 형성에는 상기 금속 막(31) 및 상기 비정질 실리콘 막(29)을 열처리하는 공정이 포함될 수 있다. 예를 들면, 상기 금속 막(31) 및 상기 비정질 실리콘 막(29)의 열처리는 약400 ℃ 온도에서 수행될 수 있다. 상기 금속 실리사이드 막(29SH, 29SL)은 CoSi, NiSi, TiSi, TaSi, WSi, 또는 이들의 조합을 포함할 수 있다. 상기 금속 실리사이드 막(29SH, 29SL)은 상기 콘택 홀(25H) 내에 형성된 금속 실리사이드 플러그(29SH) 및 상기 빈 공간(15V) 내에 형성된 금속 실리사이드 패턴(29SL)을 포함할 수 있다. 상기 금속 실리사이드 패턴(29SL)은 상기 금속 실리사이드 플러그(29SH)에 연속될(in continuity with) 수 있다. 상기 금속 실리사이드 패턴(29SL)은 상기 활성 영역(12) 및 상기 바디(17)에 접촉될 수 있다.
본 발명자들이 확인한 바에 의하면, 상기 비정질 실리콘 막(29)은 단결정 실리콘에 비하여 금속과의 반응에너지가 낮은 것으로 나타났다. 상기 금속 막(31)과 상기 비정질 실리콘 막(29) 간의 반응에너지는 상기 금속 막(31)과 상기 활성 영역(12) 간의 반응에너지보다 낮을 수 있다. 또한, 상기 금속 막(31)과 상기 비정질 실리콘 막(29) 간의 반응에너지는 상기 금속 막(31)과 상기 바디(17) 간의 반응에너지보다 낮을 수 있다. 상기 금속 막(31)에 포함된 금속은 상기 비정질 실리콘 막(29)과 선택적으로 결합되어 상기 금속 실리사이드 막(29SH, 29SL)이 형성될 수 있다.
도 1 및 도 9를 참조하면, 상기 캐핑 막(33) 및 상기 금속 막(31)을 제거하여 상기 금속 실리사이드 플러그(29SH) 및 상기 층간 절연 막(25)이 노출될 수 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 상기 금속 실리사이드 막(29SH, 29SL)은 상기 게이트 유전 막(21) 및 상기 게이트 전극(23)을 포함하는 능동 소자들보다 나중에 형성될 수 있다. 상기 금속 실리사이드 막(29SH, 29SL)의 형성 방법은 금속 물질 오염에 의한 능동 소자들의 전기적 특성 저하를 방지할 수 있다. 또한, 상기 금속 실리사이드 막(29SH, 29SL)은 불순물 도핑(doping)된 실리콘 패턴에 비하여 낮은 전기 저항을 보인다. 상기 금속 실리사이드 막(29SH, 29SL)은 불순물 도핑(doping)된 실리콘 패턴에 비하여 매우 우수한 전류 구동 능력을 가질 수 있다. 상기 금속 실리사이드 막(29SH, 29SL)에 기인하여 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자는 고집적화에 매우 유리할 수 있다.
도 10 내지 도 14는 본 발명 기술적 사상의 일 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 공정 단면도들 이다.
도 1 및 도 10을 참조하면, 비정질 실리콘 막(29)을 에치-백(etch-back)하여 콘택 홀(25H)이 부분적으로 노출될 수 있다. 상기 비정질 실리콘 막(29)은 상기 콘택 홀(25H)의 하단 영역 및 상기 빈 공간(도 4의 15V) 내에 보존될 수 있다. 상기 비정질 실리콘 막(29)의 상단은 상기 바디(17)보다 높은 레벨에 보존될 수 있다.
도 1 및 도 11을 참조하면, 상기 층간 절연 막(25) 상에 금속 막(31) 및 캐핑 막(33)이 차례로 형성될 수 있다. 상기 금속 막(31)은 상기 콘택 홀(25H)을 채울 수 있다. 상기 금속 막(31)은 상기 비정질 실리콘 막(29)에 접촉될 수 있다. 상기 캐핑 막(33)은 상기 금속 막(31) 상을 덮을 수 있다.
도 1 및 도 12를 참조하면, 실리사이드 변환 공정을 이용하여 금속 실리사이드 막(29SH, 29SL)이 형성될 수 있다(170). 상기 금속 실리사이드 막(29SH, 29SL)은 상기 콘택 홀(25H) 내에 형성된 금속 실리사이드 플러그(29SH) 및 상기 빈 공간(도 4의 15V) 내에 형성된 금속 실리사이드 패턴(29SL)을 포함할 수 있다. 상기 금속 실리사이드 패턴(29SL)은 상기 활성 영역(12) 및 상기 바디(17)에 접촉될 수 있다.
도 1 및 도 13을 참조하면, 상기 캐핑 막(33) 및 상기 금속 막(31)을 제거하여 상기 금속 실리사이드 플러그(29SH) 및 상기 층간 절연 막(25)이 노출될 수 있다. 상기 금속 실리사이드 플러그(29SH) 상에 상기 콘택 홀(25H)의 상단영역이 노출될 수 있다.
도 1 및 도 14를 참조하면, 상기 콘택 홀(25H)의 상단영역을 채우는 도전성 플러그(35)가 형성될 수 있다. 상기 도전성 플러그(35)는 박막 형성 공정 및 평탄화 공정을 이용하여 형성될 수 있다. 상기 도전성 플러그(35)는 상기 금속 실리사이드 플러그(29SH)에 접촉될 수 있다. 상기 도전성 플러그(35)는 금속, 금속 질화물, 금속 실리사이드, 도전성 카본 그룹, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 도전성 플러그(35)는 W, WN, TiN, TaN, Ru, 또는 이들의 조합을 포함할 수 있다.
도 15 내지 도 20은 본 발명 기술적 사상의 일 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 공정 단면도들 이다.
도 1 및 도 15를 참조하면, 상기 콘택 홀(25H)의 측벽을 덮고, 상기 빈 공간(도 4의 15V)을 채우며, 상기 층간 절연 막(25)을 덮는 비정질 실리콘 막(amorphous silicon layer; 29)이 형성될 수 있다(160). 상기 비정질 실리콘 막(29)은 매우 우수한 표면 피복 특성을 보일 수 있다. 상기 비정질 실리콘 막(29)은 상기 콘택 홀(25H)의 측벽을 일정한 두께로 덮을 수 있다.
도 1 및 도 16을 참조하면, 상기 비정질 실리콘 막(29) 상에 금속 막(31) 및 캐핑 막(33)이 차례로 형성될 수 있다. 상기 금속 막(31) 및 상기 캐핑 막(33)은 상기 콘택 홀(25H)을 채울 수 있다. 상기 금속 막(31)은 상기 비정질 실리콘 막(29)에 접촉될 수 있다.
도 1 및 도 17을 참조하면, 실리사이드 변환 공정을 이용하여 금속 실리사이드 막(29S, 29SH, 29SL)이 형성될 수 있다(170). 상기 금속 실리사이드 막(29S, 29SH, 29SL)은 상기 콘택 홀(25H) 내에 형성된 금속 실리사이드 플러그(29SH) 및 상기 빈 공간(도 4의 15V) 내에 형성된 금속 실리사이드 패턴(29SL)을 포함할 수 있다. 상기 금속 실리사이드 패턴(29SL)은 상기 활성 영역(12) 및 상기 바디(17)에 접촉될 수 있다.
도 1 및 도 18을 참조하면, 상기 캐핑 막(33), 상기 금속 막(31) 및 상기 금속 실리사이드 막(29S, 29SH, 29SL)을 평탄화하여 상기 층간 절연 막(25)이 노출될 수 있다. 상기 캐핑 막(33), 상기 금속 막(31) 및 상기 금속 실리사이드 플러그(29SH)는 상기 콘택 홀(25H) 내에 보존될 수 있다.
도 1 및 도 19를 참조하면, 상기 콘택 홀(25H) 내에 남은 상기 캐핑 막(33) 및 상기 금속 막(31)이 제거될 수 있다.
도 1 및 도 20을 참조하면, 상기 콘택 홀(25H) 내에 코어(core; 35A)가 형성될 수 있다(180). 상기 코어(35A)는 박막 형성 공정 및 평탄화 공정을 이용하여 형성될 수 있다. 상기 금속 실리사이드 플러그(29SH)는 상기 코어(35A)의 측면을 감쌀 수 있다. 상기 코어(35A)는 상기 금속 실리사이드 플러그(29SH)에 접촉될 수 있다. 상기 코어(35A)는 금속, 금속 질화물, 금속 실리사이드, 도전성 카본 그룹, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 코어(35A)는 W, WN, TiN, TaN, Ru, 또는 이들의 조합을 포함할 수 있다.
도 21 내지 도 23은 본 발명 기술적 사상의 일 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 공정 단면도들 이다.
도 1 및 도 21을 참조하면, 상기 콘택 홀(25H) 및 상기 빈 공간(15V)의 측벽을 덮고, 상기 층간 절연 막(25)을 덮는 비정질 실리콘 막(amorphous silicon layer; 29)이 형성될 수 있다(160). 상기 비정질 실리콘 막(29)은 상기 콘택 홀(25H) 및 상기 빈 공간(15V)의 측벽을 일정한 두께로 덮을 수 있다. 상기 콘택 홀(25H) 및 상기 빈 공간(15V)은 상기 비정질 실리콘 막(29)에 의하여 축소될 수 있다. 상기 비정질 실리콘 막(29)은 상기 활성 영역(12) 및 상기 바디(17)에 접촉될 수 있다.
상기 비정질 실리콘 막(29)은 매우 우수한 표면 피복 특성을 보일 수 있다. 상기 콘택 홀(25H) 및 상기 빈 공간(15V)이 길고, 좁고, 구부러지고, 복잡하다 할지라도, 상기 비정질 실리콘 막(29)은 상기 콘택 홀(25H)의 측벽 및 상기 빈 공간(15V)의 내벽들 상에 끊어지지 않고 일정한 두께로 형성될 수 있다.
도 1 및 도 22를 참조하면, 상기 비정질 실리콘 막(29) 상에 금속 막(31) 및 캐핑 막(33)이 차례로 형성될 수 있다. 실리사이드 변환 공정을 이용하여 금속 실리사이드 막(29S, 29SH, 29SL)이 형성될 수 있다(170).
상기 금속 막(31)은 상기 콘택 홀(25H) 및 상기 빈 공간(15V)을 채울 수 있다. 상기 금속 실리사이드 막(29S, 29SH, 29SL)은 상기 콘택 홀(25H) 내에 형성된 금속 실리사이드 플러그(29SH) 및 상기 빈 공간(15V) 내에 형성된 금속 실리사이드 패턴(29SL)을 포함할 수 있다. 상기 금속 실리사이드 패턴(29SL)은 상기 활성 영역(12) 및 상기 바디(17)에 접촉될 수 있다.
도 1 및 도 23을 참조하면, 금속 막(31) 및 캐핑 막(33)을 제거하고 상기 콘택 홀(25H) 및 상기 빈 공간(15V) 내에 코어(core; 35A, 35B)가 형성될 수 있다(180). 상기 코어(35A, 35B)는 박막 형성 공정 및 평탄화 공정을 이용하여 형성될 수 있다. 상기 코어(35A, 35B)는 상기 콘택 홀(25H) 내에 형성된 코어 플러그(35A) 및 상기 빈 공간(15V) 내에 형성된 코어 패턴(35B)을 포함할 수 있다. 상기 코어 패턴(35B)은 상기 코어 플러그(35A)에 연속될(in continuity with)수 있다. 상기 코어(35A, 35B)는 금속, 금속 질화물, 금속 실리사이드, 도전성 카본 그룹, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 코어(35A, 35B)는 W, WN, TiN, TaN, Ru, 또는 이들의 조합을 포함할 수 있다.
상기 금속 실리사이드 플러그(29SH)는 상기 코어 플러그(35A)의 측면을 감쌀 수 있다. 상기 코어 플러그(35A)는 상기 금속 실리사이드 플러그(29SH)에 접촉될 수 있다. 상기 금속 실리사이드 패턴(29SL)은 상기 코어 패턴(35B)의 상면 및 하부표면을 감쌀 수 있다. 상기 금속 실리사이드 패턴(29SL)은 상기 코어 패턴(35B)에 접촉될 수 있다.
도 24 및 도 25는 본 발명 기술적 사상의 일 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 공정 단면도들 이다.
도 24를 참조하면, 기판(11) 상에 희생 패턴(15)이 형성될 수 있다. 상기 희생 패턴(15) 상에 바디(17)가 형성될 수 있다. 상기 바디(17) 내에 소자 분리 막(13)이 형성될 수 있다. 상기 바디(17) 상에 게이트 유전 막(21) 및 게이트 전극(23)이 차례로 형성될 수 있다. 상기 게이트 전극(23)을 덮는 층간 절연 막(25)이 형성될 수 있다.
상기 기판(11)은 P형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 희생 패턴(15)은 상기 기판(11)의 일정영역을 덮는 플레이트 모양일 수 있다. 상기 희생 패턴(15)은 상기 기판(11)과 다른 물질을 포함할 수 있다. 예를 들면, 상기 희생 패턴(15)은 SiGe를 포함할 수 있다. 상기 희생 패턴(15)은 에피택시얼 성장 기술을 이용하여 형성될 수 있다. 상기 바디(17)는 에피택시얼 성장 기술을 이용하여 상기 희생 패턴(15) 상에 형성될 수 있다. 상기 바디(17)는 P형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 희생 패턴(15)은 상기 기판(11) 및 상기 바디(17)에 대하여 식각 선택비를 갖는 물질 막 일 수 있다. 상기 희생 패턴(15)은 상기 바디(17)와 다른 물질을 포함할 수 있다.
도 25를 참조하면, 상기 층간 절연 막(25) 및 상기 바디(17)를 관통하여 상기 희생 패턴(15)을 노출하는 콘택 홀(25H)을 형성하고, 상기 희생 패턴(15)을 제거한 후, 실리사이드 변환 공정을 이용하여 금속 실리사이드 막(29SH, 29SL)이 형성될 수 있다. 상기 금속 실리사이드 막(29SH, 29SL)은 금속 실리사이드 플러그(29SH) 및 금속 실리사이드 패턴(29SL)을 포함할 수 있다. 상기 금속 실리사이드 패턴(29SL)은 상기 기판(11) 및 상기 바디(17)에 접촉될 수 있다.
도 26은 본 발명 기술적 사상의 일 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 공정 단면도 이다.
도 26을 참조하면, 콘택 홀(25H)의 상단 영역에 도전성 플러그(35)가 형성될 수 있다. 상기 도전성 플러그(35)는 금속 실리사이드 플러그(29SH)에 접촉될 수 있다. 상기 금속 실리사이드 플러그(29SH)는 상기 콘택 홀(25H)의 하단 영역에 형성될 수 있다.
도 27은 본 발명 기술적 사상의 일 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 공정 단면도 이다.
도 27을 참조하면, 코어(core; 35A, 35B) 및 상기 코어(35A, 35B)를 감싸는 금속 실리사이드 막(29SH, 29SL)이 형성될 수 있다. 상기 금속 실리사이드 막(29SH, 29SL)은 금속 실리사이드 플러그(29SH) 및 금속 실리사이드 패턴(29SL)을 포함할 수 있다. 상기 금속 실리사이드 패턴(29SL)은 상기 기판(11) 및 상기 바디(17)에 접촉될 수 있다. 상기 코어(35A, 35B)는 코어 플러그(35A) 및 코어 패턴(35B)을 포함할 수 있다. 상기 코어 패턴(35B)은 상기 코어 플러그(35A)에 연속될(in continuity with)수 있다.
상기 금속 실리사이드 플러그(29SH)는 상기 코어 플러그(35A)의 측면을 감쌀 수 있다. 상기 코어 플러그(35A)는 상기 금속 실리사이드 플러그(29SH)에 접촉될 수 있다. 상기 금속 실리사이드 패턴(29SL)은 상기 코어 패턴(35B)의 상면 및 하부표면을 덮을 수 있다. 상기 금속 실리사이드 패턴(29SL)은 상기 코어 패턴(35B)에 접촉될 수 있다.
도 28 내지 도 38은 본 발명 기술적 사상의 일 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 공정 단면도들 이다.
도 28을 참조하면, 반도체 기판(41) 상에 활성 영역(42)을 한정하는 소자 분리 막(43)이 형성될 수 있다. 상기 반도체 기판(41) 상에 제1 내지 제8 게이트 전극들(61, 62, 63, 64, 65, 66, 67, 68), 게이트 유전 막들(72, 73, 75, 76, 77, 78), 제1 내지 제9 소스/드레인 영역들(51, 52, 53, 54, 55, 56, 57, 58, 59), 바디들(81, 82, 83, 84), 식각 정지 막(45), 및 제1 내지 제3 절연 막들(46, 47, 48)이 형성될 수 있다. 상기 제2 게이트 전극(62) 및 제3 게이트 전극(63)의 각각은 SRAM 셀(cell)의 풀-다운(pull-down) 트랜지스터를 구성할 수 있으며, 상기 제5 게이트 전극(65) 및 제6 게이트 전극(66)의 각각은 SRAM 셀의 로드(load) 트랜지스터를 구성할 수 있고, 상기 제7 게이트 전극(67) 및 제8 게이트 전극(68)의 각각은 SRAM 셀의 패스(pass) 트랜지스터를 구성할 수 있다.
도 29를 참조하면, 상기 제1 내지 제3 절연 막들(46, 47, 48) 및 상기 식각 정지 막(45)을 관통하는 제1 및 제2 콘택 홀들(85, 86)이 형성될 수 있다. 상기 제1 콘택 홀(85) 내에 상기 제1 게이트 전극(61), 상기 제1 소스/드레인 영역(51), 상기 제4 소스/드레인 영역(54), 및 상기 제7 소스/드레인 영역(57)이 노출될 수 있다. 상기 제2 콘택 홀(86) 내에 상기 제4 게이트 전극(64), 상기 제3 소스/드레인 영역(53), 상기 제6 소스/드레인 영역(56), 및 상기 제9 소스/드레인 영역(59)이 노출될 수 있다.
도 30을 참조하면, 상기 제1 게이트 전극(61), 상기 제4 게이트 전극(64), 상기 제1 소스/드레인 영역(51), 상기 제3 소스/드레인 영역(53), 상기 제4 소스/드레인 영역(54), 상기 제6 소스/드레인 영역(56), 상기 제7 소스/드레인 영역(57), 및 상기 제9 소스/드레인 영역(59)을 부분적으로 제거하여 빈 공간들(51V, 53V, 54V, 56V, 57V, 59V)이 형성될 수 있다.
다른 실시 예에서, 상기 제1 소스/드레인 영역(51), 상기 제3 소스/드레인 영역(53), 상기 제4 소스/드레인 영역(54), 상기 제6 소스/드레인 영역(56), 상기 제7 소스/드레인 영역(57), 및 상기 제9 소스/드레인 영역(59) 중 적어도 하나는 완전히 제거될 수 있다. 또 다른 실시 예에서, 상기 제1 소스/드레인 영역(51), 상기 제3 소스/드레인 영역(53), 상기 제4 소스/드레인 영역(54), 상기 제6 소스/드레인 영역(56), 상기 제7 소스/드레인 영역(57), 및 상기 제9 소스/드레인 영역(59)은 완전히 제거될 수 있다.
도 31을 참조하면, 상기 제1 및 제2 콘택 홀들(85, 86), 및 상기 빈 공간들(51V, 53V, 54V, 56V, 57V, 59V) 내에 비정질 실리콘 막(amorphous silicon layer; 89)이 형성될 수 있다. 상기 비정질 실리콘 막(89)은 매우 우수한 표면 피복 특성을 보일 수 있다.
도 32를 참조하면, 상기 비정질 실리콘 막(89) 상에 금속 막(91) 및 캐핑 막(93)이 차례로 형성될 수 있다.
도 33을 참조하면, 실리사이드 변환 공정을 이용하여 금속 실리사이드 막(89S)이 형성될 수 있다. 상기 금속 실리사이드 막(89S)은 제1 내지 제3 금속 실리사이드 패턴들(89SA, 89SB, 89SC)을 포함할 수 있다. 상기 제1 금속 실리사이드 패턴(89SA)은 상기 제1 소스/드레인 영역(51)에 접촉될 수 있으며, 상기 제2 금속 실리사이드 패턴(89SB)은 상기 제4 소스/드레인 영역(54)에 접촉될 수 있고, 상기 제3 금속 실리사이드 패턴(89SC)은 상기 제7 소스/드레인 영역(57)에 접촉될 수 있다.
도 34를 참조하면, 상기 캐핑 막(93), 상기 금속 막(91) 및 상기 금속 실리사이드 막(89S)을 평탄화하여 상기 제3 절연 막(48)이 노출될 수 있다. 상기 금속 막(91)은 상기 제1 및 제2 콘택 홀들(85, 86) 내에 잔존할 수 있다.
도 35를 참조하면, 상기 금속 막(91)은 완전히 제거될 수 있다.
도 36을 참조하면, 상기 제1 및 제2 콘택 홀들(85, 86) 내에 코어들(95)이 형성될 수 있다.
도 37을 참조하면, 상기 제3 절연 막(48) 상에 제4 절연 막(49)이 형성될 수 있다. 상기 제4 절연 막(49) 및 상기 제3 절연 막(48)을 관통하여 상기 제8 소스/드레인 영역(58)을 노출하는 제3 콘택 홀(49H)이 형성될 수 있다.
도 38을 참조하면, 상기 제3 콘택 홀(49H) 내에 비트 플러그(97)가 형성될 수 있다.
도 39 내지 도 42는 본 발명 기술적 사상의 일 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 공정 단면도들 이다. 도 39 내지 도 42에 도시된 반도체 소자는 낸드 플래시 메모리(NAND flash memory)의 셀 영역 및 주변 회로 영역의 일부분일 수 있다.
도 39를 참조하면, 반도체 기판(211) 상에 희생 패턴(215), 제1 내지 제10 절연 막들(241, 242, 243, 244, 245, 246, 247, 248, 249, 250), 제1 및 제2 그라운드 선택 게이트 전극들(261, 262), 제1 내지 제4 컨트롤 게이트 전극들(263, 264, 265, 266), 제1 및 제2 스트링 선택 게이트 전극들(267, 268), 제1 및 제2 전하 트랩 유전 막들(221, 222), 바디들(217), 도전성 플러그들(251), 드레인 영역들(252), 절연성 코어들(255), 비트 라인들(257), 및 제11 절연 막(259)이 형성될 수 있다.
상기 반도체 기판(211)은 P형 불순물을 갖는 단결정 실리콘을 포함할 수 있으며, 상기 희생 패턴(215)은 SiGe를 포함할 수 있고, 상기 바디들(217)은 폴리실리콘 또는 단결정 실리콘을 포함할 수 있다. 상기 제1 및 제2 그라운드 선택 게이트 전극들(261, 262), 상기 제1 내지 제4 컨트롤 게이트 전극들(263, 264, 265, 266), 및 상기 제1 및 제2 스트링 선택 게이트 전극들(267, 268)은 금속, 금속 실리사이드, 금속 질화물, 폴리실리콘, 또는 이들의 조합과 같은 도전 체를 포함할 수 있다. 상기 제1 및 제2 전하 트랩 유전 막들(221, 222)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 금속 산화물, 금속 실리케이트, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제1 전하 트랩 유전 막들(221)은 제1 실리콘 산화물, 실리콘 질화물, 및 제2 실리콘 산화물이 차례로 적층된 구조체를 포함하고, 상기 제2 전하 트랩 유전 막들(222)은 AlO를 포함할 수 있다.
도 40을 참조하면, 상기 제10 절연 막(250) 및 상기 제11 절연 막(259)을 관통하는 콘택 홀(259H), 및 희생 패턴(215)을 제거하여 형성된 빈 공간(215V)이 형성될 수 있다. 상기 빈 공간(215V) 내에 상기 반도체 기판(211) 및 상기 바디들(217)이 노출될 수 있다.
도 41을 참조하면, 상기 콘택 홀(259H) 및 상기 빈 공간(215V) 내에 비정질 실리콘 막(amorphous silicon layer; 229)이 형성될 수 있다. 상기 비정질 실리콘 막(229) 상에 금속 막(231) 및 캐핑 막(233)이 차례로 형성될 수 있다.
도 42를 참조하면, 실리사이드 변환 공정을 이용하여 금속 실리사이드 막(229SH, 229SL)이 형성될 수 있다. 상기 금속 실리사이드 막(229SH, 229SL)은 금속 실리사이드 플러그(229SH) 및 금속 실리사이드 패턴(229SL)을 포함할 수 있다. 상기 금속 실리사이드 패턴(229SL)은 상기 반도체 기판(211) 및 상기 바디(217)에 접촉될 수 있다. 상기 금속 막(231) 및 상기 캐핑 막(233)을 제거하고 코어(core; 235A, 235B)가 형성될 수 있다. 상기 코어(235A, 235B)는 코어 플러그(235A) 및 코어 패턴(235B)을 포함할 수 있다.
도 43은 본 발명 기술적 사상의 일 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 공정 단면도 이다.
도 43을 참조하면, 콘택 홀(259H) 내에 코어 플러그(235A)가 형성될 수 있다. 금속 실리사이드 플러그(229SH)는 상기 코어 플러그(235A)의 측면을 감쌀 수 있다. 상기 금속 실리사이드 플러그(229SH)의 하단에 연속된 금속 실리사이드 패턴(229SL)이 형성될 수 있다.
도 44 및 도 45는 본 발명 기술적 사상의 일 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 공정 단면도들 이다.
도 44를 참조하면, 반도체 기판(211) 내에 소스 영역들(216)이 형성될 수 있다. 상기 소스 영역들(216) 내에 희생 패턴들(215)이 형성될 수 있다. 상기 희생 패턴들(215) 상에 제11 절연 막들(259)이 형성될 수 있다. 바디들(217)은 상기 반도체 기판(211)에 접촉될 수 있다. 상기 소스 영역들(216)은 N형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다.
도 45를 참조하면, 상기 희생 패턴들(215)을 제거한 후, 금속 실리사이드 패턴들(229SL) 및 코어 패턴들(235B)이 형성될 수 있다. 상기 금속 실리사이드 패턴들(229SL)은 상기 코어 패턴들(235B)을 둘러쌀 수 있다. 상기 금속 실리사이드 패턴들(229SL)은 상기 소스 영역들(216) 내에 형성될 수 있다. 상기 금속 실리사이드 패턴들(229SL)은 상기 소스 영역들(216)에 접촉될 수 있다.
도 46 내지 도 49는 본 발명 기술적 사상의 일 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 공정 단면도들 이다. 도 46 내지 도 49에 도시된 반도체 소자는 상변화 메모리의 셀 영역 및 주변 회로 영역의 일부분일 수 있다.
도 46을 참조하면, 반도체 기판(311) 상에 희생 패턴(315), 제1 내지 제3 절연 막들(341, 342, 343), 스위칭 소자들(323), 스위칭 전극들(325), 하부 전극들(353), 스페이서들(351, 355), 데이터 저장 요소들(357), 및 상부 전극들(359)이 형성될 수 있다.
상기 반도체 기판(311)은 P형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 희생 패턴(315)은 SiGe를 포함할 수 있다. 상기 스위칭 소자들(323)은 다이오드를 포함할 수 있다. 상기 스위칭 소자들(323)의 각각은 P형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 스위칭 전극들(325)은 금속 실리사이드, 금속 질화물, 금속, 또는 이들의 조합과 같은 도전 체를 포함할 수 있다. 상기 데이터 저장 요소들(357)은 GST와 같은 상변화 물질을 포함할 수 있다.
도 47을 참조하면, 상기 제1 내지 제3 절연 막들(341, 342, 343)을 관통하는 콘택 홀(341H), 및 상기 희생 패턴(315)을 제거하여 형성된 빈 공간(315V)이 형성될 수 있다.
도 48을 참조하면, 상기 콘택 홀(341H) 및 상기 빈 공간(315V)내에 비정질 실리콘 막(329), 금속 막(331) 및 캐핑 막(333)이 형성될 수 있다.
도 49를 참조하면, 실리사이드 변환 공정을 이용하여 금속 실리사이드 막(329SH, 329SL)이 형성될 수 있다. 상기 금속 실리사이드 막(329SH, 329SL)은 금속 실리사이드 플러그(329SH) 및 금속 실리사이드 패턴(329SL)을 포함할 수 있다. 상기 금속 실리사이드 패턴(329SL)은 상기 반도체 기판(311) 및 상기 스위칭 소자들(323)에 접촉될 수 있다. 상기 금속 막(331) 및 상기 캐핑 막(333)을 제거하고 코어(core; 335A, 335B)가 형성될 수 있다. 상기 코어(335A, 335B)는 코어 플러그(335A) 및 코어 패턴(335B)을 포함할 수 있다.
도 50은 본 발명 기술적 사상의 일 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 공정 단면도 이다.
도 50을 참조하면, 콘택 홀(341H) 내에 코어 플러그(335)가 형성될 수 있다. 금속 실리사이드 플러그(329SH)는 상기 코어 플러그(335)의 측면을 감쌀 수 있다. 상기 금속 실리사이드 플러그(329SH)의 하단에 연속된 금속 실리사이드 패턴(329SL)이 형성될 수 있다.
도 51은 본 발명의 기술적 사상의 응용 실시 예에 따른 전자 장치를 설명하기 위한 시스템 블록도이다.
도 51을 참조하면, 도 1 내지 도 50을 참조하여 설명한 것과 유사한 반도체소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 이에 더하여, 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 50을 참조하여 설명한 것과 유사한 반도체소자는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서 유닛(2120)에 적용될 수 있다. 예를 들면, 상기 기능 유닛(2140)은 상기 금속 실리사이드 막(29SH, 29SL)을 포함할 수 있다. 상기 기능 유닛(2140)은 상기 금속 실리사이드 막(29SH, 29SL)의 구성에 기인하여 고집적화에 유리하고 종래에 비하여 우수한 전기적 특성을 보일 수 있다. 상기 전자 시스템(2100)의 전기적 특성은 종래에 비하여 현저히 개선될 수 있다.
도 52는 본 발명의 기술적 사상이 적용된 실시 예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다.
도 52를 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 상기 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416) 및 전원 공급 장치(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 상기 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 상기 램(2416)은 상기 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 1 내지 도 50을 참조하여 설명한 것과 유사한 반도체소자는 상기 마이크로프로세서(2414), 상기 램(2416), 또는 상기 메모리 시스템(2412)에 적용될 수 있다. 예를 들면, 상기 마이크로프로세서(2414)는 상기 금속 실리사이드 막(29SH, 29SL)을 포함할 수 있다. 상기 마이크로프로세서(2414)는 상기 금속 실리사이드 막(29SH, 29SL)의 구성에 기인하여 고집적화에 유리하고 종래에 비하여 우수한 전기적 특성을 보일 수 있다. 상기 전자 시스템(2400)의 전기적 특성은 종래에 비하여 현저히 개선될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
11: 기판 12: 활성 영역
13: 소자 분리 막 15: 희생 패턴
17: 바디 21: 게이트 유전 막
23: 게이트 전극 25: 층간 절연 막
29, 89, 229, 329: 비정질 실리콘 막(amorphous silicon layer)
31, 91, 231, 331: 금속 막 33, 93, 233, 333: 캐핑 막
29S, 29SH, 29SL, 89S, 229SH, 229SL, 329SH, 329SL: 금속 실리사이드 막
35: 도전성 플러그
35A, 35B, 95, 235A, 235B, 335, 335A, 335B: 코어(core)
41: 반도체 기판 42: 활성 영역
43: 소자 분리 막 45: 식각 정지 막
46, 47, 48, 49: 절연 막
51, 52, 53, 54, 55, 56, 57, 58, 59: 소스/드레인 영역
61, 62, 63, 64, 65, 66, 67, 68: 게이트 전극
72, 73, 75, 76, 77, 78: 게이트 유전 막
81, 82, 83, 84: 바디 97: 비트 플러그
211: 반도체 기판 215: 희생 패턴
216: 소스 영역 217: 바디
221, 222: 전하 트랩 유전 막
241, 242, 243, 244, 245, 246, 247, 248, 249, 250, 259: 절연 막
251: 도전성 플러그 252: 드레인 영역
255: 절연성 코어 257: 비트 라인
261, 262: 그라운드 선택 게이트 전극
263, 264, 265, 266: 컨트롤 게이트 전극
267, 268: 스트링 선택 게이트 전극들
311: 반도체 기판 315: 희생 패턴
323: 스위칭 소자 325: 스위칭 전극
341, 342, 343: 절연 막 351, 355: 스페이서
353: 하부 전극 357: 데이터 저장 요소
359: 상부 전극
2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛
2400: 전자 시스템
2412: 메모리 시스템 2414: 마이크로프로세서
2416: 램 2418: 전원 공급 장치

Claims (10)

  1. 제1 단결정 실리콘을 갖는 기판 상에 SiGe를 갖는 희생 패턴을 형성하고,
    상기 희생 패턴 상에 제2 단결정 실리콘을 갖는 바디를 형성하고,
    상기 바디 상에 능동 소자를 형성하고,
    상기 희생 패턴, 상기 바디 및 상기 능동 소자를 덮는 층간 절연 막을 형성하고,
    상기 층간 절연 막을 관통하여 상기 희생 패턴을 노출하는 콘택 홀을 형성하고,
    상기 희생 패턴을 제거하여 빈 공간을 형성하고,
    상기 콘택 홀 및 상기 빈 공간 내에 비정질 실리콘 막을 형성하고,
    상기 비정질 실리콘 막을 금속 실리사이드 막으로 변환(transform)하는 것을 포함하는 반도체 소자 형성 방법.
  2. 제1 항에 있어서,
    상기 희생 패턴을 형성하는 것은 제1 에피택시얼 성장(epitaxial growth) 공정을 포함하고,
    상기 바디를 형성하는 것은 제2 에피택시얼 성장 공정을 포함하는 반도체 소자 형성 방법.
  3. 제1 항에 있어서,
    상기 희생 패턴은 상기 기판 및 상기 바디에 직접적으로 접촉된 반도체 소자 형성 방법.
  4. 제1 항에 있어서,
    상기 기판 및 상기 바디는 P형 불순물들을 포함하는 반도체 소자 형성 방법.
  5. 제1 항에 있어서,
    상기 비 정질 실리콘 막은 상기 기판 및 상기 바디에 직접적으로 접촉되고,
    상기 금속 실리사이드 막은 상기 기판 및 상기 바디에 직접적으로 접촉된 반도체 소자 형성 방법.
  6. 제1 항에 있어서,
    상기 금속 실리사이드 막으로 둘러싸인 코어(core)를 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
  7. 제6 항에 있어서,
    상기 코어는 상기 콘택 홀 내에 형성되고, 상기 금속 실리사이드 막은 상기 빈 공간을 채우고 상기 코어의 측면을 둘러싸는 반도체 소자 형성 방법.
  8. 제6 항에 있어서,
    상기 코어는 상기 빈 공간 및 상기 콘택 홀 내에 형성되고, 상기 금속 실리사이드 막은 상기 코어의 표면을 감싸는 반도체 소자 형성 방법.
  9. 제1 항에 있어서,
    상기 콘택 홀 내에 도전성 플러그를 형성하는 것을 더 포함하되,
    상기 금속 실리사이드 막은 상기 도전성 플러그 아래에 보존되고, 상기 도전성 플러그는 상기 금속 실리사이드 막에 접촉된 반도체 소자 형성 방법.
  10. 기판 상에 희생 패턴을 형성하고,
    상기 희생 패턴 상에 능동 소자를 형성하고,
    상기 희생 패턴 및 상기 능동 소자를 덮는 층간 절연 막을 형성하고,
    상기 층간 절연 막을 관통하여 상기 희생 패턴을 노출하는 콘택 홀을 형성하고,
    상기 희생 패턴을 제거하여 빈 공간을 형성하고,
    상기 콘택 홀 및 상기 빈 공간 내에 비정질 실리콘 막을 형성하고,
    상기 비정질 실리콘 막을 금속 실리사이드 막으로 변환(transform)하고,
    상기 금속 실리사이드 막 상에 도전성 패턴을 형성하는 것을 포함하는 반도체 소자 형성 방법.
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