KR20100066117A - 반도체 소자 및 그 형성방법 - Google Patents

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KR20100066117A
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박상수
오재희
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삼성전자주식회사
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Abstract

반도체 소자 및 그 형성방법이 제공된다. 이 반도체 소자의 형성방법은 기판 상에 반도체 패턴을 형성하는 단계, 기판 상에 반도체 패턴을 노출시키는 개구부를 포함하는 층간 절연막을 형성하는 단계, 반도체 패턴 상에 반도체 오믹 패턴을 형성하는 단계, 반도체 오믹 패턴 상에 전극 오믹층을 형성하는 단계, 전극 오믹층을 습식 식각하는 단계 및 식각된 전극 오믹층 상에 전극 패턴을 형성하는 단계를 포함할 수 있다.
오믹층, 다이오드

Description

반도체 소자 및 그 형성방법{SEMOCONDUCTOR DEVICE AND METHOD OF THEREOF}
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 보다 상세하게는 반도체 패턴 및 전극을 포함하는 반도체 소자 및 그 형성방법에 관한 것이다.
전자 기기의 다기능화 및 고용량화 추세에 따라, 이에 사용되는 반도체 소자 역시 소형화/고집적화되고 있다. 반도체 소자의 소형화/고집적화를 위해 반도체 소자는 복수의 층을 포함할 수 있다.
복수의 층을 갖는 반도체 소자의 형성에 있어서, 각 층들은 서로 전기적으로 절연되어야 함과 동시에 필요한 영역에서 서로 전기적으로 접속되어야 한다. 이를 위해 각 층들은 층간 절연막에 의해 절연될 수 있고, 각 층 사이를 연결하는 도전체에 의해 서로 전기적으로 접속될 수 있다. 상기 도전체의 형성에 있어서, 공정 마진 및/또는 공정 효율성 확보를 위한 연구가 계속되고 있다.
본 발명이 이루고자하는 일 기술적 과제는 높은 신뢰성을 갖는 반도체 소자 및 그 형성방법을 제공하는 것이다.
본 발명이 이루고자하는 다른 기술적 과제는 보다 단순화된 공정으로 형성되는 반도체 소자 및 그 형성방법을 제공하는 것이다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자의 형성방법이 제공된다. 본 발명의 실시예들에 따르면, 기판 상에 반도체 패턴을 형성하는 단계, 상기 기판 상에 반도체 패턴을 노출시키는 개구부를 포함하는 층간 절연막을 형성하는 단계, 상기 반도체 패턴 상에 반도체 오믹 패턴을 형성하는 단계, 상기 반도체 오믹 패턴 상에 전극 오믹층을 형성하는 단계, 상기 전극 오믹층을 습식 식각하는 단계, 및 식각된 상기 전극 오믹층 상에 전극 패턴을 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 반도체 패턴과 상기 반도체 오믹 패턴은 적어도 하나의 동일한 반도체 원소를 포함할 수 있다.
일 실시예에 있어서, 상기 전극 패턴과 상기 전극 오믹층은 적어도 하나의 동일한 금속 원소를 포함할 수 있다.
일 실시예에 있어서, 상기 반도체 패턴, 상기 반도체 오믹 패턴, 상기 전극 오믹층 및 상기 전극 패턴은 상기 개구부 내에 형성될 수 있다.
일 실시예에 있어서, 상기 전극 패턴을 형성하는 단계는 상기 전극 오믹층이 형성된 상기 개구부를 콘포말하게 덮는 전극막을 형성하는 단계, 상기 개구부를 채우는 제2 매립 절연막을 형성하는 단계, 및 상기 전극막 및 제2 매립 절연막의 적어도 일부를 제거하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 반도체 패턴은 제1 도전형의 도펀트를 포함하는 제1 부분과 제2 도전형의 도펀트를 포함하는 제2 부분을 포함할 수 있다.
일 실시예에 있어서, 상기 반도체 오믹 패턴을 형성하는 단계는 상기 반도체 패턴 상에 오믹 금속막을 형성하는 단계 및 상기 반도체 패턴에 포함된 반도체 원소와 상기 오믹 금속막에 포함된 원소를 반응시키는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 패턴 상에 형성된 전극 오믹층을 습식 식각하여 전극 오믹 패턴이 형성된다. 이에 의해 상기 전극 오믹 패턴의 형성시 발생할 수 있는 결함이 최소화될 수 있다. 이에 따라 공정마진이 확보될 수 있다. 이에 더하여, 상기 전극 오믹 패턴 상에 형성되는 전극 패턴과의 접촉 특성이 개선될 수 있다. 더 나아가, 상기 전극 오믹 패턴은 개구부 내에, 별도의 사진 공정 및/또는 식각 공정없이도 형성될 수 있으므로 공정 효율성이 극대화될 수 있다.
이하, 참조된 도면을 참조하여 본 발명의 실시예들에 따른 비휘발성 기억 소자가 설명된다. 설명되는 실시예들은 본 발명의 사상을 당업자가 용이하게 이해할 수 있도록 제공되는 것으로, 이에 의해 본 발명이 한정되지 않는다. 본 발명의 실시예들은 본 발명의 기술적 사상 및 범위 내에서 다른 형태로 변형될 수 있다. 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다. 본 명세서에서 일 구성요소가 다른 구성요소 '상에' 위치한다는 것은 일 구성요소 상에 다른 구성요소가 직접 위치한다는 의미는 물론, 상기 일 구성요소 상에 제3 의 구성요소가 더 위치할 수 있다는 의미도 포함한다. 본 명세서 각 구성요소 또는 부분 등을 제1, 제2 등의 표현을 사용하여 지칭하였으나, 이는 명확한 설명을 위해 사용된 표현으로 이에 의해 한정되지 않는다. 도면에 표현된 구성요소들의 두께 및 상대적인 두께는 본 발명의 실시예들을 명확하게 표현하기 위해 과장된 것일 수 있다.
도 1 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 형성방법이 설명된다.
도 1을 참조하면, 기판(110) 상에 반도체 패턴(131) 및 층간 절연막(120)이 형성될 수 있다. 상기 기판(110)은 반도체 표면을 가지는 임의의 반도체 기반 구조를 포함할 수 있다. 이와 달리, 상기 기판(110)은 실리콘 이외의 다른 반도체 원소를 포함할 수 있다. 상기 기판(110)은 도전 영역 및/또는 절연 영역을 포함할 수 있다.
상기 층간 절연막(120)은 상기 기판(110) 상에 형성되되, 개구부(121)를 포함할 수 있다. 상기 층간 절연막(120)은 상기 기판(110)에 절연물질층을 형성한 후 상기 절연물질층을 상기 기판(110)이 노출될 때까지 패터닝하여, 상기 개구부(121)가 형성될 수 있다. 상기 층간 절연막(120)은 고밀도플라즈마막(High Density Plasma Layer)을 포함하는 산화막일 수 있다.
상기 반도체 패턴(131)은 상기 기판(110) 상에 형성되되, 상기 개구부(121) 내에 형성될 수 있다. 구체적으로, 상기 반도체 패턴(131)은 상기 개구부(121)의 하부를 채우도록 형성될 수 있다. 상기 반도체 패턴(131)은 상기 기판(110)을 시드층(seed layer)으로 사용한 에피택시얼 공정에 의해 형성될 수 있다. 상기 반도체 패턴(131)은 반도체 원소를 포함하는 단결정 구조일 수 있다. 예를 들어, 상기 반도체 패턴(131)은 실리콘 원소를 포함하는 단결정 구조일 수 있다.
상기 반도체 패턴(131) 내에 도펀트(dopant)가 더 주입될 수 있다. 예를 들어, 상기 반도체 패턴(131) 내에 다이오드가 형성될 수 있다. 이 경우, 상기 반도체 패턴(131)은 제1 도전형의 도펀트가 포함된 제1 부분과 제2 도전형의 도펀트가 포함된 제2 부분을 포함할 수 있다. 상기 제1 및 제 2 도전형의 도펀트들은 인 시츄(in situ) 및 이온주입 공정 중 적어도 하나에 의해 상기 반도체 패턴 내로 주입될 수 있다.
도시된 바와 달리, 상기 반도체 패턴(131)은 상기 기판(110) 내에 도펀트가 존재하는 영역일 수도 있다. 상기 반도체 패턴(131)은 상기 기판(110)의 일부 영역에 도펀트를 주입함으로써 형성될 수 있다. 이 때, 상기 층간 절연막(120) 및 개구부(121)는 상기 반도체 패턴(131)의 형성 이후에 형성될 수 있다.
도 2를 참조하면, 상기 반도체 패턴(131) 상에 반도체 오믹 패턴(133)이 형성될 수 있다. 상기 반도체 오믹 패턴(133)은 상기 개구부(121)의 측벽 및 상기 반도체 패턴(131) 상에 오믹 금속막을 콘포말하게(conformally) 형성한 후, 열처리 공정을 수행하여 형성될 수 있다. 상기 오믹 금속막은 스퍼터링(sputtering)을 포함하는 물리기상증착법(Physical Vapor Deposition) 또는 화학기상증착법(Chemical Vapor Deposition)에 의해 형성될 수 있다.
상기 오믹 금속막은 예를 들어, 코발트(Co) 또는 니켈(Ni)을 포함할 수 있다. 상기 열처리 공정에 의해 상기 반도체 패턴(131)의 반도체 원소와 상기 오믹 금속막의 금속원소가 반응하여, 상기 반도체 패턴(131) 상에 반도체 오믹 패턴(133)이 형성될 수 있다. 상기 반도체 오믹 패턴(133)은 예를 들어, 코발트-반도체 화합물 또는 니켈-반도체 화합물을 포함할 수 있다. 상기 반도체 오믹 패턴(133)의 형성 후, 상기 반도체 패턴(131)과 반응하지 않은 상기 오믹 금속막은 제거될 수 있다.
상기 반도체 오믹 패턴(133)과 상기 반도체 패턴(131)은 적어도 하나의 동일한 원소를 포함할 수 있다. 예를 들어, 상기 반도체 오믹 패턴(133)과 상기 반도체 패턴(131)은 실리콘 원소를 포함할 수 있다. 상기 반도체 오믹 패턴(133)은 상기 반도체 패턴(131)의 비저항보다 작거나 같은 비저항을 갖는 물질을 포함할 수 있다.
도 3을 참조하면, 상기 반도체 패턴(131) 상에 전극 오믹층(134)이 형성된다. 상기 전극 오믹층(134)은 상기 반도체 오믹 패턴(133)이 형성된 상기 개구부(121)를 콘포말하게 덮을 수 있다. 상기 전극 오믹층(134)은 금속원소를 포함할 수 있다. 예를 들어, 상기 전극 오믹층(134)은 티타늄(Ti) 또는 탄탈륨(Ta)을 포함할 수 있다. 상기 전극 오믹층(134)에 대해 질소처리가 더 수행될 수 있다. 상기 질소처리에 의해 상기 전극 오믹층(134)은 상기 반도체 오믹 패턴(133)과 접하는 금속막과 상기 금속막 상에 위치하는 금속질화막을 포함할 수 있다.
상기 전극 오믹층(134) 상에 제1 매립절연막(136)이 형성될 수 있다. 상기 제1 매립 절연막(136)은 상기 개구부(121)를 채우도록 형성될 수 있다. 상기 제1 매립 절연막(136)은 상기 층간 절연막(120)에 대해 식각 선택비를 갖는 물질을 포 함할 수 있다. 예를 들어, 상기 층간 절연막(120)이 산화물을 포함하는 경우, 상기 제1 매립절연막(136)은 질화물을 포함할 수 있다.
도 4를 참조하면, 상기 제1 매립 절연막(136) 및 전극 오믹층(134)의 적어도 일부가 제거되어, 제1 매립 절연 패턴(136') 및 전극 오믹 패턴(135)이 형성될 수 있다.
상기 제1 매립 절연 패턴(136')을 형성하는 것은, 상기 제1 매립 절연막(136)을 평탄화하는 것과 평탄화된 상기 제1 매립 절연막(136)에 대해 습식 식각하는 것을 포함할 수 있다. 예를 들어, 상기 제1 매립 절연막(136)에 대해 화학기계적연마(Chemical Mechanical Polishing)을 수행하여 평탄화하는 공정이 수행될 수 있다. 평탄화된 상기 제1 매립 절연막(136)을 상기 개구부(121)의 측벽이 노출될 때까지 습식 식각하는 공정을 수행하여, 상기 제1 매립 절연 패턴(136')이 형성될 수 있다. 상기 습식 식각시 사용되는 식각 용액은 상기 제1 매립 절연막(136)에 대한 식각비가 상기 층간 절연막(120)에 대한 식각비보다 큰 용액일 수 있다. 예컨대, 상기 식각 용액은 인산 및 SC-1(Standard Clean-1)을 포함할 수 있다. 상기 습식 식각 시, 상기 제1 매립 절연막(136)은 일부만이 제거될 수 있다. 이와 달리, 상기 제1 매립 절연막(136)은 모두 제거되어, 상기 전극 오믹 패턴(135)의 상부면이 노출될 수 있다.
상기 전극 오믹 패턴(135)을 형성하는 것은, 상기 전극 오믹층(134)을 습식 식각하는 것을 포함할 수 있다. 상기 전극 오믹층(134)의 식각은 상기 제1 매립 절연막(136)의 식각과 동시에 수행되거나, 상기 제1 매립 절연 패턴(136')의 형성 이 후 수행될 수 있다.
상술한 바와 같이 상기 전극 오믹 패턴(135)은 반도체 오믹 패턴(133) 상에 콘포말하게 형성된 후, 습식 식각하는 것에 의해 형성될 수 있다. 이에 따라, 플러그형(plug type)으로 오믹 패턴을 형성하는 경우 발생하는 공정상의 결함, 예를 들어, 심(seam), 등이 방지될 수 있다. 또한, 상기 전극 오믹 패턴(135)을 형성하기 위해 상기 전극 오믹층(134)을 화학기계적 연마 공정이 필수적이지 않을 수 있다. 따라서, 상기 오믹막(134)의 형성에 있어서, 상기 화학기계적 연마 공정시 제거되는 양을 추가적으로 고려하지 않을 수 있다. 이에 의해 공정 마진이 확보될 수 있다.
도 5를 참조하면, 상기 전극 오믹 패턴(135) 상에 전극막(137)이 형성될 수 있다. 상기 전극막(137)은 상기 전극 오믹 패턴(135)과 접촉하도록 형성될 수 있다. 상기 전극막(137)은 상기 개구부(121) 내에 콘포말하게 형성될 수 있다. 상기 전극막(137)은 스퍼터링을 포함한 물리기상증착법 또는 화학기상증착법에 의해 형성될 수 있다. 상기 전극막(137)은 상기 전극 오믹 패턴(135)에 포함된 원소 중 적어도 하나의 원소를 포함할 수 있다. 예를 들어, 상기 전극막(137)은 상기 전극 오믹 패턴(135)에 포함된 금속 원소를 포함할 수 있다. 구체적인 예를 들면, 상기 전극 오믹 패턴(135)이 티타늄을 포함하는 경우, 상기 전극막(137)은 티타늄을 포함할 수 있다. 상기 전극막(137)은 상기 전극 오믹 패턴(135)을 구성하는 물질(들)의 비저항과 같거나 작은 비저항을 갖는 물질을 포함할 수 있다.
상기 전극막(137) 상에 제2 매립 절연막(139)이 형성될 수 있다. 상기 제2 매립 절연막(139)은 상기 전극막(137)이 형성된 상기 개구부(121)를 채울 수 있다. 상기 제2 매립 절연막(139)은 산화물 및 질화물을 포함하는 절연물질로 형성될 수 있으나, 이에 한정되지 않는다.
도 6을 참조하면, 상기 제2 매립 절연막(139) 및 상기 전극막(137)의 적어도 일부가 제거되어, 제2 매립 절연 패턴(139') 및 전극 패턴(138)이 형성될 수 있다. 상기 제2 매립 절연막(139) 및 전극막(137)의 적어도 일부를 제거하는 것은, 습식 식각 공정을 수행하는 것 및 평탄화 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 상기 제2 매립 절연막(139)에 대해 습식 식각이 수행될 수 있다. 상기 습식 식각에 의해 상기 제2 매립 절연막(139)의 상부가 제거될 수 있다. 이후, 상부가 제거된 상기 제2 매립 절연막(139) 및 전극막(137)에 대해 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 상기 층간 절연막(120)의 상부면이 노출될 때까지 수행될 수 있다. 상기 평탄화 공정에 상기 제2 매립 절연 패턴(139') 및 상기 전극막(137)은 상기 개구부(121)의 한정된 영역 내에 위치될 수 있다.
상기 전극 패턴(138)은 상기 개구부(121) 내에 상술한 바와 같이 형성되므로, 상기 전극 패턴(138)의 형성을 위한 포토리소그라피 공정(Photolithography process) 등이 생략될 수 있다. 이에 따라, 보다 단순화된 공정에 의해 상기 전극 패턴(138)이 형성될 수 있어 공정 효율성이 극대화될 수 있다.
다시 도 6을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자가 설명된다. 앞서 도 1 내지 도 6을 참조하여 설명된 내용은 일부 생략될 수 있다. 기판(110) 상에 반도체 패턴(131)이 배치될 수 있다. 상기 기판(110)은 도전 영역 및 /또는 절연 영역을 포함하는 반도체 기판일 수 있다. 상기 반도체 패턴(131)은 상기 기판(110)의 도전 영역과 전기적으로 접속할 수 있다. 상기 반도체 패턴(131)은 적어도 하나의 반도체 원소를 포함할 수 있다. 상기 반도체 패턴(131)은 예를 들어, 단결정 실리콘을 포함할 수 있다. 구체적인 예로, 상기 반도체 패턴(131)은 다이오드를 포함할 수 있다. 이 경우, 상기 반도체 패턴(131)은 제1 도전형의 도펀트를 포함하는 제1 영역과 제2 도전형의 도펀트를 포함하는 제2 영역을 포함할 수 있다.
상기 기판(110) 상에 상기 반도체 패턴(131)의 측벽과 접하는 층간 절연막(120)이 위치할 수 있다. 상기 층간 절연막(120)은 상기 반도체 패턴(131)의 측벽을 둘러싸되, 상기 반도체 패턴(131)의 상부면보다 높은 상부면을 포함할 수 있다. 즉, 상기 층간 절연막(120)은 상기 기판(110)을 노출시키는 개구부(121)를 포함하되, 상기 개구부(121) 내에 상기 반도체 패턴(131)이 배치될 수 있다. 상기 층간 절연막(120)은 실리콘 산화물을 포함할 수 있다. 도시된 바와 달리, 상기 층간 절연막(120)은 복수의 층을 구비할 수 있다. 예를 들어, 상기 반도체 패턴(131)의 상부면과 동일한 높이의 상부면을 갖는 제1 층간 절연막과 상기 제1 층간 절연막 상의 제2 층간 절연막을 포함할 수 있다.
상기 반도체 패턴(131) 상에 반도체 오믹 패턴(133)이 위치할 수 있다. 상기 반도체 오믹 패턴(133)은 상기 반도체 패턴(131)과 접촉할 수 있다. 상기 반도체 오믹 패턴(133)은 상기 반도체 패턴(131)의 비저항보다 작거나 같은 비저항을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 반도체 오믹 패턴(133)은 상기 반도체 패 턴(131)에 포함된 반도체 원소와 동일한 반도체 원소를 포함할 수 있다. 이에 더하여, 상기 반도체 오믹 패턴(133)은 금속 원소를 포함할 수 있다. 구체적인 예를 들어, 상기 반도체 패턴(131)이 실리콘 원소를 포함하는 경우, 상기 반도체 오믹 패턴(133)은 금속 실리사이드를 포함할 수 있다.
상기 반도체 오믹 패턴(133) 상에 전극 오믹 패턴(135)이 배치될 수 있다. 상기 전극 오믹 패턴(135)은 상기 반도체 오믹 패턴(133)의 상부면과 접하며, 상기 전극 오믹 패턴(135)의 측면은 상기 반도체 오믹 패턴(133)의 측면과 공면(co-plane)을 이룰 수 있다. 상기 전극 오믹 패턴(135)은 상기 반도체 오믹 패턴(133)의 상부면과 접하는 바닥부와 상기 개구부(121)의 측벽을 따라 상기 바닥부의 가장자리로부터 돌출된 제2 부분을 가질 수 있다. 즉, 상기 전극 오믹 패턴(135)은 한쪽에 바닥부를 포함하는 실린더형일 수 있다. 이와 다르게, 상기 전극 오믹 패턴(135)은 상기 벽부를 포함하지 않을 수 있다. 구체적으로, 상기 전극 오믹 패턴(135)은 상기 반도체 오믹 패턴(133)의 상부면과 평행한 하나의 바닥부를 가지며, 돌출부를 포함하지 않을 수 있다.
상기 전극 오믹 패턴(135)은 복수의 층을 포함할 수 있다. 예를 들어, 상기 반도체 오믹 패턴(133)과 인접한 금속막과 상기 금속막 상에 위치하는 금속 화합물층을 포함할 수 있다. 구체적인 예를 들어, 상기 금속층은 티타늄을 포함하고 상기 금 속화합물층은 티타늄 질화물을 포함할 수 있다. 이와 달리, 상기 반도체 오믹 패턴(133)은 단일 금속층 또는 단일 금속 화합물층일 수 있다.
상기 전극 오믹 패턴(135)의 바닥부와 벽부에 의해 한정된 영역 내에 제1 매 립 절연패턴(136')이 배치될 수 있다. 상기 제1 매립 절연패턴(136')은 상기 전극 오믹 패턴(135)의 바닥부와 접하는 하부면과 상기 전극 오믹 패턴(135)의 벽부와 접하는 측면을 가질 수 있다. 상기 전극 오믹 패턴(135)이 상기 벽부를 포함하지 않는 경우, 상기 제1 매립 절연 패턴(136')은 존재하지 않을 수도 있다. 상기 제1 매립 절연패턴(136')은 상기 전극 오믹 패턴(135)에 의해 상기 층간 절연막(120)과 이격될 수 있다. 상기 제1 매립 절연패턴(136')은 상기 층간 절연막(120)에 포함된 절연물질과 다른 절연물질을 포함할 수 있다. 예를 들어, 상기 제1 매립 절연패턴(136')은 질화물을 포함하고, 상기 제2 매립 절연 패턴(139')은 산화물을 포함할 수 있다.
상기 전극 오믹 패턴(135) 상에 전극 패턴(138)이 배치된다. 상기 전극 패턴(138)은 상기 개구부(121) 내에 위치할 수 있다. 상기 전극 패턴(138)의 측벽의 바깥면은, 상기 반도체 패턴(131), 상기 반도체 오믹 패턴(133) 및 상기 전극 오믹 패턴(135)의 측벽들의 바깥면들과 공면을 이룰 수 있다. 상기 전극 패턴(138)은 상기 전극 오믹 패턴(135)의 벽부의 상부면과 접할 수 있다. 상기 전극 오믹 패턴(135)이 벽부를 포함하지 않는 경우, 상기 전극 패턴(138)은 상기 전극 오믹 패턴(135)의 바닥부의 상부면과 접할 수 있다.
상기 전극 패턴(138)은 상기 전극 오믹 패턴(135)과 접하는 부분을 포함하는 바닥부와, 상기 바닥부의 가장자리로부터 상기 개구부(121)의 측벽을 따라 연장된 벽부를 가질 수 있다. 즉, 상기 전극 패턴(138)을 상기 기판(110)에 수직한 방향으로 자른 단면은 한 쪽에 바닥부를 포함하는 실린더형일 수 있다. 이와 달리, 상기 전극 패턴(138)은 상기 개구부(121)의 상부를 채우는 속이 찬 원기둥형일 수 있다. 이 경우, 상기 전극 패턴(138)의 상부면은 상기 층간 절연막(120)의 상부면과 동일한 높이를 가질 수 있다.
상기 전극 패턴(138)은 상기 전극 오믹 패턴(135)의 비저항과 작거나 같은 비저항을 가질 수 있다. 상기 전극 패턴(138)은 금속 원소를 포함할 수 있다. 예를 들어, 상기 전극 패턴(138)은 상기 전극 오믹 패턴(135)이 포함하고 있는 금속 원소와 동일한 금속 원소를 포함할 수 있다. 구체적인 예를 들어, 상기 전극 오믹 패턴(135)이 티타늄 및/또는 티타늄질화물을 포함하는 경우, 상기 전극 패턴(138)은 티타늄을 포함할 수 있다.
상기 전극 패턴(138)이 실린더형인 경우, 상기 전극 패턴(138)의 내부를 채우는 제2 매립 절연 패턴(139')이 더 배치될 수 있다. 상기 제2 매립 절연 패턴(139')은 상기 전극 패턴(138)의 바닥부과 접하는 바닥과 상기 전극 패턴(138)의 벽부와 접하는 측벽을 포함할 수 있다. 상기 제2 매립 절연 패턴(139')의 상부면은 상기 전극 패턴(138)의 상부면 및/또는 상기 층간 절연막(120)의 상부면과 공면을 이룰 수 있다. 즉, 상기 제2 매립 절연 패턴(139')은 상기 전극 패턴(138) 내부의 공간을 채우는 속이 찬 원기둥형일 수 있다. 상기 제2 매립 절연 패턴(139')은 상기 제1 매립 절연 패턴(136')과 동일한 물질을 포함할 수 있으나, 이에 한정되지 않는다. 상기 제2 매립 절연 패턴(139')은 상기 전극 패턴(138)에 의해 상기 층간 절연막(120)과 이격될 수 있다.
도 7을 참조하여, 본 발명의 실시예들의 적용예가 설명된다. 본 적용예는 도 6을 참조하여 설명된 일 실시예를 적용하여 설명되나, 다른 실시예들을 적용할 수 도 있다. 앞서 설명된 내용은 일부 생략될 수 있다.
도 7을 참조하면, 기판(110) 상에 반도체 패턴(131, 132)이 배치된다. 상기 반도체 패턴(131, 132)은 다이오드를 포함할 수 있다. 예를 들면, 제1 도전형의 도펀트를 포함하는 제1 반도체 패턴(131)과 상기 제1 도전형과 다른 도전형인 제2 도전형의 도펀트를 포함하는 제2 반도체 패턴(132)을 포함할 수 있다.
상기 반도체 패턴(131, 132) 상에 반도체 오믹 패턴(133)이 배치된다. 상기 반도체 오믹 패턴(133)은 상기 반도체 패턴에 포함된 반도체 원소와 동일한 반도체 원소를 포함할 수 있다. 상기 반도체 오믹 패턴(133)의 비저항은 상기 반도체 패턴(131, 132)의 비저항보다 작거나 같을 수 있다.
상기 반도체 오믹 패턴(133) 상에 전극 오믹 패턴(135)이 배치될 수 있다. 상기 전극 오믹 패턴(135)은 상기 반도체 오믹 패턴(133)과 전기적으로 접속할 수 있다. 상기 전극 오믹 패턴(135)은 적어도 하나의 금속 원소를 포함할 수 있다. 상기 전극 오믹 패턴(135)에 의해 한정된 영역 내에 제1 매립 절연 패턴(136')이 위치할 수 있다.
상기 전극 오믹 패턴(135) 상에 제1 전극 패턴(138)이 위치될 수 있다. 상기 제1 전극 패턴(138)은 상기 전극 오믹 패턴(135)에 포함된 금속 원소와 동일한 금속 원소를 포함할 수 있다. 상기 제1 전극 패턴(138)의 비저항은 상기 전극 오믹 패턴(135)의 비저항보다 작거나 같을 수 있다. 상기 제1 전극 패턴(138)에 의해 한정된 영역 내에 제2 매립 절연 패턴(139')이 위치할 수 있다.
상기 반도체 패턴(131, 132), 반도체 오믹 패턴(133), 전극 오믹 패턴(135) 및 상기 전극 패턴(138)은 층간 절연막(120)에 의해 한정된 영역 내에 배치될 수 있다. 도시된 바와 달리, 상기 층간 절연막(120)은 복수의 층을 포함할 수도 있다.
상기 전극 패턴(138) 상에 가변 저항 패턴(141)이 배치될 수 있다. 상기 가변 저항 패턴(141)은 열적 및/또는 전기적인 요인에 의해 그 저항값이 변하는 물질을 포함할 수 있다. 예를 들어, 상기 가변 저항 패턴(141)은 칼코겐 화합물(chalcogenide)을 포함할 수 있다. 상기 가변 저항 패턴(141)이 상기 전극 패턴(138) 상에 배치되는 경우, 상기 반도체 패턴(131, 132)은 상기 가변 저항 패턴(141)을 포함하는 셀의 스위칭 소자로 사용될 수 있다.
상기 가변 저항 패턴(141) 상에 제2 전극 패턴(142)이 위치할 수 있다. 상기 제2 전극 패턴(142)은 상기 가변 저항 패턴(141)을 포함하는 셀의 상부전극으로 작용할 수 있다. 상기 제2 전극 패턴(142)과 상기 가변저항 패턴(141) 사이에 캐핑막이 더 개재될 수 있다.
도 8을 참조하여, 본 발명의 실시예들에 따른 다른 적용예가 설명된다. 기판(210) 상에 게이트 패턴(221)이 배치될 수 있다. 상기 게이트 패턴(220)은 터널 산화막, 플로팅 게이트, 제어 게이트 및 게이트 간 절연막을 포함할 수 있다. 상기 게이트 패턴(220)의 측벽에 스페이서(225)가 더 배치될 수 있다. 상기 게이트 패턴(220)의 양 측으로 불순물 영역(231, 231)이 배치될 수 있다. 상기 불순물 영역(231, 232)은 상기 기판(210) 내에 위치할 수 있다. 상기 불순물 영역(231, 232)은 기판(210) 내의 n형 웰 또는 p형 웰 내에 배치될 수 있다. 상기 불순물 영 역(231, 232)은 본 발명의 실시예들에 따른 반도체 패턴일 수 있다. 상기 불순물 영역(231, 232)은 반도체 원소를 포함할 수 있다. 상기 반도체 원소는 단결정 상태일 수 있다. 상기 불순물 영역(231, 232)은 소오스/드레인 영역일 수 있다.
상기 불순물 영역 중 어느 한 영역(231) 상에 반도체 오믹 패턴(233)이 배치될 수 있다. 상기 불순물 영역 중 어느 한 영역(231)은 상기 반도체 오믹 패턴(233)과 전기적으로 접속할 수 있다. 상기 반도체 오믹 패턴(233)은 상기 불순물 영역(231, 232)에 포함된 반도체 원소와 동일한 반도체 원소를 포함할 수 있다. 상기 반도체 오믹 패턴(233)의 비저항은 상기 불순물 영역(231, 232)의 비저항보다 작거나 같을 수 있다.
상기 반도체 오믹 패턴(233) 상에 전극 오믹 패턴(235)이 배치될 수 있다. 상기 전극 오믹 패턴(235)은 상기 반도체 오믹 패턴(233)의 상부면과 접촉하는 바닥부를 포함하는 실린더형일 수 있다. 이와 달리 상기 전극 오믹 패턴(235)은 돌출부를 포함하지 않는 평평한 면 상태일 수도 있다. 상기 전극 오믹 패턴(235)은 금속막, 금속화합물막 또는 이들의 적층일 수 있다. 상기 전극 오믹 패턴(235)이 바닥부분을 포함하는 실린더형인 경우, 상기 전극 오믹 패턴(235) 내에 한정된 영역에 제1 매립 절연 패턴(236')이 더 채워질 수 있다.
상기 전극 오믹 패턴(235) 상에 제1 전극 패턴(238)이 배치될 수 있다. 상기 제1 전극 패턴(238)은 한쪽에 바닥부분을 포함하는 실린더형일 수 있다. 상기 바닥 부분의 하부면은 상기 전극 오믹 패턴(235)의 상부면과 접할 수 있다. 상기 제1 전극 패턴(238)의 내부 영역은 제2 매립 절연 패턴(239')으로 채워질 수 있다. 이와 달리, 상기 제1 전극 패턴(238)은 속이 채워진 원기둥형일 수 있다. 이 경우, 상기 제2 매립 절연 패턴(239')은 제공되지 않을 수 있다.
상기 반도체 오믹 패턴(233), 전극 오믹 패턴(235) 및 제1 전극 패턴(238)은 층간 절연막(220) 내에 정의된 개구부에 배치될 수 있다. 상기 반도체 오믹 패턴(233), 전극 오믹 패턴(235) 및 제1 전극 패턴(238)의 외부 측벽들은 공면을 이룰 수 있다.
상기 층간 절연막(220) 및 전극 패턴(238) 상에 가변 저항 패턴(241)이 더 제공될 수 있다. 상기 가변 저항 패턴(241)은 열적 및/또는 전기적 요인에 의해 저항이 변할 수 있는 패턴일 수 있다. 예를 들어, 상기 가변 저항 패턴(242)은 칼코겐 화합물을 포함할 수 있다. 상기 가변 저항 패턴(242) 상에 제2 전극 패턴(248)이 위치할 수 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 도면들이다.
도 7은 본 발명의 실시예들에 따른 일 적용예를 설명하기 위한 도면이다.
도 8은 본 발명의 실시예들에 따른 다른 적용예를 설명하기 위한 도면이다.

Claims (10)

  1. 기판 상에 반도체 패턴 및 상기 반도체 패턴을 노출시키는 개구부를 포함하는 층간 절연막을 형성하는 단계;
    상기 반도체 패턴 상에 반도체 오믹 패턴을 형성하는 단계;
    상기 반도체 오믹 패턴 상에 전극 오믹층을 형성하는 단계;
    상기 전극 오믹층을 습식 식각하여, 상기 개구부 내에 전극 오믹 패턴을 형성하는 단계; 및
    상기 전극 오믹 패턴 상의 상기 개구부 내에 전극 패턴을 형성하는 단계를 포함하는 반도체 소자의 형성방법.
  2. 청구항 1에 있어서,
    상기 반도체 패턴과 상기 반도체 오믹 패턴은 적어도 하나의 동일한 반도체 원소를 포함하고,
    상기 전극 패턴과 상기 전극 오믹층은 적어도 하나의 동일한 금속 원소를 포함하는 반도체 소자의 형성방법.
  3. 청구항 1에 있어서,
    상기 반도체 패턴, 반도체 오믹 패턴, 상기 전극 오믹 패턴 및 전극 패턴은 상기 개구부 내에 형성되는 반도체 소자의 형성방법.
  4. 청구항 1에 있어서,
    상기 전극 오믹층은 상기 개구부 내에 콘포말하게 형성되되,
    상기 전극 오믹층 상에 상기 개구부를 채우는 매립 절연막을 형성하는 단계;
    상기 개구부 외의 상기 매립 절연막을 제거하는 단계; 및
    상기 개구부 내의 상기 매립 절연막의 상부면을 상기 층간 절연막의 상부면보다 낮추는 단계를 더 포함하는 반도체 소자의 형성방법.
  5. 청구항 1에 있어서,
    상기 전극 패턴을 형성하는 단계는:
    상기 전극 오믹 패턴이 형성된 상기 개구부를 갖는 기판 상에 전극막을 콘포말하게 형성하는 단계;
    상기 개구부를 채우는 매립 절연막을 형성하는 단계; 및
    상기 전극막 및 매립 절연막의 적어도 일부를 제거하는 단계를 포함하는 반도체 소자의 형성방법.
  6. 청구항 1에 있어서,
    상기 기판 상에 반도체 패턴 및 개구부를 포함하는 층간 절연막을 형성하는 단계는:
    상기 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 패터닝하여 상기 기판의 일부를 노출시키는 단계; 및
    상기 기판을 시드층으로 하여 반도체 패턴을 성장시키는 단계를 포함하는 반도체 소자의 형성방법.
  7. 청구항 6에 있어서,
    상기 반도체 패턴은 제1 도전형의 도펀트를 포함하는 제1 부분 및 제2 도전형의 도펀트를 포함하는 제2 부분을 포함하는 반도체 소자의 형성방법.
  8. 청구항 1에 있어서,
    상기 반도체 오믹 패턴을 형성하는 단계는:
    상기 반도체 패턴 상에 오믹 금속막을 형성하는 단계; 및
    상기 반도체 패턴 내의 반도체 원소와 상기 오믹 금속막 내의 원소를 반응시키는 단계를 포함하는 반도체 소자의 형성방법.
  9. 청구항 1에 있어서,
    상기 전극 패턴 상에 가변 저항 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 형성방법.
  10. 기판;
    상기 기판 상의 반도체 패턴;
    상기 기판 상의 개구부를 포함하는 층간 절연막;
    상기 개구부 내 상기 반도체 패턴 상의 반도체 오믹 패턴;
    상기 개구부 내의 상기 반도체 오믹 패턴 상에, 상기 반도체 오믹 패턴과 평행한 바닥부와 상기 바닥부의 가장자리로부터 돌출된 벽부를 포함하는 전극 오믹 패턴;
    상기 전극 오믹 패턴의 바닥부 및 벽부에 의해 한정된 영역 내의 절연 패턴;
    상기 개구부 내의 상기 전극 오믹 패턴 상의 전극 패턴; 및
    상기 전극 패턴 상의 가변 저항 패턴을 포함하는 반도체 소자.
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