TW201214631A - Ultrahigh density vertical NAND memory device and method of making thereof - Google Patents

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Johann Alsmeier
Vinod Purayath
Henry Chien
George Matamis
Yao-Sheng Lee
James Kai
George Samachisa
Yuan Zhang
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Sandisk Technologies Inc
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Description

201214631 六、發明說明： 【發明所屬之技術領域】 一般而言，本發明係關於半導體元件之領域，且特定而 言’係關於三維垂直反及串及其他三維元件及其製造方 法。 【先前技術】 T. Endoh等人之標題為「Novel Ultra High Density
Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell」之一論文iEDM Pr〇c (2〇〇1) 33 36 中揭示三維垂直反及串。然而，此反及串僅提供每單元一 個位元。此外，藉由一相對困難且耗費時間的製程來形成 反及_之作用區，該過程涉及侧壁間隔件之重複形成及對 基板之一部分之蝕刻，此導致一大體圓錐形作用區形狀。 【發明内容】 裡眾适一单體式三維反及 根據本發明之一項實施例 串之方法包括：在一基板上方形成一第一材料及一第二材 料之-交替層堆疊’其中該第一材料包括一導電或半導體 控制閘極材料且其中該第二材料包括一絕緣材料；姓刻該 堆疊以在該堆4中形成至少-個開口；選擇性地敍刻該第 -材料以在該第一材料令形成第一凹入部；在該等第一凹 入部中形成-阻擔電介質；在該等第一凹入部中該阻擋電 )丨質上方形成彼此分離之複數個離散電荷儲存段丨在該等 離散電荷儲存段之曝露於該至少一個開口中之一側壁上方 形成一穿随電介質；及在該至少—個開口中形成—半導體 157274.doc 201214631 通道。 根據本發明之另一實 电+平通巧三維反及 &括：在-基板上方形成至少一個犧牲特徵；在 该至>、一個犧牲特徵上方形成一第一材料及一第二材料 一交替層堆#，其中該第-材料包括—導電或半 問極材料且其中該第二材料包括一絕緣材料；姓刻該：疊 以在該堆疊中形成至少兩個開口；選擇性地蝕刻該第一材 料以在該第—材料中形成第—凹人部，以使得料第一凹 入部中之至少某些第-凹人部曝露於—第—開σ中且至小 某些額外第-凹人料露於;在料第一二 =部中形成-阻擋電介質；在該等第—凹人部中該阻播電 介質層上方形成彼此分離之複數個離散電荷儲存段；^除 該至少一個犧牲特徵以形成實質上平行於該基板之一主2 表面延伸之一空心區，…區連接該至少兩個開口以形 成一空心U形管空間’該空心U形管空間包括實質上垂直 於该基板之該主要表面延伸由該空心區連接之該第一及今 第二開口；在該複數個離散電荷儲存段之曝露於該至少兩Λ 個開口中之一側壁上方形成一穿隧電介質；及在該空心U 形管空間中形成一半導體通道。 根據本發明之另一實施例，一種單體式三維反及串包 括：一半導體通道，該半導體通道之至少一個端部分實質 上垂直於一基板之一主要表面延伸；複數個控制閘極電 極’其具有實質上平行於該基板之該主要表面延伸之一條 帶形狀，其中該複數個控制閘極電極至少包括定位於一第 157274.doc 201214631 一70件層級中之一第一控制閘極電極及定位於定位於該基 板之該主要表面i方且該第一元件層級下方之一第二元件 曰及中之第—控制閘極電極；一阻擋電介質’該阻擋電 η寊包括複數個阻擋電介質段，其中該複數個阻擋電介質 &中之每一者經定位而與該複數個控制閘極電極中之一各 別者接觸且其中該複數個阻擋電介質段中之每一者之至少 邓匀具有一蛤形狀；複數個離散電荷儲存段，其中該複 數個離散電荷儲存段中之每―者至少部分地定位於一各別 蛤形阻擋電介質段中且其中該複數個離散電荷儲存段至少 包括定位於該第一元件層級中之一第一離散電荷儲存段及 定位於該第二元件層級中之—第二離散電荷儲存段；及一 穿隧電介質，其定位於該複數個離散電荷儲存段中之每一 者與該半導體通道之間。 本發明之另一實施例提供一種單體式三維反及串，該單 體式三維反及串包括：一半導體通道，其定位於一基板上 方’該半導體通道具有-㈣側視剖面，其中抓形半導 體通道之實質上垂直於該基板之一主要表面延伸之兩個翼 部分由實質上平行於該基板之該主要表面延伸之一連接部 分連接；一絕緣填充物，其定位於該連接部分上方且分離 該u料導體通道之兩個翼部分；複數個控制閘極電極， 其具有實質上平行於該基板之該主要表面延伸之一條帶形 狀，其中該複數個控制閘極電極至少包括定位於一第一= 件層級中之-第-控制閘極電極及定位於_第二元件層Z 中之-第二控制閘極電極，該第二元件層級在該基板上方 157274.doc 201214631 及該第一元件層級下方；複數個阻擋電介質段，其中★亥複 數個阻擋電介質段中之每-者經定位而與該複數個控制間 極電極中之一各別者接觸；複數個離散電荷儲存段；及一 穿隧電介質，其定位於該複數個離散電荷儲存段與該半導 體通道之間。 ~ ~ 根據本發明之一項實施例，一種製造一單體式三維反及 串之方法包括：在一基板之一主要表面上方形成—第一材 料及一第二材料之一交替層堆疊，其中該第一材料包括一 導電或半導體控制閘極材料且其中該第二材料包括一絕緣 材料；蝕刻該堆疊以在該堆疊中形成至少—個開口；選擇 性地蝕刻該第一材料以在該第一材料中形成第一凹入部； 在該等第一凹入部中形成一阻擋電介質；在該等第一凹入 部中該阻擋電介質層上方形成彼此分離 儲存段；在該等離散電荷儲存段之在該 之複數個離散電荷 至少一個開口中之 -側壁上方形成一穿隧電介質層；在該至少一個開口中形 成：半導體材料；蝕刻該半導體材料之一中間部分以形成 2導體通道之兩個翼部分，該半導體通道之該兩個翼部 ,貫質上垂直於3亥基板之该主要表面延伸·及形成定位於 該連接部分上方且分離該半導體通道之兩個翼部分之一絕 緣填充物。 根據本發明之另-實施例，一種單體式三維反及串包 括一半導體通道，其定位於—基板上方，該半導體通道 之至少-個端實質上垂直於該基板之—主要表面延伸；複 數個控制間極電極，其具有實質上平行於該基板之該主要 157274.doc ⑧ -6 201214631 表面延伸之-條帶形狀，其中該複數個控制間極電極至少 包括定位於一第一元件層級中之一第一控制間極電極及定 位於-第二元件層級中之—第二控制問極電極，該第二元 件層級在該基板上方及該第—元件層級下方；複數個離散 電㈣存段，其中該複數個離散電荷健存段至少包括定位 於該第一元件層級中之-第一離散電荷儲存段及定位於該 第二70件層級中之—第二離散電荷儲存段，·-阻擋電介 質，其定位於該複數個離散電荷儲存段與該複數個控制問 極電極之間；及一穿隨電介質’其定位於該複數個離散電 荷儲存段與該半導體通道之間，其中該第一離散電荷儲存 '又具有比該第一控制閘極電極之高度短的-高度且該第二 離散電荷錯存段具有比該第二控制極電極之高度短的一 〇* N展0 根據本發明之另-實施例，一種製造一單體式三維反及 串之方法包括：在一基板上方形成一第一材料及—第二材 料之父替層堆疊’其中該第一材料包括一導電或半導體 控制閉極材料且其中該第二材料包括與該第一材料相比可 、擇! 生地钮刻之—犧牲材料；敍刻該堆疊以在該堆疊中形 成至^個開口；在該至少一個開口之一側壁上形成一阻 擒電介質層；在該至少一個開口中之該阻擋電介質層上形 成一離散電荷儲存材料層；在該至少一個開口中之㈣散 電荷儲存材料層上形成一穿隧電介質層；在該至少一個開 :中之該穿随電介質層上形成一半導體通道層；移除該第 -材料以曝露該等第一材料層之間的該阻擋電介質層；使 157274.doc 201214631 用該等第—材料層作為—遮罩來钱刻該阻擒電介質層及該 離散電荷儲存材料層以形成複數個單獨離散電荷儲存段及 阻擋電介質段；及在該等第—材料層之間、該等阻撐電介 質段之間及該等離散電荷健存段之間沈積—絕緣材料。 根據本發明之另一實施例，一種單體式三維反及串包 括：一半導體通道，其定位於一基板上方，該半導體通道 之至少一個端實質上垂直於該基板之一主要表面延伸；複 數個控制閘極電極’其具有實質上平行於該基板之該主要 表面延伸之-條帶形狀，其中該複數個控制閉極電極至少 包括定位於一第一元件層級中之—第一控制閉極電極及定 位於-第二元件層級中之一第二控制間極電極，該 件層，在該基板上方及該第—元件層級下方；及複數個離 散電荷儲存段’其中該複數個離散電荷儲存段至少包括定 位於該第-元件層級中之一第一離散電荷儲存段及定位於 該第二元件層級中之一第二離散電荷儲存段；一阻擔電介 質’其定位於該複數個離散電荷儲存段與該複數個控制問 極電極之間；及-穿随電介質，其定位於該複數個離散電 荷儲存段與該半導體通道之間。該阻播電介質包括複數個 阻擋電介質段。該複數個阻擋電介質段令之每一者經定位 而與該複數個控制間極電極中之一各別者接觸。該等阻擔 電介質段中之每一者之至少一部分具有—給形狀，且該複 數個控制閘極電極中之每-者至少部分地定位於一各別阻 擋電介質段之該蛤形部分中之一開口中。 根據本發明之另-實施例’ 一種製造一單體式三維反及 157274.doc 〇 ⑧ 201214631 事之方法包括：在一基板上方 取第—材料及不同於該 第一材料之一第二材料之—交替声 首層堆疊，蝕刻該堆疊以在 該堆疊中形成至少一個開口；在 牡邊至少一個開口之一側壁 上形成-離散電荷儲存材料層；在該至少一個開口中之該 離散電荷儲存材料層上形成一穿随電介質層·在該至少一 個開口中之該穿隧電介質芦 ^ 買層上形成-半導體通道材料；在 不移除該等第：材料層之情況下選擇性地移除該等第二材 料層，使用該等第一材料層作兔 遮罩來蝕刻該離散電荷 儲存材料層以形成複數個單獨離散電荷健存段；在該等第 —材料層之間沈積-絕緣材料以形成絕緣材料層及該等第 ；_㈣地移除該等第—材料層以曝露 ^離散電荷儲存段之側壁；在該等離散電㈣存段之曝 路於該等絕緣材料層之間的側壁上形成一阻擋電介質.及 在該等絕緣材料層之間的該阻擋電介質上形成控制閑極。 根據本發明之另一實施例，一種單體式三維反及串包 括：一半導體通道，該半導艚 千等體通道之至少一個端部分實質 上垂直於一基板之一Φ & Μ 要表面延伸；複數個控制間極電 極，其實質上平行於該基板之該主要表面延伸，其中該複 數個控制閘極電極至少包㈣位於_ [元件層級中之一 第一控制閘極電極及定位於定位於該基板之該主要表面上 方且該第-元件層級下方之一第二元件層級中之一第二控 制間極電極；—層級間絕緣層m於該第—控制⑽ 電極與該第二控制間極電極之間；一阻擋電介質，該阻擋 電介質包括複數個阻擋電介質段，其十該複數個阻擋電介 157274.doc 201214631 質段中之每一者經定位而與該複數個控制問極電極中之一 ^者接觸；複數個離散電荷儲存段，其中該複 電何铸存段中之每一者至少部分地經定位而與-各別阻1 2;丨質段接觸’且其_該複數個離散電荷儲存段至少包括 疋位於„亥第一 π件層級中之一第一離散電荷儲存段及定位 26亥第一兀件層級中之—第二離散電荷儲存段；-穿隨電 ”質其疋位於該複數個離散電荷儲存段中之每一者盥琴 半導體通道之間；及至少_第一導電或半導體屏蔽翼，皇 定位於該第—離散電荷儲存段與該第二離散電荷鍺存段^ 間。 根據本發明之另一實施例，一種製造一單體式三維反及 串之方法包括：形成U及—第二層之—交替層堆 疊，其中該第—層包括_導電或半導體控制間極材料且盆 中該第二層包括一絕緣子層及一第一犧牲子層；敍刻該堆 疊以在該堆疊中形成至少一個開口；選擇性地姓刻該第— 層以形成第-凹入部；在該等第一凹入部中形成一阻擋電 介質；在該等第一凹入部中該阻擋電介質上方形成彼此分 離之複數個離散電㈣存段；在該㈣散電㈣存段之曝 露於該至少一個開口令之一側壁上方形成一穿隧電介質； 在該至少一個開口中形成一半導體通道；餘刻該堆疊以曝 路該堆疊之一背側；移除該第一犧牲子層以形成第二凹入 部；及在該等第二凹入部中形成彼此分離之複數個導電或 半導體屏蔽翼，其中在每一第二層中，該第一犧牲子層定 位於該絕緣子層上面或下方。 157274.doc ⑧ -10· 201214631 根據本發明之另—實施例，一種製造—單體 串之方法包括：形成-第-層及-第二層之X:、准反及 且，其中該第—層包括一第一犧牲子層、 及定位於該第-犧牲子層與該第二犧牲子層之間 犧牲子層’ _該堆疊以在該堆疊中形成至少 選擇性地關該第三犧牲子層以形成第-凹入部； 第-凹人部中形成彼此分離之複數個離散電荷 = 該等離散電荷儲存段之曝露於該至少一個開口中之：二 上方形成-穿隨電介質；在該至少一個開口中形成 體通道；㈣該堆疊以曝露該堆疊之―背側，·移除該第一 犧牲子層、該第二犧牲子層及該第三犧牲子層以形成:蛤形 開口· ’以使得該複數個離散電荷儲存段曝露於該等給形開 口中’在該等蛤形開σ中該複數個離散電荷儲存段上方形 成複數個蛤形阻擋電介質段；及在㈣蛤利口中該複數 個給形阻擋電介質段上方形成複數個蛤形控㈣極電極。 該第二層包括—絕緣層’且該第三犧牲子層包括不同於該 第犧牲子層、该第二犧牲子層及該第二層之一犧牲材 料。 根據本發明之另一實施例，一種製造一單體式三維反及 串之方法包括：在一基板上方形成—第一層及一第二層之 乂#層堆豐’其中該第一層包括一導電或半導體控制閘 極材料且其中②第二層包.括—絕緣材料；似，丨該堆疊以在 該堆疊中形成至少一個開口；選擇性地蝕刻該第一層以形 成第凹入部；在該等第-凹入部中形成-導電或半導體 157274.doc -1J · 201214631 襯裡’該導電或半導體襯裡具有一蛤形狀；在該等第一凹 入部中之該導電或半導體襯裡上方形成一阻擋電介質；在 該等第一凹入部中該阻擋電介質上方形成彼此分離之複數 個離散電荷儲存段；在該等離散電荷儲存段之曝露於該至 少一個開口中之一側壁上方形成一穿隧電介質；及在該至 少一個開口中形成一半導體通道。 【實施方式】 下文將參考附圖闡述本發明之各實施例。應理解，以下 說明意欲闡述本發明之例示性實施例而非限制本發明。 單體式二維記憶體陣列係其中多個記憶體層級形成於 一單個基板（諸如，一半導體晶圓）上面而無介入基板之一 記憶體陣列。術語「單體式」意指該陣列之每一層級之層 係直接沈穑於該瞌；5丨丨夕立__ π 7上β _
少一個記憶體單元定位於另一 另一記憶體單元上方。該陣列允 §亥等反及事經垂直定向以使得至 1 157274.doc ⑧ -12- 201214631 許反及元件之垂直縮放以提供每單位面積之矽或其他半導 體材料之一較高記憶體單元密度。
實施例I 在某些實施例中，單體式三維反及串18〇包括一半導體 通道1’其具有貫質上垂直於一基板1〇〇之一主要表面l〇〇a 延伸之至少一個端部分，如圖ΙΑ、2A及圖3至4中所展 示。舉例而言’半導體通道1可具有一柱形狀且整個柱形 半導體通道實質上垂直於基板1〇〇之主要表面延伸，如圖 1A及2A中所展示。在此等實施例中，該元件之源極/汲極 電極可包含提供於半導體通道丨下方之一下部電極1〇2及形 成於半導體通道1上方之一上部電極202,如圖1a&2a* 所展示。另一選擇係，半導體通道i可具有形管形狀’ 如圖3及4中所展示。該1；形管形狀半導體通道之兩個翼部 分la及lb可實質上垂直於基板1〇〇之主要表面i〇〇a延伸， 且U形管形狀半導體通道丨之一連接部分卜連接實質上垂直 於基板100之主要表面100a延伸之兩個翼部分la、ibe在 此等實施例中，源極電極或汲極電極202丨中之—者自上方 接觸該半導體通道之第一置部分，B _ _ 乐異。丨刀，且一源極電極或汲極電 極2022中之另一者自上方接觸半導體通道1之第二翼部 分。可將-可選主體接觸電極（未展示）安置於基板⑽h 自下方提供與半導體通道夏之連接部分之主體接觸。出於 清晰起見’現在圖U4中展示反及串選擇或存取電晶體。 下文更詳細地闡述此等電晶體。 在某些實施例中，半導體通道1可係-填充特徵，如圖 157274.doc -13· 201214631 2A至2B及圖4中所展示。在某些其他實施例中，半導體通 道1可係空心，舉例而言，用一絕緣填充材料2填充之一空 心圓柱，如圖1Α至1Β及圖3中所展示。在此等實施例中， 可形成一絕緣填充材料2以填充由半導體通道丨環繞之空心 部分。 基板1 00可係此項技術習知之任一半導電基板，諸如， 單晶矽、IV-IV化合物（諸如，矽-鍺或矽_鍺_碳）、Ιπν化 合物、II-VI化合物、此等基板上方之磊晶層或者任一其他 半導電或非半導電材料（諸如，氧化矽、玻璃、塑膠、金 屬或陶瓷基板卜基板100可包含製作於其上之積體電路， 諸如用於一記憶體元件之驅動器電路。 可將任何適合半導體材料用於半導體通道i ,舉例而 言，矽、鍺、矽鍺或其他化合物半導體材料，諸如， V、II-VI或者導電或半導電氧化物等材料。該半導體材料 可係非晶、多晶或單晶。可藉由任何適合沈積方法來形成 該半導體通道材料。舉例而言，在一項實施例中，藉由低 壓化學氣相沈積（LPCVD)來沈積該半導體通道材料。在某 些其他實施例中，該半導體通道材料可係藉由使一初始沈 積之非晶半導體材料再結晶而形成之一再結晶多晶半導體 材料。 絕緣填充材料2可包括任一電絕緣材料，諸如，氧化 石夕、氮化矽、氧氮化矽或其他高k絕緣材料。 該單體式三維反及串進一步包括複數個控制閘極電極 3,如圖1AJ_1B、圖2人至^及圖3至4中所展示。控制閑極 157274.doc 201214631 電極3可包括具有實質上平行於基板⑽之主要表面100a延 伸之-條帶形狀之一部分。複數個控制間極電極]至少包 括定位於一第一元件層級（例如，元件層級A)中之一第一 控制閘極電極3a及定位於定位於基板1〇〇之主要表面 元件層級A下方之一第二元件層級（例如，元件層級 B)令之帛一控制閑極電極3b。該控制閉極材料可包括此 項技術中習知之任-種或多種適合導電或半導體控㈣極 材料，諸如經摻雜之多晶矽、鎢、銅、鋁、鈕、鈦、鈷、 氮化鈦或其合金。舉例而言，在某些實施例中，多晶石夕係 較佳以允許容易之處理。 一阻擋電介質7係定位成毗鄰於控制閘極3且可由控制閘 極3環繞。阻擋電介質7可包括經定位而與複數個控制閘極 電極3中之一各別者接觸之複數個阻擋電介質段，舉例而 言，定位於元件層級A中之一第一電介質段7a及定位於元 件層級B中之一第二電介質段几分別與控制電極“及儿接 觸，如圖1A至1B、圖2八至23及圖3至4中所展示。在某些 實施例中，複數個阻擋電介質段7中之每一者之至少一部 分具有一蛤形狀。 如本文中所使用，一「蛤」形狀係經組態而類似於—英 文字母「C」之一側視剖面形狀。一蛤形狀具有彼此實質 上平行且實質上平行於基板1〇〇之主要表面1〇如延伸之兩 個段。該兩個段係藉由實質上垂直於前兩個段及表面1〇〇a 延伸之一第二段而彼此連接。三個段中之每一者可具有— 筆直形狀（例如，一矩形側視剖面形狀）或一稍微彎曲形狀 157274.doc -15- 201214631 (例如’以下伏形貌之曲率升高及下降）。術語實質上平行 包含確切平行段以及自確切平行組態偏離2〇度或更少之 段。術語實質上垂直包含確切垂直段以及自確切垂直組態 偏離20度或更少之段。該蛤形狀較佳含有受三個段約束且 使一第四側打開之一開口。該開口可由另一材料或層填 充。 該單體式三維反及串亦包括複數個離散電荷儲存段9， 其中之每一者至少部分地定位於一各別蛤形阻擋電介質段 7之一開口中。類似地，複數個離散電荷儲存段9至少包括 定位於元件層級A t之一第一離散電荷儲存段％及定位於 元件層級B中之一第二離散電荷儲存段9b。 該單體式三維反及串之穿隧電介質u定位於複數個離散 電荷儲存段9中之每一者與半導體通道丨之間。在某些實施 例中，穿隧電介質11在接近複數個離散電荷儲存段9處具 有一不均勻厚度及/或一不筆直側壁。在下文更詳細地闡 述之其他實施例中，穿隧電介質n具有一均勻厚度及/或 一筆直側壁》 阻摺電介質7及穿 "月一，叫、„仙-}里驭夕種相 或不同電絕緣材料獨立地選擇，諸如，氧化矽、氮化矽 氧氮化矽或其他高k絕緣材料。 離散電荷儲存段9可包括一導電（例如，金屬或金屬合 (諸如鈦、鉑、釕、氮化鈦、氮化铪、氮化鈕、氮化錯) 一金屬矽化物（諸如矽化鈦、矽化鎳、矽化鈷或其一組< 或半導體（例如，彡晶石夕）浮動閘極、導電奈米顆粒或_； 157274.doc -16· 201214631 散電何儲存電介質(例如，氮 例而言，在某些實施例令， '另一電介質）特徵。舉 儲存電介質特徵，其中之每一者勺啊儲存段9係離散電荷 電介質段7令之氮化物特徵，包括定位於各別給形阻措 I化物特徵9及氧化”随電：質二:::電介質段7、 氮化物·氧化物離散電荷儲存結構。在 之氧化：· 分中，將-多晶石夕浮動間極用 °之某些部 mmm > , L 非限制性貫例。然而， _材料。η使用一電介質電荷錯存特徵或其他浮動 圖5至13圖解說明根據本發 及串之一方法。 明之一第一實施例製
參考圖5Α(一透視圖）及圖呵沿圖从之線γ-γι之一側視 剖視圖），交替層121(121a、121b等ml22(122a、㈣等） 之-堆疊120形成於基板100之主要表面上方。可藉由任一 適合沈積方法(諸如，濺射、CVD、删等)來將層121、 122沈積於基板上方。層121、122可係_〇〇⑽厚。 在此實施例中，第一層121包括一第一導電（例如，金屬 或金屬合金）或半導體（例如，重摻雜之n+或p+多晶矽）控制 閘極材料，且第二層丨22包括一第二絕緣材料（例如，氮化 石夕、氧化石夕等）。術語重摻雜包含經η型或p型摻雜至高於 1〇18 cm·3之一濃度之半導體材料。 在層121、122之沈積後面係蝕刻堆疊12〇以在堆疊12〇中 形成至少一個開口 81 ^開口 81之一陣列可形成於其中隨後 將形成反及串之垂直通道之位置中。 157274.doc 17 201214631 接下來，與第二材料122相比，選擇性地蝕刻第一材料 以在第一層121(亦即，層121a、121b等）中形成第一凹入部 62。可藉由選擇性、各向同性濕式或乾式蝕刻來形成凹入 部62，與第二材料m相比，其選擇性地蝕刻第—材料 121。每一凹入部62之深度可係6至1〇()11111。 接著，在開口81中形成一阻擋電介質7(亦通稱一多晶矽 間電介質’ IPD) ’以使得該阻擋電介f塗佈第_凹入部62 之側，從而導致如圖6中所展示之一結構。阻擋電介質7可 L括藉由保形原子層沈積（ALD)或化學氣相沈積（CVD)而 沈積之氧化秒層。替代地或除氧化⑦以外，可使用其他高 k電介質材料’諸如氧化給。電介質7可具有6至2〇⑽之一 厚度阻擋電介質7包括定位於第一凹入部62中第二材料 122之懸伸部分之間的複數個蛤形阻擋電介質段（例如，阻 擋電介質段7a及7b)。 此外’―電荷儲存材料9形成於開口 81中及第—凹入部 62中阻擋電介質材料7上方’從而導致圖μ中所展示之結 構。電荷儲存材料9包括複數個離散電荷儲存段（例如，9a 及9b)，其形成於複數個蛤形阻擋電介質段（例如，〜或叫 中之一各別者中之—開口内部。離散電荷儲存段9a、9g 猎由在開口 81中础鄰於第二材料122之凸出部分延伸之電 荷儲存材料9層之外部部分而彼此連接。 ’離散電荷儲存材料9 ，氮化矽離散電荷儲 散電荷儲存材料可包 如上文所闈釋，在某些實施例中 可包括-電荷儲存電介質材料(例如 存電介質特徵）。另一選擇係，該離 J57274.doc 201214631 括一導電或半導體浮動閘極材料（例如，一金屬、金屬合 金（諸如™)、金屬石夕化物或重摻雜之多晶石夕浮動間極材 料）。可使用任何所期望之方法來形成電荷儲存材料9,諸 如 ALD 或 CVD。 在某些實施例中，接著’可移除在開口以中毗鄰於第二 材料122之凸出部分延伸之電荷儲存材料今之外部部分以將 離散電荷儲存段（例如，949b)彼此分離從而導致圖8A 中所展示之-結構。若期望，則接著可移除在開⑽中田比 鄰於第二材料122之凸出部分延伸之阻擔電介们之外部部 分以將離散阻播電介質(例如，7a及7b)彼此分離。舉例而 3 ’可在-個步驟或兩個單獨步驟中在開⑼中各向显性 地乾式或濕式钱刻該電荷儲存材料及該阻撐電介質材料以 留下僅凹入部62中（亦即，阻擋電介質7之給形部分内部）之 電荷錯存材料9。若期望，則該各向異性敍刻可經延伸以 亦蝕刻絕緣材料122以擴大開口 81之大小。 若期望形成-金屬石夕化物浮動閑極9a、9_非多晶石夕浮 如、％，則藉由任一適合方法（諸如，ALD或濺射） 在圖8A中所展示之多晶石夕浮動閑極％，上方形 化物形成金屬層（諸如，鈦、 ......a , 鈷或鎳）。在矽化退火之後， 錯由金1'多㈣之反應來料動閘極9 屬―如’“，侧”接著=-一金 適合選擇㈣刻方法（諸如，用於—Μ屬層之 (piranha)蝕刻）來將金屬層 "… 介質7之料料#料122及阻擔電 方之未反應部分選擇性地蝕刻掉。 157274.doc -19· 201214631 _、犯、8(：及则解說日月用於使” 係選擇性氧化物或耗物_來形成多晶料動 儲存段9a、9b之替代方法。圖78圖解說明 結構之結構，其中在開口8 W於圖7八之 9。 中形成一多晶矽浮動間極層 如圖附所展示，藉由濕式或乾式氧化（亦即古 溫下之水蒸氣或含有空氣之環境中之氧化）來部分地氧: 夺動閘極層9，以使得凹入部62中 辟六π η 矽净動閘極電荷 儲存Ua、9b保持未氧化而將層9之其餘部分（例如，凸出 之第二材料m上方之外部部分）轉換成氧切層…。p 9” 9b保持未氧化，此乃因多晶石夕層9在凹人⑽中^ 入部62在開口 81中之外部厚。該部分氧化可係-定時氧 化，其經定時以在將段9a、9b轉換絲切之前終止。 如請中所展*，在氧化步驟之後，使用任—適合選擇 性濕式或乾式蝕刻來將氧化矽層19a選擇性地蝕刻掉以留 下凹入㈣中之多W浮動間極％、外’比多晶石夕相比， 其將氧化石夕選擇性地敍刻掉。雖然將層…闡述為氧化石夕 層，但其可包括藉由氮化或氧氮化多晶石夕層9而形成之氮 化矽或氧氮化矽層。 在圖8C中所展示之第二替代方法中，在開，中之浮動 閉極層9上方形成硬化物形成金屬層，諸如，鈦、始、錦 等層。接著，藉由將該結構退火以使層9與該金屬層部分 地反應來將多晶矽層9部分地轉換成一金屬矽化物層 19b(例如，鈦、銘、鎳等矽化物）。 157274.doc •20- 201214631 —在矽化退火之後，不將凹入部62中之多晶矽浮動閘極電 荷儲存段9a、9b轉換成矽化物而將層9之其餘部分（例如， 凸出之第二材料122上方之外部部分）轉換成矽化物層 19b。段9a、外保持未矽化’此乃因多晶矽層9在凹入部“ 中比凹入部62在開口 81中之外部厚。該部分矽化可係一定 時矽化，其經定時以在將段9a、9b轉換成矽化物之前終 止。另一選擇係，該部分矽化可受多晶矽層及金屬層之相 對厚度控制，以使得在凹入部62中提供過量多晶矽，此舉 使得無法獲得充足金屬以形成矽化物。可藉由選擇性蝕刻 而自矽化物層19b移除金屬層之任一剩餘部分。 如圖8D中所展示，在矽化步驟之後，使用諸如矽化鈦食 人魚蝕刻之任一適合選擇性濕式或乾式蝕刻來將矽化物層 19b蝕刻掉，與多晶矽相比，其將矽化物材料選擇性地蝕 刻掉。 圖8A及8D之結構之間的一個差別係阻擋電介質7之形 狀。在圖8A之藉由一各向異性蝕刻方法而製造之結構中， 該阻擋電介質包括複數個離散區7a、7b等。相比之下，在 圖8D之藉由選擇性矽化物蝕刻而形成之結構中，阻擋電介 質7包括含有凹入部62中之區7a、7b之一連續層。 在圖8A及8D中所展示之所得結構中，彼此分離之複數 個離散電荷儲存段（例如，9a及9b)安置於凹入部中第二材 料122之懸伸部分之間。根據圖巧及圖犯至81)選擇性地移 除電荷儲存材料層9之外部部分之方法之一個優點係可完 全消除在側壁上形成「多晶矽階梯殘留（p〇ly_stringe〇」 I57274.doc -21 · 201214631 (亦即，藉由乾式蝕刻方法不可完全移除外部部分）之一既 在缺陷。另外，與乾式蝕刻方法相比，氧化矽層Μ p曰 化物層19b之選擇性濕式蝕刻可導致對電荷儲存矽 損壞。 '· 接下來’ -穿隧電介質U形成於電荷儲存材料％例如， 離散電荷儲存段9a及9b)及材料122之曝露 々、1少—個開口 81中之側壁上方，從而導致圖9中所展示之—处 ^ 、·σ構。若使 ，用圖8Β至8D之濕式㈣方法來形成電荷儲存材料儲存尸 9a、9b，則該穿隨電介質形成於電荷儲存材料9(例如，: 散電荷儲存段9a及9b)之側壁及定位於 、土 v —個開口 8 i中 之凸出部分材料122上之阻擋氧化物電介質之外部部分上 方。該穿隧電介質可包括氧化矽或其他適 氧氮化物、氧化物及氮化物多層堆疊或—高κ電介質°(例 如’氧化鈴）)之-相對薄絕緣層（例如’ 4至1〇⑽厚卜可 =由任一適合方法（諸如’ALD、CVD等）來沈積該穿 介質。 在-替代方法中，可藉由在一個步驟中直接轉換（例 如’-化)半導體電荷儲存材料層9之外部部分而非藉由以 上述方法移除層9之外部部分且在電荷儲存材料9之側壁上 方形成穿隨電介質U之兩個步驟製程來形成穿隧電介質 1 1。在此替代方法中，犯士_々a i_ $成一夕日曰矽浮動閘極層9，如圖 对所展示。接著，在-定時氧化中部分地氧化多晶石夕層 9以形成-相對薄氧化物層19a，如圖叫所展示。可使用 可提供欲用作穿隨電介質之具有良好品質之氧化物之任一 157274.doc -22- 201214631 氧化方法，諸如，一高溫輻射氧化製程。如圖8d中所展 不，薄氧化物層19a不被移除而保留於最終元件中作為穿 随電介質，如圖8B中所展示。因此，不需要一單獨穿隨電 介質11之一沈積。 此外’在至少-個開σ 81中形成—半導體通道材料卜 j某些實施例中，半導體通道材料!用一半導體通道材料 完全填充至少一個開口 81，如圖1〇中所展示。另一選擇 係，在至少一個開口中形成半導體通道1之步驟在至少一 個開口81之側壁上但不在至少一個開口以之一中心部分中 形成-半導體通道材料！，以使得半導體通道材料工不完全 填充至少-個開口 81。在此等替代實施例中，—絕緣填充 材料2形成於至少一個開口81之中心部分中以完全m 少個開口 81 ’如圖11中所展示。較佳地，通道1材料包 括輕摻雜之p型或—（亦即，摻雜低於1〇17 cm)石夕材料。 一 η通道元件係較佳’此乃因其容易與n+接面連接。然 而，亦可使用一P通道元件。 一可藉由任何所期望之方法來形成半導體通道卜舉例而 言’可藉由在開口81中及堆疊120上方沈積半導體(例如， 多晶石夕）材料來形成半導體通道材料】，後面係藉由使用堆 疊120之頂部表面作為一拋光停止或敍刻停止之化學機械 拋光(CMP)或回蝕來移除所沈積之半導體層之上部部分之 一步驟。 刀 \ 在某些實施財，可在無—單獨遮罩步驟之情況下藉由 金屬誘發結晶（MIC，亦稱為金屬誘發橫向結晶）來形成一 J57274.doc -23· 201214631 單晶石夕或多晶石夕垂直通道卜㈣方法因開口 81中之通道 材料之橫向拘限而提供全通道結晶。 在MIC方法令，可首先在至少一個開口以中及堆疊咖 上方形成-非晶或小粒度多晶石夕半導體（例如，石夕）層3〇3， 後面係在半導體層3〇3上方形成一成核促進劑層⑽，如圖 12中所展示。成核促進劑層3()5可係—連續層或複數個不 連續區。該成核促進劑層可包括任何所期望之多晶石夕成核 促進劑材料，舉例而言但不限於諸如Ge、別、pd、A〗或其 一組合等成核促進劑材料。 接著，可藉由使非晶或小粒度多晶半導體再結晶來將非 晶或小粒度半導體層303轉換成一大粒度多晶或單晶半導 體層3〇1，從而導致圖13中所圖解說明之一結構。可藉由 一低溫（例如，300至60〇 C)退火來進行再結晶。 接著，可藉由使用堆疊120之頂部表面作為一停止之 CMP或回姓來移除多晶半導體層3()1之上部部分及成核促 進劑層305 ’從而導致圖1〇令所展示之結構。可藉由選擇 性地濕式蝕刻剩餘之成核促進劑層3〇5及層3〇1之頂部中之 任何所形成矽化物來進行該移除，後面係使用堆疊12〇之 頂部作為一停止之矽層3〇1之頂部之CMP。 此外，可在半導體通道丨上方形成一上部電極，從而 導致圖1或2中所展示之一結構。在此等實施例中，可在於 基板100上方形成堆疊12〇之步驟之前將一下部電極1〇2提 供於半導體通道1下方。下部電極及上部電極可用作反 及串之源極/没極電極。 157274.doc -24- 201214631 實施例π 在第二實施例甲，反及串之源極/汲極電極可兩者皆形 成於半導體通道1上方且通道1具有一 管形狀，舉例而 言，如圖3及4令所展示《在此等實施例甲，一可選主體接 觸電極（如下文將闈述）可安置於基板1〇〇上或基板1〇〇中以 自下方提供與半導體通道1之連接部分之一主體接觸。 如本文中所使用，一「U形管」形狀係經組態而類似於 一英文字母「U」之側視剖面形狀。此形狀具有實質上彼 此平行且實質上垂直於基板1〇〇之主要表面1〇〇3延伸之兩 個段（本文中稱為「翼部分」）。該兩個翼部分藉由實質上 垂直於前兩個段且實質上平行於表面1〇〇3延伸之一連接段 或部分而彼此連接。三個段中之每一者可具有一筆直形狀 (例如，一矩形側視剖面形狀）或一稍微彎曲形狀（例如，以 下伏形貌之曲率升高及下降）。術語實質上平行包含確切 平行段以及自確切平行組態偏離2〇度或更少之段。術語實 質上垂直包含確切垂直段以及自確切垂直組態偏離2〇度或 更少之段。 可使用任何所期望之方法來形成具有一U形管形狀之半 導體通道1冑例而言，圖14至21圖解說明根據本發明之 第二實施例製造具有一 U形管形狀半導體通道之一反及串 之一方法。 圖14中所展示之基板1〇〇可包括一半導體基板，其視情 況各有欣入式導體及/或各種半導體元件。另一選擇係， 基板100可包括—絕緣或半導體層，其視情況含有嵌入式 157274.doc •25- 201214631 導體。 首先，可在基板100中及/或基板100上方形成一犧牲特 徵89，此係在於至少一個犧牲特徵89上方形成第一材料及 第二材料之交替層堆疊12〇之步驟之前。犧牲特徵89可由 任一適合犧牲材料形成，諸如一有機材料、氮化矽、鎢 等，與堆疊】20中及該反及#中之其他材料相比，可選擇 性地蝕刻該犧牲材料 特徵89可具有類似於如下文將闡述 之ϋ形之連接段之所期望形狀之任一適合形狀。 一絕緣保護層108可形成於犧牲特徵89與堆疊12〇之間。 舉例而言，若特徵89包括氮化矽，則層1〇8;包括^化 石夕。 此外，至少兩㈣口 81及82接著形成於堆疊12〇中從 而導致圖14Α中所展示之一結構。圖14Β展示沿圖"A中之 線χ-χ，之一俯視剖視圖。圖14C展示沿圖14Α中之線ζ_ζ，之 一俯視剖視圖。®14Α係沿圖14Β及14C中之線γ_γ，之一側 視剖視圖。開Π81及82形成於犧牲特徵的上面，如圖14八 至"C中所圖解說明。在某些實施例中，當自上面觀看 時’該半導體通道具有兩個圓圈之一剖面，如圖ΗΒ中所 展示。較佳地，將保護層108用作用於開口 8ι、Μ之蝕刻 之-停止，以使得層1()8之頂部形成開⑽、82之底部表 面。 接著’可使用上文在第一實施例中闡述且在圖⑴艸 圖解說明之相同或類似方法來在開口 81、82中形成該反及 串之阻擋電介質7及複數個離散電荷儲存段9,從而導致圖 157274.doc •26· 201214631 15中所展示之一結構。 翻至圖16,接著，软队s， 者移除至少一個犧牲特徵Α ϋ 定位特徵89之一空心… 續89以形成其中 ⑽之—主要表面咖 83實質上平行於基板 要表面1〇〇a延伸且連接至少兩個開口 Μ。， 攸而形成一空心U形管办 、… 官工間80。可藉由進-步蝕刻開口 *例如’藉由各向異性钮刻）來形成空心區83，以使 :旱此等開口延伸穿過保護層⑽以曝露犧牲特徵89。接 者’使用-選擇性濕式或乾式㈣來選擇性地㈣犧牲特 :89材料’其在實質上不蝕刻材料⑵、阻擋電介質7及電 荷儲存段9之情況下選擇性地移除該犧牲特徵材料。 接下來，一穿隧電介質丨丨及在穿隧電介質丨丨上方之一半 導體通道1可形成於空心U形管空間8〇中。在某些實施例 中，在空心U形管空間80之侧壁上形成半導體通道丨之步驟 可用半導體通道材料完全填充空心U形管空間8〇，如圖4中 所展示。另一選擇係，在空心U形管空間8〇中形成半導體 通道1之步驟在空心U形管空間80之側壁上但不在空心U形 管空間80之一中心部分中形成一半導體通道材料，以使得 該半導體通道材料不完全填充空心U形管空間80。在此等 實施例中，接著，一絕緣填充材料2形成於半導體通道1之 中心部分中以完全填充空心U形管空間80，從而導致圖17 中所展示（圖3中亦展示）之一結構。半導體通道1實質上採 用空心U形管空間80之形狀，空心U形管空間80包含第一 垂直延伸開口 81及第二垂直延伸開口 82以及水平延伸空間 I57274.doc •27- 201214631 此外’接著’蝕刻堆疊120以形成一軌道形閘極切口， 其接著由-絕緣材料185(諸如，氧化石夕等）填充以將環繞半 導體通道1之兩個翼部分之控制間極電極3彼此電隔離，從 而導致圖1 8A(透視圖）及！ 8B(沿圖】8A中之線γ_γ|之側視剖 視圖）中所展示之一元件。 一源極電極或汲極電極可經形成以接觸半導體通道1之 定位於第一開口 81中之翼部分且另-汲極或源極電極接觸 半導體通道1之定位於第二開口 82中之另_翼部分。在某 些實施例H及極電極透過—汲極選擇電晶體咖（亦 稱為SGD元件)接觸至該反及串通道且該源極電極透過一 源極選擇電晶體203b(亦稱為SGS元件）接觸至該反及串通 道之另-側。此等選擇電晶體可在閘極㈣之前形成於半 導體通道1中每一翼1&、113上’從而導致圖19中所展示之 一結構。 隨後，可接著執行該閘極切割步驟以在與分離環繞半導 體通道1之兩個翼部分之控制閘極電極3之步驟相同之步驟 中將選擇電晶體203a及203b彼此分離，從而導致圖2〇A(透 視圖）及20B(沿圖20B中之線Y-Y·之剖視圖）中所展甲之一钟 構。 接下來’在毗鄰反及串之選擇電晶體之間，諸如在如圖 21中所展示之毗鄰串之毗鄰SGD元件203a之間，進行一切 割。最後，一絕緣材料187(諸如，氧化矽等）形成於選擇電 晶體之間的切口中，從而導致如圖21中所展示之反及串 180之一陣列。 • 28 - 157274.doc ⑧ 201214631
實施例III 在一第三實施例中’除圖3至4及圖17至21中所展示之一 U形管形狀以外’半導體通道1還可具有一「小」u形側視 剖面’如圖22A(透視圖）及22B(沿圖22A中之線γ_γ•之叫視 圖）中所展示。在第二實施例中，該U形管形狀之每一翼 la、lb形成於一單獨開口 81、82中。在本第三實施例中’ 该「小」U形之兩個翼形成於同一開口中。 特定而言’如圖22A及22B中所展示，u形半導體通道j 之兩個翼部分lw及lw’形成於同一開口 81中。翼部分實質 上垂直於基板100之一主要表面l〇〇a延伸且由開口 81之底 部處之一連接部分lw"連接。該連接部分實質上平行於基 板100之主要表面l〇〇a延伸。 如圖22A中所展示，在每-開口 81中形成複數個u形反 及串。舉例而言，如圖22A中所展示，每一開口 81中之第 一反及串180a包含翼lw及lw，。每一開口中之第二反及串 180b包含翼ΐχ及ΐχ'等。該等反及串 寸久汉甲可配置成一栅格形陣 列，其包含沿一第一水平「z ,太Β τ 」方向（亦即，平行於基板 100之主要表面1〇〇a)配置於每一細長溝槽形開口 81中之一 組串180a、祕以及沿-第二水平「χ」方向（亦即，平行
於主要表面100a且垂直於z方向）在| 一嫲剌M J )隹母毗鄰開口 8 1中之一 第二組串 180a、180a。 圖23至27圖解說明根據本發明筮— 犬乃又弟二貫施例製造帶有具 有圖22A至22B中所展示之「小^开Μ目，丨相w r ^ ， 」U仏側視剖面之半導體通 道之一反及串之一方法。 I57274.doc •29· 201214631 在此等實施例中，一連接特徵1W"可形成於基板1〇〇中及/ 或基板100上方，此係在於連接特徵lw ”上方形成第一材料 及第二材料之交替層堆疊120之步驟之前。連接特徵^"可 係形成於基板1〇〇中或基板100上方之一半導體或導體區。 舉例而言，連接特徵lw”可包括由保護絕緣層1〇〇b包封且 嵌入於半導電層10〇3中之一半導體或導體區，如圖MB中 所展不。特徵lw"可藉由一鑲嵌製程而形成於層l〇〇a之溝 槽中。另一選擇係，可藉由以微影方式圖案化一導電或半 導體層以形成特徵1W，，來形成特徵lw”，後面係在特徵 周圍形成絕緣層100b及半導電層i〇〇a。 此外，接著在堆疊120中形成至少一個開口 81，從而導 致圖23八（透視圖）及238(沿圖23八之線丫-丫，之剖視圖）中所 展示之一結構。在此非限制性實例中，開口 81具有如圖 23A中所展示之一正方形或矩形俯視剖面。然而，若期 望，則可使用其他形狀，舉例而言，一圓形。一可選主體 接觸電極102可提供於基板1〇〇中或基板1〇〇上方以自下方 接觸連接部分特徵1 w ”。 接著，可使用上文相對於第一實施例及圖5至13所闡述 之方法來形成阻擋電介質7及複數個離散電荷儲存段9及穿 隧電介質層11，從而導致圖24A及MB中所展—处 構。 接下來，接著（例如，藉由各向異性蝕刻）蝕刻穿隧電介 質層11之定位於至少一個開口 81之底部之一底部部分及定 位於穿隧電介質層11之底部部分下方之絕緣保護層1〇8以 157274.doc -30· 201214631 曝露開口81之半導體連接特徵lwi，，從而導致圖25B中所展 不之-結構。在同一敍刻步驟期間亦自該堆疊之頂部移除 穿随電介質層i卜穿隨電介質Μ保持於類似於一側壁間 ‘ 隔件之開口之側壁上。 ^ 接著，半導體通道材料可使用上文所閣述之方法而形成 於開口 81中。類似地，半導體通道材料可完全或部分地填 充開口 8卜接著，敍刻該半導體通道材料之中間部分以形 成U形半導體通道！之兩個翼部分^及^,，從而導致圖 22A至22B中所展示之結構。如圖22B中所展示，口形半導 體通道i之兩個翼部分lw&lwi由實質上平行於基板ι〇〇之 主要表面延伸之連接部分lw"(亦即，連接特徵連接。 另-選擇係，可在藉由留下填充開口 81之半導體材料之一 底部部分不被钮刻而非在形成該半導體材料之步驟之前將 該底部部分提供於該堆疊下方且使其曝露來敍刻該半導體 f料之中間部分之步驟期間形成連接半導體通道之兩個翼 部分lw及1W|之連接特徵lw"。 接下來，一絕緣填充物2形成於連接特徵^"上方 半導體通道1之兩個分離翼部分lwAlw，之間，如圖26中所 展示。 類似地’源極電極202丨及汲極電極2〇22可形成於半導體 LC1上方’如圖3及4中所展示。選擇電晶體2〇3a中之一 者自上面接觸第一翼部分1w，且選擇電晶體203b中之另一 者自上面接觸第二翼部分】w，’如圖％中所展示。 在某些貫施例中，在钱刻穿隨電介質層11之定位於至少 I57274.doc -31. 201214631 一個開口 81之底部上方之底部部分之步驟之前，一遮罩間 隔件層14可形成於穿隧電介質層丨丨之定位於至少一個開口 81之侧壁上之部分上方，以使得穿隧電介質u之底部部分 保持曝露，如圖27中所展示。在此等實施例中，遮罩間隔 件層14保護穿隧電介質η使其在蝕刻穿隧電介質之底部部 分及保護層108之步驟期間不被損壞。可在蝕刻穿隧電介 質層11之底部部分及絕緣保護層i 08之步驟期間或之後移 除遮罩間隔件層14。間隔件層14可包括比層i丨之材料更不 易被用以蝕刻層11之底部之蝕刻媒介蝕刻之任一材料。舉 例而言，若穿隧電介質層⑽氧化矽.，則間隔件層丨何： 氮化矽。可藉由典型之側壁間隔件形成方法來形成該間隔 件層，諸如在Μ 口81之側壁及底部上形成層14且接著各向 異性地蝕刻層14以僅留下層14之在該等開口之側壁上之層 11上方之側壁間隔件部分，如圖27中所展示。
實施例IV 在第四實施例中，藉由使用前三個實施例之方法之一替 代方法來形成單體式三維反及串以形餘對薄之浮動問極 電荷儲存段9。此實施例之所得垂直反及串亦包含具有一 筆直側壁及一均勻厚度之一穿随電介質11。相比之下，若 電何儲存段9凸出至開口 81中超過材料122或若材料122凸 出至開口 81中超過段9，則前三個實施例之穿隧電介質u 7具有-稍微弯曲侧壁。此可造成穿隧電介質之側壁之一 幫曲及穿隧電介質!!之厚度之一變化，此乃因該穿隧電介 質在開口 81中之凸出部周圍彎曲。 157274.doc ⑧ •32· 201214631 —在第四實施例之—個組態中’離散電荷儲存段9中之每 —者可具有比同―元件層級中之各別控制閘極電極3之古 =的-高度。舉例而言’在反及” 8〇中，一： 電:儲存段Μ具有比-第一控制間極電極k高度㈣ =且：Γ離散電荷錯存段9b具有比一第二控制閘極 "b之商度短的一高度，如圖28A中所展示。術♦五「古 度」意指垂直於基板⑽之主要表面職之一垂直方向。门 如下文將更詳細地闡述’在第四實施例之另—袓能中， 第一離散電荷儲存段9中之每一者可具有比同—記:體單 几之各別控制閉極電極3之高度大的一高度。舉例而言， 在反及串3咐，一第-離散電荷儲存段9a可具有比一第 一控制閘極電極3a之高度大或具沾―古 荷儲存段9b具有比一第二i 帛-離散電 一 控制閘極電極扑之高度大或長的 一南度，如圖2 8B中所显- , 斤展不。出於清晰起見，自圖28A及 28B省略選擇電晶體。 圖29至34圖解說明根據本發明之—項實施例製造圖μα 中所展示之一反及串之一方法。 參考圖-29A，-導電或半導體控制間極材料層^⑽ 如，13U、⑶縳）及—犧牲材料層132(例如，132a、132b 等）之一交替層堆疊13G形成於定位於-基板⑽上方之一 絕緣保護廣1〇8上方。該犧牲材料可包括與該導電或半導 體控制：極材料相比可選擇性地蝕刻之任何期望之材料。 舉例而„ ’在一項實施例令，當控制閘極材料層⑶包括 -多晶石夕或鶴控制間極材料時，犧牲材料層132可包括氧 I57274.doc -33· 201214631 化物’諸如氧化矽。接著，可蝕刻堆疊130以在堆疊13〇中 形成至少一個開口 81 ^開口 81可延伸至基板1〇〇之主要表 面100a或延伸至保護層1〇8。圖29B展示沿圖29A之線χ·χ, 之一俯視剖視圖。 接下來，可在至少一個開口 81之一側壁上形成一阻擋電 介質層7。在此後面係在至少一個開口 81中形成阻擋電介 質層7上之一電荷儲存材料層9、電荷儲存材料層9上之一 穿隧電介質層11、穿隧電介質心上之-半導體通道層 1，如圖30Α及现中所展*。由於第四實施例之方法不: 成凹入部62,目此開口81具有筆直側壁。此導致具有筆直 側壁及一均勻厚度之穿隨電介質層U。 在某些實施例中，在至少一個開口 81中形成半導體通道 層1之步驟不元全填充至少一個開口 8丨。在此等實施例 中’接著在至少-個開口81之中心部分中形成—絕緣填充 材料2以疋全填充至少一個開口 8丨，從而導致圖3 (側視 剖視圖）及30B(俯視剖視圖）中所展示之一結構。另一選擇 係’ #在至少—個開口81中形成半導體通道層1之步驟用 -半導體通道材料完全填充至少一個開口以時，省略填充 材料2。 翻至圖31，另—絕緣層1〇6接著形成於堆疊13〇上方。 下來可接著移除犧牲材料層132以曝露控制閘極材料 131之間（包含控制閘極材料層⑴…爪之間）的阻撐電 質層7’從而導致如圖32A中所展示之—結構。自堆疊】 之背側而非透過開口 81移除犧牲材料層132。 I57274.doc ⑧ -34· 201214631 在某些實施例中’為打開至堆疊130之背側之入口以用 於移除犧牲材料層132，首先移除堆疊130之切口區域84。 圖32B中展示根據一非限制性實例之一所得結構之—俯視 圖°可藉由光微影形成一遮罩來形成切口區域84，後面係 餘刻未經遮罩之切口區域。 此外，接著可使用第一材料層131作為一遮罩來蝕刻阻 擋電介質層7及電荷儲存材料層9以形成複數個單獨離散電 荷儲存段9a、9b等及單獨離散阻擋電介質段7a、几等。在 某些實施例中，蝕刻阻擋電介質層7及離散電荷儲存材料 層9之步驟底切阻擋電介質層7及離散電荷儲存材料層9 , 以使得離散電荷儲存段乃、7b以及阻擋電介質段9八及叩 分別短於第一材料層131&及1323之厚度（亦即，垂直尺 寸）（亦即，一各別元件層級中之控制閘極之厚度），從而導 致如圖33中所展示之一結構。 接者，一絕緣填充材料33可形成於第一材料層i3i之 間' 阻擋電介質段7之間及離散電荷儲存段9之間，從而導 致圖34中所展示之垂直反及串。
類似地，-上部電極202可形成於半導體通道！上方，從 而導致圖28A中所展示之—結構。在此等實施例中，在於 基板_上方形成堆疊13〇之步驟之前，可將一下部電極 】〇2提供於半導體通道丨下方。.下部電極崎上部電極2〇2 可用作反及串之源極/沒極電極。出於清晰起見，圖激中 未展不選擇電晶體。此等電晶體可定位於圖28A中所展示 之-線性反及串之頂部及底部處或第二及第三實施例之可 157274.doc •35· 201214631 藉由此第四實施例之背側蝕刻方法而製造之一 u形反及串 之頂部處。 如圖28A中所展示，所得反及串28〇可包括基板ι〇〇上方 之複數個元件層級。元件層級中之每一者包括一各別控制 閘極3、毗鄰於各別控制閘極3之一各別阻擋電介質段7、 毗鄰於各別阻擋電介質段7之一各別離散電荷儲存段9、毗 鄰於各別離散電荷儲存段9之穿隧電介質層丨丨之一各別部 分及通道層1之一各別部分。如上文所闡釋，在每一各別 元件層級中，離散電荷儲存段9具有比控制閘極電極3之高 度短的一高度^該單體式三維反及串可進一步包括自上面 接觸半導體通道1之一源極電極或汲極電極2〇2中之一者及 自下方接觸該半導體通道之一源極電極或汲極電極】〇2中 之另一者。 圖35至42圖解說明根據本發明之第四實施例 製造圖28B中所展示之一反及串3 8〇之一方法。 參考圖35A及35B，一第一犧牲材料141(例如，Μ。、 141b等）及一第二犧牲材料142(例如，142&、14孔等）之一 交替層堆疊UG形成於定位於—基板1G0上方之-底部犧牲 ^ 408Ji^ 〇 ^141 ^ 之材料’以使得與第二犧牲材料U2相比可選擇性地触刻 第-犧牲材料W及底部犧牲材料彻。舉例而言，在一項 實施例中’當第二犧牲材料142包括氮化物（例如，氣 H㈣㈣141及底部犧牲材料彻可包括氧化物 (例如’氧化扑在另-實施例中，當第二犧牲材請包 157274.doc * 36 - 201214631 括-經摻雜之多晶料，第—犧牲材料141及底部犧牲材 料408可包括—未經摻雜之多晶石夕。接著，可钮刻堆疊140 以在堆疊14 0中形成至少一個開口 8 i。 接下來，如圖36A及細中所展示，在至少一個開口 Η 之一側壁上形成一離散電荷儲存材料層9，後面係在至少 個開81中形成電荷儲存材料層9上之一穿隨電介質層 11及穿隧電介質層U上之—半導體通道層i。在第四實施 例之此態樣中’在至少—個開σ81中形成半導體通道層i 之步驟不完全填充至少_個開口 8卜在此等實施例中，接 著’^至少—個開σ81之中㈣分中形成—絕緣填充材料 2以完全填充至少一個開口 81，從而導致圖36α(側視剖視 圖）及36Β(沿圖36Α中之線χ_χ，之俯視剖視圖）中所展示之 構。另一選擇係，當在至少-個開口 81中形成半導體 通道層1之步驟用一半導體通道材料完全填充至少一個開 口 8 1時，省略填充材料2。 翻至圖37，接著，在堆疊140上方形成-絕緣層406。接 下來可接著在不移除第一材料層141之情況下選擇性地 移除第二犧牲材料層142及底部犧牲材料·，從而導致圖 3 8Α中所展不之一結構。類似地，可在選擇性地移除第二 犧牲材料層142以打開至堆疊14〇之背側之入口之步驟之前 移除圖則中所展示之穿過堆疊14〇之切口區域％。圖 38Α(側視剖視圖）及38Β(沿圖38Α中之線χ_χ，之俯視剖視 圖）中展示根據一非限制性實例之一所得結構。 接下來，可接著使用第一犧牲材料層ΐ4ι作為一遮罩來
157274.doc •37· 201214631 姓刻電荷儲存材料層9以形成複數個單獨離散電荷儲存段 (諸如，9a及9b等），從而導致圖39中所展示之—結構。在 某些實施例中，可在形成電荷儲存材料層9之步驟之前在 至 >、一個開口 81之側壁上形成一可選敍刻停止層（未展 示）。在此等實施例中，在使用第一犧牲材料層141作為一 遮罩來飯刻電荷儲存材料層9之步驟之前，使用第一材料 層141作為一遮罩來蝕刻該可選蝕刻停止層以曝露電荷儲 存材料層9之一側之定位於第一材料層141之間的部分。 翻至圖40，一絕緣材料μ3(舉例而言，層143&、14儿等） 形成於第一材料層141之間以透過背側自切口區域區叫形 成絕緣材料層143及第一材料層141之交替層。接著，自切 口區94蝕刻出隔離層材料。一底部絕緣層41 8亦可在同一 步驟中形成於堆疊14G與基板！⑽之間，從而填充最初由圖 36A中所展示之底部犧牲層4〇8佔據之空間。 此外，接著可使用絕緣材料143作為一遮罩來選擇性地 移除第一材料層141以曝露離散電荷儲存段9之侧壁。此後 面係在離散電荷儲存段9之側壁上且在絕緣材料層143之曝 露於先前由絕緣材料層143之間的層141佔據之空間中之表 面上形成一阻擋電介質7 構。阻擋電介質7具有一 ’從而導致圖41中所展示之一結 反向」蛤形狀’其中該蛤形狀 之打開側面向遠離開口81而非朝向開口81處。接著，可在 絕緣材料層143之間的蛤形阻擋電介f7中之空的空間中形 成控制閘極3，從而導致圖42中所虽-Λ _ Τ所展不之—結構。舉例而 言’可藉由在蛤形阻擋電介質7及如1 及刀口區94中之空的空間 157274.doc ^ ⑧ 201214631 中沈積一導體（例如，藉由CVD沈積鎢）來形成經隔離之控 制閘極3 ’後面係隨後蝕刻出定位於切口區94中之導體之 部分。 一上部電極202可形成於半導體通道1上方，從而導致圖 中所展示之一結構β在此等實施例中，在於基板1 〇 〇上 方形成堆疊140之步驟之前，可將一下部電極1〇2提供於半 ‘體通道1下方。下部電極102及上部電極202可用作反及 串之源極/汲極電極。如上文相對於圖28A所闡述，出於清 晰起見，圖28B中未展示選擇電晶體。 如圖28B中所展示，所得反及串38〇可包括基板ι〇〇上方 之後數個元件層級。元件層級中之每一者包括-各別控制 閘極3、毗鄰於各別控制閘極3之一各別阻擋電介質段7、 田比鄰於各別阻擋電介質段7之-各別離散電荷儲存段9、田比 鄰於各別離散電荷儲存段9之穿隨電介質層η之一各別部 刀及通道層1之—各別部分。反及串之阻擋電介質段7中之 至°卩分具有一蛤形狀且反及串之複數個控制 閘極電極3中之每一者至少部分地定位於一各別阻擋電介 2段7之蛤形部分中之一開口中。在某些實施例中，在每 Y各別一元件I級中，離散電荷儲存段9具有比控制間極電 極32度大的—Μ，此乃因電荷儲存段9具有與給形阻 擋電介質7相同之高度，而控制開極電極3定位於反向蛤形 阻播電介質7内部。該單體式三維反及串可進一步包括自 上面接觸半導體通道源極電極或没極電極2〇2中之一 者及自下方接觸該半導體通道之一源極電極或汲極電極 I57274.doc -39- 201214631 102中之另一者。 另一選擇係，除圖29A及35A中所展示之開口 81以外， 還可形成空心U形管空間（未展示）。在此等替代實施例 中，半導體通道1實質上採用空心U形管空間之形狀，而非 具有一柱形狀（如圖28A及28B中所展示）。在此等替代實施 例中’可將兩個上部電極用作反及_之自上面接觸半導體 通道之源極/汲極電極，其中一可選下部電極接觸半導體 通道之底部部分作為一主體接觸，如圖3、4及22B中所展 示0
實施例V 在第五實施例中，將至少一第一導電或半導體（例如， 重摻雜之半導體）屏蔽翼定位於一第一離散電荷儲存段與 一第二離散電荷儲存段之間。該屏蔽翼透過分離每一單元 與定位於上面或下方之一此鄰單元之絕緣材料來減少每一 垂直反及串中之毗鄰單元之間的寄生耦合。 舉例而言’如圖43中所展示，將—屏蔽翼I2a定位於定 位於元件層級A中之電荷儲存段9續定位於反及串之元 件層級B中之電何儲存段9b之間。元件層級b ^位於基板 (出於清晰起見’圖43中未展示）之主要表面上方及元件層 級A下方。 屏蔽翼12a經定位而與同一元 U 70件層級（亦即，元件層級A) 中之控制閘極電極3 a電接觸。置 翼12a可包括定位於毗鄰、 垂直分離之單元之間且凸出 王電何儲存段9之間的空間（例 如’開口 81)中之一導電或丰练 守电X千導體層之一部分。翼12可包 I57274.doc 201214631 括任-導電材料(諸如，一金屬或金屬合金(例如， 化鈦、碎化欽等))或半導體材料(諸如，重摻雜之多： 石夕）。在此等實施例中，複數個阻擋電介質段7中之每―: 之至/ 刀具有—蛤形狀且複數個離散電荷儲存段9中 之每-者至少部分地定位於一各別蛤形阻擋電介質 之一開口中。 圖44至48圖解說明根據本發明之第五實施例製造圖中 所展示之一反及串480之一方法。 首先，在基板（出於清晰起見，未展示）上方形成使第一 層151及第二層152交替之一堆疊15〇。第一層15“例如， 元件層級A中之I5la及元件層級B中之151b)包括一導電戋 半導體控制閘極材料，諸如，重摻雜之多晶矽。第二層 152(例如，元件層級A中之152a及元件層級B中之15孔）二 括一絕緣子層153(例如，元件層級A中之153a及元件層級b 中之153b)(諸如，氧化矽）及不同於子層153之一材料（諸 如，氮化矽）之一第一犧牲子層154(例如，元件層級A中之 154a及元件層級b中之154b)。如在之前實施例中，接著蝕 刻堆疊150以在該堆疊中形成至少一個開口 81，從而導致 圖44中所展示之一結構。 此外，如圖45中所展示，接著在開口 81中及第一凹入部 62中形成一阻擋電介質7，且使用先前實施例中所闡述之 方法在第一凹入部6 2中阻擋電介質7上方形成彼此分離之 複數個離散電荷儲存段9。在第一凹入部6 2中形成阻擔電 介質7之步驟包括在第一凹入部62中形成複數個蛤形阻擋
157274.doc -41 · 201214631 電介質段7，且形成複數個離散電荷儲存段9之步驟包括在 複數個蛤形阻擋電介質段7中之一各別者中之—開口内部 形成複數個離散電荷儲存段9中之每一者。 接下來，可接著在離散電荷儲存段9之曝露於至少一個 開口 81中之一側壁上方形成一穿隧電介質n，後面係使用 上文所闡述之方法在至少一個開口 81令形成一半導體通道 1。在某些實施例中，在至少一個開口 81中形成半導體通 道1之步驟在至少一個開口 8丨之側壁上但不在至少一個開 之令〜邛分中形成一半導體通道材料1，以使得半 導體通道材料i不完全填充至少一個開口 81。至少一個開 1之中“邓刀中之一絕緣填充材料2用以完全填充至少 一個開口 81，從而導致圖46中所展示之一結構。另一選擇 下，半導體通道材料i使至少一個開口 81完全填充（未展示） 有一半導體通道材料。 接下來，接著使用先前實施例（例如，如圖32B中所展 示)中所闡述之方法來蝕刻堆疊15〇之一切口區域(出於清晰 起見，未展示）以曝露堆疊15〇之一背側。此後面係移除第 一犧牲子層154以透過該切口區域自該堆疊之背側形成第 二凹入部64(例如’元件層級A中之凹人部64a及元件層級B 中之凹入部64b)，從而導致圖47中所展示之一結構。舉例 而言，若犧牲子層154包括氮化矽，貝可藉由一選擇性渴 式触刻來移除此等子層，與多晶石夕及氧化石夕相比，其選擇 性地#刻It化石夕。 接者’在第二凹入部64中形成彼此分離之複數個導電或 157274.doc •42· 201214631 半導體屏蔽翼12’ &而導致圖43中所顯示之結構。翼^可 包括透過切口區提供之ALD或CVD沈積之鶴層。在透過切 口區沈積翼12之後，可蝕刻出切口區。 在上文之非限制性實例中，每一第一犧牲子層154定位 於每-第二層152中之絕緣子層153上面。舉例而言，元件 層級A中之第-犧牲子層154a定位於元件層級八中之絕緣 子層咖上面，且元件層級B中之第一犧牲子層㈣定位 於元件層級B中之絕緣子層1531)上方。因此，在每一紀憶 體單元中中，翼12定位於每一各別子層153上面及每一： 別控制閘極3下方。 另-選擇係，在每-第二層152中，第一犧牲子層154可 定位於絕緣子層153下方而非上面。在此组態中，在每一 記憶體單元中，翼12定位於每—各別子層153下方及每一 各別控制閘極3下方，如圖48中所展示。在此組態中，翼 12a係與下一單元之閘極3b接觸。另一選擇係，翼…可被 認為係層級B中之單元之部分，&乃因此翼連接至層級B 中之控制閘極。 在圖43及辦，複數個屏蔽翼12中之每_者定位於複數 個離散電荷儲存段9中之田比鄰兩者之間。舉例而言，屏蔽 翼12a定位於離散電荷儲存段“及％之間。
在另一組態中，反及串含有每單元兩個屏蔽翼，如圖Μ 十所展示。舉例而言’在層級B中之單元中，除與控制閉 極3b接觸之第—屏蔽翼⑶以外，每―單元進—步包括經 定位而與控制間極電㈣電接觸之一第二導電或半導體屏 157274.doc -43· 201214631 蔽翼13b(亦即，每一閘極接觸該閘極上面之一翼及該閘極 下方之一翼）。翼13b實質上平行於基板1〇〇之主要表面地 且至少部分地在第一離散電荷儲存段9a與第二離散電荷儲 存段9b之間延伸，如圖49中所展示。換言之，替代圖43及 48中之一個翼，可將兩個屏蔽翼（舉例而言，屏蔽翼12a及 屏蔽翼13b)定位於離散電荷儲存段93及9{3之間，如圖的中 所展示。定位於同一元件層級中之屏蔽翼藉由第一層 151(亦即，此等實施例中之控制閘極3)而彼此分離，而定 位於毗鄰元件層級中之屏蔽翼藉由層級間絕緣層（例如， 絕緣子層1 5 3 )而彼此電隔離。舉例而言，定位於元件層級 A中之屏蔽翼12a及13a藉由第一層i5ia(亦即，控制閘極3a) 而彼此連接’而定位於元件層級A中之屏蔽翼12a及定位於 元件層級B中之13b藉由絕緣子層153a而彼此分離。 圖50至5 1圖解說明根據本發明之一項實施例製造圖49中 所展示之一反及串之一方法。參考圖50，堆疊之第二 犧牲層152進一步包括一第二犧牲子層155，其中絕緣子層 153定位於第一犧牲層154下方及第二犧牲層155上面。此 外’移除第一犧牲子層1 54a(以在元件層級a中形成第二凹 入部64a)之步驟亦移除第二犧牲子層155a以在係定位成緊 鄰元件層級A下方之元件層級B中形成第三凹入部66b，從 而導致圖51中所展示之一結構。接著，在第二凹入部64及 第三凹入部66中形成屏蔽翼12及13，從而導致圖49中所展 示之結構。 類似地，可在半導體通道1上方形成一上部電極（未展 157274.doc • 44 - 201214631 7、而可在於基板100上方形成堆疊150之步驟之前將一 下部電極（未展示）提供於半㈣料17：方。訂部電極及 該上部電極可用作反及串之源極/沒極電極。 視情況’可將至少一個犧牲特徵（未展示）提供於一基板 上方及堆疊15G下方，以使得接著可在形成穿隧電介質u 之步驟之前移除該至少一個犧牲特徵以形成實質上平行於 ”亥基板之重要表面延伸之一空心區，該空心區連接該堆 疊中之至少—個開口及另一開口以形成一空心ϋ形管空 門在此貫施例中，形成半導體通道1之步驟在該空心υ形 管空間中形成半導體通道且採用該空心ϋ形管空間之形 狀’如上文之實施例中所闡述。 另一選擇係，如圖52中所展示，在反及串580中，可在 —相同步驟中形成第一屏蔽翼12、第二屏蔽翼13及控制閘 極電極3，以使得每一第一屏蔽翼丨2包括一各別控制閘極 電極3之一下部部分且每一第二屏蔽翼13包括一各別控制 閘極電極3之一上部部分。較佳地，在每一元件層級中之 第一屏蔽翼12、第二屏蔽翼13及控制閘極電極3之間不存 在可觀察到之界面。換言之，控制閘極3中之每一者具有 一蛤形狀。舉例而言，如圖52中所展示，可在一相同步驟 中形成第一屏蔽翼12a、第二屏蔽翼13a及控制閘極電極 3a ’以使得第一屏蔽翼12a包括控制閘極電極3a之一下部 部分且第二屏蔽翼13a包括控制閘極電極3a之一上部部 分。在一相同步驟（較佳地與層級A中之閘極及翼相同之步 驟）中形成第一屏蔽翼12b、第二屏蔽翼13b及控制閘極電 157274.doc •45- 201214631 極3b ’以使得第一屏蔽翼12b包括控制閘極電極3b之一下 部部分且第一屏蔽翼13 b包括控制閘極電極3 b之一上部部 分。 每一第一屏蔽翼12至少部分地延伸於複數個離散電荷儲 存段9中之一第一者與一毗鄰第二者之間且一第二屏蔽翼 13至少部分地延伸於複數個離散電荷儲存段9中之第一者 與一毗鄰第二者之間。舉例而言，第一屏蔽翼i 2a至少部 分地延伸於離散電荷儲存段9&及9b之間，而第二屏蔽翼 13a至少部分地延伸於離散電荷儲存段％與一上部元件層 級（未展示）之一離散電荷儲存段之間。層級B中之第二屏 蔽翼13b及層級A中之第一屏蔽翼12a兩者皆定位於離散電 荷儲存段9a及9b之間。 亦參考圖52 ’複數個阻擋電介質段7中之每一者之至少 一部分至少部分地定位於一各別蛤形控制閘極電極3中之 一開口中，而在每一元件層級中，第一離散電荷儲存段9 至少部分地安置於屏蔽翼12及13之間。舉例而言，段或浮 動閘極9a定位於翼12a及12b之間且毗鄰於控制閘極“之 側。翼12、13及控制閘極3由任一適合之導電或重摻雜之 半導體材料製造，諸如，嫣或重換雜之多晶石夕。 圖53至57圖解說明根據本發明之第五實施例製造圖”中 所展示之一反及串680之一方法。 參考圖53，在一基板（未展示）上方形成一第―層丨^及 一第二層162之一交替層堆疊16〇。第一層161包括一第一 犧牲子層164、一第二犧牲子層165及定位於第一犧牲子層 157274.doc -46- 201214631 164與第二犧牲子層165之間的-第三犧牲子層163。接 著，钱刻堆疊⑽以形成至少一個開口81，從而導致圖^ 中所展示之-結構。接下來，選擇性地㈣第三犧牲子層 163以形成第一凹入部61 ’如圖54中所展示。接著，可： 用上文所闡述之方法在第-凹人部61中形成彼此分離之複 數個離散電荷儲存段9，從而導致圖55中所展示之一仕 構。 在某些實施例中，第二層162包括一絕緣層，諸如氧化 石夕。第三犧牲子層163包括不同於第—犧牲子層⑹、第二 犧牲子層165及第二層162之—犧牲材料。在—非限制性實 例中’第-犧牲子層164及第：犧牲子層165可包括氮化 石夕，且第三犧牲子層163包括未經摻雜之多晶石夕，而複數 個離散電#儲存段9包括經掺雜之多晶石夕。 接者’可使用上文在先前實施例中所闡述之方法之類似 方法來在離散電荷儲存段9之曝露於至少一個開口 Η中之 -側壁上方形成-穿隧電介且在至少一個開口 81中之 穿隧電介質11上方形成一半導體通道卜在某些實施例 中，在至少一個開口中形成半導體通道丄之步驟在至少一 個開口81之側壁上但不在至少一個開口以之一中心部分中 形成-半導體通道材料’以使得半導體通道材料丨不完全 填充至少-個開π81，且接著在至少—個開川之中心部 分中形成一絕緣填充材料2以完全填充至少一個開口 81， 從而導致圖56中所展示之一結構。另—選擇係，在至少一 個Pg 口中形成半導體通道k步驟用一半導體通道材料完 157274.doc -47· 201214631 全填充至少一個開口 81。在此替代實施例令，可省略絕緣 填充材料2。 接著，可蝕刻堆疊160以曝露堆疊16〇之一背側諸如透 過類似於圖32Β中所展示之切σ區之_切卩區。接著，此 後面係透過該切口區自該堆疊之背側移除第—犧牲子層 ⑹、第二犧牲子層165及第三犧牲子層μ以形成給形開 口 86,則吏得複數個離散電荷儲存段9及穿随電介質此 部分曝露於層162之間的蛤形開〇86中如圖π中所展 不 ° 接著，自背側在該堆疊上形成一阻播電介質層，以使得 複數個蛤形阻擋電介質段7形成於蛤形開口％中在複數個 離散電荷儲存段9周圍及上方。每—段7部分地填充各別開 口 86。接著，藉由在由蛤形阻擋電介質段7部分地填充之 蛤形開口 86中形成複數個蛤形控制閘極電極3來填充經部 分填充之開口 ’從而導致圖52中所展示之一結構。 在第五實施例之另一態樣中，— 等電或半導體襯裡（例 如，15a)定位於圖58中所展+ > c „丄 之反及串ό 8 0之控制閘極電 極（例如，3a)與阻擋電介皙, €質1又（例如，7a)之間。導電或半 導體襯裡I5具有一蛤形狀且包括 已括精由一連接部分連接之— 第一屏蔽翼12及一第二屏蔽置η 并敝翼13，以使得第一離散電荷儲 存段9至少部分地安置於屏鸫暨 1趴屏蔽翼12及13之間且毗鄰於該 接部分。 舉例而言，如圖58中所展示，第一屏蔽翼m至少部分 地延伸於複數個離散電荷儲存段9中之n9a& 157274.doc ⑧ •48- 201214631 鄰第二段9b之間。第二屏蔽翼13a至少部分地延伸於複數 個離散電荷儲存段9中之第一段9&及一毗鄰第三段9c之 間。來自晚鄰記憶體單元/元件層級之兩個屏蔽翼（例如， 12a及1 3b)定位於毗鄰記憶體單元之離散電荷儲存段知及 之間 了在複數個元件層級中重複同一結構。 類似於概裡15 ’複數個阻擋電介質段（例如，7a及7b)中 之每一者可包括實質上垂直於基板（未展示）之主要表面延 伸之阻擋電介質層7之一蛤形部分。在此等實施例中， 穿隧電介質11具有一實質上筆直側壁及一均勻厚度。 圖5 9至圖63圖解說明根據本發明之一項實施例製造圖$ $ 中所展示之一反及串5 80之一方法。 參考圖59，在—基板（未展示）上方形成一第一層171及 一第二層1?2之一交替層堆疊17〇。第一層m包括—導電 或半導體㈣間極材料而第：層172包括—絕緣材料。接 著蝕刻堆疊170以形成至少一個開口 81，從而導致圖^ 中所展示之一結構。 接著’選擇性地#刻第—層171以形成第—凹入部π， 從而導致圖6G中所展示之-結構。接著，藉由ALD或CVD 及隨後之各向異性#刻步驟透過開口81在第一凹入部^中 形成-導電或半導體襯裡15(例如，重摻雜之多晶旬 電或半導體襯裡15具有—蛤形狀，如圖6ι中所展示。 或半導體襯裡15可包括與第—層m之—材料（亦即，圖^ 中所展不之控制閘極3之材料）相同或不同之一材料 接下來，在開口 81中形成-阻擔電介質層7以部分地填 I57274.doc •49· 201214631 充第一凹入部67。阻擂電介質層7形成於該等開口中在第 二材料172之懸伸部分之間的蛤形襯裡15中。在某些實施 例中’阻擋電介質7可係開口 81中在襯裡15内部且在第二 材料172之部分外部延伸之氧化矽層，層7採用襯裡15之形 狀且因此在每一元件層級中具有一蛤形段。舉例而言，一 蛤形電介質段7a定位於元件層級八中，且一蛤形電介質段 7b定位於元件層級b中，如圖62中所展示。接著，如先前 實施例中所闡述，彼此分離之離散電荷儲存段9可形成於 第一凹入部67中在蛤形阻擋電介質7中之開口中，從而導 致圖63中所展不之^—結構。 接著，可使用上文所闡述之方法之類似方法來在離散電 荷儲存段9之曝露於至少一個開口 81中之—側壁上方形成 -穿隧電介質11且在至少一個開口 81中之穿隧電介質。上 方形成-半導體通道卜在某些實施例中，在至少一個開 口中形成半導體通道！之步驟在至少—個開_之側壁上 但不在至少一個開口 81之一中心部分中形成一半導體通道 材料’以使得半導體通道材則不完全填充至少一個開口 Η ’且接者在至少-個開σ81之中心部分中形成一絕緣填 充材料2以完全填充至少一個開口以，從而導致圖μ中所 展示之-結構。另-選擇係，在至少_個開口中形成半導 體通道1之步驟用—半導體通道材料完全填充至少一個開 口 8卜在此替代實施例中’可省略絕緣填充材料 另—選擇係’除形成具有圖44、5()、53及59中所展示之 圓柱形、正方形或矩形形狀之單獨柱形開口81以外，還可 157274.doc •50- 201214631 形成藉由具有第二實施例之空心u形管形狀之一空心連接 區連接之兩個開口。在此等替代實施例令，半導體通道^ 實質上採用空心U形管空間之形狀，而非具有一柱形狀（如 圖43、49及圖52及58中所展示）。在此等替代實施例中， 如圖3及4中所展示，可將兩個上部電極用作反及串之自上 面接觸半導體通道之源極/沒極電極，其中一可選下部電 極接觸半導體通道之底部部分作為一主體接觸。 在上文所闡述之實例中’當自上面觀看時，半導體通道 1及開口 81具有一圓形或一正方向俯視剖面。然而，可使 用任何其他俯視剖面形狀，舉例而言但不限於橢圓形、三 角形或多邊形，諸如正方形、矩形、五邊形、六邊形等。 出於圖解說明及闡述之目的，上文已對本發明之實施例 進行了闡述。其並非意欲作為窮盡性說明或將本發明限制 為所揭示之精確形式，而是可依據上文之教示或可根據本 發明之實踐而做出各種修改及變化。挑選及闡述該等實施 例旨在闡釋本發明之原理且作為一實際應用，從而使熟習 此項技術者能夠以適合於所涵蓋之特定應用之各種實施例 及各種修改來利用本發明。本發明之範疇意欲由隨附申請 專利範圍及其等效形式來界定。 【圖式簡單說明】 圖1A至1B分別係一項實施例之一反及串之側視剖視圖 及俯視剖視圖。圖1A係元件之沿圖1B中之線γ_γ，之一側視 剖視圖，而圖1Β係元件之沿圖1Α中之線Χ-Χ，之一侧視剖 視圖； ° 157274.doc 201214631 圖2A至2B分別係另一實施例之一反及串之側視剖視圖 及俯視剖視圖；圖2A係元件之沿圖2B中之線γ_γ,之一側視 剖視圖，而圖2Β係元件之沿圖2Α中之線χ_χ，之一側視剖 視圖； 圖3至4係另兩個實施例之反及串之側視剖視圖； 圖5Α至5Β圖解說明根據本發明之—第一實施例製造一 反及串之彳法之-第-步驟。圖5 Α係一透視圖且圖5Β 係沿圖5A中之線Y-Y，之一側視剖視圖； 圖6至13係圖解說明根據本發明之第一實施例製造一反 及串之方法之步驟之側視剖視圖； 圖14至21圖解說明根據本發明之一實施例製造圖3及4中 所展示之反及串之方法之㈣。圖14A係一側視剖視圖； 圖14B係沿圖14A中所展示之側視刮視圓中之線χ χ,之一 俯視剖視圖，且圖14C係沿圖14Α中所展示之側視剖視圖 中之線ζ·ζ’之一俯視剖視圖，而圖14Α係沿圖148及14(：中 所展示之俯視剖視圖中之線γ_γ，之一側視剖視圖；圖15至 21係方法步驟之侧視剖視圖，除圖18Β係沿圖l8A中所展 示之透視圖中之線Υ-Υ’之一側視剖視圖以外。圖2〇Β係沿 圖20Α中所展示之透視圖中之線γ_γ，之一侧視剖視圖； 圖22Α展示根據本發明之一項實施例之一反及串之一透 視圖；圖22B係沿圖22A中所展示之透視圖中之線γ_γ•之一 側視剖視圖； 圖23至27圖解說明根據本發明之一項實施例製造圖Μ a 至22B中所展示之反及串之方法之步驟。圖22B、23]B、 157274.doc -52. ⑧ 201214631 24B及25B分別係沿圖22A、23A、24A及25A中所展示之透 視圖中之線Y-Y'之側視剖視圖； 圖28A至28B分別係根據另兩個實施例之反及串之側視 剖視圖； 圖29至34圖解說明根據本發明之一項實施例製造圖28A 中所展示之反及串之一方法之步驟。圖29B係沿圖29A中 所展示之側視剖視圖中之線χ-χ，之一俯視剖視圖；圖30B 係沿圖3 0 A中所展示之側視剖視圖中之線χ_χ’之一俯視剖 視圖；圖32Β係沿圖32Α中所展示之側視剖視圖中之線χ_ X1之一俯視剖視圖；圖31、33及34係側視剖視圖； 圖3 5至42圖解說明根據本發明之一項實施例製造圖mb 中所展示之反及串之一方法之步驟。圖35Β係沿圖35Α中 所展示之側視剖視圖中之線χ-χ，之一俯視剖視圖；圖36Β 係沿圖3 6 Α中所展示之側視剖視圖中之線χ_χι之一俯視剖 視圖；圖3 8Β係沿圖3 8 Α中所展示之側視刮視圖中之線χ_ X·之一俯視剖視圖；圖37及圖39至42係側視剖視圖； 圖43圖解說明根據另一實施例之一反及串之一側視剖視 圖； 圖44至47圖解說明根據本發明之一項實施例製造圖43中 所展示之反及串之一方法之步驟； 圖48及49圖解說明根據其他實施例之反及串之一側視剖 視圖； 圖50至5 1圖解說明根據本發明之一項實施例製造圖49中 所展示之反及串之一方法之步驟； 157274.doc •53· 201214631 圖52圖解說明根據另—實施例之一反及串之一側視剖視 圖； .圖53至57圖解說明根據本發明之一項實施例製造圖μ中 所展示之反及串之一方法之步驟； 圖5 8圖解說明根據另—實施例之一反及串之—側視剖視 圖；及 圖59至63圖解說明根據本發明之一項實施例製造圖58中 所展示之反及_之一方法之步驟。 【主要元件符號說明】 1 半導體通道/半導體通道材料 la 翼 lb 翼 1 c 連接部分 lx 翼 lx' 翼 1 w 翼部分 lw' 翼部分 lw" 連接部分/連接特徵 2 絕緣填充材料 3 控制閘極電極 3a 第一控制閘極電極 3b 第一控制閘極電極 7 阻擋電介質/阻擋電介質段 7a 157274.doc 第一電介質段 •54- 201214631 7b 第二電介質段 9 離散電荷儲存段/電荷儲存材料 9a 第一離散電荷儲存段 9b 第二離散電荷儲存段 9c 第三離散電荷儲存段 11 穿隧電介質 12 導電或半導體屏蔽翼 12a 第一屏蔽翼 12b 第一屏蔽翼 13 第二屏蔽翼 13a 第二屏蔽翼 13b 第二導電或半導體屏蔽翼 14 遮罩間隔件層 15 導電或半導體襯裡 15a 導電或半導體襯裡 19A 氧化矽層 19B 金屬碎化物層 33 絕緣填充材料 61 第一凹入部 62 第一凹入部 64a 第二凹入部 64b 第二凹入部 66b 第三凹入部 67 第一凹入部 157274.doc -55- 201214631 80 空心U形管空間 81 開口 82 開口 83 空心區 84 切口區域 · 86 蛤形開口 - 89 犧牲特徵 94 切口區域 100 基板 100a 主要表面/半導電層 102 下部電極 106 絕緣層 108 絕緣保護層 120 堆疊 121 第一層 121a 層 121b 層 122 第二層/第二材料 122a 層 . 122b 層 - 130 堆疊 131 導電或半導體控制閘極材料層 131a 控制閘極材料層 131b 控制閘極材料層 157274.doc -56- ⑧ 201214631 132a 犧牲材料層 132b 犧牲材料層 140 堆疊 141 第一犧牲材料 141a 第一犧牲材料 141b 第一犧牲材料 142a 第二犧牲材料 142b 第二犧牲材料 143a 絕緣材料層 143b 絕緣材料層 150 堆疊 151a 第一層 151b 第一層 152a 第二層 152b 第二層 153a 絕緣子層 153b 絕緣子層 154a 第一犧牲子層 154b 第一犧牲子層 160 堆疊 170 堆疊 180 單體式三維反及串 180a 第一反及串 180b 第二反及串 I57274.doc -57- 201214631 185 絕緣材料 187 絕緣材料 202 上部電極 202ι 源極電極 2022 汲極電極 203a 汲極選擇電晶體 203b 源極選擇電晶體 280 反及串 301 大粒度多晶或單晶半導體層 305 成核促進劑層 380 反及串 406 絕緣層 408 底部犧牲材料 418 底部絕緣層 480 反及串 580 反及串 680 反及串 A 元件層級 B 元件層級 SGD 汲極選擇電晶體 SGS 源極選擇電晶體 157274.doc -58- ⑧

Claims (1)

  1. 201214631 七 、申請專利範園： 1. 製造-單體式三維反及串之方法，其包括： ，堆疊基：上方形成—第一材料及-第二材料之-交智 盾堆疊，盆中兮楚 m 一 亥第一材料包括一導f 材料且其中該第一材料“等電次+導體控制閘極 弟一材枓包括一絕緣材料； 颠刻該堆疊以在該堆聶 ’ / g邊宁形成至少一個開口； 凹入2地㈣該第—㈣以在該第—材料中形成第一 在該等第一凹入部令形成一阻擋電介質； 在S亥等第一凹入部中人 , 田；丨質上方形成彼此分離 之複數個離散電荷儲存段； 在該等離散電荷儲存段之曝露於該至少一個開口中之 一側壁上方形成一穿隧電介質；及 在該至少-個開口中形成-半導體通道β 求項1之方法’其中當自上面觀看時該半導體通道 具有—圓形剖面。 月求項1之方法’其中在該至少一個開口中形成該半 導體通道之該步驟用-半導體通道材料完全填充該至少 一個開口。 4.如請求項1之方法’其中在該至少-個開口中形成該半 導體通道之該步驟在該至少一個開口之該側壁上但不在 s玄至少—個開口之一中心部分中形成—半導體通道材 料’以使得該半導體通道材料^全填充該至少一個開 Ο 157274.doc 201214631 5.如請求項4之方法，其進一步包括在該至少一個開口之 該中心部分中形成一絕緣填充材料以完全填充該至少一 個開口》 6.如請求項1之方法，其進一步包括在該半導體通道上方 形成一上部電極。 7·如请求項ό之方法，其進一步包括在形成該交替層堆疊 之前’在該半導體通道下方提供一下部電極。 8.如請求項1之方法，其中在該至少一個開口中形成半導 體通道之該步驟包括： 在該至少—個開口中且在該等交替層之該堆疊上方形 成一非晶半導體層； 在該非晶半導體層上方形成一成核促進劑層； 使該非晶半導體再結晶以形成多晶半導體層；及 使用該交替層堆疊之頂部表面作為一停止來移除該成 核促進劑層及該多晶半導體層之一上部部分。 9·如凊求項8之方法，其中該成核促進劑層包括Ge、Ni、 Pd、A1或其一組合中之至少一者。 1〇.如吻求項1之方法，其中該複數個離散電荷儲存段包 複數個離散電荷儲存電介質特徵。 匕 11 ·如喷求項i之方法，其中該複數個離散電荷 複數個浮動閘極。 又匕括 12.如請求項11之方法，其中 形成該複數個離散電荷儲存段 之該步驟包括： 在該等第—凹入部中該阻擋電介質上方且在該 至少 157274.doc 201214631 個開口之一側壁上方形成一浮動閘極層·，及 蝕刻該浮動閘極層之一外部部分以在 寻凹入部中縣 伸之第二材料層部分之間留下該複數個該等浮動開極⑥ 13.如請求項12之方法，其中該浮動閘極層包 / ° ' %m^ # 〇 導體洋 14·如請求項13之方法，1中該丰藤 -μ牛導體夺動間極材料包括多 晶句7。 7 15.如請求項13之方法 分之該步驟包括： 其中蝕刻該浮動閘極層 之該外部部 氧化該浮動閘極層之該外部部分；及 選擇性地蝕刻該洋動閘極層之該經氧化之外部部分， 2使該浮動閘極層之未經氧化之半導體㈣部分^ 16. 月长項1之方法’其中形成該複數個離散電荷储存段 及形成一穿隧電介質之該步驟包括： 又 在該等第-凹入部中該阻擋電介質上方且在該至少一 個開口之―側壁上方形成-半導體層；及 氧化該半導體層之-外部部分以形成該穿随電介質， 其中。亥半導體層之該等未經氧化之内部部分在該等凹入 。Ρ中懸伸之第二材料層部分之間形成彼此分離之該複數 個該等離散電荷儲存段。 厂托項13之方法，其令钱刻該浮動間極層之該外部部 分之該步驟包括： 將該浮動閘極層之該外部部分轉換成金屬 碎化物；及 157274.doc 201214631 選擇性地蝕刻該浮動閘極層之該金屬矽化物外部部 分，同時使該浮動閘極層之未經矽化之半導體内部部分 不被钱刻。 18. 如請求項17之方法’其中自“夕化鈦、石夕化鈷石夕化 錦、石夕化顏或其一組合組成之—群組選擇該金屬石夕化 物0 19. 如請求項1之方法，其中： 在該等第一凹入部中形成該阻擋電介質之該步驟包括 在s亥專第一凹入部中該第-好斗立Sit /丄 弟一材科之懸伸部分之間形成複 .數個蛤形阻擋電介質段；且 :成該複數個離散電荷儲存段之該步驟包括在該複數 個蛤形阻擋電介質段中之一 ^ 芩甲之—開口内部形成 该複數個離散電荷儲存段中之每一者。 20. -種製造-單體式三維反及串之方法，其包括： 在一基板上方形成至少一個犧牲特徵； 在該至少-_牲特徵上方形成—第 材料之一交替層堆疊，其中該第-材料包括一導電或： 導體控制閘極材料且其甲該第二材料包括 料. ㈣該堆疊以在該堆疊中形成至少兩個開口緣材抖， 選擇性地蝕刻該第一材料以 凹入部，以使得哕等第 在°亥第-材料中形成第- ^^#第_凹入部中之 部曝露於-第一開口中且 某二第-凹入 於-第二開口中； 某些額外第-凹入部曝露 在該等第一凹入部中形成-阻擋電介質； 157274.doc 201214631 在該等第一凹人, °!5中阻擋電介質層上方形成彼此分離 之複數個離散電荷儲存段； 移除該至少一彳15]植 個犧牲特徵以形成實質上平行於該基板 之 主要表面延伸夕 r- 之—二心區’該空心區連接該至少兩 個開口以形成一介、、ΤΤττ, » ' 二〜U% f空間’該空心U形管空間包括 由該空心區連接之脊辟 | γ卜 貫質上垂直於該基板之該主要表面延 伸之該第一開口及該第二開口； 在°玄複數個離散電荷儲存段之曝露於該至少兩個開口 中之側壁上方形成—穿隨電介質；及 在該空心U形管空間中形成一半導體通道。 士 π求項20之方法’其中當自上面觀看時該半導體通道 具有兩個圓圈之一剖面。 22. 如请求項20之方法’其中在該空心υ形管空間之該側壁 上形成該半導體通道之該步驟用料導體通道材料完全 填充該空心U形管空間。 23. 如請求項20之方法，其中在該空心_管空間中形成該 半導體通道之該步驟在該空cue管空間之該側壁上但 不在該空心、U形管空間之-中心、部分中形成—半導體通 道材料，以使得該半導體通道材料不完全填充該空心u 形管空間。 24.如請求項23之方法，其進一步包括在該半導體通道之該 中心部分中形成一絕緣填充材料以完全填充該空心 管空間。 25.如請求項20之方法，其進一步包括形成接觸定位於該第 157274.doc 201214631 一開口中之該半導體通道之一源柽電極及形成接觸該第 二開口中之該半導體通道之一汲極電極。 26. 如請求項25之方法’其進一步包括在該交替層堆疊下方 提供一主體接觸電極’其中該主體接觸電極接觸該半導 體通道之定位於該空心區中之一部分。 27. —種單體式三維反及串，其包括： 一半導體通道’該半導體通道之至少一個端部分實質 上垂直於一基板之一主要表面延伸； 複數個控制閘極電極，其具有實質上平行於該基板之 該主要表面延伸之-條帶形狀，其中該複數個控制間極 電極至少包括定位於一第一元件層級中之一第一控制閘 極電極及；t位於-第二元件層級中之—第二控制閉極電 極’該第二元件層級定位於該基板之該主要表面上方及 該第一元件層級下方； _一 π叹妖调阻擂電介$ 段’其中該複數個阻擔電介質段中之每—者經定位❸ 該複數個㈣閘極電極巾之—各別者接觸，且心 阻擋電介質段中之每一者之至少—部分具有 段::: =荷:t段’其中該複數個離散電輪 乂少部分地定位於-各別蛤形阻擋電們 又中’且其中該複數個離散電荷儲存段 該第-元件層級中之-第-離散電荷儲存二定位' 第二元件層級中之—第二離散電荷儲存段-疋位於I -穿随電介質’其定位於該複數個該等離散電 157274.doc 201214631 段中之每一者與該半導體通道之間。 28.如明求項27之單體式三維反及串，其中該穿隨電介質在 接近該複數個離散電荷儲存段處具有一不筆直侧壁。 .29·如請求項27之單體式三維反及争，其中該穿隧電介質具 有一不均勻厚度。 3〇. ^請求項27之單體式三維反及_，其中該複數個離散電 荷儲存段包括複數個浮動閘極。 31. =請求項27之單體式三維反及事，其中該複數個離散電 荷儲存段包括複數個離散電荷儲存電介質特徵。 32. 如請求項31之單體式三維反及串，其中： 該等離散電荷儲存電介質特徵包括氮化矽；且 該等阻檔電介質段及該穿随電介質包括氧化矽。 33. 如請求項27之單體式三維反及串，其中： 該半導體通道具有一柱形狀；且 該整個柱形半導體通道實質上垂直於該基板之該主要 表面延伸。 34. 如請求項33之單體式三維反及串，其進—步包括自上面 接觸餘形半導體通道之-源極電極纽極電極中之一 者及自下方接觸該柱形半導體通道之—源極電極或沒極 電極中之另一者。 35.如請求項27之單體式三維反及串，其中·· 該半導體通道具有U形管形狀；且 該U形管形狀半導體通道之兩個翼部分實質上平行於 該基板之該主要表面延伸，且該形狀半導體通道 157274.doc 201214631 之連接該兩個翼部分之 之該主要表面延伸。 邓刀貫質上垂直於該基板 36.如請求項35之單體式三維 接觸該半導體通道之第—翼邻八，、進—步包括自上面 極中之一者乃6 P刀之—源極電極或汲極電 :之者及自上面接觸該半導體 一源極電極或汲極電極令之另一者。 第一翼。P刀之 37·如請求項35之單體式三維反及串， 接觸該半導體料之料㈣分之—、w括自下方 38. -種單體式三維反及串，其包括··體接觸電極。 一半導體通道，其定位於— 具有一u形側剖面，其中外^板上方’該半導體通道 於該基板之一主要表面… 通道之實質上垂直 平行於…“延伸之兩個翼部分係藉由實質上 订録板之該主要表面延伸之—連接部分而連接’· -絕緣填充物’其定位於該連接部分上方且分離㈣ 形半導體通道之兩個翼部分； X 複數個控制閘極電極，i 該主要表面延伸之^丁於該基板之 ㈣形狀’其中該複數個控制閘極 :至少包括定位於一第一元件層級令之—第_控制閘 極電極及定位於一第二元件層級中之一第二控制閑極電 極’该第二元件層級定位於該基板上方及該第—元件声 級下方； s 該複數個阻擋電介質段中 控制閘極電極中之—各別 複數個阻擋電介質段，其中 之每一者係定位成與該複數個 者接觸； 157274.doc 201214631 複數個離散電荷儲存段；及 一穿随電介質’其定位於該複數個離散電荷儲存段與 该半導體通道之間。 39.如凊求項38之單體式三維反及串，其中該複數個阻擋電 介質段中之每一者之至少一部分具有一蛤形狀，且其申 該複數個離散電荷館存段中之每一者至少部分地定位於 一各別蛤形阻擋電介質段之一開口中。 4〇_如請求項38之單體式三維反及串，其中該複數個離散電 荷儲存段包括複數個浮動閘極。 41. 2求項38之單體式三維反及串，其中該複數個離散電 何儲存段包括複數個離散電荷儲存電介質特徵。 42_如請求項41之單體式三維反及串，其t : 屯何傅仔迅v丨貝付戳r之每—者包括定 位於該各別蛤形阻檔電介質段中之氮化物特徵且 /阻擋電介質段、該氮化物特徵及該穿隨電介質形成 该反及率之氧化物-氮化物·氧化 ^ 43. 如請求項38之單體式三維反及串，其進二 =構。 接觸該半㈣通道之第m之 2自上面 極中之m μ 原極電極或沒極電 面接觸該半導體通道之第二翼部分之 一源極電極或汲極電極中之另—者。 異丨刀之 44. 如請求項43之單體式三維反及串，其進 接觸該半導體通道之該連接部分之接:括自下方 仏―種製造—單體式三維反及串之方法電極。 在一基板之一主要表面上方形成—第一材料及一第二 157274.doc 201214631 材料之一交替層堆疊，I ^ '、中3亥第一材料包括一導電或半 導體控制閘極材料且立中 守电飞牛 心 〃中邊第二材料包括-絕緣材科； 鞋d該堆疊以在該堆疊 * ® τ形成至少一個開口 ； 選擇性地蝕刻該第一材 材料乂在s亥第一材料中形成第一 凹入部丨 T 7^取乐 在5亥等第一凹入部中形士 甲心成一阻擔電介質； 在S亥等第—凹入部中阻 .-Λ- y 电"質層上方形成彼此分離 之複數個離散電荷儲存段； 在該複數個離散電荷儲存# %〜谛仔奴之在该至少一個開口中之 一側壁上方形成一穿隧電介質層； 在該至少一個開口中形成一半導體材料； 银刻該半導體材料之一中間部分以形成一半導體通道 之兩個翼部分，該半導體通道之該兩個翼部分實質上垂 直於該基板之該主要表面延伸；及 形成分離該半導體通道之兩個翼部分之—絕緣填充 物。 ' 46.如請求項45之方法，其進 一翼部分上$形成一源極 該半導體通道之第二翼部 電極中之另一者。 一步包括在該半導體通道之第 電極或汲_極電極中之一者及在 分上方形成一源極電極或汲極 47.如請求項45之方法，其進一步包括： 在該堆疊下方提供一絕緣保護層； 在該堆疊與該絕緣保護層之間提供一連接特徵； 在於該至少一個開口中形成該半導體材料之前，蝕刻 157274.doc •10. 201214631 S亥穿随電介質層之定位於兮丨、 只曰心疋伹於5亥至少一個開口之底部上方之 一底部部分以曝露該至+ _ J 個開口之該底部中之該連接 特徵； 其中該連接特徵實質上平行於該基板之該主要表面延 伸且自下方連接該兩個翼部分。 48.如請求項47之方法，里谁—丰 進步包括在該連接特徵下方提 供一主體接觸電極。 49·如請求項47之方法，其進—步包括： 在該穿随電介質層之定位於該至少一個開口之該側壁 上之部分上方形成-遮罩間隔件層，以使得該穿隨電介 質之該底部部分保持曝露； 在钮刻該穿隧電介皙厗夕# & 电"買層之6亥底部部分之後蝕刻該絕緣 保s蒦層以曝露該連接特徵；及 在蝕刻該穿隧電介質届夕# & μ ^、 〇亥底。卩。卩分及該絕緣保護層 之該等步驟期間或之後移除該遮罩間隔件層。 50.如请求項45之方法，其中該複數個離散電荷健存段包括 複數個離散電荷健存電介質特徵。 5 1 ·如請求項5〇之方法，其中： δ玄複數個離散電荷儲存電介質 丨質特徵包括设數個氮化物 将徵，且 該阻擋電介質、該複數個氮化物特徵中之 該穿隧電介質形成該反及串氧 甲之氧化物-氮化物-氧化物離 月欠電何健存結構。 52.如請求項45之方法，其中 〒亥複數個離散電荷儲存段包括 157274.doc 201214631 複數個浮動閘極。 53. 之方法’其中形成該複數個離散電 又琢步驟包括： 仅 在该等第-凹入部中該阻擋電介質上方且 個開口之—加辟L 側壁上方形成一浮動閘極層；及 姓刻該浮動閘極層 伸之第二材料層部分 54.如請求項53之方法， 動閘極材料。 之一外部部分以在該等凹入部中懸 之間留下該複數個該等浮動閘極。 其中該浮動閘極層包括一半導體浮 5 5.如5青求項5 4之方法 晶。 其中該半導體浮動閘極材料包括多 56·如請求項54之方法’其中蝕刻該浮動閘極層 分之該步驟包括： 卜 氧化該浮動閘極層之該外部部分；及 選擇性地蝕刻該浮動閘極層之該經氧化之外部部分 同時使該浮動閘極層之未經氧化之半導體内部部分 蝕刻。 破 57. 如明求項54之方法，其中蝕刻該浮動閘極層之該外部部 分之該步驟包括·· ° 將該浮動閘極層之該外部部分轉換成金屬矽化物丨及 選擇性地蝕刻該浮動閘極層之該金屬矽化物外部部 分，同時使該浮動閘極層之未經矽化之半導體内部部八 不被银刻。 58. 如請求項57之方法，其中自由矽化鈦、矽化鈷、矽化 157274.doc -12- 201214631 鎳、矽化錮或其-組合組成之群組選擇該金屬矽化物。 59·如請求項53之方法，其中該浮動閘極層包括-金屬浮動 閘極材料。 60. 如請求項59之方法，i中白士处 人3 八τ自由鈦、鉑、釕或其一組合組 成之群組選擇該浮動金屬問極材料。 61. 如請求項59之方法，豆ψ從*丨斗一 y、中钱刻该净動閘極層之該外部部 分之該步驟包括·· 氧化該浮動閘極層之該外部部分；及 選擇性地㈣該浮動閉極層之該經氧化之外部部分， 同時使該浮動閉極層之未經氧化之金屬内部部分不被飾 刻。 62. 如請求項59之方法，其令： 在该專第一凹入部中 〜成该阻擋電介質之該步驟包括 在該等第一凹入部中兮·笛-4J· JH Μ第一材枓之懸伸部分之間形成複 數個蛤形阻擋電介質段；且 形成s亥複數個離散雷溢役；六π > 個蛤形阻擋電介質段中之一各別者中之 該複數個離散電荷儲存段中之每一者。 63. —種單體式三維反及串，其包括： 一半導體通道’其定位於-基板上方，該半導體通道 之至少—個端實質上垂直於該基板之—主要表面延伸； 複數個控制閉極電極’其具有實質上平行於該基板之 該主要表面延伸之-條帶形狀，其中 電極至少包括定位於—第一元件層級中 ^仃儲存奴之該步驟包括在該複數 Α人JI4 ττο德雨入必〜 . 開口内部形成 157274.doc -13- 201214631 級下方； 極電極及定位於-第二元件層級中之1二控制閉極電 極，該第二元件層級定位於該基板上方及該第—元件層 複數個離散電荷儲存段，其中該複數個離散電荷儲存 奴至少包括疋位於該第—元件層級中之一第—離散電荷 儲存段及定位於該第二元件層級中之一第二離散 存段； -阻擋電介質’其定位於該複數個離散電荷儲存段與 該複數個控制閘極電極之間；及 /、 -穿隧電介質’其定位於該複數個離散電荷健存段與 該半導體通道之間； ^ 其：该第-離散電荷儲存段具有比該第一控制閘極電 極之高m高度’且該第二離散電荷儲存段具有比 該第二控制閘極電極之高度短的一高度。 64. 65. 66. 67. 如請求項63之單體式三維反及串，其中該穿隨電介質具 有一筆直側壁及一均勾厚度。 其中該複數個離散電 電介質特徵。 其中該複數個離散電 如請求項63之單體式三維反及串， 荷儲存段包括複數個離散電荷儲存 如請求項63之單體式三維反及串， 荷儲存段包括複數個浮動閘極。 如請求項63之單體式三維反及串，其中： 該阻擋電介質包括氧化物； 、 該穿隧電介質包括氧化物； 3亥複數個控制閘極電極句括松斗、， 电極包括鎢或經摻雜之多晶矽 157274.doc • 14 - 201214631 68. 如請求項63之單體式三維反 接觸該半導料道之—H括自上面 之源極電極或汲極電極中之一者及 自下方接觸該半導體通道之一源極電極或沒極電極中之 另一者。 69. -種製造-單體式三維反及串之方法，其包括： 在一基板上方形成一第一材料及一第二材料之一交替 層堆疊，其中該第—材料包括—導電或半導體控制閑極 材料J其中S亥第二材料包括與該第一材料相比可選擇 性地钱刻之一犧牲材料； 1虫刻該堆疊以在該堆疊中形成至少-個開口； 在該至少-個開口之-側壁上形成-阻擋電介質層； 在該至少一個開口中之該阻擋電介質層上形成-離散 電荷儲存材料層； 在該至少-個開口中之該離散電荷儲存材料層上形成 一穿隧電介質層； 在該至少-個開口中之該穿隨電介質層上形成一半導 體通道層； 移除該第二材料以曝露該等第一材料層之間的該阻擔 電介質層； 使用該等第一材料層作為一遮罩來钮刻該阻撐電介質 層及。亥離放電4儲存材料層以形成複數個單獨之離散電 荷儲存段及阻擋電介質段；及 在該等第-材料層之間、該等阻擋電介質段之間及該 等離散電荷儲存段之間沈積—絕緣材料。 157274.doc -15- 201214631 70 71 72 73. 74. 75. 76. 如凊求項69之方法，其中該離散電荷儲存材料層包括_ 離散電荷儲存電介質材料。 如請求項69之方法，其中該離散電荷儲存材料層包括— 浮動閘極材料。 如請求項69之方法，其中·· 該反及争包括該基板上之複數個元件層級；且 該第一元件層級及該第二元件層級令之每一者包括— ^別控制閘極、贼鄰於該各別控制閘極之—各別阻擔電 ::段、晚鄰於各別阻擔電介質段之一各別離散電：館 子二、础鄰於該各別離散電荷储存段之該穿随電介質層 之一各別部分及該通道層之一各別部分。 a 如請求項69之方法’其中蝕刻該 雷丼她+ 加电"處層及該離散 之該步驟底切該阻擋電介質層及《散 層，以使得該等離散電荷儲存段及該等阻 田電U質丰又短於該等各別控制閘極。 如請求項69之方法，其中： 該第—材料包括-多晶矽控制間極材料；且 該第二材料包括氧化物。 如睛求項69之方法，其中： 該第—材料包括鎢控制閘極材料；且 該第二材料包括氧化物。 如清求項69之方法，其中在該至少 導體通道層之該步 ，口巾形成該半 Π 〇 少-個開口。 +導體通道材料完全填充該至 157274.doc 201214631 77.如請求項69之方法’ 、活 、中在該至少—個開口中形成該半 、層之該步驟該至少一個開 該至少一個門π ^ Λ W立上仁+在 料n開m分中形成-半導體通道材 口。得該半導體通道材料不完全填充該至少一個開 兮φ长項77之方法，其進-步包括在該至少-個開口之 s亥中心邹分φ ^ _ ^成一絕緣填充材料以完全填充該至少— 個開口。 79. 如請求項69 去其進一步包括在該半導體通道上方 形成—上部電極。 80. 如請求項79 二 方去，其進一步包括在形成該交替層堆疊 81 之刖，在該半導體通道下方提供一下部電極。 .-種單體式三維反及争，其包括： 半導體通道’其定位於-基板上方，該半導體通道 之^少一個端實質上垂直於該基板之一主要表面延伸； 气：數個控制間極電極，其具有實質上平行於該基板之 自延伸之 <条帶形狀，其中該複數個控制閘極 2至少包括定位於一第一元件層級中之-第-控制間 極及Α位於-第二元件層級中之__第二控制閑極 。弟二元件層級定位於該基板上方及該第—元 級下方；及 增 &複數個離散電㈣存段’其中該複數個離散電荷儲存 &至少包括定位於該第—元件層級中之—第_離 錯存段及定位於該第二元件層級令之一第二離散電^ 157274.doc •17· 201214631 存段； 阻擋u ’其定位於該複數個離散電荷儲存段與 5亥複數個控制閘極電極之間；及 -穿隨電介質’其^位於該複數個離散電荷儲存段鱼 該半導體通道之間； 〃 其中： 該阻擋電介質包括複數個阻擋電介質段； 該複數個該等阻擋電介質段中之每_者經定位而與 该複數個控制閘極電極中之一各別者接觸； 該等阻擋電介質段中之每一 蛤形狀母者…一部分具有一 該複數個控制間極電極中之每mi㈣❹ 82. 83. 84. 85. 86. 於-各別阻擋電介質段之該蛤形部分中之―開口中。 .如請求項81之單體式三維 F汉及串，其中該穿隧電介質具 有一筆直側壁及一均勻厚度。 :::工項81之單體式三維反及串，其中該複數個離散電 何儲存段包括複數個離散電荷儲存電介質特徵。 如請求項81之單體式三 ..^ , 再汉及串，其中該複數個離散電 何儲存奴包括複數個浮動閘極。 其中 如請求項81之單體式三维反及串 該阻擋電介質包括氧化物； 該穿随電介質包括氧化物；且 s玄複數個控制間搞错· & 6 > 錢電極包括鶴或經摻雜之多晶石夕。 如明求項81之單體式三維反及串., 及串’其申該第一離散電荷 157274.doc 201214631 儲存段具有比該第一控制閘極電極之高度大的—高度， 錢第二離散電荷儲存段具有比該第二控制閘極電極之 南度大的一高度。 87·如請求項81之單體式三維反及串，其進—步包括自上面 接觸違半導體通道之—源極電極或汲極電極中之—者及 自下方接觸該半導體通道之—源極電極纽極電極中之 另一者。 88· -種製造一單體式三維反及串之方法，其包括：. 在-基板上方形成一第一材料及不同於該第一材料之 一第二材料之一交替層堆疊； 蝕刻該堆疊以在該堆疊中形成至少一個開口； 在該至少-個開口之—側壁上形成—離散電荷儲存材 在該至少-個開口中之該離散電荷儲存材料層上 一穿隧電介質層； 在該至少一個開口中之該穿隨電介質層上形成-半導 體通道材料； 在不移除該等第-材料層之情況下選擇性地移除該 弟一材料層； 使用該等第一材料層作為一遮罩來敍刻該離散電荷儲 存材料層以形成複數個單獨離散電荷儲存段； 在該等第—材科層之間沈積-絕緣材料以形成絕緣材 料層及s亥等第一材料層之交替層； 選擇性地移除該等第一材料層以曝露該等離散電荷儲 157274.doc -19- 201214631 存段之側壁； 在該等離散電荷儲存段之曝露於該等絕緣材料層之間 的該側壁上形成一阻撐電介質；及 在該等絕緣材料層之間的該阻擋電介質上形成控制閘 極0 89.如請求項88之方法，其進一步包括： 在形成該電荷儲存材料層之該步驟之前，·在該至少— 個開口之該側壁上形成一蝕刻停止層；及 使用该等第一材料層作為一遮罩來錢刻該飯刻停止層 以曝露該離散電荷健存材料層之—側介於該等第一材料 層之間的部分。 90. 士月求項88之方法’其中該離散電荷儲存材料層包括一 離散電荷儲存電介質材料。 其中該離散電荷儲存材料層包括一 91.如請求項88之方法 浮動閘極材料。 92.如請求項88之方法，其中 β亥第二材料包括氧化物；且 該第—材料包括氮化物、 93.如請求項以之方法，其中 一材料包括—經摻雜之多晶矽；且 該第一材料包括-未經摻雜 94·如請求項88之方法，i 導體 八中在°玄至少一個開口中形成該半 少一個開口 牛導體通道材料完全填充該至 157274.doc 201214631 95. 如吻求項88之方法，其中在該至少一個開口中形成該半 導體通道層之該步驟在該至少一個開口之該侧壁上但不 在忒至少一個開口之一中心部分中形成一半導體通道材 料，以使得該半導體通道材料不完全填充該至少一個開 口 〇 96. 如吻求項％之方法，其進一步包括在該至少一個開口之 °亥中U #分中形成一絕緣填充材料以完全填充該至少一 個開口》 97·如明求項88之方法，其進一步包括在該半導體通道上方 形成一上部電極。 98. 如明求項97之方法，其進一步包括在形成該交替層堆疊 之前，在該半導體通道下方提供一下部電極》 99. 如4求項88之方法，其進一步包括在該半導體通道上方 形成兩個上部電極。 100. —種單體式三維反及串，其包括·· 一半導體通道，該半導體通道之至少—個端部分實質 上垂直於一基板之一主要表面延伸； 複數個控制閘極電極，並管皙 /、貰#上千仃於該基板之該主 要表面延伸，其中該複數個控制極f極至少包括定位 於一第一元件層級中之-第-控制閘極電極及定位於一 第元件層級中之帛—控制間極電極，該第二元件層 級定位於該基板之該主耍# 脊表面上方及該第一元件層級下 方； 一層級間絕緣層，盆宝办Μ > & 具疋位於該第一控制閘極電極與該 157274.doc •21 · 201214631 第一控制間極電極之間； 擋電"質，该阻擋電介質包括複數個阻擋電介質 段’其t該複數個阻擋電介質財之每—者較位而也 該複數個控制閘極電極中之—各別者接觸； - 複數個離散電荷儲存段，其中該複數個離散電荷儲存 财之每-者係定位成至少部分地與—各別阻擋電介質 段接觸，且其中該複數個離散電荷儲存段至少包括定位 於該第一元件層級中之-第-離散電荷儲存段及定位於 該第二元件層級中之一第二離散電荷儲存段； 穿隧電介質’其定位於該複數個該等離散電荷儲存 段中之每一者與該半導體通道之間；及 至夕第導電或半導體屏蔽翼，其定位於該第一離 散電荷儲存段與該第二離散電荷儲存段之間。 ΗΠ.如請求項UH)之單體式三維反及串，其中該複數個阻擋 電介質段中之每-者之至少-部分具有-蛤形狀，且該 複數個離散電荷儲存段中之每一者至少部分地定位於一 各別蛤形阻擋電介質段中之一開口中。 102.如請求項1〇1之單體式三維反及串，其中： 該第一屏蔽翼經定位而與該第一控制閘極電極電接 觸；且 一第二導電或半導體屏蔽翼經定位而與該第二控制閘 極電極電接觸且實質上平行於該基板之該主要表面並至 少部分地在該第一離散電荷儲存段與該第二離散電荷儲 存段之間延伸。 157274.doc -22· 201214631 103.如請求項102之單體式三維反及串，其中·· 該第-屏蔽翼及該第一控制間極電極係在一相同步驟 2成，以使得該第-屏蔽翼包括該第—控㈣極電極 之-下部部分且在該第一屏蔽翼與該第一控制間極電極 之間不存在可觀察到的界面； 該第二屏蔽翼及該第二控制間極電極係在一相同步驟 令形成，以使得該第二屏蔽翼包括該第二控制閉極電極 之一上部部分且在該第二屏蔽翼與該第二控制間極電極 之間不存在可觀察到的界面； 該第-控制閘極電極進一步包括一上部第三屏蔽翼， 以使得該第一控制閘極具有一蛤形狀； 該複數個阻擋電介質段中之每一者之至少一部分至少 部分地定位於一各別蛤形控制閘極電極中之一開口中； 该第一離散電荷儲存段至少部分地安置於該第一屏蔽 翼與邊上部第三屏蔽翼之間。 1〇4.如請求項102之單體式三維反及串，其中： 一導電或半導體襯裡定位於該複數個控制閘極電極中 之每一者與該複數個阻擋電介質段令之一各別者之 間；且 該導電或半導體襯裡具有一蛤形狀且包括該第一屏蔽 翼及一第三屏蔽翼，以使得該第一離散電荷儲存段至少 部分地安置於該第一屏蔽翼與該第三屏蔽翼之間。 105.如請求項1〇1之單體式三維反及串，其中： 該複數個阻擋電介質段中之每一者包括實質上垂直於該 157274.doc -23- 201214631 基板之該主要表面延伸之一阻擋電介質層之—給形部 分，且 該穿隧電介質具有一冑質上筆直側壁及一肖句厚度。 狐㈣求項H)。之單體式三維反及串，其中該複數個-離散 電荷儲存段包括複數個浮動閘極。 說如:青求項100之單體式三維反及串，其中該複數個離散 電何儲存段包括複數個離散電荷儲存電介質特徵❻ 108. 如請求項107之單體式三維反及串，其中： 該等離散電荷储存電介質特徵包括氮化矽；且 該等阻擋電介質段及該穿隧電介質包括氧化矽。 109. 如請求項100之單體式三維反及_，其中： 該半導體通道具有一柱形狀；且 該整個柱形半導體通道實質上垂直於該基板之該主要 表面延伸。 no.如請求項109之單體式三維反及_，其進—步包括自上 面接觸該柱形半導體通道之_源極電極或&極電極中之 H及Γ方接觸餘料㈣料之—難電極或沒 極電極中之另一者。 111.如請求項100之單體式三維反及串，其中： 該半導體通道具有U—管形狀，·且 —該⑽管形狀羊導體通道之兩個翼部分實質上垂直於 =板之該主要表面延伸’且該ϋ形管形狀半導體通道 ==分之一連接部分實質上垂直⑽板 157274.doc •24· 201214631 112.如請求項U1之單體式三維反及串，其中： 一源極電極歧極電財之-者，其自上面接觸該半 導體通道之苐一翼部分； 一源極電極或汲極電財之另—者，其自上面接觸該 半導體通道之第二翼部分； -主體接觸電極’其自下方接觸該半導體通道之該連 接部分。 113. 一種製造一單體式三維反及串之方法，其包括： 形成帛層及-第二層之一交替層堆疊，其令該第 -層包括一導電或半導體控制閘極材料，且其中該第二 層包括一絕緣子層及一第一犧牲子層； 八ΟΛ 一 敍刻該堆疊以在該堆疊中形成至少—個開σ; 選擇性地蝕刻該第—層以形成第一凹入部； 在該等第一凹入部中形成一阻擋電介質； :°亥等第一凹入部中該阻擋電介質上方形成彼此分離 之複數個離散電荷儲存段； 在及等雔散電荷儲存段之曝露於該至少一個開口中之 一側壁上方形成一穿隧電介質； 在該至少一個開口中形成一半導體通道； 蝕刻該堆疊以曝露該堆疊之一背側； 移除。亥第一犧牲子層以形成第二凹入部；及 在该等第二凹入部中形成彼此分離之複 導體屏蔽翼； 守电及牛 〃在每第—層中，該第一犧牲子層定位於該絕緣 157274.doc •25- 201214631 子層上面或下方。 114. 如請求項in之方法，其中使該複數個屏蔽翼中之每一 者疋位於§玄複數個離散電荷儲存段中之她鄰兩者之間。 115. 如請求項113之方法，其中使該複數個屏蔽翼中之兩者 定位於該複數個離散電荷儲存段中之毗鄰兩者之間。 116. 如請求項113之方法，其中： 該第二層進一步包括一第二犧牲子層；且 在母一第一層中’該絕緣子層定位於該第一犧牲子層 與該第二犧牲子層之間。 117. 如請求項116之方法，其進一步包括： 分別移除該第一犧牲子層及該第二犧牲子層以形成第 二凹入部及第三凹入部；及 在該等第二凹入部及該等第三凹入部中形成彼此分離 之複數個屏蔽翼。 118. 如請求項113之方法，其中： 虽自上面觀看時，該半導體通道具有一圓形剖面；且 在該至少一個開口中形成該半導體通道之該步驟在該 至少一個開口之該侧壁上但不在該至少一個開口之一中 心部分中形成一半導體通道材料，以使得該半導體通道 材料不完全填充該至少一個開口，且使一絕緣填充材料 疋位於該至少一個開口之該中心部分中以完全填充該至 少一個開口。 119·如晴求項113之方法，其中： 當自上面觀看時，該半導體通道具有一圓形剖面；且 157274.doc • 26. 201214631 在該至少-個開口中形成該半導體通道之該步驟用一 半導體通道材料完全填充該至少一個開口。 月长項113之方法’其進一步包括在形成該交替層堆 疊之Μ ’在該半導體通道上方形成-上部電極且在該半 導體通道下方形成一下部電極。 121. 如咐求項113之方法，其中該複數個離散電荷儲存段包 括複數個離散電荷健存電介f特徵或複數個浮動閉極。 122. 如請求項ι13之方法，其中： k等第凹入。卩中开）成該阻擋電介質之該步驟包括 在該等第-凹入部中該第二材料之懸伸部分之間形成複 數個蛤形阻擋電介質段；且 形成該複數個離散電荷儲存段之該步驟包括在該複數 個蛤形阻擔電介質段中之-各別者中之—開口内部形成 該複數個離散電荷儲存段中之每—者。 123. 如請求項113之方法，其進一步包括： 在一基板上方且在該交替層堆疊下方提供至少—個犧 牲特徵；及 • 在形成該穿随電介質之該步驟之前，移除該至少一個 犧牲特徵以形成實質上平行於該基板之一主要表面延伸 之—空心區，該空心區連接該堆疊中之該至少一個開口 及另一開口以形成一空心U形管空間； 其中形成該半導體通道之該步驟在該空心U形管空間 中形成該半導體通道。 124. —種製造一單體式三維反及率之方法，其包括： 157274.doc •27- 201214631 形成f層及一第二層之—交替層堆曼，其中該第 一層包括一第一犧鉍；a _ 饿往子層、一第二犧牲子層及定位於該 第一犧牲子層與該第二犧牲子層之間的一第三犧牲子 層； 姓刻該堆疊以在該堆疊中形成至少_個開口； 選擇性地钮刻該第三犧牲子層以形成第__凹人部； 在°玄等帛凹入部中形成彼此分離之複數個離散電荷 儲存段； 在該等離散電荷儲存段之曝露於該至少一個開口中之 一側壁上方形成—穿隧電介質； 在該至少-個開口中形成—半導體通道； 蝕刻該堆疊以曝露該堆疊之一背側； 移除該第一犧牲子層、該第_ ^ 弟一犧牲子層及該第三犧牲 子層以形紅形開σ，以使得該複數個離散電荷儲存段 曝露於該等給形開口中，· 在該等蛤形開口中該複數個離散電荷 複數個蛤形阻擋電介質段；及 乃办成 等蛤形開口中該複數個蛤形阻擋電介質段上方形 成複數個蛤形控制閘極電極； 其中： S亥第二層包括一絕緣層，·且 該第三犧牲子層包括不同於該第一犧牲子層 一犧牲子層及該第二層之一犧牲材料。 / 125.如清求項；124之方法，甘士斤 法其令母一蛤形控制間極包括至少 I57274.doc ⑧ '28- 201214631 部分地延伸於該複數個該等離散電荷儲存段中之一第一 者與一此鄰第二者之間的—第-屏蔽翼及至少部分地延 伸於該複數個·該等離散電荷儲存段令之該第一者與一田比 鄰第三者之間的一第二屏蔽翼。 126.如請求項125之方法，其中使該第一屏蔽翼及—第三屏 蔽翼定位於該第-離散電荷儲存段與㈣二離散電荷储 存段之間。 127·如清求項124之方法，其中： 該第-犧牲子層及該第二犧牲子層包括氣化石夕； 該第三犧牲子層包括未經摻雜之多晶矽；且 該複數個離散電荷儲存段包括經摻雜之多晶矽。 128.如請求項124之方法，其中： 當自上面觀看時，該半導體通道具有一圓形剖面；且 在該至少-個開口中形成該半導體通道之該步驟在該 至少-個開口之該側壁上但不在該至少一個開口之一中 。刀中形成-半導體通道材料’以使得該半導體通道 材料不完全填充該至少一個開口，且使一絕緣填充材料 定位於該至少-個.之該中心、部分中以完全填充該至 少一個開口。 129. 如請求項124之方法，其中： 當自上面觀看時，該半導體通道具有一圓形剖面；且 在該至少-個開口中形成該半導體通道之該步驟用一 半導體通道材料完全填充該至少一個開口。 130. 如請求項124之方法，其進一步包括在形成該交替層堆 157274.doc -29· 201214631 =道成—半 131. 如:月求項124之方法’丨中該複數個離散電荷儲存段包 括複數個離散電荷儲存電介質特徵或複數個浮動 132, 種製造一單體式三维反及串之方法，其包括·。 在形成一第一層及一第二層之—交替層堆 Λ 層包括-導電或半導體控制閘極材料且 其中该第二層包括一絕緣材料； 银刻該堆疊以㈣堆疊中形;&至少-個開口； 選擇性地钮刻該第—層以形成第一凹入部； 在該等第凹人部中形成—導電或半導體襯裡，該導 電或半導體襯裡具有—蛤形狀； 在等帛凹入部中之該導電或半導體襯裡上方形成 —阻擋電介質； 在該等第一凹入部中該阻擋電介質上方形成彼此分離 之複數個離散電荷儲存段； 在該等離散電荷儲存段之曝露於該至少一個開口中之 一側壁上方形成—穿隧電介質；及 在該至少一個開口中形成一半導體通道。 »月长項13 2之方法，其中每一蛤形襯裡包括至少部分 地延伸於該複數個該等離散電荷儲存段中之一第一者與 毗鄰第一者之間的一第一屏蔽翼及至少部分地延伸於 該複數個該等離散電荷儲存段中之該第一者與一毗鄰第 二者之間的一第二屏蔽翼。 157274.doc ⑧ -30· 201214631 134.如請求項133之方法，其中使該第一屏蔽翼及一第三屏 蔽翼定位於該第一離散電荷儲存段與該第二離散電荷儲 存段之間。 135. 如請求項132之方法，其中該導電或半導體襯裡包括與 該第—層之一材料相同或不同之一材料。 136. 如請求項132之方法，其中： 當自上面觀看時，該半導體通道具有一圓形剖面；且 在該至少一個開口中形成該半導體通道之該步驟在該 至少一個開口之該側壁上但不在該至少一個開口之一中 ^邛分中形成一半導體通道材料，以使得該半導體通道 材料不完全填充該至少一個開口，且使一絕緣填充材料 定位於該至少一個開口之該中心部分中以完全填充該至 少一個開口。 137.如凊求項132之方法，其中： 當自上面觀看時，該半導體通道具有一圓形剖面；且 在該至少-個開口中形成該半導體通道之該步驟用一 半導體通道材料完全填充該至少-個開口。 138· = =項132之方法，其進—步包括在形成該交替 導體通道下方形成-下Ml形成-上部電極且在該半 139.如請求項132之方法， 括複數個離散電荷倚存電二：數個離散電荷儲存段包 败如請求項132之方法，其特徵或複數個浮動閑極。 在該等第一凹入邹中形成該阻擔電介質之該步驟包括 157274.doc • 31 · 201214631 在該等第一凹入部中該第二材料之懸伸部分之間形成複 數個蛤形阻擋電介質段；且 形成該複數個離散電荷儲存段之該步驟包括在該複數 個蛤形阻擋電介質段中之一各別者中之— 、 該複數個離散電荷儲存段巾之每—者。 内部形成 謂4.d〇c .32. ⑧
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