KR20170051842A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 기판 상에, 상기 기판의 상면과 수직한 방향으로 적층된 워드 라인들을 포함하는 게이트 구조체, 상기 워드 라인들은 서로 이격되고; 상기 기판과 상기 게이트 구조체 사이에 개재된 하부 절연 패턴; 상기 게이트 구조체와 상기 하부 절연 패턴을 관통하는 채널 구조체; 상기 채널 구조체와 상기 워드 라인들 사이에 각각 개재된 전하 저장 패턴들; 및 상기 채널 구조체와 상기 하부 절연 패턴 사이에 개재된 하부 전하 저장 패턴을 포함한다. 상기 워드 라인들 사이, 및 상기 하부 절연 패턴과 상기 게이트 구조체 사이에 각각 리세스 영역들이 정의되고, 상기 전하 저장 패턴들 및 상기 하부 전하 저장 패턴은 상기 리세스 영역들에 의해 서로 이격된다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 3차원 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다. 그러나, 3차원 반도체 메모리 소자의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는, 신뢰성이 향상된 반도체 메모리 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 공정 위험을 줄이고 신뢰성을 향상시킬 수 있는 반도체 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상에, 상기 기판의 상면과 수직한 방향으로 적층된 워드 라인들을 포함하는 게이트 구조체, 상기 워드 라인들은 서로 이격되고; 상기 기판과 상기 게이트 구조체 사이에 개재된 하부 절연 패턴; 상기 게이트 구조체와 상기 하부 절연 패턴을 관통하는 채널 구조체; 상기 채널 구조체와 상기 워드 라인들 사이에 각각 개재된 전하 저장 패턴들; 및 상기 채널 구조체와 상기 하부 절연 패턴 사이에 개재된 하부 전하 저장 패턴을 포함할 수 있다. 상기 워드 라인들 사이, 및 상기 하부 절연 패턴과 상기 게이트 구조체 사이에 각각 리세스 영역들이 정의되고, 상기 전하 저장 패턴들 및 상기 하부 전하 저장 패턴은 상기 리세스 영역들에 의해 서로 이격될 수 있다.
상기 하부 전하 저장 패턴은: 상기 채널 구조체의 외측벽과 상기 하부 절연 패턴의 내측벽 사이에서 상기 수직한 방향으로 연장되는 제1 부분; 및 상기 기판과 상기 채널 구조체 사이에서, 상기 기판의 상면과 평행한 방향으로 연장되는 제2 부분을 포함할 수 있다.
상기 채널 구조체의 바닥면은 상기 하부 절연 패턴의 바닥면과 상면 사이의 레벨에 위치할 수 있다.
상기 반도체 소자는, 상기 리세스 영역들을 채우는 절연막을 더 포함할 수 있다.
상기 하부 절연 패턴은 제1 길이의 두께를 가지며, 각각의 상기 워드 라인들은 제2 길이의 두께를 가지며, 상기 제1 길이는 상기 제2 길이보다 클 수 있다.
상기 게이트 구조체 일 측에, 상기 기판 상부에 형성된 트렌치는 제3 길이의 폭을 가지고, 상기 제3 길이는 상기 제1 길이보다 클 수 있다.
상기 반도체 소자는, 상기 채널 구조체와 상기 하부 전하 저장 패턴, 및 상기 채널 구조체와 상기 전하 저장 패턴들 사이에 개재된 터널막을 더 포함할 수 있다. 상기 터널막은 상기 채널 구조체의 외측벽을 직접 덮을 수 있다.
상기 반도체 소자는, 상기 하부 절연 패턴과 상기 하부 전하 저장 패턴, 및 상기 워드 라인들과 상기 전하 저장 패턴들 사이에 각각 개재된 블로킹 패턴들을 더 포함할 수 있다.
적어도 하나의 상기 블로킹 패턴들은 상기 워드 라인의 상면 및 바닥면 상으로 연장되는 부분을 포함할 수 있다.
상기 기판은, 이의 상부에 돌출된 하부 반도체 패턴을 포함하고, 상기 채널 구조체는 상기 하부 반도체 패턴의 상면과 직접 접할 수 있다.
상기 반도체 소자는, 상기 기판과 상기 하부 절연 패턴 사이에 배치된 접지 선택 라인을 더 포함하되, 상기 하부 반도체 패턴은 상기 접지 선택 라인을 관통할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상에, 상기 기판의 상면과 수직한 방향으로 적층된 워드 라인들을 포함하는 게이트 구조체, 상기 워드 라인들은 서로 이격되고; 상기 게이트 구조체 상의 상부 절연 패턴; 상기 상부 절연 패턴과 상기 게이트 구조체를 관통하여 상기 기판에 접속하는 채널 구조체; 상기 채널 구조체와 상기 워드 라인들 사이에 각각 개재된 전하 저장 패턴들; 및 상기 채널 구조체와 상기 상부 절연 패턴 사이에 개재된 상부 전하 저장 패턴을 포함할 수 있다. 상기 워드 라인들 사이, 및 상기 상부 절연 패턴과 상기 게이트 구조체 사이에 각각 리세스 영역들이 정의되고, 상기 전하 저장 패턴들 및 상기 상부 전하 저장 패턴은 상기 리세스 영역들에 의해 서로 이격될 수 있다.
상기 채널 구조체는, 채널 기둥, 및 상기 채널 기둥 상의 도전 패드를 포함하고, 상기 상부 전하 저장 패턴은, 상기 도전 패드의 외측벽과 상기 상부 절연 패턴의 내측벽 사이에서 상기 수직한 방향으로 연장될 수 있다.
상기 반도체 소자는, 상기 리세스 영역들을 채우는 절연막을 더 포함할 수 있다.
상기 상부 절연 패턴은 제1 길이의 두께를 가지며, 각각의 상기 워드 라인들은 제2 길이의 두께를 가지며, 상기 제1 길이는 상기 제2 길이보다 클 수 있다.
상기 게이트 구조체 일 측에, 상기 기판 상부에 형성된 트렌치는 제3 길이의 폭을 가지고, 상기 제3 길이는 상기 제1 길이보다 클 수 있다.
상기 반도체 소자는, 상기 채널 구조체와 상기 상부 전하 저장 패턴, 및 상기 채널 구조체와 상기 전하 저장 패턴들 사이에 개재된 터널막을 더 포함하되, 상기 터널막은 상기 채널 구조체의 외측벽을 직접 덮을 수 있다.
상기 반도체 소자는, 상기 상부 절연 패턴과 상기 상부 전하 저장 패턴, 및 상기 워드 라인들과 상기 전하 저장 패턴들 사이에 각각 개재된 블로킹 패턴들을 더 포함할 수 있다.
상기 기판은, 이의 상부에 돌출된 하부 반도체 패턴을 포함하고, 상기 채널 구조체는 상기 하부 반도체 패턴의 상면과 직접 접할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판 상에 순차적으로 적층된 하부 절연 패턴, 복수개의 워드 라인들을 포함하는 게이트 구조체, 및 상부 절연 패턴; 상기 하부 절연 패턴, 상기 워드 라인들, 및 상기 상부 절연 패턴 사이의 공간들을 채우는 절연막; 상기 상부 절연 패턴, 상기 게이트 구조체, 상기 하부 절연 패턴, 및 상기 절연막을 관통하는 채널 구조체; 상기 채널 구조체와 상기 하부 절연 패턴 사이에 개재된 하부 전하 저장 패턴; 상기 채널 구조체와 상기 워드 라인들 사이에 각각 개재된 전하 저장 패턴들; 및 상기 채널 구조체와 상기 상부 절연 패턴 사이에 개재된 상부 전하 저장 패턴을 포함할 수 있다. 상기 하부 전하 저장 패턴, 상기 전하 저장 패턴들, 및 상기 상부 전하 저장 패턴은 상기 절연막을 사이에 두고 서로 수직적으로 이격될 수 있다.
상기 하부 전하 저장 패턴은: 상기 채널 구조체의 외측벽과 상기 하부 절연 패턴의 내측벽 사이에서 수직한 방향으로 연장되는 제1 부분; 및 상기 기판과 상기 채널 구조체 사이에서, 상기 기판의 상면과 평행한 방향으로 연장되는 제2 부분을 포함할 수 있다.
상기 상부 전하 저장 패턴은 상기 채널 구조체의 외측벽과 상기 상부 절연 패턴의 내측벽 사이에서 수직한 방향으로 연장될 수 있다.
상기 하부 절연 패턴의 두께는 각각의 상기 워드 라인들의 두께보다 더 크고, 상기 상부 절연 패턴의 두께는 각각의 상기 워드 라인들의 두께보다 더 클 수 있다.
상기 반도체 소자는, 상기 채널 구조체와 상기 상부 전하 저장 패턴, 상기 채널 구조체와 상기 전하 저장 패턴들, 및 상기 채널 구조체와 상기 하부 전하 저장 패턴 사이에 개재된 터널막을 더 포함하되, 상기 터널막은 상기 채널 구조체의 외측벽을 직접 덮을 수 있다.
상기 상부 절연 패턴과 상기 상부 전하 저장 패턴, 상기 워드 라인들과 상기 전하 저장 패턴들, 및 상기 하부 절연 패턴과 상기 하부 전하 저장 패턴 사이에 각각 개재된 블로킹 패턴들을 더 포함할 수 있다.
상기 기판은, 이의 상부에 돌출된 하부 반도체 패턴을 포함하고, 상기 채널 구조체는 상기 하부 반도체 패턴의 상면과 직접 접할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 하부 게이트 막을 형성하는 것; 상기 하부 게이트 막 상에, 교대로 그리고 반복적으로 적층된 제1 절연막들 및 게이트 막들을 형성하는 것, 각각의 상기 게이트 막들의 두께는 상기 하부 게이트 막의 두께보다 작고; 상기 제1 절연막들, 상기 게이트 막들, 및 상기 하부 게이트 막을 관통하여 상기 기판의 상부의 일부를 노출하는 채널 홀을 형성하는 것; 상기 채널 홀 내에 전하 저장막 및 채널 구조체를 형성하는 것; 상기 게이트 막들을 워드 라인들로 교체하는 것; 상기 하부 게이트 막을 하부 절연 패턴으로 교체하는 것; 및 상기 전하 저장막을 선택적으로 패터닝하여, 상기 채널 구조체와 상기 워드 라인들 사이에 전하 저장 패턴들을 각각 형성하고, 상기 채널 구조체와 상기 하부 절연 패턴 사이에 하부 전하 저장 패턴을 형성하는 것을 포함할 수 있다.
상기 제조 방법은, 상기 채널 홀을 통해 노출된 상기 제1 절연막들의 내측벽들을 리세스하는 것; 및 상기 제1 절연막들이 리세스된 영역들 내에 희생 패턴들을 형성하는 것을 더 포함하되, 상기 전하 저장막을 선택적으로 패터닝하는 것은: 상기 희생 패턴들을 제거하여 상기 전하 저장막의 일부를 노출시키는 것; 및 노출된 상기 전하 저장막의 일부를 제거하는 것을 포함할 수 있다.
상기 희생 패턴들을 제거하는 것은, 상기 워드 라인들 및 상기 하부 절연 패턴이 교체된 이후에 수행될 수 있다.
동일한 레벨에서, 상기 희생 패턴들은 서로 연결되어 일체를 이룰 수 있다.
상기 희생 패턴들이 제거된 영역들을 채우는 제2 절연막을 형성하는 것을 더 포함할 수 있다.
상기 제조 방법은, 상기 채널 홀에 의해 노출된 상기 기판의 상부에 선택적 에피택시얼 성장 공정을 수행하여, 하부 반도체 패턴을 형성하는 것을 더 포함하고, 상기 하부 반도체 패턴은, 이의 상면이 상기 하부 게이트 막의 바닥면과 상면 사이에 위치하도록 형성될 수 있다.
상기 워드 라인들 및 상기 하부 절연 패턴을 형성하는 것은: 상기 하부 게이트 막 및 상기 게이트 막들을 제거하고, 이들이 제거된 영역들 내에 도전막을 형성하는 것; 상기 하부 게이트 막이 제거된 영역 내의 상기 도전막이 완전히 제거될 때까지 상기 도전막을 등방성 식각하여, 상기 게이트 막들이 제거된 영역들 내에 워드 라인들을 형성하는 것; 및 상기 하부 게이트 막이 제거된 영역 내에 하부 절연 패턴을 형성하는 것을 포함할 수 있다.
상기 제조 방법은, 상기 채널 구조체를 형성한 후, 상기 제1 절연막들, 상기 게이트 막들, 및 상기 하부 게이트 막을 패터닝하여, 일 방향으로 연장되는 박막 패턴을 형성하는 것; 및 상기 박막 패턴을 형성할 때, 상기 박막 패턴 일 측의 상기 기판의 상부에 상기 일 방향으로 연장되는 트렌치를 형성하는 것을 더 포함하되, 상기 트렌치의 폭은, 상기 하부 게이트 막의 두께보다 클 수 있다.
본 발명에 따른 반도체 메모리 소자는 서로 수직적으로 분리된 전하 저장 패턴들을 포함할 수 있다. 이에 따라, 전하 저장 패턴들에 저장되는 전하(데이터)가 다른 전하 저장 패턴들로 이동 또는 확산되는 것을 방지할 수 있다. 채널 구조체의 하부와 상부에, 워드 라인을 대신하여 각각 하부 및 상부 절연 패턴들이 배치될 수 있다. 이로써 기판 또는 콘택 플러그와 발생할 수 있는 전기적 쇼트를 방지할 수 있다.
나아가, 본 발명에 따른 반도체 메모리 소자의 제조 방법은, 전하 저장 패턴들을 형성할 때 워드 라인들 사이의 절연막의 일부만 제거될 수 있다. 이로써, 콘택 영역 상에서 워드 라인들이 무너지는 위험을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 영역을 나타내는 평면도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 것으로, 도 2의 셀 어레이 영역을 보다 상세히 나타낸 평면도이다.
도 4는 도 3의 I-I'선에 따른 단면도이다.
도 5a는 도 4의 M영역을 확대한 단면도이고, 도 5b는 도 4의 N영역을 확대한 단면도이다.
도 6, 8, 11, 13, 15, 18, 20, 23, 및 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 나타내는 평면도들이다.
도 7, 9, 10, 12, 14, 16a, 17, 19, 21a, 22a, 24a, 26a, 및 27a는 각각 도 6, 8, 11, 13, 15, 18, 20, 23, 및 25의 I-I'선에 따른 단면도들이다.
도 16b, 21b, 22b, 24b, 26b, 및 27b는 각각 도 16a, 21a, 22a, 24a, 26a, 및 27a의 M 영역을 확대한 단면도들이다.
도 22c는 도 22a의 L영역을 확대한 단면도이다.
도 26c는 도 2의 콘택 영역을 나타낸 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL) 및 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
상기 공통 소스 라인(CSL)은 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 본 실시예들에 있어서, 상기 공통 소스 라인(CSL)은 상기 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 상기 비트 라인들(BL)은 상기 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 본 실시예들에 있어서, 상기 비트 라인들(BL)은 상기 공통 소스 라인(CSL)과 교차하면서 수직적으로 이격될 수 있다. 상기 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 상기 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 상기 비트 라인들(BL)과 상기 공통 소스 라인(CSL) 사이에 복수의 상기 셀 스트링들(CSTR)이 배치될 수 있다. 상기 공통 소스 라인(CSL)은 복수 개로 제공되고, 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소스 라인들(CSL)의 각각이 전기적으로 제어될 수도 있다.
상기 셀 스트링들(CSTR)의 각각은 상기 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3) 및 복수 개의 스트링 선택 라인들(SSL)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 상기 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 영역을 나타내는 평면도이다.
도 2를 참조하면, 반도체 기판(100)은 셀 어레이 영역(CAR) 및 셀 어레이 영역(CAR) 둘레에 배치된 콘택 영역(CTR)을 포함할 수 있다. 상기 반도체 기판(100) 상에서 제1 방향(D1)으로 나란히 연장되는 복수의 적층 구조체들(ST)이 배치될 수 있다. 복수의 채널 구조체들(CS)이 각각의 상기 적층 구조체들(ST)을 관통할 수 있다. 각각의 상기 적층 구조체들(ST)은, 수직적으로 적층된 워드 라인들(155)로 이루어진 게이트 구조체를 포함할 수 있다. 이에 대한 구체적인 설명은 후술한다.
각각의 상기 적층 구조체들(ST)은, 상기 워드 라인들(155)과 주변 회로들간의 전기적 연결을 위해, 상기 콘택 영역(CTR) 상에서 계단식 구조(stepwise structure)를 가질 수 있다. 즉, 상기 콘택 영역(CTR)에서 상기 셀 어레이 영역(CAR)으로 갈수록 상기 적층 구조체(ST)의 수직적 높이가 점차 증가할 수 있다. 다시 말해, 상기 적층 구조체(ST)는 상기 콘택 영역(CTR) 상에서 경사진 프로파일(sloped profile)을 가질 수 있다.
상기 적층 구조체들(ST) 상에, 이들을 가로질러 제2 방향(D2)으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 상기 비트 라인들(BL)은 상기 채널 구조체들(CS)과 전기적으로 연결될 수 있다.
상기 채널 구조체들(CS)은 상기 적층 구조체들(ST)을 관통하여 상기 반도체 기판(100)에 전기적으로 연결될 수 있다. 평면적 관점에서, 상기 채널 구조체들(CS)은 상기 제1 방향(D1)으로 지그재그 형태로 배열될 수 있다.
상기 적층 구조체들(ST) 사이의 상기 반도체 기판(100)의 상부에 공통 소스 영역들(DP)이 배치될 수 있다. 상기 공통 소스 영역들(DP)은 상기 제1 방향(D1)으로 나란히 연장될 수 있다. 상기 적층 구조체들(ST) 및 상기 공통 소스 영역들(DP)은 상기 제2 방향(D2)으로 교대로 그리고 반복적으로 배열될 수 있다.
상기 적층 구조체들(ST) 둘레에 웰 픽업 영역들(15)이 배치될 수 있다. 상기 웰 픽업 영역들(15)은 최하층 워드 라인(155)의 일측벽에 인접하게 배치될 수 있다. 상기 웰 픽업 영역들(15)은 서로 이격되어 배치될 수 있다. 상기 웰 픽업 영역들(15)은 상기 반도체 기판(100)의 웰 영역과 동일한 도전형을 가질 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 것으로, 도 2의 셀 어레이 영역(CAR)을 보다 상세히 나타낸 평면도이다. 도 4는 도 3의 I-I'선에 따른 단면도이다. 도 5a는 도 4의 M영역을 확대한 단면도이고, 도 5b는 도 4의 N영역을 확대한 단면도이다.
도 3, 4, 5a 및 5b를 참조하면, 기판(100) 상에, 워드 라인들(155)이 순차적으로 적층된 게이트 구조체(GS)가 배치될 수 있다. 상기 기판(100)은 일 예로, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(100)은 불순물이 도핑된 공통 소스 영역들(DP)을 포함할 수 있다. 상기 공통 소스 영역들(DP)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있고, 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 배열될 수 있다.
상기 게이트 구조체(GS)는 복수개로 제공될 수 있으나, 이하 하나의 상기 게이트 구조체(GS)를 중심으로 설명한다. 평면적 관점에서, 상기 게이트 구조체(GS)는 상기 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 상기 게이트 구조체(GS)의 양 측에, 상기 기판(100)의 상부에 트렌치들(TR)이 형성될 수 있다. 상기 트렌치들(TR) 내에 상기 공통 소스 영역들(DP)이 각각 배치될 수 있다. 각각의 상기 트렌치들(TR)은 상기 제2 방향(D2)으로 제1 길이(L1)의 폭을 가질 수 있다.
상기 게이트 구조체(GS)의 상기 워드 라인들(155)은, 상기 제1 및 제2 방향들(D1, D2)에 모두 수직한 제3 방향(D3)을 따라 서로 이격되어 적층될 수 있다. 각각의 상기 워드 라인들(155)은 제2 길이(L2)의 두께를 가질 수 있다. 여기서, 상기 제2 길이(L2)는 상기 제1 길이(L1)보다 작을 수 있다. 상기 게이트 구조체(GS)와 상기 기판(100) 사이에 최하부의 워드 라인(155, G)이 더 배치될 수 있다.
일 실시예에 따르면, 상기 최하부의 워드 라인(155, G)은, 도 1을 참조하여 설명한 접지 선택 트랜지스터(GST)의 게이트 전극으로 이용될 수 있다. 상기 게이트 구조체(GS)의 최상부의 워드 라인(155, S)은, 도 1을 참조하여 설명한 스트링 선택 트랜지스터(SST)의 게이트 전극으로 이용될 수 있다. 상기 최하부의 워드 라인(155, G) 및 상기 최상부의 워드 라인(155, S) 사이에 위치한 상기 워드 라인들(155)은, 도 1을 참조하여 설명한 메모리 셀 트랜지스터들(MCT)의 게이트 전극들로 각각 이용될 수 있다. 상기 워드 라인들(155)은 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다.
상기 기판(100)과 상기 최하부의 워드 라인(155, G) 사이에 하부 절연막(105)이 배치될 수 있고, 상기 최하부의 워드 라인(155, G)과 상기 게이트 구조체(GS) 사이에 제1 절연막(110)이 배치될 수 있다. 일 예로, 상기 하부 절연막(105)은, 실리콘 질화막, 알루미늄 산화막 또는 하프늄 산화막과 같은 고유전막을 포함할 수 있다. 상기 제1 절연막(110)은 실리콘 산화물을 포함할 수 있다. 상기 하부 절연막(105)은 상기 제1 절연막(110)보다 얇은 두께를 가질 수 있다.
상기 제1 절연막(110)과 상기 최하부의 워드 라인(155, G) 사이에 하부 절연 패턴(183)이 배치될 수 있고, 상기 최상부의 워드 라인(155, S) 상에 상부 절연 패턴(185)이 배치될 수 있다. 평면적 관점에서, 상기 하부 절연 패턴(183) 및 상기 상부 절연 패턴(185)은, 상기 게이트 구조체(GS)를 따라 상기 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 상기 하부 절연 패턴(183)은 제3 길이(L3)의 두께를 가질 수 있고, 상기 상부 절연 패턴(185)은 제4 길이(L4)의 두께를 가질 수 있다. 상기 제3 길이(L3)와 상기 제4 길이(L4)는 서로 같거나 다를 수 있다. 일 예로, 상기 하부 및 상부 절연 패턴들(183, 185)은 실리콘 산화물을 포함할 수 있다.
상기 제3 길이(L3) 및 상기 제4 길이(L4)는 모두 상기 제1 길이(L1)보다 작을 수 있다. 만약 상기 제3 길이(L3) 및 상기 제4 길이(L4)가 모두 상기 1 길이(L1)와 같거나 더 클 경우, 상기 하부 및 상부 절연 패턴들(183, 185) 내에 보이드가 형성될 수 있다.
한편, 상기 제3 길이(L3) 및 상기 제4 길이(L4)는 모두 상기 제2 길이(L2)보다 클 수 있다. 만약 상기 제3 길이(L3) 및 상기 제4 길이(L4)가 상기 제2 길이(L2)와 같거나 더 작을 경우, 상기 하부 및 상부 절연 패턴들(183, 185) 대신 워드 라인들(155)이 형성될 수 있다. 이 경우, 인접하는 하부 반도체 패턴들(LSP) 및 비트 라인 플러그들(BPLG)과 전기적 쇼트가 발생될 수 있다. 이에 대한 구체적인 설명은 후술한다.
상기 기판(100)은, 이의 상부에 하부 반도체 패턴들(LSP)을 포함할 수 있다. 상기 하부 반도체 패턴들(LSP)은, 상기 하부 절연막(105), 상기 최하부의 워드 라인(155, G), 및 상기 제1 절연막(110)을 관통하도록 상기 상기 기판(100)의 상면으로부터 돌출될 수 있다. 상기 하부 반도체 패턴들(LSP)은 상기 하부 절연 패턴(183)의 하부를 일부 관통할 수 있다. 즉, 상기 하부 반도체 패턴들(LSP)의 상면들은 상기 하부 절연 패턴(183)의 바닥면과 상면 사이의 레벨에 위치할 수 있다.
상기 하부 반도체 패턴들(LSP)은 상기 기판(100)과 같은 도전형의 반도체 물질을 포함할 수 있다. 일 실시예에 따르면, 상기 하부 반도체 패턴들(LSP)은 상기 기판(100)을 시드(seed)로 이용하여 형성된 에피택시얼 패턴들일 수 있다. 이 경우, 상기 하부 반도체 패턴들(LSP)은 단결정 구조 또는 다결정 구조의 반도체 물질을 포함할 수 있다.
복수의 채널 구조체들(CS)이 상기 상부 절연 패턴(185), 상기 게이트 구조체(GS), 및 상기 하부 절연 패턴(183)을 관통하여, 상기 기판(100)과 전기적으로 연결될 수 있다. 평면적 관점에서, 상기 채널 구조체들(CS)은 상기 제1 방향(D1)을 따라 배열될 수 있다. 일 예로, 상기 채널 구조체들(CS)은 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수도 있다.
각각의 상기 채널 구조체들(CS)은, 채널 기둥(135), 및 상기 채널 기둥(135) 상의 도전 패드(137)를 포함할 수 있다. 상기 채널 기둥(135)은 상기 게이트 구조체(GS)의 내벽을 덮을 수 있다. 상기 채널 기둥(135)은 상단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 상기 채널 기둥(135)의 하부는 상기 하부 반도체 패턴(LSP)의 상면과 직접 접촉할 수 있다. 상기 도전 패드(137)의 상면은 상기 상부 절연 패턴(185)의 상면과 공면을 이룰 수 있다.
상기 채널 기둥(135)은 언도프드 상태이거나, 상기 기판(100)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 일 예로, 상기 채널 기둥(135)은 다결정 구조 또는 단결정 구조를 갖는 반도체 물질을 포함할 수 있으며, 구체적으로 실리콘을 포함할 수 있다. 상기 채널 기둥(135)의 내부는 상기 매립 절연 패턴(150)으로 채워질 수 있다. 상기 도전 패드(137)는 불순물이 도핑된 반도체 물질, 또는 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 패드(137)는 상기 기판(100)과 동일한 도전형을 갖는 불순물로 도핑된 실리콘일 수 있다.
상기 게이트 구조체(GS)의 상기 워드 라인들(155) 사이의 공간들은 각각 제4 리세스 영역들(RS4)로 정의될 수 있다. 나아가, 상기 게이트 구조체(GS)와 상기 하부 절연 패턴(183) 사이의 공간, 및 상기 게이트 구조체(GS)와 상기 상부 절연 패턴(185) 사이의 공간 역시 각각 상기 제4 리세스 영역들(RS4)로 정의될 수 있다. 제2 절연막(190)이 상기 제4 리세스 영역들(RS4)을 채울 수 있다.
상기 채널 구조체(CS)와 상기 워드 라인들(155) 사이에 전하 저장 패턴들(CTP)이 각각 배치될 수 있다. 또한, 상기 채널 구조체(CS)와 상기 하부 절연 패턴(183) 사이에 하부 전하 저장 패턴(CTPa)이 배치될 수 있고, 상기 채널 구조체(CS)와 상기 상부 절연 패턴(185) 사이에 상부 전하 저장 패턴(CTPb)이 배치될 수 있다. 상기 상부 전하 저장 패턴(CTPb)은, 상기 도전 패드(137)의 측벽과 상기 상부 절연 패턴(185)의 내측벽 사이에서 상기 제3 방향(D3)으로 연장될 수 있다. 상기 전하 저장 패턴들(CTP), 및 상기 하부 및 상부 전하 저장 패턴들(CTPa, CTPb)은 상기 제4 리세스 영역들(RS4)에 의해 서로 수직적으로 이격될 수 있다. 상기 전하 저장 패턴들(CTP)이 서로 상기 제3 방향(D3)으로 이격됨에 따라, 전하 저장 패턴들(CTP)에 저장되는 전하(데이터)가 다른 전하 저장 패턴들(CTP)로 이동 또는 확산되는 것을 방지할 수 있다.
상기 전하 저장 패턴들(CTP)과 상기 워드 라인들(155) 사이에 블로킹 패턴들(BLP)이 각각 배치될 수 있다. 또한, 상기 하부 및 상부 전하 저장 패턴들(CTPa, CTPb)과 상기 하부 및 상부 절연 패턴들(183, 185) 사이에도 상기 블로킹 패턴들(BLP)이 각각 배치될 수 있다. 상기 채널 구조체(CS)와 상기 워드 라인(155) 사이의 상기 블로킹 패턴(BLP)은 상기 워드 라인(155)의 상면과 바닥면 상으로 연장될 수 있다. 상기 채널 구조체(CS)와 상기 하부 절연 패턴(183) 사이의 상기 블로킹 패턴(BLP)은 상기 하부 절연 패턴(183)의 상면 상으로 연장될 수 있다. 상기 채널 구조체(CS)와 상기 상부 절연 패턴(185) 사이의 상기 블로킹 패턴(BLP)은 상기 상부 절연 패턴(185)의 바닥면 상으로 연장될 수 있다. 상기 블로킹 패턴들(BLP)은 상기 제4 리세스 영역들(RS4)에 의해 서로 수직적으로 이격될 수 있다.
도 5a 및 5b를 다시 참조하면, 상기 채널 구조체(CS)와 상기 전하 저장 패턴들(CTP) 사이, 상기 채널 구조체(CS)와 상기 하부 및 상부 전하 저장 패턴들(CTPa, CTPb) 사이에 터널막(TL)이 개재될 수 있다. 상기 터널막(TL)은 상기 채널 구조체(CS)의 측벽을 직접 덮을 수 있다. 즉, 상기 터널막(TL)은 상단 및 하단이 오픈된 파이프 형태 또는 마카로니 형태일 수 있다.
보다 구체적으로, 상기 채널 기둥(135)은, 서로 일체로 연결된 제1 반도체 기둥(SP1) 및 제2 반도체 기둥(SP2)을 포함할 수 있다. 상기 제1 반도체 기둥(SP1)은 상기 제2 반도체 기둥(SP2)의 외측벽을 감싸는 형태를 가질 수 있다. 상기 제2 반도체 기둥(SP2)의 하부는 상기 제1 반도체 기둥(SP1)의 바닥면으로부터 돌출되어 상기 하부 반도체 패턴(LSP)과 직접 연결될 수 있다. 즉, 상기 채널 기둥(135)과 상기 하부 절연 패턴(183) 사이의 공간에서, 상기 제2 반도체 기둥(SP2)은 상기 터널막(TL), 상기 하부 전하 저장 패턴(CTPa), 및 상기 블로킹 패턴(BLP)을 순차적으로 관통할 수 있다.
상기 채널 기둥(135)과 상기 하부 절연 패턴(183) 사이의 상기 블로킹 패턴(BLP)은, 상기 하부 반도체 패턴(LSP)의 상면의 일부를 직접 덮을 수 있다. 상기 터널막(TL)은 상기 제1 반도체 기둥(SP1)의 바닥면을 직접 덮을 수 있다. 상기 하부 전하 저장 패턴(CTPa)은, 상기 채널 기둥(135)의 측벽과 상기 하부 절연 패턴(183)의 내측벽 사이에서 상기 제3 방향(D3)으로 연장되는 제1 부분(P1)을 포함할 수 있다. 또한, 상기 하부 전하 저장 패턴(CTPa)은, 상기 기판(100)과 상기 채널 기둥(135) 사이에서, 상기 기판의 상면과 평행한 방향으로 연장되는 제2 부분(P2)을 포함할 수 있다.
각각의 상기 전하 저장 패턴들(CTP)은 플래시 메모리 소자의 메모리 요소를 포함할 수 있다. 즉, 상기 전하 저장 패턴들(CTP)은 전하를 이용하여 데이터를 저장할 수 있다. 상기 전하 저장 패턴들(CTP)에 저장되는 데이터는 상기 채널 기둥(135)과 상기 워드 라인들(155) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다.
일 예로, 상기 전하 저장 패턴들(CTP) 및 상기 하부 및 상부 전하 저장 패턴들(CTPa, CTPb)은, 실리콘 질화막, 실리콘 산화질화막, 또는 실리콘-풍부 질화막(Si-rich nitride)을 포함할 수 있다. 상기 터널막(TL)은 상기 전하 저장 패턴들(CTP)보다 큰 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 상기 터널막(TL)은 실리콘 산화막을 포함할 수 있다. 상기 블로킹 패턴들(BLP)은 실리콘 산화물을 포함할 수 있다.
상기 블로킹 패턴들(BLP)과 상기 워드 라인들(155) 사이에 게이트 배리어 패턴들(GBP)이 각각 개재될 수 있다. 상기 게이트 배리어 패턴들(GBP)은 상기 워드 라인들(155) 내의 금속 물질이 상기 블로킹 패턴들(BLP)로 확산되는 것을 방지할 수 있다. 상기 게이트 배리어 패턴들(GBP)은 금속 산화물을 포함할 수 있으며, 일 예로 알루미늄 산화물 또는 하프늄 산화물을 포함할 수 있다.
도 3 및 도 4를 다시 참조하면, 상기 상부 절연 패턴(185) 상에 제3 절연막(120)이 배치될 수 있다. 일 예로, 상기 제2 절연막(190)은 스페이서로서 상기 제3 절연막(120)의 측벽을 덮을 수 있다. 나아가, 상기 제2 절연막(190)은 상기 게이트 구조체(GS)의 외측벽도 모두 덮을 수 있다. 상기 제3 절연막(120) 상에 층간 절연막(195)이 배치될 수 있다. 상기 제2 및 제3 절연막들(190, 120) 및 상기 층간 절연막(195)은 모두 실리콘 산화물을 포함할 수 있다.
상기 제2 절연막(190)의 양 측에, 상기 공통 소스 영역들(DP)에 각각 접속하는 공통 소스 라인들(CSL)이 배치될 수 있다. 평면적 관점에서, 상기 공통 소스 라인들(CSL)은 상기 게이트 구조체들(GS) 사이에 배치되어 상기 제1 방향(D1)으로 연장될 수 있다.
상기 층간 절연막(195) 상에, 상기 게이트 구조체들(GS)을 가로지르는 비트 라인들(BL)이 배치될 수 있다. 상기 비트 라인들(BL)은 비트 라인 플러그들(BPLG)을 통해 상기 도전 패드들(137)에 각각 접속될 수 있다. 일 예로, 상기 공통 소스 라인들(CSL), 상기 비트 라인 플러그들(BPLG) 및 상기 비트 라인들(BL)은 모두 금속(예를 들어, 텅스텐)을 포함할 수 있다.
도 6, 8, 11, 13, 15, 18, 20, 23, 및 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 나타내는 평면도들이다. 도 7, 9, 10, 12, 14, 16a, 17, 19, 21a, 22a, 24a, 26a, 및 27a는 각각 도 6, 8, 11, 13, 15, 18, 20, 23, 및 25의 I-I'선에 따른 단면도들이다. 도 16b, 21b, 22b, 24b, 26b, 및 27b는 각각 도 16a, 21a, 22a, 24a, 26a, 및 27a의 M 영역을 확대한 단면도들이다. 도 22c는 도 22a의 L영역을 확대한 단면도이다. 도 26c는 도 2의 콘택 영역(CTR)을 나타낸 단면도이다.
도 6 및 도 7을 참조하면, 기판(100) 상에 게이트 막들(151) 및 제1 절연막들(110)을 교대로 그리고 반복적으로 증착하여, 박막 구조체(TS)가 형성될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
먼저, 상기 기판(100)의 상면을 덮는 하부 절연막(105)이 형성될 수 있다. 상기 하부 절연막(105)은 상기 게이트 막들(151) 및 상기 제1 절연막들(110)에 대하여 높은 선택비를 가지는 물질로 형성될 수 있다. 일 예로, 상기 하부 절연막(105)은 실리콘 질화막이거나 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막일 수 있다. 상기 하부 절연막(105)은 상기 게이트 막들(151) 및 상기 제1 절연막들(110)보다 얇은 두께를 가지도록 형성될 수 있다. 이후, 상기 하부 절연막(105) 상에 상기 박막 구조체(TS)가 형성될 수 있다.
상기 박막 구조체(TS)는 상기 게이트 막들(151) 중 하부에 위치하는 하부 게이트 막(151a) 및 상기 게이트 막들(151) 중 상부에 위치하는 상부 게이트 막(151b)을 포함할 수 있다. 나아가, 상기 박막 구조체(TS)는 상기 게이트 막들(151) 상의 마스크 막(151c)을 더 포함할 수 있다.
상기 하부 게이트 막(151a)은 제3 길이(L3)의 두께를 갖도록 형성될 수 있고, 상기 상부 게이트 막(151b)은 제4 길이(L4)의 두께를 갖도록 형성될 수 있다. 상기 마스크 막(151c)은, 상기 하부 게이트 막(151a) 또는 상기 상부 게이트 막(151b)의 두께(L3, L4)보다 더 큰 두께를 갖도록 형성될 수 있다.
상기 게이트 막들(151)은 서로 실질적으로 동일한 두께를 가지도록 형성될 수 있다. 구체적으로, 각각의 상기 게이트 막들(151)은 제2 길이(L2)의 두께를 갖도록 형성될 수 있다. 이때, 상기 제2 길이(L2)는 상기 제3 길이(L3) 및 상기 제4 길이(L4)보다 작을 수 있다. 상기 제1 절연막들(110)은 서로 실질적으로 동일한 두께를 가지도록 형성될 수 있다.
일 예로, 상기 박막 구조체(TS)는 화학기상증착(CVD), 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 증착될 수 있다. 상기 게이트 막들(151), 상기 하부 및 상부 게이트 막들(151a, 151b), 및 상기 마스크 막(151c)은 폴리실리콘으로 형성될 수 있다. 상기 제1 절연막들(110)은 실리콘 산화막으로 형성될 수 있다.
도 8 및 도 9를 참조하면, 상기 박막 구조체(TS)를 관통하여 상기 기판(100)을 노출하는 채널 홀들(CH)이 형성될 수 있다(S20). 평면적 관점에서, 상기 채널 홀들(CH)은 제1 방향(D1)을 따라 지그재그로 배열될 수 있다.
상기 채널 홀들(CH)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 채널 홀들(CH)이 형성될 영역을 정의하는 개구부들을 갖는 마스크 패턴들을 형성하는 것, 및 상기 마스크 패턴들을 식각 마스크로 상기 박막 구조체(TS)를 식각하는 것을 포함할 수 있다. 상기 마스크 패턴들은 상기 게이트 막들(151) 및 상기 제1 절연막들(110)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 상기 식각 공정 동안, 상기 기판(100)의 상면이 과식각될 수 있다. 이에 따라, 상기 기판(100)의 상면이 리세스될 수 있다. 또한, 식각 공정에 의해 상기 채널 홀들(CH)의 하부의 폭이 상기 채널 홀들(CH)의 상부의 폭보다 좁을 수 있다. 이 후, 상기 마스크 패턴들이 제거될 수 있다.
도 8 및 도 10을 참조하면, 상기 채널 홀들(CH)의 하부 영역을 채우는 하부 반도체 패턴들(LSP)이 각각 형성될 수 있다. 상기 하부 반도체 패턴들(LSP)은, 상기 채널 홀들(CH)에 의해 노출된 상기 기판(100)을 시드(seed)로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여 형성될 수 있다. 이 경우, 상기 하부 반도체 패턴들(LSP)은 상기 기판(100)과 일체를 이룰 수 있다.
상기 하부 반도체 패턴들(LSP)은 상기 기판(100)의 상면으로부터 돌출되어 상기 채널 홀들(CH)의 하부 영역을 채우는 기둥(pillar) 형태로 형성될 수 있다. 즉, 상기 하부 반도체 패턴들(LSP)은 상기 하부 절연막(105)의 내측벽, 적어도 하나의 상기 게이트 막(151)의 내측벽, 및 적어도 하나의 상기 제1 절연막(110)의 내측벽을 덮을 수 있다. 상기 하부 반도체 패턴들(LSP)의 상면들은 상기 하부 게이트 막(151a)의 바닥면과 상면 사이에 위치할 수 있다.
상기 하부 반도체 패턴들(LSP)은 단결정 구조 또는 다결정 구조를 포함할 수 있다. 일 예로, 상기 하부 반도체 패턴들(LSP)은 실리콘을 포함할 수 있다. 상기 하부 반도체 패턴들(LSP)은 상기 기판(100)과 동일한 도전형을 가질 수 있다. 구체적으로, 상기 하부 반도체 패턴들(LSP)에 대한 선택적 에피택시얼 성장 공정 시, 인시츄(in-situ)로 불순물이 도핑될 수 있다. 이와 달리, 상기 하부 반도체 패턴들(LSP)을 형성한 후, 상기 하부 반도체 패턴들(LSP)에 불순물이 이온 주입될 수도 있다.
도 11 및 도 12를 참조하면, 상기 채널 홀들(CH)에 의해 노출된 상기 제1 절연막들(110)의 내측벽들에 트리밍 공정을 진행하여, 상기 제1 절연막들(110)의 일부분이 식각될 수 있다. 이에 따라, 상기 게이트 막들(151) 사이에 제1 리세스 영역들(RS1)이 형성될 수 있다. 상기 트리밍 공정은 등방성 식각으로 진행될 수 있으며, 따라서 상기 제1 절연막들(110)은 모두 동일한 깊이로 리세스될 수 있다.
도 11을 다시 참조하면, 동일한 레벨에서의 상기 제1 리세스 영역들(RS1)은 서로 연통되도록 형성될 수 있다. 즉, 서로 인접하는 상기 채널 홀들(CH) 사이에는 상기 제1 절연막들(110)이 존재하지 않을 수 있다.
도 13 및 도 14를 참조하면, 상기 제1 리세스 영역들(RS1)과 상기 채널 홀들(CH)내에 블로킹 막(140)이 콘포말하게 형성될 수 있다. 이어서, 상기 블로킹 막(140) 상에 상기 제1 리세스 영역들(RS1)과 상기 채널 홀들(CH)을 채우는 희생막(160)이 콘포말하게 형성될 수 있다. 상기 희생막(160)은 상기 제1 리세스 영역들(RS1)을 완전히 채우도록 형성될 수 있다. 그러나, 상기 희생막(160)은 각각의 상기 채널 홀들(CH)의 일부만을 채우도록 형성될 수 있다. 상기 블로킹 막(140)은 실리콘 산화물로 형성될 수 있으며, 상기 희생막(160)은 n형의 불순물로 도핑된 폴리 실리콘으로 형성될 수 있다.
도 15, 도 16a 및 도 16b를 참조하면, 상기 희생막(160)의 일부를 제거하여, 상기 제1 리세스 영역들(RS1) 내에 각각 희생 패턴들(161)이 형성될 수 있다. 즉, 상기 채널 홀들(CH) 내의 상기 희생막(160)의 일부를 선택적으로 제거하여, 상기 제1 리세스 영역들(RS1) 내에만 상기 희생막(160)이 잔류할 수 있다. 상기 희생 패턴들(161)은 서로 수직적으로 이격되어 적층되도록 형성될 수 있다. 평면적 관점에서, 상기 희생 패턴들(161)은 원형을 가질 수 있다. 동일한 레벨에서, 상기 희생 패턴들(161)은 상기 채널 홀들(CH)을 둘러싸며 서로 일체로 연결될 수 있다.
구체적으로, 상기 희생막(160)의 일부를 제거하는 것은, 노출된 상기 희생막(160)의 표면을 산화시켜, 산화막을 형성하는 것을 포함할 수 있다. 이후, 상기 산화막을 선택적으로 제거함으로써, 상기 희생 패턴들(161)이 형성될 수 있다.
이어서, 상기 채널 홀들(CH)의 내측벽 및 상기 하부 반도체 패턴들(LSP)의 상면을 콘포말하게 덮는 전하 저장막(145)이 형성될 수 있다. 상기 전하 저장막(145)은 각각의 상기 채널 홀들(CH)의 일부분을 채울 수 있다. 상기 게이트 막들(151)과 인접하는 영역에서, 상기 전하 저장막(145)은 상기 블로킹 막(140)을 직접 덮을 수 있다. 상기 전하 저장막(145)은 실리콘 질화막, 실리콘 산화질화막, 또는 실리콘-풍부 질화막(Si-rich nitride)으로 형성될 수 있다. 도 16b를 다시 참조하면, 상기 전하 저장막(145) 상에 터널막(TL)이 콘포말하게 형성될 수 있다. 상기 터널막(TL)은 실리콘 산화물로 형성될 수 있다.
상기 전하 저장막(145) 및 상기 터널막(TL)이 형성된 후, 상기 터널막(TL)의 바닥면, 상기 전하 저장막(145)의 바닥면, 및 상기 블로킹 막(140)의 바닥면을 관통하여 상기 하부 반도체 패턴들(LSP)에 접속하는 채널 막(130)이 형성될 수 있다. 상기 채널 막(130)은 각각의 상기 채널 홀들(CH)의 일부분을 채울 수 있다. 즉, 상기 채널 막(130)의 두께는 상기 채널 홀들(CH)의 반경보다 작을 수 있다. 상기 채널 막(130)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 공정들 중의 한가지를 이용하여, 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)로 형성될 수 있다.
구체적으로, 상기 채널 막(130)을 형성하는 것은, 먼저 상기 터널막(TL)을 직접 덮는 제1 반도체 막을 형성하는 것을 포함할 수 있다. 이어서, 상기 하부 반도체 패턴들(LSP)의 상면들 상의 상기 제1 반도체 막, 상기 터널막(TL), 상기 전하 저장막(145), 및 상기 블로킹 막(140)을 순차적으로 이방성 식각하여, 상기 하부 반도체 패턴들(LSP)의 상면들의 일부를 노출시킬 수 있다. 후속으로, 상기 제1 반도체 막 및 노출된 상기 하부 반도체 패턴들(LSP)의 상면들을 덮는 제2 반도체 막을 형성할 수 있다(도 5b 참조). 상기 제1 및 제2 반도체 막들은 상기 채널 막(130)을 구성할 수 있다.
한편, 상기 이방성 식각 공정 동안, 상기 제1 반도체 막 아래에 위치하는 상기 터널막(TL), 상기 전하 저장막(145), 및 상기 블로킹 막(140)의 일부는 보호될 수 있다. 이에 따라, 상기 터널막(TL), 상기 전하 저장막(145) 및 상기 블로킹 막(140)은 각각 상기 채널 막(130)과 상기 하부 반도체 패턴들(LSP) 사이에 개재된 바닥부를 가질 수 있다. 이에 더하여, 상기 이방성 식각의 결과로서, 상기 박막 구조체(TS)의 상면이 노출될 수 있다. 이에 따라, 상기 터널막(TL) 및 상기 전하 저장막(145)은 상기 채널 홀들(CH) 내에 국소적으로 형성될 수 있다.
도 15 및 도 17을 참조하면, 상기 채널 막(130) 상에 매립 절연 패턴들(150)이 형성될 수 있다. 구체적으로, 상기 채널 홀들(CH)의 내부를 완전히 채우도록 매립 절연막이 형성될 수 있다. 상기 매립 절연막은 에스오지(SOG) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다. 이어서, 상기 채널 막(130) 및 상기 매립 절연막의 상부를 리세스하여, 상기 채널 홀들(CH) 내에 채널 기둥들(135) 및 매립 절연 패턴들(150)이 각각 형성될 수 있다. 상기 채널 기둥들(135)은 상단이 오픈된(opened) 파이프 형태 또는 마카로니 형태로 형성될 수 있다.
이에 더하여, 상기 채널 기둥들(135)에 각각 접속되는 도전 패드들(137)이 형성될 수 있다. 상기 도전 패드들(137)은, 리세스된 상기 채널 기둥들(135) 및 상기 매립 절연 패턴들(150) 상에 도전 물질을 채워서 형성될 수 있다. 일 예로, 상기 도전 패드들(137)은 상기 기판(100)과 동일한 도전형을 갖는 불순물로 도핑된 실리콘으로 형성될 수 있다. 상기 채널 기둥(135)과 상기 도전 패드(137)는 채널 구조체(CS)를 구성할 수 있다. 이어서, 상기 박막 구조체(TS)의 상부가 평탄화될 수 있고, 이때 상기 마스크 막(151c) 및 이의 아래의 제1 절연막(110)이 제거될 수 있다.
도 18 및 도 19를 참조하면, 상기 박막 구조체(TS)를 패터닝하여, 상기 제1 방향(D1)으로 연장되는 라인 형태의 박막 패턴들(TP)이 형성될 수 있다. 상기 패터닝 공정 동안, 상기 박막 패턴(TP)의 양 측의 상기 기판(100)의 상부에는 트렌치들(TR)이 형성될 수 있다. 각각의 상기 트렌치들(TR)은 상기 제2 방향(D2)으로 제1 길이(L1)의 폭을 갖도록 형성될 수 있다. 상기 제1 길이(L1)는, 앞서 도 7을 참조하여 설명한 상기 제3 길이(L3) 및 상기 제4 길이(L4)보다 더 클 수 있다.
구체적으로, 상기 박막 구조체(TS)를 패터닝하는 것은, 상기 박막 구조체(TS) 상에 상기 트렌치들(TR)이 형성될 평면적 위치를 정의하는 마스크 패턴들(제3 절연막(120))을 형성하는 것, 및 상기 마스크 패턴들(120)을 식각 마스크로 상기 박막 구조체(TS)를 식각하는 것을 포함할 수 있다.
도 20, 도 21a 및 도 21b를 참조하면, 상기 게이트 막들(151)을 워드 라인들(155)로 교체하여, 게이트 구조체(GS)가 형성될 수 있다. 상기 하부 절연막(105) 및 상기 제1 절연막(110) 사이의 상기 게이트 막(151) 역시 워드 라인(155)으로 교체될 수 있다. 그러나, 상기 하부 및 상부 게이트 막들(151a, 151b)은 완전히 제거되어, 제2 리세스 영역(RS2) 및 제3 리세스 영역(RS3)이 각각 형성될 수 있다.
구체적으로, 먼저 상기 게이트 막들(151) 및 상기 하부 및 상부 게이트 막들(151a, 151b)이 선택적으로 완전히 제거될 수 있다. 이어서, 상기 게이트 막들(151) 및 상기 하부 및 상부 게이트 막들(151a, 151b)이 제거된 영역들을 채우는 도전막이 콘포말하게 형성될 수 있다. 일 예로, 상기 도전막은 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합으로 형성될 수 있다. 한편, 앞서 도 7을 참조하여 설명한 바와 같이, 각각의 상기 하부 및 상부 게이트 막들(151a, 151b)의 두께(L3, L4)는 각각의 상기 게이트 막들(151)의 두께(L2)보다 더 클 수 있다. 따라서, 상기 도전막은 상기 게이트 막들(151)이 제거된 영역들은 완전히 채우되, 상기 하부 및 상부 게이트 막들(151a, 151b)이 제거된 영역들(R2, R3)은 일부만 채우도록 형성될 수 있다.
후속으로, 상기 제2 및 제3 리세스 영역들(R2, R3) 내의 상기 도전막이 완전히 제거될 때까지, 상기 도전막을 등방성 식각할 수 있다. 한편 상기 게이트 막들(151)이 제거된 영역들 내의 도전막은 상기 제2 방향(D2)으로의 식각만 진행되기 때문에, 상기 제2 및 제3 리세스 영역들(R2, R3) 내의 상기 도전막이 완전히 제거된 이후에도 잔류할 수 있다. 이로써, 상기 게이트 막들(151)이 상기 워드 라인들(155)로 교체될 수 있다. 상기 등방성 식각의 결과로서, 상기 워드 라인들(155)의 외측벽은 상기 제1 절연막들(110) 사이에서 함몰된 형태를 가질 수 있다.
상기 도전막을 형성하기 전에, 최하부의 게이트 막(151)이 제거된 후, 노출된 상기 하부 반도체 패턴들(LSP)의 측벽들 상에 게이트 절연막들(GI)이 각각 형성될 수 있다. 일 예로, 노출된 상기 하부 반도체 패턴들(LSP)의 측벽들 상에 산화 공정을 수행하여, 산화막으로 이루어진 상기 게이트 절연막들(GI)이 형성될 수 있다.
한편, 도 21b를 다시 참조하면, 상기 도전막을 형성하기 전에, 상기 기판(100)의 전면 상에 게이트 배리어 막(GBL)이 콘포말하게 형성될 수 있다. 이에 따라, 상기 게이트 배리어 막(GBL)은 상기 블로킹 막(140)과 상기 워드 라인들(155) 사이에 개재될 수 있다. 나아가, 상기 게이트 배리어 막(GBL)은 상기 제1 절연막들(110)의 외측벽들 및 상기 제3 절연막(120) 상으로 연장되어, 이들을 모두 덮을 수 있다. 일 예로, 상기 게이트 배리어 막(GBL)은 알루미늄 산화물 또는 하프늄 산화물로 형성될 수 있다.
만약, 상기 하부 및 상부 게이트 막들(151a, 151b)이 다른 게이트 막들(151)과 실질적으로 동일한 두께로 형성될 경우, 상기 하부 및 상부 게이트 막들(151a, 151b)이 존재하던 영역 내에 워드 라인들(155)이 형성될 수 있다. 이 경우, 하부의 워드 라인(155)은 상기 하부 반도체 패턴들(LSP)과 인접함으로써 이들과 전기적 쇼트가 발생될 수 있다. 나아가, 상부의 워드 라인(155)은, 추후 상기 도전 패드들(137) 상에 형성되는 비트 라인 플러그들(BPLG)과 전기적 쇼트가 발생될 수 있다. 그러나, 본 발명에 따른 3차원 반도체 메모리 소자의 제조 방법은, 상기 하부 및 상부 게이트 막들(151a, 151b)을 다른 게이트 막들(151)에 비해 더 큰 두께로 형성시킴으로써, 상기 하부 및 상부 게이트 막들(151a, 151b)이 존재하던 영역 내에 워드 라인들(155)이 형성되는 것을 방지할 수 있다. 따라서, 위와 같은 쇼트가 발생될 공정 위험을 방지할 수 있다.
도 20, 도 22a 및 도 22b를 참조하면, 도 21b의 결과물 상에, 상기 결과물을 덮는 제4 절연막(180)이 형성될 수 있다. 상기 제4 절연막(180)은 상기 제2 및 제3 리세스 영역들(R2, R3)을 완전히 채울 수 있다. 일 예로, 상기 제4 절연막(180)은 실리콘 산화물로 형성될 수 있다.
앞서 도 19를 참조하여 설명한 바와 같이, 상기 트렌치들(TR)의 폭(L1)은, 상기 하부 및 상부 게이트 막들(151a, 151b)의 두께(L3, L4)보다 더 크게 형성될 수 있다. 따라서, 상기 제4 절연막(180)이 상기 제2 및 제3 리세스 영역들(R2, R3)을 완전히 채우도록 형성될 수 있다. 만약, 상기 트렌치들(TR)의 폭(L1)이 상기 하부 및 상부 게이트 막들(151a, 151b)의 두께(L3, L4)보다 더 작을 경우, 상기 제2 및 제3 리세스 영역들(R2, R3)이 상기 제4 절연막(180)에 의해 완전히 채워지기 전에, 상기 트렌치들(TR) 상의 공간이 먼저 채워질 수 있다. 이 경우, 상기 제2 및 제3 리세스 영역들(R2, R3) 내에는 보이드가 형성되어, 구조적 결함을 유발할 수 있다.
상기 제1 절연막들(110)과 인접하는 상기 제4 절연막(180)의 일부를 식각하여, 상기 제1 절연막들(110)의 외측벽들 상의 상기 게이트 배리어 막(GBL)을 노출시킬 수 있다. 한편, 절연막을 추가로 도포하고 식각 레서피를 조절하여, 상기 제3 절연막(120)을 직접 덮는 상기 게이트 배리어 막(GBL)은 상기 제4 절연막(180)에 의해 노출되지 않도록 할 수 있다.
도 23, 도 24a 및 도 24b를 참조하면, 노출된 상기 게이트 배리어 막(GBL)을 선택적으로 식각하여, 게이트 배리어 패턴들(GBP)이 형성될 수 있다. 이로써, 상기 제1 절연막들(110)의 외측벽들이 노출될 수 있다. 한편, 상기 제3 절연막(120)의 표면을 덮는 상기 게이트 배리어 막(GBL)은, 앞서 도 22c를 참조하여 설명한 상기 제4 절연막(180)에 의해 식각되지 않을 수 있다.
이어서, 상기 희생 패턴들(161)의 외측벽들이 노출될 때까지, 상기 제1 절연막들(110), 및 상기 블로킹 막(140)이 순차적으로 리세스될 수 있다. 이때, 남아있는 상기 제4 절연막(180)도 일부가 식각될 수 있다. 일 예로, 상기 제4 절연막(180), 상기 제1 절연막들(110), 및 상기 블로킹 막(140)은 모두 실리콘 산화물을 포함할 수 있기 때문에, 이들은 한번의 식각 공정으로 리세스될 수 있다. 리세스 공정 동안, 상기 제3 절연막(120)은 이의 표면에 형성된 상기 게이트 배리어 막(GBL)에 의해 보호될 수 있다.
리세스 공정 동안 상기 블로킹 막(140)의 일부가 식각되어, 블로킹 패턴들(BLP)이 형성될 수 있다. 상기 블로킹 패턴들(BLP)은 상기 희생 패턴들(161)을 사이에 두고 서로 수직적으로 이격될 수 있다. 한편, 상기 리세스 공정 이후에도 상기 제2 및 제3 리세스 영역들(RS2, RS3) 내에 상기 제4 절연막(180)이 잔류하여, 하부 및 상부 절연 패턴들(183, 185)이 각각 형성될 수 있다. 나아가, 상기 리세스 공정에 의해, 각각의 상기 워드 라인들(155)의 일부가 외부로 노출될 수 있다.
도 25, 도 26a 내지 26c를 참조하면, 노출된 상기 희생 패턴들(161)이 모두 제거되어, 제4 리세스 영역들(RS4)이 각각 형성될 수 있다. 구체적으로, 상기 워드 라인들(155) 사이의 공간들, 상기 게이트 구조체(GS)와 상기 하부 절연 패턴(183) 사이의 공간, 및 상기 게이트 구조체(GS)와 상기 상부 절연 패턴(185) 사이의 공간에 상기 제4 리세스 영역들(RS4)이 형성될 수 있다.
앞서 설명한 바와 같이, 상기 희생 패턴들(161)은 상기 채널 구조체들(CS)을 둘러싸며 서로 일체로 연결될 수 있기 때문에, 상기 블로킹 패턴들(BLP) 사이에서 이들의 측벽들만이 노출된 상태에서도 전부 제거될 수 있다. 즉, 앞서 제1 리세스 영역들(RS1)이 서로 연통되도록 형성되었기 때문에, 상기 희생 패턴들(161)의 노출 영역에 상관 없이 이들은 모두 제거될 수 있다.
한편, 도 26c를 다시 참조하면, 앞서 도 2를 참조하여 설명한 콘택 영역(CTR) 상에서는, 상기 워드 라인들(155) 사이의 제1 절연막들(110)이 그대로 잔류할 수 있다. 이는, 상기 콘택 영역(CTR) 상에 상기 채널 홀들(CH)이 형성되지 않기 때문에, 결과적으로 상기 희생 패턴들(161)이 형성되지 않을 수 있다. 따라서, 상기 제1 절연막들(110)은 일부만 리세스된 채 그대로 잔류할 수 있다.
만약, 본 발명에 따른 제조 공정과 달리, 상기 제1 절연막들(110)을 완전히 제거한 뒤 노출된 상기 희생 패턴들(161)을 제거하는 경우, 상기 콘택 영역(CTR) 상에서 상기 워드 라인들(155)을 지지할 수 있는 막이 존재하지 않는다. 결과적으로, 다층으로 적층된 상기 워드 라인들(155)이 무너지는 공정 위험이 발생할 수 있다. 그러나, 본 발명에 따른 3차원 반도체 메모리 소자의 제조 방법은, 상기 콘택 영역(CTR) 상에 상기 제1 절연막들(110)이 그대로 잔류할 수 있으므로, 상기 워드 라인들(155)이 무너지는 공정 위험을 방지할 수 있다.
도 25, 도 27a 및 도 27b를 참조하면, 상기 제4 리세스 영역들(RS4)에 의해 노출된 상기 전하 저장막(145)의 일부들을 각각 식각하여, 전하 저장 패턴들(CTP)이 형성될 수 있다. 이로써, 상기 전하 저장 패턴들(CTP)은 상기 워드 라인들(155)과 상기 채널 구조체들(CS) 사이에 국소적으로 배치될 수 있다. 상기 전하 저장 패턴들(CTP)은 상기 제4 리세스 영역들(RS4)에 의해 서로 수직적으로 이격될 수 있다.
한편, 상기 채널 구조체(CS)와 상기 하부 절연 패턴(183) 사이에 하부 전하 저장 패턴(CTPa)이 형성될 수 있고, 상기 채널 구조체(CS)와 상기 상부 절연 패턴(185) 사이에 상부 전하 저장 패턴(CTPb)이 형성될 수 있다. 상기 하부 및 상부 전하 저장 패턴들(CTPa, CTPb)은 다른 전하 저장 패턴들(CTP)과는 달리, 상기 워드 라인들(155)과 인접하지 않을 수 있다.
도 3, 4, 5a 및 5b를 다시 참조하면, 도 27a의 결과물 상에 제2 절연막(190)이 형성될 수 있다. 상기 제2 절연막(190)은 상기 제4 리세스 영역들(RS4)을 모두 채울 수 있다. 또한, 상기 제2 절연막(190)은 외부로 노출된 상기 워드 라인들(155)을 모두 덮을 수 있다. 상기 제2 절연막(190)은 스페이서의 형태로 상기 제3 절연막(120)의 측벽들을 덮을 수 있다.
상기 제2 절연막(190)을 형성하기 전 또는 형성한 이후에, 상기 기판(100)의 상기 트렌치들(TR) 내에 공통 소스 영역들(DP)이 형성될 수 있다. 상기 공통 소스 영역들(DP)은 이온 주입 공정을 통해 형성될 수 있다. 상기 공통 소스 영역들(DP)은 상기 하부 반도체 패턴들(LSP)과 다른 도전형을 가질 수 있다. 즉, 상기 공통 소스 영역들(DP)은 상기 기판(100)과 PN 접합을 구성할 수 있다.
이어서, 상기 제2 절연막(190)의 양 측에 상기 공통 소스 영역들(DP)에 각각 접속하는 공통 소스 라인들(CSL)이 형성될 수 있다. 상기 공통 소스 라인들(CSL) 및 상기 제3 절연막(120) 상에 층간 절연막(195)이 형성될 수 있다. 상기 층간 절연막(195) 및 상기 제3 절연막(120)을 관통하여 상기 도전 패드들(137)에 각각 접속되는 비트 라인 플러그들(BPLG)이 형성될 수 있다. 상기 비트 라인 플러그들(BPLG) 상에 이들과 연결되는 비트 라인들(BL)이 형성될 수 있다.

Claims (20)

  1. 기판 상에, 상기 기판의 상면과 수직한 방향으로 적층된 워드 라인들을 포함하는 게이트 구조체, 상기 워드 라인들은 서로 이격되고;
    상기 기판과 상기 게이트 구조체 사이에 개재된 하부 절연 패턴;
    상기 게이트 구조체와 상기 하부 절연 패턴을 관통하는 채널 구조체;
    상기 채널 구조체와 상기 워드 라인들 사이에 각각 개재된 전하 저장 패턴들; 및
    상기 채널 구조체와 상기 하부 절연 패턴 사이에 개재된 하부 전하 저장 패턴을 포함하되,
    상기 워드 라인들 사이, 및 상기 하부 절연 패턴과 상기 게이트 구조체 사이에 각각 리세스 영역들이 정의되고,
    상기 전하 저장 패턴들 및 상기 하부 전하 저장 패턴은 상기 리세스 영역들에 의해 서로 이격되는 반도체 소자.
  2. 제1항에 있어서,
    상기 하부 전하 저장 패턴은:
    상기 채널 구조체의 외측벽과 상기 하부 절연 패턴의 내측벽 사이에서 상기 수직한 방향으로 연장되는 제1 부분; 및
    상기 기판과 상기 채널 구조체 사이에서, 상기 기판의 상면과 평행한 방향으로 연장되는 제2 부분을 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 채널 구조체의 바닥면은 상기 하부 절연 패턴의 바닥면과 상면 사이의 레벨에 위치하는 반도체 소자.
  4. 제1항에 있어서,
    상기 리세스 영역들을 채우는 절연막을 더 포함하는 반도체 소자.
  5. 제1항에 있어서,
    상기 하부 절연 패턴은 제1 길이의 두께를 가지며,
    각각의 상기 워드 라인들은 제2 길이의 두께를 가지며,
    상기 제1 길이는 상기 제2 길이보다 큰 반도체 소자.
  6. 제5항에 있어서,
    상기 게이트 구조체 일 측에, 상기 기판 상부에 형성된 트렌치는 제3 길이의 폭을 가지고,
    상기 제3 길이는 상기 제1 길이보다 큰 반도체 소자.
  7. 제1항에 있어서,
    상기 채널 구조체와 상기 하부 전하 저장 패턴, 및 상기 채널 구조체와 상기 전하 저장 패턴들 사이에 개재된 터널막을 더 포함하되,
    상기 터널막은 상기 채널 구조체의 외측벽을 직접 덮는 반도체 소자.
  8. 제1항에 있어서,
    상기 하부 절연 패턴과 상기 하부 전하 저장 패턴, 및 상기 워드 라인들과 상기 전하 저장 패턴들 사이에 각각 개재된 블로킹 패턴들을 더 포함하는 반도체 소자.
  9. 제8항에 있어서,
    적어도 하나의 상기 블로킹 패턴들은 상기 워드 라인의 상면 및 바닥면 상으로 연장되는 부분을 포함하는 반도체 소자.
  10. 제1항에 있어서,
    상기 기판은, 이의 상부에 돌출된 하부 반도체 패턴을 포함하고,
    상기 채널 구조체는 상기 하부 반도체 패턴의 상면과 직접 접하는 반도체 소자.
  11. 제10항에 있어서,
    상기 기판과 상기 하부 절연 패턴 사이에 배치된 접지 선택 라인을 더 포함하되,
    상기 하부 반도체 패턴은 상기 접지 선택 라인을 관통하는 반도체 소자.
  12. 기판 상에, 상기 기판의 상면과 수직한 방향으로 적층된 워드 라인들을 포함하는 게이트 구조체, 상기 워드 라인들은 서로 이격되고;
    상기 게이트 구조체 상의 상부 절연 패턴;
    상기 상부 절연 패턴과 상기 게이트 구조체를 관통하여 상기 기판에 접속하는 채널 구조체;
    상기 채널 구조체와 상기 워드 라인들 사이에 각각 개재된 전하 저장 패턴들; 및
    상기 채널 구조체와 상기 상부 절연 패턴 사이에 개재된 상부 전하 저장 패턴을 포함하되,
    상기 워드 라인들 사이, 및 상기 상부 절연 패턴과 상기 게이트 구조체 사이에 각각 리세스 영역들이 정의되고,
    상기 전하 저장 패턴들 및 상기 상부 전하 저장 패턴은 상기 리세스 영역들에 의해 서로 이격되는 반도체 소자.
  13. 제12항에 있어서,
    상기 채널 구조체는, 채널 기둥, 및 상기 채널 기둥 상의 도전 패드를 포함하고,
    상기 상부 전하 저장 패턴은, 상기 도전 패드의 외측벽과 상기 상부 절연 패턴의 내측벽 사이에서 상기 수직한 방향으로 연장되는 반도체 소자.
  14. 제12항에 있어서,
    상기 리세스 영역들을 채우는 절연막을 더 포함하는 반도체 소자.
  15. 제12항에 있어서,
    상기 상부 절연 패턴은 제1 길이의 두께를 가지며,
    각각의 상기 워드 라인들은 제2 길이의 두께를 가지며,
    상기 제1 길이는 상기 제2 길이보다 큰 반도체 소자.
  16. 제15항에 있어서,
    상기 게이트 구조체 일 측에, 상기 기판 상부에 형성된 트렌치는 제3 길이의 폭을 가지고,
    상기 제3 길이는 상기 제1 길이보다 큰 반도체 소자.
  17. 제12항에 있어서,
    상기 채널 구조체와 상기 상부 전하 저장 패턴, 및 상기 채널 구조체와 상기 전하 저장 패턴들 사이에 개재된 터널막을 더 포함하되,
    상기 터널막은 상기 채널 구조체의 외측벽을 직접 덮는 반도체 소자.
  18. 제12항에 있어서,
    상기 상부 절연 패턴과 상기 상부 전하 저장 패턴, 및 상기 워드 라인들과 상기 전하 저장 패턴들 사이에 각각 개재된 블로킹 패턴들을 더 포함하는 반도체 소자.
  19. 제12항에 있어서,
    상기 기판은, 이의 상부에 돌출된 하부 반도체 패턴을 포함하고,
    상기 채널 구조체는 상기 하부 반도체 패턴의 상면과 직접 접하는 반도체 소자.
  20. 기판 상에 순차적으로 적층된 하부 절연 패턴, 복수개의 워드 라인들을 포함하는 게이트 구조체, 및 상부 절연 패턴;
    상기 하부 절연 패턴, 상기 워드 라인들, 및 상기 상부 절연 패턴 사이의 공간들을 채우는 절연막;
    상기 상부 절연 패턴, 상기 게이트 구조체, 상기 하부 절연 패턴, 및 상기 절연막을 관통하는 채널 구조체;
    상기 채널 구조체와 상기 하부 절연 패턴 사이에 개재된 하부 전하 저장 패턴;
    상기 채널 구조체와 상기 워드 라인들 사이에 각각 개재된 전하 저장 패턴들; 및
    상기 채널 구조체와 상기 상부 절연 패턴 사이에 개재된 상부 전하 저장 패턴을 포함하되,
    상기 하부 전하 저장 패턴, 상기 전하 저장 패턴들, 및 상기 상부 전하 저장 패턴은 상기 절연막을 사이에 두고 서로 수직적으로 이격되는 반도체 소자.
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