KR20130005436A - 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 3차원 구조의 비휘발성 메모리 소자에 있어서, 파이프 게이트; 상기 파이프 게이트 상에 적층된 복수의 워드라인들; 상기 파이프 게이트 내에 형성된 제1 트렌치; 상기 제1 트렌치와 연결되며 상기 복수의 워드라인들을 관통하는 한 쌍의 제2 트렌치들; 상기 제1 트렌치 내에 형성된 제1 채널막; 및 상기 한 쌍의 제2 트렌치들 내에 형성되며 상기 제1 채널막과 연결된 한 쌍의 제2 채널막들을 포함하고, 상기 제1 트렌치의 폭 또는 깊이는 상기 제2 트렌치의 지름보다 작은 값을 갖는다. 본 발명에 따르면, 파이프 채널 내에 채널막 증착 후 빈 공간이 형성되는 것을 방지할 수 있다. 따라서, 후속 고온 열처리 공정에서 채널용 막이 응집(agglomeration)되어 메모리 소자의 특성이 저하되는 것을 방지할 수 있다.

Description

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법{3D STRUCTURED NON-VOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조 및 그에 따른 문제점을 상세히 살펴보도록 한다.
도 1은 종래기술에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 구조를 나타내는 단면도이다.
먼저, 도 1을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 방법을 간단히 살펴보도록 한다.
도 1에 도시된 바와 같이, 기판(10) 상에 제1 층간절연막(11) 및 파이프 게이트(12)를 형성한 후, 파이프 게이트(12)를 식각하여 파이프 채널용 트렌치를 형성한다. 이어서, 파이프 채널용 트렌치 내에 희생막(미도시됨)을 매립한다.
이어서, 파이프 게이트(12) 상에 복수의 워드라인들(13) 및 복수의 제2 층간절연막들(14)을 교대로 형성한 후, 이들을 식각하여 파이프 채널용 트렌치와 연결된 한 쌍의 메모리 채널용 트렌치들을 형성한다.
이어서, 파이프 채널용 트렌치 내에 매립된 희생막을 제거한 후, 파이프 채널용 트렌치 및 한 쌍의 메모리 채널용 트렌치들의 내면을 따라 전하차단막, 메모리막 및 터널절연막(15)을 형성한다. 이어서, 터널절연막 상에 채널용 막(16)을 형성하여, 파이프 채널용 트렌치 내에 파이프 채널막(CH_P)을 형성하고, 메모리 채널용 트렌치 내에 메모리 채널막(CH_M)을 형성한다. 여기서, 파이프 채널막(CH_P) 및 한 쌍의 메모리 채널막들(CH_M)이 하나의 채널(CH)을 구성한다.
이어서, 복수의 워드라인들(13) 및 복수의 제2 층간절연막들(14)을 식각하여 복수의 슬릿들을 형성한다. 복수의 워드라인들(13)은 복수의 슬릿들에 의해 소스 사이드 워드라인 및 드레인 사이드 워드라인으로 분리되며, 복수의 슬릿들 내에는 절연막(17)이 매립된다.
그러나, 전술한 바와 같은 구조에 의하면, 채널용 막을 형성하는 과정에서, 파이프 채널용 트렌치 내에 채널용 막이 완전히 매립되기 전에 파이프 채널용 트렌치와 메모리 채널용 트렌치의 연결부(Ⅲ)가 먼저 매립되어 파이프 채널막(CH_P) 내에 빈 공간(19)이 형성되는 문제점이 유발된다. 이하, 도 2a 및 도 2b를 참조하여 종래기술에 따른 문제점을 보다 구체적으로 살펴보도록 한다.
도 2a 및 도 2b는 종래기술에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 파이프 채널 영역을 확대 도시한 것으로, 도 2a는 도 1의 I-I' 평면도이고, 도 2b는 도 1의 Ⅱ 영역을 확대한 사시도이다.
도 2a 및 도 2b에 도시된 바와 같이, 종래기술에 따른 3차원 구조를 갖는 비휘발성 메모리 소자는 메모리 채널용 트렌치의 지름(W2)에 비해 큰 폭(W1)을 갖는 파이프 채널용 트렌치를 구비한다.
종래에는 후속 메모리 채널용 트렌치 형성시의 마진을 확보할 수 있도록 충분히 큰 폭(W1)으로 파이프 채널용 트렌치를 형성한다. 따라서, 채널용 막(15)을 형성하는 과정에서, 파이프 채널용 트렌치 내에 채널용 막(15)이 완전히 매립되기 전에 파이프 채널용 트렌치와 메모리 채널용 트렌치의 연결부(Ⅲ)가 먼저 매립되며, 이로 인하여 파이프 채널막(CH_P)의 내부에 빈 공간이 형성되는 문제점이 유발된다. 또한, 이와 같이 파이프 채널막(CH_P) 내부의 빈 공간이 형성되는 경우, 후속 고온 열처리 공정에서 채널용 막(15)이 응집(agglomeration)되어 채널용 막(15)이 일부 영역에서 끊어지게 된다. 채널용 막(15)이 끊어질 경우, 파이프 채널(CH1)에서 셀 전류가 원활하게 흐르지 못하기 때문에, 메모리 셀의 구동이 불가능하게 된다.
종래에는 이러한 문제점을 해결하기 위해, 연결부(Ⅲ)가 매립되지 않도록 채널용 막(15)의 증착 두께를 조절하는 방안을 제안하였으나, 채널용 막(15)의 두께가 얇으면 메모리 소자의 퍼포먼스를 확보하는데 어려움이 있기 때문에, 채널용 막(15)의 증착 두께를 조절하는데 한계가 있다.
더욱이, 메모리 소자의 집적도가 향상될수록 적층되는 메모리 셀의 개수가 많아지기 때문에, 식각 공정의 한계상 메모리 채널용 트렌치의 내벽이 경사진 프로파일을 갖게 된다. 즉, 메모리 채널용 트렌치의 하부로 갈수록 폭이 좁아지기 때문에 연결부(Ⅲ)의 폭 또한 좁아지게 된다. 따라서, 전술한 바와 같은 문제점이 더욱 심화된다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로 파이프 채널 내에 빈 공간이 형성되지 않는 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 3차원 구조의 비휘발성 메모리 소자에 있어서, 파이프 게이트; 상기 파이프 게이트 상에 적층된 복수의 워드라인들; 상기 파이프 게이트 내에 형성된 제1 트렌치; 상기 제1 트렌치와 연결되며 상기 복수의 워드라인들을 관통하는 한 쌍의 제2 트렌치들; 상기 제1 트렌치 내에 형성된 제1 채널막; 및 상기 한 쌍의 제2 트렌치들 내에 형성되며 상기 제1 채널막과 연결된 한 쌍의 제2 채널막들을 포함하고, 상기 제1 트렌치의 폭 또는 깊이는 상기 제2 트렌치의 지름보다 작은 값을 갖는 것을 일 특징으로 한다.
또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자의 제조 방법에 있어서, 제1 파이프 게이트를 식각하여 제1 트렌치를 형성하는 단계; 상기 제1 트렌치 내에 제1 희생막을 매립하는 단계; 상기 제1 희생막이 매립된 제1 파이프 게이트 상에 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 형성하는 단계; 상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 식각하여 상기 제1 트렌치와 연결된 한 쌍의 제2 트렌치들을 형성하는 단계; 상기 한 쌍의 제2 트렌치들 저면에 노출된 상기 제1 희생막을 제거하는 단계; 및 상기 제1 트렌치 내에 제1 채널막을 형성하고, 상기 한 쌍의 제2 트렌치들 내에 상기 제1 채널막과 연결된 한 쌍의 제2 채널막을 형성하는 단계를 포함하고, 상기 제1 트렌치의 폭 또는 깊이는 상기 제2 트렌치의 지름보다 작은 값을 갖는 것을 다른 특징으로 한다.
본 발명에 따르면, 파이프 채널용 트렌치의 폭이 메모리 채널용 트렌치의 지름보다 작은 값을 갖도록 함으로써, 파이프 채널용 트렌치 내에 채널용 막을 완전히 매립하여 파이프 채널 내에 채널막 증착 후 빈 공간이 형성되지 않도록 할 수 있다. 따라서, 후속 고온 열처리 공정에서 채널용 막이 응집(agglomeration)되는 것을 방지할 수 있다.
도 1은 종래기술에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 구조를 나타내는 단면도이다.
도 2a는 종래기술에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 파이프 채널 영역을 확대 도시한 평면도이다.
도 2b는 종래기술에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 파이프 채널 영역을 확대 도시한 사시도이다.
도 3a 내지 도 3c는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 사시도이다.
도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 사시도이다.
도 5a 내지 도 6b는 본 발명의 제1, 제2 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 파이프 채널 영역을 확대 도시한 것이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 3a 내지 도 3c는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 사시도이다.
도 3a에 도시된 바와 같이, 기판(30) 상에 제1 층간절연막(31) 및 파이프 게이트(32)를 형성한다. 여기서, 제1 층간절연막(31)은 기판(30)과 파이프 게이트(32)를 전기적으로 분리시키기 위한 것으로 산화막으로 형성될 수 있다. 또한, 파이프 게이트(32)는 폴리실리콘막으로 형성될 수 있다.
이어서, 파이프 게이트(32)를 식각하여 제1 트렌치를 형성한다. 여기서, 제1 트렌치는 폭(W5) 또는 깊이(D)가 후속 공정에서 형성되는 제2 트렌치의 지름(W6)보다 작은 값을 갖도록 형성된다.
일 예로, 파이프 게이트(32)를 식각하여 폭(W5)을 갖는 제1 트렌치를 형성하거나, 깊이(D)를 갖는 제1 트렌치를 형성하거나, 폭(W5) 및 깊이(D)을 갖는 제1 트렌치를 형성한다.
다른 예로, 파이프 게이트(32)를 식각하여 최종적으로 형성하고자하는 제1 트렌치에 비해 폭이 넓거나 깊이가 깊은 임시 트렌치를 형성한 후, 임시 트렌치의 내면을 따라 도전막 또는 절연막을 형성하여 제1 트렌치를 형성한다. 이와 같이 임시 트렌치를 형성한 후 도전막 또는 절연막에 의해 제1 트렌치의 폭 및 깊이를 조절하는 경우, 포토리소그래피 공정의 해상도보다 좁은 폭을 갖는 제1 트렌치를 형성할 수 있다.
여기서, 도전막은 폴리실리콘막일 수 있으며, 파이프 게이트(32)와 동일한 타입의 불순물을 포함할 수 있다. 또한, 절연막은 산화막으로 형성될 수 있다. 임시 트렌치 내에 절연막을 형성할 경우, 파이프 게이트와 전하차단막 사이에 절연막이 개재되므로, 전하차단막의 특성을 향상시킬 수 있다.
이어서, 제1 트렌치 내에 희생막(33)을 매립한다. 여기서, 희생막은 후속 공정에서 형성될 제1 채널막의 형성 영역을 확보하기 위한 것으로 질화막으로 형성될 수 있다.
이어서, 본 도면에는 도시되지 않았으나 희생막(330)이 매립된 파이프 게이트(32) 상에 제2 파이프 게이트(미도시됨)를 더 형성할 수 있다. 이와 같이 제2 파이프 게이트를 더 형성하여 파이프 채널의 전면을 둘러싸는 더블 게이트 구조를 형성함으로써, 제1채널막에 흐르는 셀 전류를 개선하고 메모리 소자의 특성을 향상시킬 수 있다.
도 3b에 도시된 바와 같이, 희생막(33)이 매립된 파이프 게이트(32) 상에 복수의 제1 물질막들(34) 및 복수의 제2 물질막들(35)을 교대로 형성한다. 적층되는 제1 물질막(34) 및 제2 물질막(35)의 수는 적층하고자하는 메모리 셀의 개수에 따라 결정된다.
여기서, 제1 물질막(34)은 후속 공정에 의해 워드라인을 형성하기 위한 것이고, 제2 물질막(35)은 적층된 워드라인들을 상호 분리시키기 위한 것이다. 제1 물질막(34)과 제2 물질막(35)은 식각 선택비가 큰 물질로 형성된다. 예를 들어, 제1 물질막(34)은 워드라인용 도전막 또는 희생막으로 형성되고, 제2 물질막(35)은 층간절연막 또는 희생막으로 형성될 수 있다.
일 예로, 제1 물질막(34)은 폴리실리콘막 등의 도전막으로 형성되고 제2 물질막(35)은 산화막 등의 층간절연막으로 형성될 수 있다.
다른 예로, 제1 물질막(34)은 워드라인용 도프드 폴리실리콘막으로 형성되고, 제2 물질막(35)은 희생막인 언도프드 폴리실리콘막으로 형성될 수 있다. 이러한 경우, 제2 물질막(35)은 슬릿 형성 후에 리세스되고 리세스된 영역에 산화막 등의 층간절연막이 매립되어 적층된 워드라인들을 분리시키게 된다.
또 다른 예로, 제1 물질막(34)은 질화막 등의 희생막으로 형성되고, 제2 물질막(35)은 산화막 등의 층간절연막으로 형성될 수 있다. 이러한 경우, 제1 물질막(34)은 슬릿 형성 후에 리세스되고 리세스된 영역에 폴리실리콘막, 텅스텐막 등의 도전막이 매립되어 워드라인을 형성하게 된다.
제1 실시예에서는 제1 물질막(34)은 도전막으로 형성되고, 제2 물질막(35)은 층간절연막으로 형성되는 경우에 대해 설명하도록 한다.
이어서, 복수의 제1 물질막들(34) 및 복수의 제2 물질막들(35)을 식각하여 제1 트렌치와 연결된 한 쌍의 제2 트렌치들을 형성한다. 여기서, 제2 트렌치들은 원형의 단면을 갖는 홀 타입으로 형성될 수 있으며, 본 도면에서는 제2 트렌치의 지름을 "W6"로 나타내었다. 단, 식각 공정 상의 한계로 인하여 제2 트렌치의 지름이 하부로 갈수록 좁아질 수 있는데, 이러한 경우 제2 트렌치의 지름(W6)은 제2 트렌치의 최하단, 즉, 제1 트렌치와 제2 트렌치의 연결부(Ⅵ)의 지름을 나타낸다.
이어서, 한 쌍의 제2 트렌치들 저면에 노출된 희생막(33)을 제거한 후, 제1 트렌치 및 한 쌍의 제2 트렌치들의 내면을 따라 전하차단막, 메모리막 및 터널절연막(36)을 형성한다. 이어서, 터널절연막 상에 채널용 막(37)을 형성하여, 제1 트렌치 내에 제1 채널막(CH1)을 형성하고, 제2 트렌치 내에 제2 채널막(CH2)을 형성한다. 여기서, 제1 채널막(CH1) 및 한 쌍의 제2 채널막들(CH2)이 연결되어 하나의 채널(CH)을 구성한다.
이때, 제1 트렌치의 폭(W5) 또는 깊이(D)가 제2 트렌치의 지름(W6)보다 작은 값을 가지므로, 채널용 막(37) 증착시 제1 트렌치 내에는 채널용 막(37)이 완전히 매립되기 전에 연결부(Ⅵ)가 매립되는 것을 방지할 수 있어 제1 트렌치 내에 빈 공간이 형성되지 않는다. 따라서, 제1 트렌치 내에 채널용 막(37)을 완전히 매립하여 제1 채널막(CH1)을 형성하거나, 중심 영역이 오픈되도록 채널용 막(37)을 형성하여 제1 채널막(CH1)을 형성한 후 제1 채널막(CH1)의 오픈된 중심 영역 내에 절연막을 매립할 수 있다. 이때, 제2 트렌치 내에는 채널용 막(37)이 완전히 매립되어 제2 채널막(CH2)이 형성되거나 중심 영역이 오픈된 제2 채널막(CH2)이 형서될 수 있다. 제2 채널막(CH2)의 오픈된 중심 영역에는 절연막을 매립한다.
도 3c에 도시된 바와 같이, 복수의 제1 물질막들(34) 및 복수의 제2 물질막들(35)을 식각하여 복수의 슬릿들을 형성한다. 이로써, 기판(30) 상에 적층된 복수의 워드라인들(34A)이 형성된다. 여기서, 한 쌍의 제2 채널막(37) 중 하나인 소스 사이드 채널을 둘러싼 워드라인(34A)은 소스 사이드 워드라인이 되고, 한 쌍의 제2 채널막(37) 중 나머지인 드레인 사이드 채널을 둘러싼 워드라인(34A)은 드레인 사이드 워드라인이 된다. 본 도면에서는 슬릿 형성시 식각된 제2 물질막을 도면 부호 "35A"로 나타내었다.
이어서, 본 도면에는 도시되지 않았으나, 실리사이드화 공정을 추가로 수행할 수 있다. 예를 들어, 복수의 슬릿들 내에 금속막을 형성하고, 열처리 공정에 의해 금속막과 워드라인들(34A)을 반응시켜 워드라인들(34A)을 실리사이드화 시킨 후, 잔류하는 금속막을 제거한다. 실리사이드화 공정을 통해, 워드라인들의 저항을 감소시켜 메모리 소자의 퍼포먼스를 향상시킬 수 있다.
이어서, 복수의 슬릿들 내에 절연막(39)을 매립한다. 이때, 절연막(39) 매립에 앞서 슬릿의 내벽에 노출된 복수의 워드라인들(34A)을 실리사이드화할 수 있다. 예를 들어, 슬릿 내에 금속막을 형성한 후 열처리 공정에 의해 실리사이드화 공정을 진행함으로써, 복수의 워드라인들(34A)을 일부 두께 실리사이드화할 수 있다.
한편, 본 도면에서는 이웃한 스트링들 사이마다 슬릿을 형성한 경우에 대해 도시하였으나, 이 중 일부에 한해 슬릿을 형성하여 이웃한 스트링들이 소스 사이드 워드라인 및/또는 드레인 사이드 워드라인을 공유하도록 할 수 있다.
이로써, 파이프 게이트(32) 내에 매립된 제1 채널막(CH1) 및 제1 채널막(CH1)과 연결된 한 쌍의 제2 채널막(CH2)을 따라 적층된 복수의 메모리 셀들이 형성된다.
전술한 바와 같은 본 발명에 의하면, 제1 트렌치의 폭(W5) 또는 깊이(D)가 제2 트렌치의 지름(W6)보다 작은 값을 갖도록 함으로써, 채널용 막 형성시 제1 트렌치 내에 빈 공간이 형성되는 것을 방지할 수 있다.
도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 사시도이다.
제2 실시예에서는 제1 물질막으로 희생막을 형성하고, 제2 물질막으로 층간절연막을 형성하는 경우에 대해 설명하도록 한다. 단, 앞서 제1 실시예에서 설명한 내용과 중복되는 내용은 생략하여 설명하도록 한다.
도 4a에 도시된 바와 같이, 기판(40) 상에 제1 층간절연막(41) 및 파이프 게이트(42)를 형성한 후, 파이프 게이트(42)를 식각하여 제1 트렌치를 형성한다. 여기서, 제1 트렌치는 폭(W5) 또는 깊이(D)가 후속 공정에서 형성되는 제2 트렌치의 지름(W6)보다 작은 값을 갖도록 형성된다.
이어서, 제1 트렌치 내에 제1 희생막(미도시됨)을 매립한 후, 제1 희생막이 매립된 파이프 게이트(42) 상에 복수의 제2 희생막들(44) 및 복수의 제2 층간절연막들(45)을 교대로 형성한다. 여기서, 제2 희생막(44)은 후속 공정에서 형성될 워드라인의 영역을 확보하기 위한 것으로 제2 층간절연막(45)과의 식각 선택비가 큰 물질로 형성된다. 예를 들어, 제2 희생막(44)은 질화막으로 형성되고 제2 층간절연막(45)은 산화막으로 형성될 수 있다.
이어서, 복수의 제2 희생막들(44) 및 복수의 제2 층간절연막들(45)을 식각하여 제1 트렌치와 연결된 한 쌍의 제2 트렌치들을 형성한다.
이어서, 한 쌍의 제2 트렌치들의 저면에 노출된 제1 희생막을 제거한 후, 제1 트렌치 및 한 쌍의 제2 트렌치들의 내면을 따라 전하차단막, 메모리막 및 터널절연막(46)을 형성한다. 이어서, 터널절연막 상에 채널용 막(47)을 형성하여, 제1 트렌치 내에 제1 채널막(CH1)을 형성하고, 제2 트렌치 내에 제2 채널막(CH2)을 형성한다. 채널용 막(37) 증착시 제1 트렌치 내에는 채널용 막(37)이 완전히 매립되어 제1 채널막(CH1)이 형성되고 한 쌍의 제2 트렌치 내에는 중심 영역이 오픈된 제2 채널막(CH2)이 형성될 수 있다.
도 4b에 도시된 바와 같이, 복수의 제2 희생막들(44) 및 복수의 제2 층간절연막들(45)을 식각하여 복수의 슬릿들을 형성한다. 이어서, 복수의 슬릿들 내벽에 노출된 복수의 제2 희생막들(44)을 제거한다. 본 도면에서는 식각된 제2 층간절연막을 도면 부호 "45A"로 나타내었다.
도 4c에 도시된 바와 같이, 복수의 제2 희생막들(44)이 제거된 영역에 도전막을 매립하여 복수의 워드라인들(49)을 형성한다. 여기서, 도전막은 폴리실리콘막 또는 금속막일 수 있다.
이어서, 복수의 슬릿들 내에 절연막(50)을 매립한다. 이로써, 파이프 게이트(32) 내에 매립된 제1 채널막(CH1) 및 제1 채널막(CH1)과 연결된 한 쌍의 제2 채널막(CH2)을 따라 적층된 복수의 메모리 셀들이 형성된다.
전술한 바와 같은 본 발명에 의하면, 제1 트렌치의 폭(W5) 또는 깊이(D)가 제2 트렌치의 지름(W6)보다 작은 값을 갖도록 함으로써, 채널용 막 형성시 제1 트렌치 내에 빈 공간이 형성되는 것을 방지할 수 있다.
도 5a 내지 도 6b는 본 발명의 제1, 제2 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 파이프 채널 영역을 확대 도시한 것이다. 여기서, 도 5a 및 도 6a는 도 3a 및 도 4a의 Ⅳ-Ⅳ' 평면도이고, 도 5b 및 도 6b는 도 3a 및 도 4a의 V 영역을 확대한 사시도이다.
도 5a 및 도 5b에 도시된 바와 같이, 본 발명의 제1, 제2 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자는 제2 채널의 지름(W6)보다 좁은 폭(W5)을 갖는 제1 트렌치를 구비한다. 특히, 제1 트렌치의 폭(W5)은 제2 채널막(CH2) 및 제2 채널막(CH2)을 둘러싼 터널절연막, 메모리막 및 전하차단막(36,46)의 두께를 합한 값의 두 배보다 작은 것이 바람직하다. 또한, 제1 트렌치의 폭(W5)은 제1 채널막(CH1)을 둘러싼 터널절연막, 메모리막 및 전하차단막(36,46)의 두께를 합한 값의 두 배보다 큰 값을 갖는 것이 바람직하다.
도 6a 및 도 6b에 도시된 바와 같이, 본 발명의 제1, 제2 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자는 제2 채널의 지름(W6)보다 얕은 깊이(D)를 갖는 제1 트렌치를 구비한다. 특히, 제1 트렌치의 깊이(D)은 제2 채널막(CH2) 및 제2 채널막(CH2)을 둘러싼 터널절연막, 메모리막 및 전하차단막(36,46)의 두께를 합한 값의 두 배보다 작은 것이 바람직하다. 또한, 제1 트렌치의 깊이(D)는 제1 채널막(CH1)을 둘러싼 터널절연막, 메모리막 및 전하차단막(36,46)의 두께를 합한 값의 두 배보다 큰 값을 갖는 것이 바람직하다.
이와 같이, 제1 트렌치의 폭(W5) 또는 깊이(D)를 조절하는 경우, 채널용 막(37,47)을 형성하는 과정에서, 제1 트렌치 내에 채널용 막(37,47)이 완전히 매립되기 전에 제1 트렌치와 제2 트렌치의 연결부(Ⅵ)가 먼저 매립되는 것을 방지할 수 있다. 즉, 제1 트렌치 내에 채널용 막(37,47)을 완전히 매립할 수 있다. 또한, 본 발명에 의하면 제1 트렌치 내에 채널용 막(37,47)이 완전히 매립될 때까지 연결부(Ⅵ)가 오픈된 상태를 유지하므로, 제1 트렌치 내에 중심 영역이 오픈되도록 채널용 막(37,47)을 형성한 후 오픈된 영역 내에 절연막을 매립하는 것 또한 가능하다.
본 명세서에서는 제1 트렌치의 폭을 조절한 경우 및 제1 트렌치의 깊이를 조절한 경우에 대해 설명하였으나, 제1 트렌치의 폭 및 깊이를 둘다 조절하는 것 또한 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 제1 층간절연막
12: 파이프 게이트 13: 워드라인
14: 제2 층간절연막 15: 전하차단막, 메모리막 및 터널절연막
16: 채널용 막 17: 절연막
18: 절연막 19: 빈 공간
30: 기판 31: 제1 층간절연막
32: 파이프 게이트 33: 희생막
34: 제1 물질막 34A: 워드라인
35: 제2 물질막 36: 전하차단막, 메모리막 및 터널절연막
37: 채널용 막 38: 절연막
39: 절연막 40: 기판
41: 제1 층간절연막 42: 파이프 게이트
44: 제2 희생막 45: 제2 층간절연막
46: 전하차단막, 메모리막 및 터널절연막
47: 채널용 막 48: 절연막
49: 워드라인 50: 절연막
CH1: 제1 채널막 CH2: 제2 채널막
CH: 채널

Claims (20)

  1. 파이프 게이트;
    상기 파이프 게이트 상에 적층된 복수의 워드라인들;
    상기 파이프 게이트 내에 형성된 제1 트렌치;
    상기 제1 트렌치와 연결되며 상기 복수의 워드라인들을 관통하는 한 쌍의 제2 트렌치들;
    상기 제1 트렌치 내에 형성된 제1 채널막; 및
    상기 한 쌍의 제2 트렌치들 내에 형성되며 상기 제1 채널막과 연결된 한 쌍의 제2 채널막들
    을 포함하고,
    상기 제1 트렌치의 폭 또는 깊이는 상기 제2 트렌치의 지름보다 작은 값을 갖는
    3차원 구조의 비휘발성 메모리 소자.
  2. 제1항에 있어서,
    상기 제1 채널막 및 상기 한 쌍의 제2 채널막들을 둘러싼 터널절연막, 메모리막 및 전하차단막
    을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  3. 제2항에 있어서,
    상기 전하차단막과 상기 파이프 게이트 사이에 개재된 절연막
    을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  4. 제3항에 있어서,
    상기 제1 트렌치의 폭 또는 깊이는 상기 제2 채널막 및 상기 제2 채널막을 둘러싼 터널절연막, 메모리막 및 전하차단막의 두께를 합한 값의 두 배보다 작은 값을 갖는
    3차원 구조의 비휘발성 메모리 소자.
  5. 제3항에 있어서,
    상기 제1 트렌치의 폭 또는 깊이는 상기 제1 채널막을 둘러싼 터널절연막, 메모리막 및 전하차단막의 두께를 합한 값의 두 배보다 큰 값을 갖는
    3차원 구조의 비휘발성 메모리 소자.
  6. 제1항에 있어서,
    상기 제1 채널막은 상기 제1 트렌치 내에 완전히 매립된
    3차원 구조의 비휘발성 메모리 소자.
  7. 제1항에 있어서,
    상기 제2 채널막은 상기 제2 트렌치 내에 완전히 매립된
    3차원 구조의 비휘발성 메모리 소자.
  8. 제1항에 있어서,
    상기 제2 채널막은 중심 영역이 오픈되도록 상기 제2 트렌치의 내벽에 형성되고, 상기 제2 채널막의 오픈된 중심 영역 내에 절연막이 매립된
    3차원 구조의 비휘발성 메모리 소자.
  9. 제1항에 있어서,
    상기 파이프 게이트는 상기 제1 채널막의 전면을 둘러싼 더블 게이트 구조를 갖는
    3차원 구조의 비휘발성 메모리 소자.
  10. 제1 파이프 게이트를 식각하여 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치 내에 제1 희생막을 매립하는 단계;
    상기 제1 희생막이 매립된 제1 파이프 게이트 상에 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 형성하는 단계;
    상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 식각하여 상기 제1 트렌치와 연결된 한 쌍의 제2 트렌치들을 형성하는 단계;
    상기 한 쌍의 제2 트렌치들 저면에 노출된 상기 제1 희생막을 제거하는 단계; 및
    상기 제1 트렌치 내에 제1 채널막을 형성하고, 상기 한 쌍의 제2 트렌치들 내에 상기 제1 채널막과 연결된 한 쌍의 제2 채널막을 형성하는 단계
    를 포함하고,
    상기 제1 트렌치의 폭 또는 깊이는 상기 제2 트렌치의 지름보다 작은 값을 갖는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  11. 제10항에 있어서,
    상기 제1 물질막과 상기 제2 물질막은 식각 선택비가 큰 물질로 형성되는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  12. 제10항에 있어서,
    상기 제1 채널막 및 상기 한 쌍의 제2 채널막을 형성하는 단계 후에,
    상기 복수의 제2 물질막들을 제거하는 단계; 및
    상기 복수의 제2 물질막들이 제거된 영역에 층간절연막 또는 도전막을 매립하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  13. 제10항에 있어서,
    상기 제1 트렌치를 형성하는 단계는,
    상기 파이프 게이트를 식각하여 임시 트렌치를 형성하는 단계; 및
    상기 트렌치의 내면에 도전막 또는 절연막을 형성하여 상기 임시 트렌치의 깊이 및 폭을 감소시켜 상기 제1 트렌치를 형성하는 단계
    를 포함하는 3차우너 구조의 비휘발성 메모리 소자 제조 방법.
  14. 제10항에 있어서,
    상기 제1 희생막을 제거하는 단계 후에,
    상기 제1 트렌치 및 상기 한 쌍의 제2트렌치들의 내면에 전하차단막, 메모리막 및 터널절연막을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  15. 제14항에 있어서,
    상기 제1 트렌치의 폭 또는 깊이는 상기 제2 채널막 및 상기 제2 채널막을 둘러싼 터널절연막, 메모리막 및 전하차단막의 두께를 합한 값의 두 배보다 작은 값을 갖는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  16. 제14항에 있어서,
    상기 제1 트렌치의 폭 또는 깊이는 상기 제1 채널막을 둘러싼 터널절연막, 메모리막 및 전하차단막의 두께를 합한 값의 두 배보다 큰 값을 갖는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  17. 제10항에 있어서,
    상기 제1 채널막은 상기 제1 트렌치 내에 완전히 매립된
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  18. 제10항에 있어서,
    상기 제2 채널막은 상기 제2 트렌치 내에 완전히 매립된
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  19. 제10항에 있어서,
    상기 제2 채널막은 중심 영역이 오픈되도록 상기 제2 트렌치의 내벽에 형성되고, 상기 제2 채널막의 오픈된 중심 영역 내에 절연막이 매립된
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  20. 제10항에 있어서,
    상기 제1 희생막을 매립하는 단계 후에,
    상기 제1 희생막이 매립된 제1 파이프 게이트 상에 제2 파이프 게이트를 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
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