KR101921355B1 - 3d 수직 nand 및 전방과 후방측 가공에 의한 이의 제작방법 - Google Patents

3d 수직 nand 및 전방과 후방측 가공에 의한 이의 제작방법 Download PDF

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Abstract

본 발명은 모노리식 3차원 NAND 스트링들 및 제작 방법들에 관한 것이다. 상기 방법은 전방측 및 후방측 가공 둘 다를 포함한다. 전방측 및 후방측 가공의 조합을 사용하여, NAND 스트링 내 플로팅 게이트들 사이에 공기 갭을 포함하는 NAND 스트링이 형성될 수 있다. NAND 스트링은 단일 수직 채널을 갖게 형성될 수 있다. 대안적으로, NAND 스트링은 수평 채널에 연결된 2개의 수직 채널들을 가진 U 형상을 가질 수 있다.

Description

3D 수직 NAND 및 전방과 후방측 가공에 의한 이의 제작방법{3D VERTICAL NAND AND METHOD OF MAKING THEREOF BY FRONT AND BACK SIDE PROCESSING}
관련출원들
이 출원은 전체를 참조문헌으로 본원에 포함시키는 2011년 4월 11일에 출원된 미국출원번호 13/083,775의 우선권을 주장한다.
본 발명은 일반적으로 반도체 장치들의 분야에 관한 것으로, 특히 3차원 수직 NAND 스트링들과 다른 3차원 장치들 및 이들의 제작 방법들에 관한 것이다.
3차원 수직 NAND 스트링들은 IEDM Proc. (2001) 33-36, "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT) Structured Cell" 명칭의 T. Endoh, et. al.,에 의한 논문에 개시되어 있다. 그러나, 이 NAND 스트링은 셀당 단지 한 비트만을 제공한다. 또한, NAND 스트링의 활성 영역들은 개략 원뿔모양의 활성 영역 형상을 초래하는, 측벽 스페이서들의 반복된 형성과 기판의 부분의 에칭을 수반하는 비교적 어렵고 시간 소모적인 공정에 의해 형성된다.
실시예는 모노리식 3차원 NAND 스트링을 제작하는 방법에 관한 것이다. 방법은 기판 상에 제 1 물질 및 제 2 물질의 교번하는 층들의 스택을 형성하는 단계를 포함하며 제 1 물질은 도전성 또는 반도체 제어 게이트 물질을 포함하고 제 2 물질은 제 1 희생 물질을 포함한다. 또한, 방법은 스택 내에 후방측 개구를 형성하기 위해 스택을 에칭하는 단계; 후방측 개구 내에 제 2 희생 물질을 피착하는 단계; 스택 내에 전방측 개구를 형성하기 위해 스택을 에칭하는 단계; 제 1 홈들을 형성하기 위해 전방측 개구를 통해 제 2 물질을 선택으로 제거하는 단계를 포함한다. 또한, 방법은 제 1 홈들을 부분적으로 충진하기 위해 제 1 홈들 내에 제 1 차단 유전체를 형성하는 단계; 제 1 차단 유전체 상에 제 1 홈들의 남은 충진되지 않은 부분들 내에 서로부터 분리된 복수의 이격된 더미 층 세그먼트들을 형성하는 단계; 전방측 개구 내에 제 1 차단 유전체 상에 전하 저장 물질층을 형성하는 단계; 전방측 개구 내에 전하 저장 물질층 상에 터널 유전체층을 형성하는 단계를 포함한다. 또한, 방법은 전방측 개구 내에 터널 유전체층 상에 반도체 채널층을 형성하는 단계; 후방측 개구로부터 제 2 희생층을 선택으로 제거하는 단계; 후방측 개구 내 제 1 홈들을 노출시키기 위해 후방측 개구를 통해 복수의 더미 층 세그먼트들을 선택으로 제거하는 단계; 복수의 이격된 전하 저장 세그먼트들을 형성하기 위해 후방측 개구 및 제 1 홈들을 통해 전하 저장 물질층의 부분들을 선택으로 제거하는 단계; 및 후방측 개구를 통해 제 1 홈들 내에 그리고 이격된 전하 저장 세그먼트들 사이에 제 2 차단 유전체를 형성하는 단계를 포함한다.
또 다른 실시예는 모노리식 3차원 NAND 스트링에 관한 것이다. NAND 스트링은 반도체 채널의 적어도 한 끝 부분이 기판의 주면에 수직하게 확장하는, 반도체 채널을 포함한다. 또한, NAND 스트링은 기판의 주면에 평행하게 확장하는 스트립 형상을 갖는 복수의 제어 게이트 전극들을 포함한다. 복수의 제어 게이트 전극들은 제 1 장치 레벨 내에 위치된 제 1 제어 게이트 전극 및 기판의 주면 상에 그리고 제 1 장치 레벨 밑에 위치한 제 2 장치 레벨 내에 위치된 제 2 제어 게이트 전극을 적어도 포함한다. NAND 스트링은 복수의 제 1 차단 유전체 세그먼트들을 포함하는 차단 유전체를 포함한다. 복수의 제 1 차단 유전체 세그먼트들 각각은 복수의 제어 게이트 전극들 각각에 접촉하여 위치된다. NAND 스트링은 복수의 이격된 전하 저장 세그먼트들을 더 포함한다. 복수의 이격된 전하 저장 세그먼트들은 제 1 장치 레벨 내에 위치된 제 1 이격된 전하 저장 세그먼트 및 제 2 장치 레벨 내에 위치된 제 2 이격된 전하 저장 세그먼트를 적어도 포함한다. 또한, 제 1 이격된 전하 저장 세그먼트는 공기 갭에 의해 제 2 이격된 전하 저장 세그먼트로부터 분리된다. 또한, NAND 스트링은 복수의 이격된 전하 저장 세그먼트들 각각과 반도체 채널 사이에 위치된 터널 유전체를 포함한다.
도 1은 고형 막대 형상의 채널을 가진 NAND 스트링의 실시예의 측단면이다.
도 2는 중공 원통 형상의 채널을 가진 NAND 스트링의 실시예의 측단면이다.
도 3은 U 형상의 고형 채널을 가진 NAND 스트링의 실시예의 측단면이다.
도 4는 U 형상의 중공 원통 채널을 가진 NAND 스트링의 실시예의 측단면이다.
도 5A ~ 도 6D는 발명의 제 1 실시예에 따라 NAND 스트링 을 제작하는 방법의 단계들을 도시한 NAND 스트링의 절반(점선까지)의 측단면도들이다.
도 7은 도 6D의 장치의 평면도이다.
도 8A ~ 도 8C 및 도 9 ~ 도 10은 U-형상의 채널을 가진 NAND 스트링을 제작하는 방법의 단계들을 도시한 것이다. 도 8A는 측단면도이다. 도 8B는 도 8A에 도시된 측단면도에서 선 X-X'을 따른 단면 평면도이며, 도 8C는 도 8A에 도시된 측단면도에서 선 Z-Z'을 따른 단면 평면도이며, 도 8A는 도 8B 및 도 8C에 도시된 단면 평면도들에서 선 Y-Y'을 따른 측단면도이다.
실시예들은 모노리식 3차원 NAND 스트링들 및 3차원 NAND 스트링들을 제작하는 방법들을 포함한다. 방법들은 이하 설명되는 바와 같이 전방측 및 후방측 가공 둘 다를 포함한다. 전방측 및 후방측 가공의 조합을 사용하여, NAND 스트링 내 플로팅 게이트들 사이에 공기 갭을 포함하는 NAND 스트링이 형성될 수 있다. 실시예에서, NAND 스트링은 단일 수직 채널을 갖게 형성될 수 있다. 일 측면에서, 수직 채널은 도 1에 도시된 바와 같이 고형 막대 형상을 갖는다. 이 측면에서, 전체 채널은 반도체 물질을 포함한다. 또 다른 측면에서, 수직 채널은 도 2에 도시된 바와 같이 중공 원통 형상을 갖는다. 이 측면에서, 수직 채널은 반도체 채널 쉘에 의해 둘러싸인 비(non)-반도체 코어를 포함한다. 코어는 충진되지 않거나 산화실리콘 또는 질화실리콘과 같은 절연 물질로 충진될 수 있다. 대안적으로, NAND 스트링은 윙 부분들을 연결하는 수평 채널에 연결되는 2개의 수직 채널 윙 부분들을 가진 U 형상("파이프" 형상으로서도 알려진)을 가질 수 있다. 일 측면에서, U 형상 또는 파이프 형상의 채널은 도 3에 도시된 바와 같이 고형 막대 형상의 수직 채널 NAND에서와 같이 고형일 수 있다. 또 다른 측면에서, U 형상 또는 파이프 형상의 채널은 도 4에 도시된 바와 같이 중공 원통 파이프 형상의 수직 채널 NAND에서와 같이 중공 원통 형상일 수 있다. U-형상의 파이프 채널은 충진 또는 충진되지 않을 수 있다. 단일 수직 채널 및 U 형상의 채널 NAND 스트링들 둘 다를 제조하기 위한 개별적 전방측 및 후방측 방법들은 개별적 전방 및 후방측 가공 방법들의 교시를 위해 전체를 참조문헌으로 본원에 포함시키는 함께 계류중인 미국특허출원번호 12/827,947에 교시되어 있다.
일부 실시예들에서, 모노리식 3차원 NAND 스트링(180)은 도 1 ~ 도 4에 도시된 바와 같이 기판(100)의 주면(100a)에 수직하게 확장하는 적어도 한 끝 부분을 갖는 반도체 채널(1)을 포함한다. 예를 들면, 반도체 채널(1)은 필라 형상을 가질 수 있고 전체 필라 형상의 반도체 채널은 도 1 및 도 2에 도시된 바와 같이 기판(100)의 주면에 수직하게 확장한다. 이들 실시예들에서, 장치의 소스/드레인 전극들은 도 1 및 도 2에 도시된 바와 같이 반도체 채널(1) 밑에 제공된 하측 전극(102) 및 반도체 채널(1) 위에 형성된 상측 전극(202)을 포함할 수 있다. 대안적으로, 반도체 채널(1)은 도 3 및 도 4에 도시된 바와 같이 U-형상을 가질 수 있다. U-형상 반도체 채널의 2개의 윙 부분들(1a, 1b)은 기판(100)의 주면(100a)에 수직하게 확장할 수 있고 2개의 윙 부분들(1a, 1b)을 연결하는 U-형상 반도체 채널(1)의 연결부분(1c)은 기판(100)의 주면(100a)에 수직하게 확장한다. 이들 실시예들에서, 소스 또는 드레인 전극들(2021) 중 하나는 위로부터 반도체 채널의 제 1 윙 부분에 접촉하며, 소스 또는 드레인 전극들(2022) 중 또 다른 하나는 위로부터 반도체 채널(1)의 제 2 윙 부분에 접촉한다. 밑으로부터 반도체 채널(1)의 연결부분에의 바디 접촉을 제공하기 위해 기판(100) 내에 선택성 바디 접촉 전극(도시되지 않음)이 배치될 수도 있다. NAND 스트링의 선택 또는 액세스 트랜지스터들(16)이 도 3 및 도 4에 도시되었다. 이들 트랜지스터들 및 이들의 동작은 선택 트랜지스터들의 교시를 위해 참조문헌으로 포함된 미국특허출원번호 12/827,947에 개시되어 있다.
일부 실시예들에서, 반도체 채널(1)은 도 1 및 도 3에 도시된 바와 같이 이를테면 원통 또는 막대와 같은 고형 반도체 막대일 수 있다. 일부 다른 실시예들에서, 반도체 채널(1)은 중공일 수 있는데, 예를 들면 도 2 및 도 4에 도시된 바와 같이 절연 충진 물질(2)로 충진된 중공일 수 있다.
기판(100)은 이 기술에 공지된 임의의 반도체성(semiconducting) 기판, 이를테면 단결정질 실리콘, IV-IV 혼합물들로서 이를테면 실리콘-게르마늄 또는 실리콘-게르마늄-탄소, III-V 혼합물들, II- VI 혼합물들, 이러한 기판들 상에 에피택셜층들, 또는 이외 어떤 다른 반도체성 또는 비(non)-반도체성 물질, 이를테면 산화실리콘, 유리, 플라스틱, 금속 또는 세라믹 기판일 수 있다. 기판(100)은 이 위에 제조되는 이를테면 메모리 장치를 위한 드라이버 회로들과 같은 집적회로들을 포함할 수 있다.
반도체 채널(1)용으로 임의의 적합한 반도체 물질들로서 예를 들면 실리콘, 게르마늄, 실리콘 게르마늄, 안티몬화인듐, 또는 이외 다른 혼합물 반도체 물질들, 이를테면 III-V 또는 II- VI 반도체 물질들이 사용될 수 있다. 반도체 물질은 비정질, 다결정질 또는 단일 결정일 수 있다. 반도체 채널 물질은 임의의 적합한 피착 방법들에 의해 형성될 수 있다. 예를 들면, 일실시예에서, 반도체 채널 물질은 저압화학기상피착(LPCVD)에 의해 피착된다. 일부 다른 실시예들에서, 반도체 채널 물질은 초기에 피착된 비정질 반도체 물질을 재결정화함으로써 형성되는 재결정화된 다결정질 반도체 물질일 수 있다.
절연 충진 물질(2)은 산화실리콘, 질화실리콘, 실리콘 옥시나이트라이드, 또는 이외 다른 고-k 절연 물질들과 같은 임의의 전기적 절연 물질을 포함 할 수 있다.
모노리식 3차원 NAND 스트링은 도 1 ~ 도 4에 도시된 바와 같이 복수의 제어 게이트 전극들(3)을 더 포함한다. 제어 게이트 전극들(3)은 기판(100)의 주면(100a)에 평행하게 확장하는 스트립 형상을 가진 부분을 포함할 수 있다. 복수의 제어 게이트 전극들(3)은 제 1 장치 레벨(예를 들면, 장치 레벨 A) 내 위치된 제 1 제어 게이트 전극(3a) 및 기판(100)의 주면(100a) 위에 그리고 장치 레벨 A 밑에 위치된 제 2 장치 레벨(예를 들면, 장치 레벨 B) 내에 위치된 제 2 제어 게이트 전극(3b)을 적어도 포함한다. 제어 게이트 물질은 이 기술에 공지된 이를테면 도핑된 폴리실리콘, 텅스텐, 구리, 알루미늄, 탄탈륨, 티탄, 코발트, 질화티탄 또는 이들의 합금들과 같은 임의의 하나 이상의 적합한 도전성 또는 반도체 제어 게이트 물질을 포함할 수 있다. 예를 들면, 일부 실시예들에서, 용이한 가공을 할 수 있게 하기 위해 폴리실리콘이 바람직하다.
차단 유전체(7)가 제어 게이트(들)(3)에 이웃하여 위치되고 이에 의해 둘러싸여질 수 있다. 차단 유전체(7)는 복수의 제어 게이트 전극들(3)의 각각과 접촉하여 위치된 복수의 차단 유전체를 포함할 수 있는데 예를 들면 장치 레벨 A 내 위치된 제 1 유전체 세그먼트(7a) 및 장치 레벨 B 내에 위치된 제 2 유전체 세그먼트(7b)는 도 1 ~ 도 4에 도시된 바와 같이 각각 제어 전극들(3a, 3b)과 접촉하여 있다. 일부 실시예들에서, 복수의 차단 유전체 세그먼트들(7) 각각의 적어도 한 부분은 클램(clam) 형상을 갖는다.
본원에서 사용되는 바와 같이 "클램" 형상은 영문자 "C"와 유사하게 구성된 측단면 형상이다. 클램 형상은 서로 간에 그리고 기판(100)의 주면(100a)에 평행하게 확장하는 2개의 세그먼트들을 갖는다. 2개의 세그먼트들은 제 1의 2개의 세그먼트들 및 표면(100a)에 수직하게 확장하는 제 3 세그먼트에 의해 서로 간에 연결된다. 3개의 세그먼트들 각각은 곧바른 형상(예를 들면, 사각 측단면 형상) 또는 다소 만곡된 형상(예를 들면, 하지의 지형의 만곡에 따라 상승 및 하강하는)을 가질 수 있다. 평행이라는 용어는 정확히 평행한 세그먼트들뿐만 아니라 정확한 평행한 구성으로부터 20도 이하만큼 일탈하는 세그먼트들을 포함한다. "수직한" 이라는 용어는 정확히 수직한 세그먼트들 뿐만 아니라 정확한 수직한 구성으로부터 20도 이하만큼 일탈하는 세그먼트들을 포함한다. 클램 형상은 바람직하게는 3개의 세그먼트들에 의해 경계를 이루고 개방된 제 4 측을 갖는 개구를 내포한다. 개구는 또 다른 물질 또는 층에 의해 충진될 수 있다.
모노리식 3차원 NAND 스트링은 또한 채널(1)과 차단 유전체(7) 사이에 위치된 복수의 이산 전하 저장 세그먼트들(9)을 포함한다. 유사하게, 복수의 이산 전하 저장 세그먼트들(9)은 장치 레벨 A 내에 위치된 제 1 이산 전하 저장 세그먼트(9a) 및 장치 레벨 B 내에 위치된 제 2 이산 전하 저장 세그먼트(9b)를 적어도 포함한다.
모노리식 3차원 NAND 스트링의 터널 유전체(11)는 복수의 이산 전하 저장 세그먼트들(9)의 각각과 반도체 채널(1) 사이에 위치된다. 이하 더 상세히 기술되는 실시예들에서, 터널 유전체(11)는 균일한 두께 및/또는 곧바른 측벽을 갖는다.
차단 유전체(7) 및 터널 유전체(11)는 산화실리콘, 질화실리콘, 실리콘 옥시나이트라이드, 또는 그외 다른 고-k 절연 물질들과 같은 임의의 하나 이상의 동일한 또는 상이한 전기적 절연 물질들로부터 독립적으로 선택될 수 있다.
이산 전하 저장 세그먼트들(9)은 도전성(예를 들면, 금속 또는 티탄, 백금, 루테늄, 질화티탄, 하프늄 질화물, 질화탄탈, 지르코늄 질화물과 같은 금속 합금, 또는 티탄 실리사이드, 니켈 실리사이드, 코발트 실리사이드 또는 이들의 조합과 같은 금속 실리사이드) 또는 반도체(예를 들면, 폴리실리콘) 플로팅 게이트, 도전성 나노입자들, 또는 이산 전하 저장 유전체(예를 들면, 질화실리콘 또는 또 다른 유전체) 피처(feature)를 포함할 수 있다. 예를 들면, 일부 실시예들에서, 이산 전하 저장 세그먼트들(9)는 이산 전하 저장 유전체 피처들이며, 그 각각은 질화물 피처(9)를 포함하며, 산화실리콘 차단 유전체 세그먼트(7), 질화물 피처(9) 및 산화실리콘 터널 유전체(11)가 NAND 스트링의 산화물-질화물-산화물 이산 전하 저장 구조들을 형성한다. 다음 설명의 일부에서, 폴리실리콘 플로팅 게이트가 비제한적 예로서 사용된다. 그러나, 대신에 유전체 전하 저장 피처 또는 이외 다른 플로팅 게이트 물질이 사용될수 있음이 이해될 것이다.
단일 수직 채널 NAND 스트링 실시예들
도 5A ~ 도 7은 발명의 제 1 실시예에 따라 NAND 스트링을 제작하는 방법을 도시한 것이다.
도 5A를 참조하면, 교번하는 층들 121(121a, 121b, 등) 및 132(132a, 132b, 등))의 스택(120)이 기판(100)의 주면 상에 형성된다. 층들(121, 132)은 스퍼터링, CVD, MBE, 등과 같은 임의의 적합한 피착 방법에 의해 기판 상에 피착될 수 있다. 층들(121, 132)은 6 내지 100nm 두께일 수 있다. 스택(120)은 질화실리콘과 같은 절연물질(200)의 맨 위에 층으로 덮일 수 있다.
이 실시예에서, 제 1 층들(121)은 제 1 도전성(예를 들면, 금속 또는 금속 합금) 또는 반도체(예를 들면, 고농도 도핑된 n+ 또는 p+ 폴리실리콘) 제어 게이트 물질을 포함하며, 제 2 층들(132)은 제 1 희생 물질을 포함한다. 고농도 도핑된이라는 용어는 1018cm-3 이상의 농도까지 n 형 또는 p 형으로 도핑된 반도체 물질들을 포함한다. 물질(121)에 비해 선택으로 에칭될 수 있는, 이를테면 도전성 또는 절연 또는 반도체성 물질과 같은 임의의 희생 물질(132)이 사용될 수 있다. 예를 들면, 희생 물질(132)은 물질(121)이 p+ 폴리실리콘일 때, 실리콘-게르마늄 또는 진성 폴리실리콘일 수 있다.
층들(121, 132)의 피착에 이어 스택(120)을 에칭하여 스택(120) 내에 적어도 한 후방측 개구(84) 및 적어도 한 전방측 개구(81)를 형성한다. 개구들(81, 84)은 포토리소그래피에 의해 마스크(예를 들면, 포토레지스트 마스크)를 형성하고 이어 마스크되지 않은 영역들을 에칭함으로써 형성될 수 있다. 개구(84)는 도 7에 도시된 바와 같이 하나 이상의 NAND 스트링을 횡단하는 절결(cut)의 형상일 수 있다. NAND 스트링들의 수직 채널들이 후속하여 형성될 위치들 내에 전방측 개구들(81)의 어레이가 형성될 수 있고, 전방측 개구들(81) 내에 위치된 수직 NAND 스트링들에 후방측 액세스를 허용하기 위해 전방측 개구들(81) 가까이에 하나 이상의 후방측 개구들(84)이 형성될 수 있다. 후방측 개구들 또는 절결(84) 내에 제 2 희생층(134)이 피착된다. 실시예에서, 개구들 또는 절결(들)(84)이 먼저 스택(120) 내에 형성되고 희생 물질(134)로 충진된다. 이어, 스택 내에 전방측 개구들(81)이 형성된다. 그러나, 단계들의 순서는 반대가 될 수도 있다. 물질(121)과 비교하여 선택으로 에칭될 수 있는, 이를테면 도전성 또는 절연 또는 반도체성 물질과 같은 임의의 희생 물질(134)이 사용될 수 있다. 예를 들면, 물질(121)이 p+ 폴리실리콘일 때, 희생 물질(134)은 산화실리콘일 수 있다.
다음에, 도 5B에 도시된 바와 같이, 제 1 희생 물질(132)이 제 1 물질(121) 및 제 2 희생층(134)과 비교하여 선택으로 에칭되어 제 1 홈들(62)을 형성한다. 제 1 홈들(62)은 전방측 개구들(81)을 통해 제 1 도전성 물질(121)과 비교하여 제 1 희생 물질(132)을 선택으로 에칭하는 선택성 등방성 습식 또는 건식 에칭에 의해 형성될 수 있다. 홈(62)은 제 2 희생층(134)까지 확장한다. 바람직하게, 제 1 도전성 물질(121)의 층들 사이에 제 1 희생 물질(132)의 전체 층들은 제 2 희생층(134)까지 제거된다.
제 1 홈들(62)을 제 2 희생층(134) 안까지 확장하기 위해 선택적인 제 2 선택성 에칭이 수행될 수 있다. 대안적으로, 에찬트가 제 1 도전성 물질(121)에 관하여 제 1 및 제 2 희생 물질들(132, 134)을 선택으로 에칭할 수 있다면 제 2 선택성 에칭을 수행하기보다는 제 1 선택성 에칭 공정이 계속된다. 이 경우에, 제 2 희생층(134)의 위는 에칭 동안에 마스크에 의해 덮인다.
이어서, 차단 유전체가 제 1 홈들(62)의 측면들을 코팅하여 도 5C에 도시된 바와 같은 구조가 되게 개구들(81) 내에 차단 유전체(7)(폴리간 유전체, IPD라고도 알려진)가 형성된다. 실시예에서, 차단 유전체(7)는 제 2 희생층(134) 내 홈(62)의 부분을 완전히 충진하며, 스택(120) 내 제 1 도전성 물질(121) 사이에 홈들(62)을 부분적으로 충진한다. 차단 유전체(7)는 콘포멀 원자층 피착(ALD) 또는 화학기상피착(CVD)에 의해 피착된 산화실리콘층을 포함할 수 있다. 산화실리콘 대신에 혹은 이에 더하여 하프늄 산화물과 같은 그외 다른 고-k 유전체 물질들이 사용될 수도 있다. 유전체(7)는 6 내지 20nm 두께를 가질 수 있다. 차단 유전체(7)는 제 1 도전성 물질(121)의 돌출한 부분들 사이에 제 1 홈들(62) 내에 복수의 클램-형상의 차단 유전체 세그먼트들(예를 들면, 차단 유전체 세그먼트들(7a, 7b))을 포함한다.
다음에, 도 5D에 도시된 바와 같이, 제 3 희생층(136)이 홈들(62) 내에 피착된다. 제 3 희생층들(136)은 홈들(62)의 남은 충진되지 않은 부분들 내에 서로로부터 분리된 더미 층 세그먼트들을 형성한다. 제 3 희생층(136)은 질화티탄 또는 또 다른 금속 또는 금속 합금과 같은 도전성 물질, 또는 제어 게이트 물질(136)(예를 들면, p+ 또는 폴리실리콘)로부터 상이한 도전형(예를 들면, n+ 또는 진성)의 도핑된 폴리실리콘일 수 있으나, 이들로 제한되지 않는다. 제어 게이트 물질(136)은 차단 유전체(7) 및 콘포멀 절연층(138)(이하 기술되는)과 비교하여 선택으로 에칭될 수 있는 임의의 물질일 수 있다. 실시예에서, 제 3 희생층(136)은 홈(62)의 남은 부분들을 완전히 충진한다.
도 6A에 도시된 다음 단계에서, 개구(81)는 이어 일련의 층들로 순차적으로 충진된다. 먼저, 절연 물질(138)의 선택성 콘포멀 층이 개구(81) 내에 피착된다. 콘포멀 절연층(138)은 ALD 또는 CVD에 의해 피착될 수 있다. 콘포멀 절연층을 위한 적합한 물질들은 질화물들(이를테면 질화실리콘), 산화물들(이를테면 산화실리콘) 및 그외 다른 고-k 유전체 물질들을 포함한다. 콘포멀 절연층(138)은 1 ~ 5nm 두께를 가질 수 있다. 이어 전하 저장 물질(9)(예를 들면, n+ 폴리)의 층이 개구(81) 내 콘포멀 절연층(138) 위에 콘포멀하게 피착될 수 있다. 이어 전하 저장 물질(9)에 이어 터널 유전체(11)를 형성하는데 적합한 한 층의 유전체 물질(11)이 이어진다. 터널 유전체는 산화실리콘 또는 그외 다른 적합한 물질, 이를테면 옥시나이트라이드, 산화물 및 질화물의 복수층 스택들, 또는 고-k 유전체(예를 들면, 하프늄 산화물)의 비교적 얇은 절연층(예를 들면, 4 내지 10nm 두께)을 포함할 수 있다. 터널 유전체는 ALD, CVD, 등과 같은 임의의 적합한 방법에 의해 피착될 수 있다.
이어서 전방측 개구(81) 내에 반도체 채널 물질(1)이 형성된다. 채널은 실리콘, 게르마늄, 실리콘 게르마늄, 안티몬화인듐 또는 이외 어떤 다른 혼합물 반도체 물질과 같은 임의의 적합한 반도체 물질을 포함할 수 있다. 일부 실시예들에서, 반도체 채널 물질(1)은 도 6A에 도시된 바와 같이 반도체 채널 물질로 개구(81)를 완전히 충진한다. 대안적으로, 개구 내에 반도체 채널(1)을 형성하는 단계는 반도체 채널 물질(1)이 개구(81)를 완전히 충진하지 않게 개구(81)의 중앙 부분 내가 아니라 개구(81)의 측벽(들) 상에 반도체 채널 물질(1)을 형성한다. 이들 대안적 실시예들에서, 도 2에 도시된 바와 같이 적어도 한 개구(81)를 완전히 충진하기 위해 적어도 한 개구(81)의 중앙 부분 내에 절연 충진 물질(2)이 형성된다. 바람직하게, 채널(1) 물질은 저농도 도핑된 p 형 또는 n 형 (즉, 1017cm-3 미만의 도핑) 실리콘 물질을 포함한다. n-채널 장치는 n+ 접합들에 쉽게 연결되기 때문에 바람직하다. 그러나, p-채널 장치가 사용되 수도 있다.
반도체 채널(1)은 임의의 요망되는 방법들에 의해 형성될 수 있다. 예를 들면, 반도체 채널 물질(1)은 개구(81) 내에 그리고 스택(120) 상에 반도체(예를 들면, 폴리실리콘) 물질을 피착하고, 이어 피착된 반도체층의 상측 부분을 연마 정지 또는 에칭 정지로서 스택(120)의 상면을 사용하는 화학기계식 연마(CMP)에 의해 혹은 에치백에 의해 제거하는 단계에 의해 형성될 수 있다.
일부 실시예들에서, 단일 결정 실리콘 또는 폴리실리콘 수직 채널(1)이 별도의 마스킹 단계 없이 금속 유도 결정화("MIC", 금속 유도 측방 결정화라고도 함)에 의해 형성될 수도 있다. MIC 방법은 개구(81) 내에 채널 물질의 측방 구속에 기인한 완전 채널 결정화를 제공한다.
MIC 방법에서, 비정질 또는 소립 폴리실리콘 반도체(예를 들면, 실리콘) 층이 먼저 적어도 한 개구(81) 내에 그리고 스택(120) 상에 형성되고, 이어 반도체층 상에 핵형성 촉진층을 형성할 수 있다. 핵형성 촉진층은 연속한 층 또는 복수의 불연속한 영역들일 수 있다. 핵형성 촉진 층은 예를 들면 Ge, Ni, Pd, Al 또는 이들의 조합과 같은 핵형성 촉진 물질들로 제한되는 것은 아니지만 임의의 요망되는 폴리실리콘 핵형성 촉진 물질들을 포함할 수 있다.
이어, 비정질 또는 소립 반도체층은 비정질 또는 소립 다결정질 반도체를 재결정화함으로써 과립 다결정질 또는 단일 결정질 반도체층으로 전환될 수 있다. 재결정화는 저온도(예를 들면, 300 내지 600℃) 어닐링에 의해 수행될 수 있다.
이어 다결정질 반도체층 및 핵형성 촉진층의 상측 부분은 스택(120)의 상면을 정지로서 사용하는 CMP 또는 에치백에 의해 제거되어 도 6A에 도시된 바와 같은 구조가 되게 할 수 있다. 제거는 남은 핵형성 촉진층 및 층의 상부 내에 임의의 형성된 실리사이드를 선택으로 습식 에칭하고 이어 스택(120)의 상부를 정지로서 사용하는 실리콘층의 상부의 CMP에 의해 수행될 수 있다.
이어 제 2 희생층(134)이 후방측 개구들(84)로부터 제거되어 홈들(62) 내에 제 3 희생층들(136)을 노출시킨다. 또한, 제 3 희생층들(136)이 후방측 개구들(84)을 통해 홈들(62)로부터 제거된다. 결과적인 구조가 도 6B에 도시되었다. 제 2 및 제 3 희생층들(134, 136)의 제거는 단일 희생 에칭 단계 또는 두 개별적 에칭 단계들로 달성될 수 있다. 이 단계에서, 콘포멀 절연층(138)은 에칭 정지로서 작용하여, 개구들(81) 내 물질들의 용해(dissolution)를 방지한다.
도 6C에 도시된 다음 단계에서, 홈들(63)을 형성하기 위해 제 3 희생층(136)이 제거되어 있는 후방측 개구들(84) 및 홈들(62)을 통해 콘포멀 절연층(138)의 부분 및 전하 저장층(9)의 부분이 제거된다. 이렇게 하여, 각 장치 레벨 내에 개별적인 이산 전하 저장 요소들(9a ~ 9d)이 생성된다. 콘포멀 절연층(138)의 부분의 제거는 예를 들면 선택성 습식 에칭에 의해 하나 이상의 단계에 의해 달성될 수 있다. 예를 들면, 콘포멀 절연층(138)을 선택으로 에칭하기 위해 제 1 에찬트가 사용될 수 있고 전하 저장층(9)을 선택으로 에칭하기 위해 제 2 에찬트가 사용될 수 있다. 요망된다면, 채널 결정립계를 패시베이트하기 위해 도 6C에 도시된 구조 상에 선택성 채널 결정립계 패시베이트 어닐링이 수행될 수 있다. 어닐링은 600 내지 1000℃의 온도에서 수소, 산소 및/또는 질소 함유 분위기(예를 들면, 형성 기체 분위기)에서 수행될 수 있다. 분위기는 후방측 개구(84) 및 개구된 홈들(62, 63)을 통해 채널(1)에 도달한다. 채널(1)이 도 2 및 도 4에 도시된 중공 원통을 포함한다면, 이 어닐링은 절연 충진 물질(2)이 중공 채널의 중앙 내에 제공되기 전에 언제든 수행될 수 있다.
도 6D는 이산 전하 저장 요소들(9a ~ 9d) 사이에 에워싸여진 공기 갭(300)의 형성을 도시한 것이다. 이 단계에서, 홈들(63) 및 홈들(62) 내에 유전체 물질(302)이 피착된다. 피착은 바람직하게 후방측 개구들(84)을 통해 ALD 또는 CVD와 같은 콘포멀 피착 공정으로 수행된다. 홈(63)의 벽들 상에 그리고 홈(62) 내에 균일한 한 층의 물질이 피착된다. 홈(62)이 물질로 충진할 때, 피착 공정은 후방측 개구들(84)과 홈들(63) 간에 연결이 충진되기 때문에 정지한다. 홈(63)이 홈(62)보다 크기 때문에, 공기 갭은 홈(63) 내에 남게 된다. 이에 따라, 유전체 물질(302) 및 공기 갭(300)을 포함하는 복합 구조로 이산 전하 저장 요소들(9a ~ 9d)이 서로부터 분리된다. 공기 갭(300)은 절연 물질 단독보다는 영역들(9) 간에 더 나은 격리를 효과적으로 제공한다. 유전체 물질(300)은 차단 유전체(7), 예를 들면 Si02와 동일한 물질일 수 있다. 대안적으로, 유전체 물질은 차단 유전체(7)와는 다른 물질, 예를 들면 질화실리콘을 포함할 수 있다.
이에 따라, 절연층(302) 및 공기 갭(300)을 제외한 모든 NAND 층들은 전방측 개구(81)를 통한 전방측(즉, 채널 측) 가공에 의해 형성되고, 반면 절연층(302)(및 이에 따라 공기 갭(300))은 후방측 개구(84)를 통한 후방측 가공을 통해 형성된다.
반도체 채널(1) 상에 상측 전극(202)이 형성되어, 도 1 또는 도 2에 도시된 구조가 되게 한다. 이들 실시예들에서, 기판(100) 상에 스택(120)을 형성하는 단계에 앞서 반도체 채널(1) 밑에 하측 전극(102)이 제공될 수 있다. 하측 전극(102) 및 상측 전극은 NAND 스트링의 소스/드레인 전극들로서 사용될 수 있다.
U-형상의 채널 NAND 스트링 실시예들
U-형상의 채널 실시예들에서, NAND 스트링의 소스/드레인 전극들 모두가 반도체 채널(1) 상에 형성될 수 있고, 채널(1)은 예를 들면 도 3 및 도 4에 도시된 바와 같이 U-형상을 갖는다. 이들 실시예들에서, 밑으로부터 반도체 채널(1)의 연결부분에의 바디 접촉을 제공하기 위해 기판(100) 상에 혹은 기판(100) 내에 선택성 바디 접촉 전극(이하 기술되는 바와 같이)이 배치될 수 있다.
본원에서 사용되는 바와 같이 "U-형상"은 영문자 "U"와 유사하게 구성된 측단면 형상이다. 이 형상은 서로에 대해 평행하게 그리고 기판(100)의 주면(100a)에 수직하게 확장하는 2개의 세그먼트들(여기에서는 "윙 부분들"이라 함)을 갖는다. 2개의 윙 부분들은 제 1의 2개의 세그먼트들에 수직하게 그리고 표면(100a)에 평행하게 확장하는 연결 세그먼트 또는 부분에 의해 서로간에 연결된다. 3개의 세그먼트들 각각은 곧바른 형상(예를 들면, 사각 측단면 형상) 또는 다소 만곡된 형상(예를 들면, 하지의 지형에 따라 상승 및 하강)을 가질 수 있다. 평행한이라는 용어는 정확히 평행한 세그먼트들뿐만 아니라 정확한 평행한 구성으로부터 20도 이하만큼 일탈하는 세그먼트들을 포함한다. 수직한이라는 용어는 정확히 수직한 세그먼트들뿐만 아니라 정확한 수직한 구성으로부터 20도 이하만큼 일탈하는 세그먼트들을 포함한다.
도 8에 도시된 기판(100)은 내장된 도체들 및/또는 각종 반도체 장치들을 선택으로 내포하는 반도체 기판을 포함할 수 있다. 대안적으로, 기판(100)은 내장된 도체들을 선택으로 내포하는 절연 또는 반도체층을 포함할 수 있다.
먼저, 적어도 한 희생 피처(89) 상에 제 1 물질 및 제 2 물질들의 교번하는 층들의 스택(120)을 형성하는 단계에 앞서, 기판(100) 내 및/또는 기판(100) 상에 희생 피처(89)가 형성될 수 있다. 스택(120) 내 및 NAND 스트링 내 다른 물질들과 비교하여 하여 선택으로 에칭될 수 있는, 이를테면 유기 물질, 질화실리콘, 텅스텐, 등과 같은 임의의 적합한 희생 물질로 희생 피처(89)가 형성될 수 있다. 피처(89)는 이하 기술되는 바와 같이, U-형상의 연결 세그먼트의 요망되는 형상과 유사한 임의의 적합한 형상을 가질 수 있다.
희생 피처(89)와 스택(120) 사이에 절연 보호층(108)이 형성될 수 있다. 예를 들면, 층(108)은 피처(89)가 질화실리콘을 포함한다면 산화실리콘을 포함할 수 있다. 또한, 이어 적어도 2개의 전방측 개구들(81, 82)이 스택(120) 내에 형성되어, 도 8A에 도시된 구조가 되게 한다. 도 8B는 도 8A에서 선 X-X'을 따른 단면 평면도를 도시한 것이다. 도 8C는 도 8C에서 선 Z-Z'을 따른 단면 평면도를 도시한 것이다. 도 8A는 도 8B 및 도 8C에서 선 Y-Y'을 따른 측단면도이다. 개구들(81, 82)은 도 8A ~ 도 8C에 도시된 바와 같이 희생 피처(89) 위에 형성된다. 일부 실시예들에서, 반도체 채널은 도 7 및 도 8B에 도시된 바와 같이 위에서 보았을 때 2개의 원들의 단면을 갖는다. 바람직하게, 층(108)의 상부가 개구들(81, 82)의 바닥 표면을 형성하게 개구들(81, 82)의 에칭에 대한 정지로서 보호층(108)이 사용된다.
이어, 도 9에 도시된 중간 구조를 형성하기 위해, 단일 수직 채널 실시예들에서 위에 기술되고 도 5A ~ 도 7에 도시된 동일 또는 유사한 방법들이 사용될 수 있다. 이 구조에서, 도 5A ~ 도 5D에 도시된 바와 같이 전방측 가공이 수행되었다.
도 10로 가면, 이어서 피처(89)가 위치되어 있던 중공 영역(83)을 형성 하기 위해 적어도 한 희생 피처(89)이 제거된다. 중공 영역(83)은 기판(100)의 주면(100a)에 평행하게 확장하며, 적어도 2개의 개구들(81, 82)을 연결하여, 중공 U-형상의 공간(80)을 형성한다. 중공 영역(83)은 이들 개구들이 보호층(108)을 통해 확장하여 희생 피처(89)를 노출하게 개구들(81, 82)(예를 들면, 이방성 에칭에 의해)을 더욱 에칭함으로써 형성될 수 있다. 이어, 희생 피처(89) 물질은 물질(122), 차단 유전체(7) 및 전하 저장 세그먼트들(9)을 에칭함이 없이 희생 피처 물질을 선택으로 제거하는 선택성 습식 또는 건식 에칭을 사용하여 선택으로 에칭된다.
U-형상의 공간(80)을 형성한 후에, NAND 스트링(180)이 다음과 같이 제조될 수 있다. 제 1 및 제 2 전방측 개구들(81, 82) 내 제 1 차단 유전체(7) 상에 그리고 중공 영역(83) 내에 전하 저장 물질층(9)이 형성된다. 이어 제 1 및 제 2 전방측 개구들(81, 82) 내 그리고 중공 영역(83) 내 전하 저장 물질층(9) 상에 터널 유전체층(11)이 피착된다. 이어 도 6A에 도시된 단계들과 유사하게, 터널 유전체층(11) 상에 반도체 채널층(1)이 형성된다.
다음에, 제 2 희생층(134)이 후방측 개구들(84)로부터 선택으로 제거되고 이어 후방측 개구(84)를 통해 제 3 희생층(136)의 더미 층 세그먼트들을 선택으로 제거하여 도 6B에 도시된 단계들과 유사하게, 제 2 후방측 개구들(84)을 통해 홈들(62)을 노출시킨다. 다음에, 도 6C에 도시된 단계들과 유사하게, 홈들(63)에 의해 분리된 복수의 이격된 전하 저장 세그먼트들(9)을 형성하기 위해 후방측 개구들(84) 및 홈들(62)을 통해 전하 저장 물질층(9)의 부분들이 선택으로 제거된다. 이어 도 6D와 유사하게, 홈들(62) 내에 그리고 후방측 개구들(84)을 통해 홈들(63) 내에 이격된 전하 저장 세그먼트들(9) 사이에 차단 유전체가 피착된다. NAND 스트링(180)을 완성하기 위해서, 개구(81) 내 위치된 반도체 채널 윙(1a)에 접촉하여 소스 전극(2021)이 형성되고, 도 3 및 도 4에 도시된 바와 같이 개구(82) 내 위치된 반도체 채널 윙(1b)에 접촉하여 드레인 전극(2022)이 형성된다. 선택으로, 바디 접촉 전극(18)이 도 3에 도시된 바와 같이 스택 밑에 형성될 수 있다. 바디 접촉 전극은 바람직하게 중공 영역(83) 내 위치된 반도체 채널층의 부분에 접촉한다.
실시예에서, 반도체 채널층(1)은 도 7 및 도 8B에 도시된 바와 같이 위에서부터 보았을 때 2개의 원들의 중공 공간 위에 단면을 갖는다.
실시예에서, 반도체 채널 물질(1)은 도 3에 도시된 바와 같이 개구들(81, 82)을 완전히 충진한다. 대안적으로, 개구들(81, 82) 내에 반도체 채널(1)을 형성하는 단계는 반도체 채널 물질(1)이 개구들을 완전히 충진하지 않게 개구들의 중앙 부분 내가 아니라 개구들(81, 82)의 측벽(들) 상에 반도체 채널 물질(1)을 형성한다. 이들 대안적 실시예들에서, 절연 충진 물질(2)은 도 4에 도시된 바와 같이 개구(81)를 완전히 충진하기 위해 개구들(81, 82)의 중앙 부분 내에 형성된다.
전술한 바가 특정한 바람직한 실시예들을 언급할지라도, 발명이 그와 같이 제한되지 않음을 알 것이다. 다양한 수정들이 개시된 실시예들에 행해질 수 있고 이러한 수정들은 발명의 범위 내에 있게 한 것임이 당업자들에게 일어날 것이다. 본원에 인용된 모든 공보들, 특허출원들 및 특허들은 이들 전체를 참조문헌으로 본원에 포함시킨다.

Claims (22)

  1. 모노리식 3차원 NAND 스트링을 제작하는 방법에 있어서,
    기판 상에 제 1 물질 및 제 2 물질의 교번하는 층들의 스택을 형성하는 단계로서, 상기 제 1 물질은 도전성 또는 반도체 제어 게이트 물질을 포함하며 상기 제 2 물질은 제 1 희생 물질을 포함하는, 스택을 형성하는 단계;
    상기 스택 내에 후방측 개구를 형성하기 위해 상기 스택을 에칭하는 단계;
    상기 후방측 개구 내에 제 2 희생 물질을 피착하는 단계;
    상기 스택 내에 전방측 개구를 형성하기 위해 상기 스택을 에칭하는 단계;
    제 1 홈들을 형성하기 위해 상기 전방측 개구를 통해 상기 제 2 물질을 선택으로 제거하는 단계;
    상기 제 1 홈들을 부분적으로 충진하기 위해 상기 제 1 홈들 내에 제 1 차단 유전체를 형성하는 단계;
    상기 제 1 차단 유전체 상에 상기 제 1 홈들의 남은 충진되지 않은 부분들 내에 서로로부터 분리된 복수의 이격된 더미 층 세그먼트들을 형성하는 단계;
    상기 전방측 개구 내에 상기 제 1 차단 유전체 상에 전하 저장 물질층을 형성하는 단계;
    상기 전방측 개구 내에 상기 전하 저장 물질층 상에 터널 유전체층을 형성하는 단계;
    상기 전방측 개구 내에 상기 터널 유전체층 상에 반도체 채널층을 형성하는 단계;
    상기 후방측 개구로부터 상기 제 2 희생 물질을 선택으로 제거하는 단계;
    상기 후방측 개구 내 상기 제 1 홈들을 노출시키기 위해 상기 후방측 개구를 통해 상기 복수의 더미 층 세그먼트들을 선택으로 제거하는 단계;
    복수의 이격된 전하 저장 세그먼트들을 형성하기 위해 상기 후방측 개구 및 상기 제 1 홈들을 통해 상기 전하 저장 물질층의 부분들을 선택으로 제거하는 단계; 및
    상기 후방측 개구를 통해 상기 제 1 홈들 내에 그리고 상기 이격된 전하 저장 세그먼트들 사이에 제 2 차단 유전체를 형성하는 단계를 포함하는, 모노리식 3차원 NAND 스트링 제작 방법.
  2. 제 1 항에 있어서, 상기 이격된 전하 저장 세그먼트들 사이에 상기 제 2 차단 유전체를 형성하는 단계는 이웃한 전하 저장 세그먼트들 사이에 공기 갭을 남기기 위해 상기 이격된 전하 저장 세그먼트들 사이에 공간들을 부분적으로 충진하는, 모노리식 3차원 NAND 스트링 제작 방법.
  3. 제 1 항에 있어서, 상기 제 2 물질을 선택으로 제거하는 단계 후에 상기 제 1 홈들을 통해 상기 제 2 희생 물질 내에 제 2 홈들을 에칭하는 단계;
    상기 제 1 홈들 내 상기 제 1 차단 유전체를 형성하는 단계 동안에 상기 제 2 홈들 내에 상기 제 1 차단 유전체를 형성하는 단계;
    상기 후방측 개구로부터 상기 제 2 희생 물질을 선택으로 제거하는 단계 후에 그리고 상기 복수의 더미 층 세그먼트들을 선택으로 제거하는 단계 전에, 상기 후방측 개구를 통해 상기 제 2 홈들로부터 상기 제 1 차단 유전체를 선택으로 제거하는 단계; 및
    상기 전하 저장 물질의 부분들을 선택으로 제거하는 단계 후에 수소, 산소 또는 질소 함유 분위기 중 적어도 하나에서 채널 결정립계 패시베이트 어닐링을 수행하여 상기 분위기가 상기 후방측 개구 및 상기 제 1 홈들을 통해 상기 채널에 도달하게 하는 단계를 더 포함하는, 모노리식 3차원 NAND 스트링 제작 방법.
  4. 제 1 항에 있어서, 상기 전하 저장 물질층을 형성하는 단계에 앞서 상기 전방측 개구 내 상기 제 1 차단 유전체 및 상기 복수의 더미 층 세그먼트들 상에 에칭 정지층을 형성하여, 상기 전하 저장 물질층을 형성하는 단계가 상기 전방측 개구 내 상기 에칭 정지층 상에 상기 전하 저장 물질층을 형성하게 하는 단계; 및
    상기 복수의 더미 층 세그먼트들을 선택으로 제거하는 단계 후에 그리고 상기 전하 저장 물질층의 부분들을 선택으로 제거하는 단계 전에 상기 후방측 개구를 통해 상기 에칭 정지층의 부분들을 선택으로 제거하는 단계를 더 포함하는, 모노리식 3차원 NAND 스트링 제작 방법.
  5. 제 1 항에 있어서, 상기 반도체 채널의 적어도 한 끝 부분은 상기 기판의 주면에 수직한 방향으로 수직하게 확장하며;
    상기 복수의 이격된 전하 저장 세그먼트들은 복수의 수직하게 이격된 플로팅 게이트들 또는 복수의 수직하게 이격된 유전체 전하 저장 세그먼트들을 포함하는, 모노리식 3차원 NAND 스트링 제작 방법.
  6. 제 1 항에 있어서, 상기 전방측 개구 내에 상기 반도체 채널층을 형성하는 단계는 상기 전방측 개구를 상기 반도체 채널층으로 완전히 충진하는, 모노리식 3차원 NAND 스트링 제작 방법.
  7. 제 1 항에 있어서, 상기 전방측 개구 내에 상기 반도체 채널층을 형성하는 단계는 상기 반도체 채널층이 상기 전방측 개구를 완전히 충진하지 않게 상기 전방측 개구의 중앙 부분 내가 아니라 상기 전방측 개구의 측벽 상에 상기 반도체 채널 물질을 형성하는 것인, 모노리식 3차원 NAND 스트링 제작 방법.
  8. 제 7 항에 있어서, 상기 전방측 개구를 완전히 충진하기 위해 상기 전방측 개구의 상기 중앙 부분 내에 절연 충진 물질을 형성하는 단계를 더 포함하는, 모노리식 3차원 NAND 스트링 제작 방법.
  9. 제 1 항에 있어서, 상기 반도체 채널 상에 상측 전극을 형성하는 단계를 더 포함하는, 모노리식 3차원 NAND 스트링 제작 방법.
  10. 제 9 항에 있어서, 상기 스택을 형성하기에 앞서 상기 반도체 채널층 밑에 하측 전극을 제공하는 단계를 더 포함하는, 모노리식 3차원 NAND 스트링 제작 방법.
  11. 제 1 항에 있어서, 상기 도전성 또는 반도체 제어 게이트 물질은 제 1 도전형의 도핑된 폴리실리콘을 포함하며;
    상기 제 1 희생 물질은 실리콘 게르마늄 또는 진성 폴리실리콘을 포함하며;
    상기 반도체 채널층은 저농도 도핑된 또는 진성 폴리실리콘을 포함하며;
    상기 제 2 희생 물질은 산화실리콘을 포함하며;
    상기 복수의 이격된 더미 층 세그먼트들은 제 2 도전형의 질화티탄 또는 도핑된 폴리실리콘을 포함하며;
    상기 전하 저장 물질층은 상기 제 2 도전형의 도핑된 폴리실리콘을 포함하는, 모노리식 3차원 NAND 스트링 제작 방법.
  12. 제 1 항에 있어서, 상기 스택이 희생 피처 상에 형성되게, 상기 스택을 형성하는 단계에 앞서 상기 기판 상에 희생 피처를 형성하는 단계;
    상기 스택 내에 제 2 후방측 개구를 형성하기 위해 상기 스택을 에칭하는 단계;
    상기 제 2 희생 물질을 피착하는 단계 동안에 상기 제 2 후방측 개구 내에 상기 제 2 희생 물질을 피착하는 단계;
    상기 스택 내에 제 2 전방측 개구를 형성하기 위해 상기 스택을 에칭하는 단계;
    제 3 홈들을 형성하기 위해 상기 제 2 전방측 개구를 통해 상기 제 2 물질을 선택으로 제거하는 단계;
    상기 제 3 홈들을 부분적으로 충진하기 위해 상기 제 3 홈들 내에 상기 제 1 차단 유전체를 형성하는 단계;
    상기 제 1 차단 유전체 상에 상기 제 3 홈들의 남은 충진되지 않은 부분들에 서로로부터 분리된 제 2 복수의 이격된 더미 층 세그먼트들을 형성하는 단계;
    상기 전방측 개구 및 중공 영역에 의해 연결된 상기 기판의 주면에 수직하게 확장하는 상기 제 2 전방측 개구를 포함하는 중공 U-형상의 파이프 공간을 형성하기 위해 전방측 개구를 상기 제 2 전방측 개구에 연결하는 상기 기판의 주면에 평행하게 확장하는 중공 영역을 형성하기 위해 상기 희생 피처를 선택으로 제거하는 단계;
    상기 제 2 전방측 개구 및 상기 중공 영역 내에 상기 제 1 차단 유전체 상에 상기 전하 저장 물질층을 형성하는 단계;
    상기 중공 영역 내 상기 제 2 전방측 개구 내에 상기 전하 저장 물질층 상에 상기 터널 유전체층을 형성하는 단계;
    상기 중공 영역 내 상기 제 2 전방측 개구 내에 상기 터널 유전체층 상에 상기 반도체 채널층을 형성하는 단계;
    상기 제 2 후방측 개구로부터 상기 제 2 희생 물질을 선택으로 제거하는 단계;
    상기 제 2 후방측 개구 내 상기 제 3 홈들을 노출시키기 위해 상기 제 2 후방측 개구를 통해 상기 제 2 복수의 더미 층 세그먼트들을 선택으로 제거하는 단계;
    제 2 복수의 이격된 전하 저장 세그먼트들을 형성하기 위해 상기 제 2 후방측 개구 및 상기 제 3 홈들을 통해 상기 전하 저장 물질층의 부분들을 선택으로 제거하는 단계; 및
    상기 제 2 후방측 개구를 통해 상기 제 3 홈들 내에 그리고 상기 제 2 이격된 전하 저장 세그먼트들 사이에 제 2 차단 유전체를 형성하는 단계를 더 포함하는, 모노리식 3차원 NAND 스트링 제작 방법.
  13. 제 12 항에 있어서, 상기 반도체 채널층은 위에서 보았을 때 2개의 원들의 상기 중공 영역 상에 단면을 갖는, 모노리식 3차원 NAND 스트링 제작 방법.
  14. 제 13 항에 있어서, 상기 전방측 개구 내에 위치된 상기 반도체 채널층에 접촉하는 소스 전극을 형성하는 단계;
    상기 제2 전방측 개구 내에 상기 반도체 채널층에 접촉하는 드레인 전극을 형성하는 단계; 및
    상기 스택 밑에 바디 접촉 전극을 형성하는 단계로서, 상기 바디 접촉 전극은 상기 중공 영역 내에 위치된 상기 반도체 채널층의 부분에 접촉하는 것인, 단계를 더 포함하는, 모노리식 3차원 NAND 스트링 제작 방법.
  15. 모노리식 3차원 NAND 스트링에 있어서,
    반도체 채널의 적어도 한 끝 부분이 기판의 주면에 수직하게 확장하는, 반도체 채널;
    상기 기판의 주면에 평행하게 확장하는 스트립 형상을 갖는 복수의 제어 게이트 전극들로서, 상기 복수의 제어 게이트 전극들은 제 1 장치 레벨 내에 위치된 제 1 제어 게이트 전극 및 상기 기판의 상기 주면 상에 그리고 상기 제 1 장치 레벨 밑에 위치한 제 2 장치 레벨 내에 위치된 제 2 제어 게이트 전극을 적어도 포함하는, 복수의 제어 게이트 전극들;
    복수의 제 1 차단 유전체 세그먼트들을 포함하는 차단 유전체로서, 상기 복수의 제 1 차단 유전체 세그먼트들 각각은 상기 복수의 제어 게이트 전극들 각각에 접촉하여 위치된, 차단 유전체;
    복수의 이격된 전하 저장 세그먼트들로서, 상기 복수의 이격된 전하 저장 세그먼트들은 제 1 장치 레벨 내에 위치된 제 1 이격된 전하 저장 세그먼트 및 상기 제 2 장치 레벨 내에 위치된 제 2 이격된 전하 저장 세그먼트를 적어도 포함하고, 상기 제 1 이격된 전하 저장 세그먼트는 공기 갭에 의해 상기 제 2 이격된 전하 저장 세그먼트로부터 분리된 것인, 복수의 이격된 전하 저장 세그먼트들; 및
    상기 복수의 상기 이격된 전하 저장 세그먼트들 각각과 상기 반도체 채널 사이에 위치된 터널 유전체를 포함하는, 모노리식 3차원 NAND 스트링.
  16. 제 15 항에 있어서, 상기 복수의 이격된 전하 저장 세그먼트들은 복수의 수직하게 이격된 플로팅 게이트들 또는 복수의 수직하게 이격된 유전체 전하 저장 세그먼트들을 포함하는, 모노리식 3차원 NAND 스트링.
  17. 제 16 항에 있어서, 상기 차단 유전체는 상기 복수의 이격된 전하 저장 세그먼트들 사이에 위치된 제 2 차단 유전체 세그먼트를 더 포함하고, 상기 공기 갭은 상기 제 2 차단 유전체 세그먼트 내에 위치된, 모노리식 3차원 NAND 스트링.
  18. 제 15 항에 있어서, 상기 반도체 채널은 필라 형상을 가지며;
    전체 상기 필라 형상의 반도체 채널은 상기 기판의 상기 주면에 수직하게 확장하는, 모노리식 3차원 NAND 스트링.
  19. 제 18 항에 있어서, 위로부터 상기 필라 형상의 반도체 채널에 접촉하는 소스 또는 드레인 전극 중 하나, 및 밑으로부터 상기 필라 형상의 반도체 채널에 접촉하는 소스 또는 드레인 전극 중 다른 하나를 더 포함하는, 모노리식 3차원 NAND 스트링.
  20. 삭제
  21. 삭제
  22. 제 15 항에 있어서, 상기 복수의 제 1 차단 유전체 세그먼트들의 각각의 적어도 한 부분은 각각의 제어 게이트 전극을 둘러싸는 클램 형상을 갖는, 모노리식 3차원 NAND 스트링.
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Families Citing this family (193)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101539699B1 (ko) * 2009-03-19 2015-07-27 삼성전자주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법
US9159739B2 (en) 2010-06-30 2015-10-13 Sandisk Technologies Inc. Floating gate ultrahigh density vertical NAND flash memory
US10128261B2 (en) 2010-06-30 2018-11-13 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US8928061B2 (en) 2010-06-30 2015-01-06 SanDisk Technologies, Inc. Three dimensional NAND device with silicide containing floating gates
KR101559345B1 (ko) * 2010-08-26 2015-10-15 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20120069034A (ko) * 2010-12-20 2012-06-28 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20130015428A (ko) * 2011-08-03 2013-02-14 삼성전자주식회사 반도체 소자
US9136128B2 (en) * 2011-08-31 2015-09-15 Micron Technology, Inc. Methods and apparatuses including memory cells with air gaps and other low dielectric constant materials
KR20130066950A (ko) * 2011-12-13 2013-06-21 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
US8878278B2 (en) 2012-03-21 2014-11-04 Sandisk Technologies Inc. Compact three dimensional vertical NAND and method of making thereof
US8847302B2 (en) 2012-04-10 2014-09-30 Sandisk Technologies Inc. Vertical NAND device with low capacitance and silicided word lines
KR101952119B1 (ko) * 2012-05-24 2019-02-28 삼성전자 주식회사 메탈 실리사이드를 포함하는 반도체 장치 및 이의 제조 방법
US8614126B1 (en) 2012-08-15 2013-12-24 Sandisk Technologies Inc. Method of making a three-dimensional memory array with etch stop
US8896052B2 (en) * 2012-09-05 2014-11-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
KR101933116B1 (ko) 2012-09-13 2018-12-27 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
CN103872055A (zh) * 2012-12-13 2014-06-18 中国科学院微电子研究所 一种垂直沟道型三维半导体存储器件及其制备方法
US9384839B2 (en) 2013-03-07 2016-07-05 Sandisk Technologies Llc Write sequence providing write abort protection
US9515080B2 (en) 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
US9698153B2 (en) 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
US8946023B2 (en) * 2013-03-12 2015-02-03 Sandisk Technologies Inc. Method of making a vertical NAND device using sequential etching of multilayer stacks
US9449982B2 (en) * 2013-03-12 2016-09-20 Sandisk Technologies Llc Method of making a vertical NAND device using a sacrificial layer with air gap and sequential etching of multilayer stacks
US9230987B2 (en) 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
JP2014179465A (ja) * 2013-03-14 2014-09-25 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
US9184175B2 (en) 2013-03-15 2015-11-10 Micron Technology, Inc. Floating gate memory cells in vertical memory
US9093480B2 (en) 2013-04-01 2015-07-28 Sandisk Technologies Inc. Spacer passivation for high aspect ratio etching of multilayer stacks for three dimensional NAND device
US9099496B2 (en) 2013-04-01 2015-08-04 Sandisk Technologies Inc. Method of forming an active area with floating gate negative offset profile in FG NAND memory
US9214235B2 (en) * 2013-04-16 2015-12-15 Conversant Intellectual Property Management Inc. U-shaped common-body type cell string
US20150006784A1 (en) 2013-06-27 2015-01-01 Sandisk Technologies Inc. Efficient Post Write Read in Three Dimensional Nonvolatile Memory
US9437606B2 (en) 2013-07-02 2016-09-06 Sandisk Technologies Llc Method of making a three-dimensional memory array with etch stop
US9063671B2 (en) 2013-07-02 2015-06-23 Sandisk Technologies Inc. Write operations with full sequence programming for defect management in nonvolatile memory
US9218242B2 (en) 2013-07-02 2015-12-22 Sandisk Technologies Inc. Write operations for defect management in nonvolatile memory
US9252151B2 (en) 2013-07-08 2016-02-02 Sandisk Technologies Inc. Three dimensional NAND device with birds beak containing floating gates and method of making thereof
US9230980B2 (en) 2013-09-15 2016-01-05 Sandisk Technologies Inc. Single-semiconductor-layer channel in a memory opening for a three-dimensional non-volatile memory device
US9023719B2 (en) 2013-09-17 2015-05-05 Sandisk Technologies Inc. High aspect ratio memory hole channel contact formation
US9230973B2 (en) 2013-09-17 2016-01-05 Sandisk Technologies Inc. Methods of fabricating a three-dimensional non-volatile memory device
KR102101841B1 (ko) * 2013-10-28 2020-04-17 삼성전자 주식회사 수직형 비휘발성 메모리 소자
KR20150049146A (ko) * 2013-10-29 2015-05-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9437604B2 (en) * 2013-11-01 2016-09-06 Micron Technology, Inc. Methods and apparatuses having strings of memory cells including a metal source
US9431410B2 (en) 2013-11-01 2016-08-30 Micron Technology, Inc. Methods and apparatuses having memory cells including a monolithic semiconductor channel
US9425200B2 (en) * 2013-11-07 2016-08-23 SK Hynix Inc. Semiconductor device including air gaps and method for fabricating the same
US9043537B1 (en) 2013-11-21 2015-05-26 Sandisk Technologies Inc. Update block programming order
US9058881B1 (en) 2013-12-05 2015-06-16 Sandisk Technologies Inc. Systems and methods for partial page programming of multi level cells
US9244631B2 (en) 2013-12-06 2016-01-26 Sandisk Technologies Inc. Lower page only host burst writes
US9236342B2 (en) * 2013-12-18 2016-01-12 Intel Corporation Self-aligned via and plug patterning with photobuckets for back end of line (BEOL) interconnects
US9449924B2 (en) 2013-12-20 2016-09-20 Sandisk Technologies Llc Multilevel contact to a 3D memory array and method of making thereof
KR102128465B1 (ko) 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR101487746B1 (ko) 2014-02-07 2015-02-04 한국과학기술원 3차원 구조의 비휘발성 메모리 소자를 초고층으로 확장하는 방법
US9331094B2 (en) 2014-04-30 2016-05-03 Sandisk Technologies Inc. Method of selective filling of memory openings
US8902652B1 (en) 2014-05-13 2014-12-02 Sandisk Technologies Inc. Systems and methods for lower page writes
US8886877B1 (en) 2014-05-15 2014-11-11 Sandisk Technologies Inc. In-situ block folding for nonvolatile memory
US9673209B2 (en) 2014-05-16 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method for fabricating the same
CN104392963B (zh) * 2014-05-16 2017-07-11 中国科学院微电子研究所 三维半导体器件制造方法
US9548313B2 (en) * 2014-05-30 2017-01-17 Sandisk Technologies Llc Method of making a monolithic three dimensional NAND string using a select gate etch stop layer
KR102134607B1 (ko) * 2014-06-05 2020-07-17 매크로닉스 인터내셔널 컴퍼니 리미티드 3차원 수직 채널 낸드 내의 스트링 선택 라인/접지 선택 라인 게이트 산화물
KR20150146073A (ko) * 2014-06-20 2015-12-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN106663682B (zh) 2014-06-23 2019-09-03 三星电子株式会社 制造半导体装置的方法
US9768270B2 (en) 2014-06-25 2017-09-19 Sandisk Technologies Llc Method of selectively depositing floating gate material in a memory device
US9379124B2 (en) 2014-06-25 2016-06-28 Sandisk Technologies Inc. Vertical floating gate NAND with selectively deposited ALD metal films
KR102248205B1 (ko) 2014-06-25 2021-05-04 삼성전자주식회사 수직 채널 및 에어 갭을 갖는 반도체 소자
US9455263B2 (en) * 2014-06-27 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device with channel contacting conductive source line and method of making thereof
US9397107B2 (en) * 2014-06-30 2016-07-19 Sandisk Technologies Llc Methods of making three dimensional NAND devices
US9305932B2 (en) * 2014-06-30 2016-04-05 Sandisk Technologies Inc. Methods of making three dimensional NAND devices
KR102234273B1 (ko) 2014-07-02 2021-04-02 삼성전자주식회사 반도체 메모리 장치
US9570460B2 (en) 2014-07-29 2017-02-14 Sandisk Technologies Llc Spacer passivation for high-aspect ratio opening film removal and cleaning
EP2983196A1 (en) * 2014-08-07 2016-02-10 IMEC vzw A method for manufacturing a floating gate memory element
US9136130B1 (en) 2014-08-11 2015-09-15 Sandisk Technologies Inc. Three dimensional NAND string with discrete charge trap segments
US9356031B2 (en) * 2014-08-11 2016-05-31 Sandisk Technologies Inc. Three dimensional NAND string memory devices with voids enclosed between control gate electrodes
US9230983B1 (en) 2014-08-20 2016-01-05 Sandisk Technologies Inc. Metal word lines for three dimensional memory devices
US9691884B2 (en) 2014-08-26 2017-06-27 Sandisk Technologies Llc Monolithic three dimensional NAND strings and methods of fabrication thereof
US9576975B2 (en) 2014-08-26 2017-02-21 Sandisk Technologies Llc Monolithic three-dimensional NAND strings and methods of fabrication thereof
US9230974B1 (en) 2014-08-26 2016-01-05 Sandisk Technologies Inc. Methods of selective removal of blocking dielectric in NAND memory strings
TWI565032B (zh) * 2014-08-29 2017-01-01 旺宏電子股份有限公司 記憶元件及其製造方法
US9466667B2 (en) * 2014-09-10 2016-10-11 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
CN104241294B (zh) * 2014-09-16 2017-04-26 华中科技大学 一种非易失性三维半导体存储器及其制备方法
US9666590B2 (en) 2014-09-24 2017-05-30 Sandisk Technologies Llc High stack 3D memory and method of making
US9419006B2 (en) * 2014-09-24 2016-08-16 Sandisk Technologies Llc Process for 3D NAND memory with socketed floating gate cells
US9230979B1 (en) 2014-10-31 2016-01-05 Sandisk Technologies Inc. High dielectric constant etch stop layer for a memory structure
US9305849B1 (en) 2014-11-12 2016-04-05 Sandisk Technologies Inc. Method of making a three dimensional NAND device
US9236396B1 (en) 2014-11-12 2016-01-12 Sandisk Technologies Inc. Three dimensional NAND device and method of making thereof
US9698152B2 (en) 2014-11-13 2017-07-04 Sandisk Technologies Llc Three-dimensional memory structure with multi-component contact via structure and method of making thereof
US9496419B2 (en) * 2014-11-25 2016-11-15 Sandisk Technologies Llc Ruthenium nucleation layer for control gate electrodes in a memory structure
US9570455B2 (en) 2014-11-25 2017-02-14 Sandisk Technologies Llc Metal word lines for three dimensional memory devices
US9698223B2 (en) 2014-11-25 2017-07-04 Sandisk Technologies Llc Memory device containing stress-tunable control gate electrodes
US9793288B2 (en) 2014-12-04 2017-10-17 Sandisk Technologies Llc Methods of fabricating memory device with spaced-apart semiconductor charge storage regions
US9754956B2 (en) 2014-12-04 2017-09-05 Sandisk Technologies Llc Uniform thickness blocking dielectric portions in a three-dimensional memory structure
US9553100B2 (en) 2014-12-04 2017-01-24 Sandisk Techologies Llc Selective floating gate semiconductor material deposition in a three-dimensional memory structure
US9443865B2 (en) * 2014-12-18 2016-09-13 Sandisk Technologies Llc Fabricating 3D NAND memory having monolithic crystalline silicon vertical NAND channel
KR102321739B1 (ko) 2015-02-02 2021-11-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9780182B2 (en) 2015-02-04 2017-10-03 Sandisk Technologies Llc Molybdenum-containing conductive layers for control gate electrodes in a memory structure
US10741572B2 (en) 2015-02-04 2020-08-11 Sandisk Technologies Llc Three-dimensional memory device having multilayer word lines containing selectively grown cobalt or ruthenium and method of making the same
US9984963B2 (en) 2015-02-04 2018-05-29 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
CN105990246B (zh) * 2015-02-06 2018-10-23 旺宏电子股份有限公司 存储器元件的制作方法
CN107534046B (zh) * 2015-03-02 2020-09-08 东芝存储器株式会社 半导体存储装置及其制造方法
US9524982B2 (en) 2015-03-09 2016-12-20 Kabushiki Kaisha Toshiba Semiconductor device
US9530788B2 (en) 2015-03-17 2016-12-27 Sandisk Technologies Llc Metallic etch stop layer in a three-dimensional memory structure
US9761604B2 (en) 2015-03-24 2017-09-12 Sandisk Technologies Llc 3D vertical NAND with III-V channel
US9685454B2 (en) * 2015-03-24 2017-06-20 Sandisk Technologies Llc Method of forming 3D vertical NAND with III-V channel
US9799671B2 (en) 2015-04-07 2017-10-24 Sandisk Technologies Llc Three-dimensional integration schemes for reducing fluorine-induced electrical shorts
US9601508B2 (en) 2015-04-27 2017-03-21 Sandisk Technologies Llc Blocking oxide in memory opening integration scheme for three-dimensional memory structure
US9397046B1 (en) 2015-04-29 2016-07-19 Sandisk Technologies Llc Fluorine-free word lines for three-dimensional memory devices
US9627403B2 (en) 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
US9419012B1 (en) 2015-06-19 2016-08-16 Sandisk Technologies Llc Three-dimensional memory structure employing air gap isolation
US9613977B2 (en) 2015-06-24 2017-04-04 Sandisk Technologies Llc Differential etch of metal oxide blocking dielectric layer for three-dimensional memory devices
US10622368B2 (en) 2015-06-24 2020-04-14 Sandisk Technologies Llc Three-dimensional memory device with semicircular metal-semiconductor alloy floating gate electrodes and methods of making thereof
US9530785B1 (en) 2015-07-21 2016-12-27 Sandisk Technologies Llc Three-dimensional memory devices having a single layer channel and methods of making thereof
US9627399B2 (en) * 2015-07-24 2017-04-18 Sandisk Technologies Llc Three-dimensional memory device with metal and silicide control gates
KR102409748B1 (ko) * 2015-07-28 2022-06-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9853043B2 (en) 2015-08-25 2017-12-26 Sandisk Technologies Llc Method of making a multilevel memory stack structure using a cavity containing a sacrificial fill material
US9502471B1 (en) 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
KR102509915B1 (ko) 2015-08-31 2023-03-15 삼성전자주식회사 반도체 메모리 소자
KR102413766B1 (ko) 2015-09-08 2022-06-27 삼성전자주식회사 비휘발성 메모리 장치 및 그의 제조 방법
US9646975B2 (en) 2015-09-21 2017-05-09 Sandisk Technologies Llc Lateral stack of cobalt and a cobalt-semiconductor alloy for control gate electrodes in a memory structure
US9576966B1 (en) 2015-09-21 2017-02-21 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US9806089B2 (en) 2015-09-21 2017-10-31 Sandisk Technologies Llc Method of making self-assembling floating gate electrodes for a three-dimensional memory device
US9711531B2 (en) 2015-10-08 2017-07-18 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9858009B2 (en) 2015-10-26 2018-01-02 Sandisk Technologies Llc Data folding in 3D nonvolatile memory
US9659955B1 (en) 2015-10-28 2017-05-23 Sandisk Technologies Llc Crystalinity-dependent aluminum oxide etching for self-aligned blocking dielectric in a memory structure
US9793139B2 (en) 2015-10-29 2017-10-17 Sandisk Technologies Llc Robust nucleation layers for enhanced fluorine protection and stress reduction in 3D NAND word lines
KR102483985B1 (ko) 2015-11-02 2023-01-04 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102624498B1 (ko) * 2016-01-28 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9589839B1 (en) 2016-02-01 2017-03-07 Sandisk Technologies Llc Method of reducing control gate electrode curvature in three-dimensional memory devices
US9893080B2 (en) * 2016-03-04 2018-02-13 Toshiba Memory Corporation Semiconductor device having a diverse shaped columnar portion
US9711530B1 (en) 2016-03-25 2017-07-18 Sandisk Technologies Llc Locally-trap-characteristic-enhanced charge trap layer for three-dimensional memory structures
US9812463B2 (en) 2016-03-25 2017-11-07 Sandisk Technologies Llc Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof
JP6780015B2 (ja) 2016-04-25 2020-11-04 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 水平ゲートオールアラウンドデバイスのナノワイヤの空隙スペーサ形成
US9831118B1 (en) * 2016-05-24 2017-11-28 Sandisk Technologies Llc Reducing neighboring word line in interference using low-k oxide
US9672917B1 (en) 2016-05-26 2017-06-06 Sandisk Technologies Llc Stacked vertical memory array architectures, systems and methods
US10121794B2 (en) 2016-06-20 2018-11-06 Sandisk Technologies Llc Three-dimensional memory device having epitaxial germanium-containing vertical channel and method of making thereof
US10361213B2 (en) 2016-06-28 2019-07-23 Sandisk Technologies Llc Three dimensional memory device containing multilayer wordline barrier films and method of making thereof
US10355139B2 (en) 2016-06-28 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device with amorphous barrier layer and method of making thereof
US9978768B2 (en) 2016-06-29 2018-05-22 Sandisk Technologies Llc Method of making three-dimensional semiconductor memory device having laterally undulating memory films
US9659866B1 (en) 2016-07-08 2017-05-23 Sandisk Technologies Llc Three-dimensional memory structures with low source line resistance
TWI613761B (zh) * 2016-07-12 2018-02-01 旺宏電子股份有限公司 三維非揮發性記憶體及其製造方法
US10381372B2 (en) 2016-07-13 2019-08-13 Sandisk Technologies Llc Selective tungsten growth for word lines of a three-dimensional memory device
US10529620B2 (en) 2016-07-13 2020-01-07 Sandisk Technologies Llc Three-dimensional memory device containing word lines formed by selective tungsten growth on nucleation controlling surfaces and methods of manufacturing the same
KR20180012640A (ko) 2016-07-27 2018-02-06 삼성전자주식회사 수직형 메모리 소자 및 이의 제조방법
US9905573B1 (en) 2016-08-30 2018-02-27 Sandisk Technologies Llc Three-dimensional memory device with angled word lines and method of making thereof
KR102629466B1 (ko) * 2016-09-21 2024-01-26 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
US9941293B1 (en) 2016-10-12 2018-04-10 Sandisk Technologies Llc Select transistors with tight threshold voltage in 3D memory
KR102650994B1 (ko) * 2016-10-14 2024-03-26 삼성전자주식회사 메모리 장치
US9881929B1 (en) 2016-10-27 2018-01-30 Sandisk Technologies Llc Multi-tier memory stack structure containing non-overlapping support pillar structures and method of making thereof
US9991277B1 (en) 2016-11-28 2018-06-05 Sandisk Technologies Llc Three-dimensional memory device with discrete self-aligned charge storage elements and method of making thereof
US10056399B2 (en) 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
KR20180076298A (ko) * 2016-12-27 2018-07-05 아이엠이씨 브이제트더블유 대체 게이트를 갖는 수직 채널형 3차원 비휘발성 반도체 메모리 디바이스의 제조방법
US10707121B2 (en) * 2016-12-31 2020-07-07 Intel Corporatino Solid state memory device, and manufacturing method thereof
CN106684090B (zh) * 2017-01-26 2018-10-02 合肥兆芯电子有限公司 三维非易失性存储器结构及其制造方法
US10115735B2 (en) 2017-02-24 2018-10-30 Sandisk Technologies Llc Semiconductor device containing multilayer titanium nitride diffusion barrier and method of making thereof
US10192877B2 (en) 2017-03-07 2019-01-29 Sandisk Technologies Llc Three-dimensional memory device with level-shifted staircase structures and method of making thereof
JP2018160612A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体装置及びその製造方法
US9960180B1 (en) 2017-03-27 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device with partially discrete charge storage regions and method of making thereof
US20180331117A1 (en) 2017-05-12 2018-11-15 Sandisk Technologies Llc Multilevel memory stack structure with tapered inter-tier joint region and methods of making thereof
US10438964B2 (en) 2017-06-26 2019-10-08 Sandisk Technologies Llc Three-dimensional memory device having direct source contact and metal oxide blocking dielectric and method of making thereof
US10680006B2 (en) 2017-08-11 2020-06-09 Micron Technology, Inc. Charge trap structure with barrier to blocking region
US10446572B2 (en) * 2017-08-11 2019-10-15 Micron Technology, Inc. Void formation for charge trap structures
US10453855B2 (en) 2017-08-11 2019-10-22 Micron Technology, Inc. Void formation in charge trap structures
US10164009B1 (en) 2017-08-11 2018-12-25 Micron Technology, Inc. Memory device including voids between control gates
CN107482017A (zh) * 2017-08-22 2017-12-15 长江存储科技有限责任公司 一种3d nand闪存沟道孔的制备工艺
CN107731824B (zh) * 2017-08-24 2019-01-29 长江存储科技有限责任公司 一种3d nand闪存的制作方法
US11018255B2 (en) * 2017-08-29 2021-05-25 Micron Technology, Inc. Devices and systems with string drivers including high band gap material and methods of formation
CN107507831B (zh) * 2017-08-31 2019-01-25 长江存储科技有限责任公司 一种3d nand存储器的存储单元结构及其形成方法
US10361216B2 (en) 2017-09-20 2019-07-23 Micron Technology, Inc. Methods used in forming an array of elevationally-extending transistors
US10700087B2 (en) * 2017-10-12 2020-06-30 Applied Materials, Inc. Multi-layer stacks for 3D NAND extendibility
US10629606B2 (en) 2017-11-07 2020-04-21 Sandisk Technologies Llc Three-dimensional memory device having level-shifted staircases and method of making thereof
US10181442B1 (en) 2017-11-30 2019-01-15 Sandisk Technologies Llc Three-dimensional memory device having L-shaped word lines and methods of making the same
US10211215B1 (en) 2017-11-30 2019-02-19 Sandisk Technologies Llc Three-dimensional memory device containing word lines having vertical protrusion regions and methods of making the same
US10217746B1 (en) 2017-11-30 2019-02-26 Sandisk Technologies Llc Three-dimensional memory device having L-shaped word lines and a support structure and methods of making the same
US10229931B1 (en) 2017-12-05 2019-03-12 Sandisk Technologies Llc Three-dimensional memory device containing fluorine-free tungsten—word lines and methods of manufacturing the same
US10283493B1 (en) 2018-01-17 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US10546870B2 (en) 2018-01-18 2020-01-28 Sandisk Technologies Llc Three-dimensional memory device containing offset column stairs and method of making the same
US10256247B1 (en) 2018-02-08 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device with silicided word lines, air gap layers and discrete charge storage elements, and method of making thereof
KR102550588B1 (ko) * 2018-02-12 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10615123B2 (en) 2018-03-14 2020-04-07 Sandisk Technologies Llc Three-dimensional memory device containing compositionally graded word line diffusion barrier layer for and methods of forming the same
US10804284B2 (en) 2018-04-11 2020-10-13 Sandisk Technologies Llc Three-dimensional memory device containing bidirectional taper staircases and methods of making the same
US10756186B2 (en) 2018-04-12 2020-08-25 Sandisk Technologies Llc Three-dimensional memory device including germanium-containing vertical channels and method of making the same
US10381322B1 (en) 2018-04-23 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned interlocking bonded structure and method of making the same
US10971490B2 (en) 2018-05-15 2021-04-06 International Business Machines Corporation Three-dimensional field effect device
US10490667B1 (en) 2018-05-15 2019-11-26 International Business Machines Corporation Three-dimensional field effect device
US11211390B2 (en) * 2018-10-11 2021-12-28 International Business Machines Corporation Staircase patterning for 3D NAND devices
US10784282B2 (en) 2018-12-22 2020-09-22 Xcelsis Corporation 3D NAND—high aspect ratio strings and channels
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
CN110121778B (zh) 2019-03-04 2020-08-25 长江存储科技有限责任公司 三维存储器件
CN110062958B (zh) * 2019-03-04 2020-05-26 长江存储科技有限责任公司 用于形成三维存储器件的方法
US10964793B2 (en) * 2019-04-15 2021-03-30 Micron Technology, Inc. Assemblies which include ruthenium-containing conductive gates
KR20200132136A (ko) 2019-05-15 2020-11-25 삼성전자주식회사 3차원 반도체 메모리 장치
JP2021136270A (ja) * 2020-02-25 2021-09-13 キオクシア株式会社 半導体記憶装置およびその製造方法
US20210343736A1 (en) * 2020-04-29 2021-11-04 Micron Technology, Inc. Electronic structures comprising multiple, adjoining high-k dielectric materials and related electronic devices, systems, and methods
US11672118B2 (en) 2020-09-04 2023-06-06 Micron Technology, Inc. Electronic devices comprising adjoining oxide materials and related systems
CN112420716B (zh) * 2020-11-17 2021-10-26 长江存储科技有限责任公司 一种半导体器件及其制备方法
EP4152394A1 (de) * 2021-09-20 2023-03-22 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum erzeugen von vertikalen kanalstrukturen in dreidimensional integrierten halbleiterspeichern
EP4152395A1 (de) * 2021-09-20 2023-03-22 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum herstellen eines dreidimensional-integrierten halbleiterspeichers

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100148237A1 (en) 2008-12-17 2010-06-17 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same
US20100207193A1 (en) 2009-02-16 2010-08-19 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7233522B2 (en) 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
US7005350B2 (en) 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
US7221588B2 (en) 2003-12-05 2007-05-22 Sandisk 3D Llc Memory array incorporating memory cells arranged in NAND strings
US7023739B2 (en) 2003-12-05 2006-04-04 Matrix Semiconductor, Inc. NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same
US7177191B2 (en) 2004-12-30 2007-02-13 Sandisk 3D Llc Integrated circuit including memory array incorporating multiple types of NAND string structures
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4772656B2 (ja) * 2006-12-21 2011-09-14 株式会社東芝 不揮発性半導体メモリ
JP2010522988A (ja) * 2007-03-27 2010-07-08 サンディスク スリーディー，エルエルシー ３次元ｎａｎｄメモリおよびその作製方法
US7575973B2 (en) 2007-03-27 2009-08-18 Sandisk 3D Llc Method of making three dimensional NAND memory
US7848145B2 (en) 2007-03-27 2010-12-07 Sandisk 3D Llc Three dimensional NAND memory
US7851851B2 (en) 2007-03-27 2010-12-14 Sandisk 3D Llc Three dimensional NAND memory
US7808038B2 (en) 2007-03-27 2010-10-05 Sandisk 3D Llc Method of making three dimensional NAND memory
US7514321B2 (en) 2007-03-27 2009-04-07 Sandisk 3D Llc Method of making three dimensional NAND memory
US7745265B2 (en) 2007-03-27 2010-06-29 Sandisk 3D, Llc Method of making three dimensional NAND memory
KR101226685B1 (ko) * 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
US7746680B2 (en) 2007-12-27 2010-06-29 Sandisk 3D, Llc Three dimensional hexagonal matrix memory array
KR101559868B1 (ko) * 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
JP2009277770A (ja) * 2008-05-13 2009-11-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5230274B2 (ja) * 2008-06-02 2013-07-10 株式会社東芝 不揮発性半導体記憶装置
KR101478678B1 (ko) * 2008-08-21 2015-01-02 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101498676B1 (ko) * 2008-09-30 2015-03-09 삼성전자주식회사 3차원 반도체 장치
US7994011B2 (en) * 2008-11-12 2011-08-09 Samsung Electronics Co., Ltd. Method of manufacturing nonvolatile memory device and nonvolatile memory device manufactured by the method
KR101527192B1 (ko) * 2008-12-10 2015-06-10 삼성전자주식회사 불휘발성 메모리 소자 및 그의 제조방법
KR101495806B1 (ko) * 2008-12-24 2015-02-26 삼성전자주식회사 비휘발성 기억 소자
KR101587601B1 (ko) * 2009-01-14 2016-01-25 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
KR101481104B1 (ko) * 2009-01-19 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101573697B1 (ko) * 2009-02-11 2015-12-02 삼성전자주식회사 수직 폴딩 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101495799B1 (ko) * 2009-02-16 2015-03-03 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101532366B1 (ko) * 2009-02-25 2015-07-01 삼성전자주식회사 반도체 기억 소자
KR101616089B1 (ko) * 2009-06-22 2016-04-28 삼성전자주식회사 3차원 반도체 메모리 소자
JP2011035228A (ja) * 2009-08-04 2011-02-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101584113B1 (ko) * 2009-09-29 2016-01-13 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
JP2011170956A (ja) * 2010-02-18 2011-09-01 Samsung Electronics Co Ltd 不揮発性メモリ装置およびそのプログラム方法と、それを含むメモリシステム
KR101660432B1 (ko) * 2010-06-07 2016-09-27 삼성전자 주식회사 수직 구조의 반도체 메모리 소자
US8349681B2 (en) * 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
US8193054B2 (en) * 2010-06-30 2012-06-05 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US8187936B2 (en) * 2010-06-30 2012-05-29 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
JP2012028537A (ja) * 2010-07-22 2012-02-09 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8681555B2 (en) * 2011-01-14 2014-03-25 Micron Technology, Inc. Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100148237A1 (en) 2008-12-17 2010-06-17 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same
US20100207193A1 (en) 2009-02-16 2010-08-19 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same

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