TW201244007A - 3D vertical NAND and method of making thereof by front and back side processing - Google Patents

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Description

201244007 六、發明說明： 【發明所屬之技術領域】 本發明大體上係關於半導體裝置之領域，且具體言之係 關於三維垂直反及閘串及其他三維裝置及其製造方法。 本申請案主張於2011年4月11曰申請之美國申請案 13/083,775之優先權利，該案之全部内容併入本文中。 【先前技術】 T. Endoh等人之標題為「Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT)
Structured Cell」（IEDM Proc. (2001)第 33 至 36)之一論文中 揭示二維垂直反及閘串。然而，此反及閘串僅提供每單元 一個位元。此外，該反及閘串之作用區域係藉由一相對困 難且耗時之程序形成，該程序涉及側壁間隔件之重複形成 及基板之一部分之蝕刻，此導致一大致圓錐形作用區域形 狀。 【發明内容】 一實施例係關於一種製造一單體式三維反及閘串之方 法。該方法包含在一基板上方形成一第一材料與一第二材 料之又替層之一堆疊，其中該第一材料包括一導電或半導 體控制閘極材料且該第二材料包括U牲材料。該方 法亦包含：蝕刻該堆疊以在該堆疊中形成一後側開口；在 ，後側開口中沈積-第二犧牲材料；敍刻該堆疊以在該堆 疊中形成一前側開口；及透過該前側開口選擇性地移除該 第二材料以形成第一凹槽。該方法亦包含在該等第一凹槽 163694.doc 201244007 中形成一第一阻隔介電質以部分填充該等第一凹槽；在該 4第一凹槽之剩餘未填充部分中該第—阻隔介電質上方形 成彼此分離之複數個隔開虛設層段；在該前側開口中該第 一阻隔介電質上方形成一電荷儲存材料層；及在該前側開 口中δ玄電何儲存材料上方形成一穿随介電層。該方法進一 步包含：在該前側開口中該穿隧介電層上方形成一半導體 通道層；自該後側開口選擇性地移除該第二犧牲層；透過 該後側開口選擇性地移除該複數個虛設層段以在該後側開 口中曝露該等第一凹槽；透過該後側開口及該等第一凹槽 選擇性地移除該電荷儲存材料層之部分以形成複數個隔開 電荷儲存段；及透過該後側開口在該等第一凹槽中及該等 隔開電荷儲存段之間形成一第二阻隔介電質。 另一實施例係關於一種單體式三維反及閘串。該反及閘 串包含一半導體通道，其中該半導體通道之至少一端部分 實質上垂直於一基板之一主表面而延伸。該反及閘串亦包 含複數個控制閘極電極，該複數個控制閘極電極具有實質 上平仃於該基板之主表面延伸之一條帶形狀。該複數個控 制閘極電極至少包含：一第一控制閘極電極，其定位於一 第一裝置層級中；及一第二控制閘極電極，其定位於一第 二裝置層級中，該第二裝置層級定位於該基板之主表面上 方且該第-裝置層級下方。該反及閘串亦包含包括複數個 第阻隔電質段之—阻隔介電質。該複數個第一阻隔介 電質段之各者經定位與該複數個控制閘極電極之一各自者 接觸。5亥反及閘串進一步包含複數個隔開電荷儲存段。該 I63694.doc -4- 201244007 複數個隔開電荷儲存段至少包括定位於該第一裝置層級中 之一第一隔開電荷儲存段及定位於該第二裝置層級中之一 第二隔開電荷儲存段。此外，該第一隔開電荷儲存段係藉 由一氣隙與該第二隔開電荷儲存段分離。該反及閘串亦包 含定位於該複數個隔開電荷儲存段之每一者與該半導體通 道之間之一穿隧介電質。 【實施方式】 實施例包含單體式三維反及閘串及製造三維反及閘串之 方法。該方法包含如將在下文予以解釋之前側及後側處理 兩者。使用前側處理與後側處理之組合，可形成一反及閘 串，該反及閘串包含介於該反及閘串中之浮動閘極之間之 一氣隙。在一實施例中，反及閘串可經形成而具有一單一 垂直通道。在一態樣中，該垂直通道具有如圖1中所示之 一實心棒形狀。在此態樣中，整個通道包括一半導體材 料。在另一態樣中，該垂直通道具有如圖2中所示之一中 空圓筒形狀。在此態樣中，該垂直通道包含由一半導體通 道殼體包圍之一非半導體核心。該核心可未經填充或用諸 如氧化矽或氮化矽之一絕緣材料填充。或者，該反及閘串 可具有兩個垂直通道翼部分與連接該等翼部分之一水平通 道連接之一 U形（亦稱為一「管」形狀在一態樣中，該u 形或管形通道可為實心，如圖3中所示之實心棒形垂直通 道反及閘。在另一態樣中，該U形或管形通道可為中空圓 筒形’如圖4中所示之中空圓筒管形垂直通道反及閘。該u 形管通道可經填充或未經填充。同在申請中之美國專利申 163694.doc 201244007 請案第12/827,947號中教示用於製造單一垂直通道及U形 通道反及閘串之單獨前側及後側方法，該案之全文以引用 方式併入本文中以教示該等單獨前側及後側處理方法。 在一些實施例中，如圖1至圖4中所示，單體式三維反及 閘串180包括一半導體通道1，該半導體通道1具有實質上 垂直於一基板100之一主表面100a延伸之至少一端部分。 例如，如圖1及圖2中所示，該半導體通道1可具有一柱形 狀，且整個柱形半導體通道實質上垂直於該基板1〇〇之主 表面延伸》在此等實施例中，如圖1及圖2中所示，裝置之 源極/汲極電極可包含提供於該半導體通道丨下方之一下電 極102及形成於該半導體！上方之一上電極2〇2。或者，如 圖3及圖4中所示’該半導體通道1可具有一 u形。該11形半 導體通道之兩個翼部分la及卟可實質上垂直於該基板1〇〇 之主表面100a而延伸，且該u形半導體通道i之一連接部分 lc連接實質上垂直於該基板1〇〇之主表面1〇〇a延伸之兩個 翼部分la、lb。在此等實施例中，源極電極或汲極電極之 一者aoiii上方接觸半導體通道之第一翼部分，且一源極 電極或汲極電極之另一者2〇22自上方接觸半導體通道1之 第一翼邛为。可在該基板1〇〇中安置一選用本體接觸電極 (未展示），以自下方提供至該半導體通道丨之連接部分之本 體接觸。在圖3及圖4中展示反及閘串之選擇或存取電晶體 16。美國專利申請案第12/827,947號中描述此等電晶體及 其等操作，該案以引用方式併入以教示選擇電晶體。 在些實施例中，半導體通道1可為一實心半導體棒（諸 163694.doc .6 · 201244007 如—圓筒或棒），如圖1及圖3中所示。在一些其他實施例 中半導體通道1可為中空，例如用一絕緣填充材料2填充 之中空半導體圓筒，如圖2及圖4t所示。 。。基板100可為此項技術中已知之任何半導體基板，諸如 單阳夕^…族化合物（諸如矽鍺或矽鍺碳）、ιπ-ν族化 :物II-VI族化合物、此等基板上方之蟲晶層或任何其他 半導體或非半導體材料（諸如氧化矽、玻璃、塑膠、金屬 〆瓷土板）基板1〇〇可包含製造於其上之積體電路，諸 如用於一 §己憶體裝置之驅動器電路。 可將任何合適半導體材料用於半導體通道1，例如矽、 鍺、矽鍺、銻化銦或其他化合物半導體材料，諸如⑴—乂族 或II-VI族半導體材料^該半導體材料可為非晶、多晶或單 曰曰可藉由任何合適的沈積方法形成半導體通道材料◦例 如在一實施例中，藉由低壓化學氣相沈積（LPCVD)來沈 積„亥半導體通道材料。在—些其他實施例中’該半導體通 道材料可為藉由使-初始沈積之非晶半導體材料再結晶而 形成之一再結晶多晶半導體材料。 絕緣填充材料2可包括任何電絕緣材料，諸如氧化石夕、 氮化矽、氮氧化矽或其他高k絕緣材料。 如圖1至圖4中所示，該單體式三維反及閘串進一步包括 複數個控制閘極電極3。該等控制閘極電極3可包括具有實 貝上平行於基板1〇〇之主表面1〇〇&延伸之一條帶形狀之一 部分。該複數個控制閘極電極3至少包括定位於一第一裝 置層級（例如，裝置層級A)中之一第一控制閘極電極3a^ 163694.doc 201244007 定位於一第二裝置層級（例如，裝置層級B)中之— 制問極電㈣，該第二裝置層級定位於該基板⑽ 面l〇〇a上方且該裝置層級a下方。該控制閘極材料可 此項技術中已知之任一種哎多箱人 4㈣夕種口適導電或半導體控制閘 極材枓’諸如經摻雜之多⑭、鎢u H、 鈷、氮化鈦或其等之合金。例如，在一些實施例 曰 矽係較佳以允許容易處理。 ss -阻隔介電質7係定位成相鄰於該（該等）控制閘極3且可 由該（該#)控制問極3包圍。阻隔介電質7可包括經定位而 與該複數個控制閘極電極3之—各自者接觸之複數個阻隔 介電質段，例如，定位於裝置層級A中之—第一介電質段 7a及疋位於裝置層級B中之一第二介電質段几分別與控制 電極3a及3b接觸，如圖丨至圖4中所示。在一些實施例中’ 該複數個阻隔介電質段7之各者之至少一部分具有一蛤形 狀。 母 平 如本文使用，一「蛤」形狀係經組態而類似於一英文字 「C」之一側視橫截面形狀。一蛤形狀具有實質上彼此 行且實質上平行於基板100之主表面1〇〇a延伸之兩個 段。該兩個段係藉由實質上垂直於前兩個段及表面丨〇〇3延 伸之一第三段而彼此連接。該三個段之各者可具有一筆直 形狀（例如’一矩形側視橫截面形狀）或一稍微彎曲形狀（例 如’以下伏拓撲之曲率上升及下降）。術語實質上平行包 含確切平行段以及自確切平行組態偏離2〇度或更小之段。 術語實質上垂直包含確切垂直段以及自確切垂直組態偏離 I63694.doc 201244007 20度或更小之段。該蛤形狀較佳含有受該三個段約束且 第四側敞開之一開口 使 該開 充 可藉由另一材料或層填 該單體式三維反及閘串亦包括定位☆通道i與阻隔介電 質7之間之複數個離散電荷儲存段9。類似地，該複數個離 散電4儲存段9至少包括定位於裝置層級a中之一第一離散 電荷儲存段9 a及定位於裝置層級B中之一第二離散電荷儲 存段9b。 該單體式三維反及閘串之穿随介電f i i係定位於該複數 個離散電荷儲存段9之每一者與該半導體通道丨之間。在下 文更詳細描述之實施例中，«隨介電質U具有—均句 度及/或一筆直側壁。 可自任-種或多種相同或不同電絕緣材料（諸如氧化 矽、氮化石夕、氮氧化石夕或其他高让絕緣材料）獨立地選擇阻 隔介電質7及穿随介電質Η。 、 離散電荷儲存段9可包括一導電(例如，金屬或金屬入金 (諸如鈦、齡、釕、氮化鈦、氮化給、氮化紐、氮化錯、)或 一金属碎化物（諸如#化鈦1化鎳、、耗銘或其等之— 組合））或半導體（例如，多晶石夕）浮動閘極、導電奈求粒子 或-離散電荷儲存介電質（例如，氣化石夕或另一介電林）特 徵。例如’在-些實施例中，該等離散電荷儲存段9貝传離 散電荷儲存介電質特徵，其等之各者包括氮化物特徵9 其中氧化石夕阻隔介電質段7、氮化物特徵9及氧切 電質11形成反及閘串之氧化物·氮化物·氧化物離散電荷： 163694.doc 201244007 存結構。在下列描述之一些部分中，將一多晶矽浮動閘極 係用作一非限制性實例。然而，應瞭解，可替代地使用— 介電質電荷儲存特徵或其他浮動閘極材料。 單一垂直通道反及閘串實施例 圖5至圖13圖解說明根據本發明之一第一實施例之製造 一反及閘串之一方法。 參考圖5，在基板1〇〇之主表面上方形成交替層121 (121a、121b 等等）與 I32(132a、132b 等等）之一堆疊 12〇。 可藉由任何合適的沈積方法（諸如濺鍍、Cvd、MBE等等） 將層121、132沈積在基板上方。該等層121、132可為6奈 米至100奈米厚。該堆疊12〇可用諸如氮化矽之絕緣材料 200之一頂層覆蓋。 在此實施例中，第一層121包括一第一導電（例如，金屬 或金屬合金）或半導體（例如，重摻雜之n+或p+多晶矽）控制 閘極材料，且第二層132包括一第一犧牲材料。術語重摻 雜包含經n型或p型摻雜至高於1〇〗8 cm-3之一濃度之半導體 材料。可使用與材料121相比可選擇性地蝕刻之任何犧牲 材料13 2，諸如導電或絕緣或半導體材料。例如，當材料 121係P+多晶矽時，犧牲材料132可為矽鍺或純質多晶矽。 在/尤積層121、1 32之後姓刻堆疊120以在該堆疊12〇中形 成至）一後側開口 84及至少一前側開口 8丨。可藉由在憑藉 光U衫形成一遮罩（例如，一光阻遮罩）之後蝕刻無遮罩區 域而形成該等開口 81、84。如圖13中圖解說明，開口 Μ可 呈現橫越-個以上反及閘串之一切口之形狀。前側開口 81 I63694.doc 201244007 之一陣列可形成於其中隨後將形成反及閘串之垂直通道之 位置中’且一或多個後側開口 84可形成於該等前側開口 81 附近以允許後側接達至定位於該等前側開口 8丨中之垂直反 及閘串。在後側開口或切口 84中沈積一第二犧牲層丨34 ^ 在一實施例中，首先於堆疊120中形成開口或（若干）切口84 且用犧牲材料134填充開口或切口 84。接著，在該堆疊中 形成前側開口 81。然而，可顛倒步驟之順序。可使用與材 料121相比可選擇性地蝕刻之任何犧牲材料134，諸如導電 或絕緣或半導體材料。例如，當材料121係p+多晶矽時， 該犧牲材料134可為氧化石夕。 接著，如圖6中所示，與第一材料丨21及第二犧牲層134 相比選擇性地蝕刻第一犧牲材料132，以形成第一凹槽 62。可透過前側開σ81藉由選擇性、各向同性濕式或乾工; 姓刻（與第-導電材料121相比’其選擇性地餘刻第—犧牲 材料132)形成該等第一凹槽62。凹槽62延伸至第二犧牲層 134。較佳地，將第一導電材料121之諸層之間之第—犧牲 材料132之整個層移除直至第二犧牲層134。 可執行-選用第二選擇性姓刻以使第一凹槽以延 二犧牲層134中。或者，若蝕刻劑能夠相對於第 料m選擇性地㈣第-犧牲材料132及第二犧 134’則繼續第一選擇性蝕刻程序而非執行—第 飯刻。在此情況中’在㈣期間藉由_遮罩覆蓋第二牡 層134之頂部。 饿狂 -Π · 163694.doc 201244007 石夕間介電質㈣)，使得該阻隔介電質塗覆該等第一凹_ 之諸側，從而導致如圖7中所示之'结構。在一實施例 中’該阻隔介電質7完全填充在第二犧牲層134中之凹_ 之部分且部分填充堆疊m中第—導電材料121之間之凹槽 62。阻隔介電質7可包括藉由保形原子層沈積（ald)或化^ 氣相沈積（CVD)而沈積之氧化石夕層。可使用諸如氧化給之 其他高k介電材料代替氧化矽’或除氧化石夕外亦可使用。諸 如氧化姶之其他高k介電材料。介電質7可具有6奈米至π 奈米之一厚度。阻隔介電質7包括第一凹槽Μ中第二導電 材料m之懸伸部分之間之複數個蛤形阻隔介電質段(例 如’阻隔介電質段7a及7b)。 接著，如圖8中圖解說明，在該等凹槽62中沈積一第三 犧牲層第三犧牲層136在凹槽62之剩餘未填充部分中 形成彼此分離之虛設層段1三犧牲層136可為（但不限於） -導電材料，諸如氮化鈦或另一金屬或金屬合金或具有不 同於控制閘極材料136(例如，卩+或多晶旬之一導電類型 (例如，^或純質）之經穆雜多晶石夕。控制問極材料Μ可 為’、阻介電g 7及保形絕緣層138(下文描述）相比可選擇 地触刻之任何材料。在―實施射，該第三犧牲層⑼ 完全填充該等凹槽62之剩餘部分。 在圖9中圖解說明之下一步驟中，接著用一系列層循序 ，充開σ 81 °首先’在該開σ 81中沈積絕緣材料138之一 選用保形層。可藉由ALD或CVD沈積該保形絕緣廣138。 用於該保形絕緣層之合適材料包含1化物（諸如氮化石夕）、 163694.doc 201244007 氧化物（諸如氧化矽）及其他高1^介電材料。該保形絕緣層 可具有1奈米至5奈米之一厚度。接著，可在該開口 81 中於該保形絕緣層138之頂部上保形沈積一層電荷儲存材 料9(例如’ n+多晶矽）。接著’在該電荷儲存材料$之後係 適用於形成一穿隧介電質11之一層介電材料丨丨。該穿隧介 電質可包括氧化矽或其他合適材料（諸如氮氧化物）之一相 對較薄絕緣層（例如，4奈米至1〇奈米厚）、氧化物及氮化物 多層堆疊或一咼k介電質（例如，氧化給）。可藉由諸如 ALD、C VD等等之任何合適方法沈積該穿隧介電質。 接著，在前側開口 81中形成一半導體通道材料丨。該通 道可包括任何合適半導體材料，諸如矽、鍺、矽鍺、錄化 銦或任何其他化合物半導體材料。在一些實施例中，該半 導體通道材料1用一半導體通道材料完全填充該開口 81， 如圖9中所示。或者，在開口中形成半導體通道丨之步驟在 開口 81之（諸）側壁上但未在開口 81之一中心部分中形成一 半導體通道材料1，使得該半導體通道材料丨並未完全填充 該開口 81 ^在此等替代性實施例中，在該至少一開口 η之 中〇 刀中形成一絕緣填充材料2以完全填充該至少—門 口 81，如圖2中所示。較佳地’該通道材料丨包括輕微摻雜 P型或η型（即，摻雜低於1〇17 cm.3)矽材料。一n通道裝置係 較佳的，此係因為η通道裝置容易與η+接面連接。然而，' 亦可使用一 ρ通道裝置。 可藉由任何所要方法形成半導體通道1 ^例如可藉由 在開口 81中及堆疊120上方沈積半導體（例如，多晶矽料 163694.doc •13- 201244007 來形成半導體通道材料l，其後係藉由使用堆疊12〇之頂表 面作為一拋光停止或蝕刻停止之化學機械拋光（CMp)或回 蝕來移除經沈積半導體層之上部分之一步驟。 在一些實施例中，可在無一單獨遮罩步驟之情況下藉由 金屬誘發結晶（「MIC」，亦稱為金屬誘發橫向結晶）而形 成一單晶矽或多晶矽垂直通道！。MIC*法歸因於開口 W 中之通道材料之橫向限制而提供全通道結晶。 在MIC方法中，可首先在至少一開口 81中及堆疊12〇上 方形成一非晶或小晶粒多晶矽半導體（例如，矽）層，接著 在半導體層上方形成一成核促進劑層。該成核冑進劑層可 為一連續層或複數個間斷區域。該成核促進劑層可包括任 何所要多晶石夕成核促進劑材才斗，例如（但不限於）諸如以、 Ni、Pd、A1或其等之一組合之成核促進劑材料。 接者’可藉由使該非晶或小晶粒多晶梦半導體再結晶而 將該非晶或小晶粒半導體層轉換為—大晶粒多晶或單晶半 導體層。可藉由一低溫（例如，3〇〇。(：至6〇〇。〇退火來進行 該再結晶。 J稚田仗，，，吵$ $ 孭录面作為—停上
CMP或回#來移除該多晶料導體層之上部分及該成才 進劑層，從而導致如圖9中所示之結構。可藉由選擇七 濕式钱刻剩餘成核促進劑層及層之頂料之任何所形W 化物來進行該移除’其後係使用該堆疊12〇之頂部作# 停止之石夕層之頂部之CMP。 接著，自後側開口 84移除第二犧牲層134，曝露凹和 163694.doc • 14 - 201244007 中之第三犧牲層136。此外，透過後側開㈣自凹槽㈣ 除第三犧牲層136。圖1〇中圖解說明所得結構。可在一單 一犧牲蝕刻步驟中或在兩個單獨蝕刻步驟下完成第二犧牲 層134及第三犧牲層136之移除。在此步驟中，保形絕緣層 138充當一蝕刻停止，從而防止開口以中之材料之溶解。 在圖11中圖解說明之下-步驟中，透過後側開口84及凹 槽62移除保形絕緣層138之一部分及電荷儲存層9之一部 分，其中第二犧牲層136經移除以形成凹槽63。依此方 式，產生每-裝置層、級中之單獨、離散f荷儲存元件^至 9d。例如，可在—或多個步驟中藉由選擇性濕式蚀刻來完 成保形絕緣層138之一部分之移除。例如，可使用一第一 蝕刻劑選擇性地蝕刻該保形絕緣層138且使用一第二蝕刻 劑選擇性地钱刻該電荷儲存層9。若需要，可在圖1丨中所 示之結構上進行一選用通道晶界鈍化退火以使通道晶界鈍 化。可在6〇〇。(：至1000。0之一溫度下在含有氫氣、氧氣及/ 或氮氣之環境（例如，合成氣體環境）中進行該退火。該環 i兄透過後側開口 84及敞開凹槽62及63而到達通道i。若該 通道1包括圖2及圖4中所示之一中空圓筒，則可在將絕緣 填充材料2提供至中空通道之中部中之前之任何時間進行 此退火。 圖12圖解說明在離散電荷儲存元件9&至％之間形成一封 閉式氣隙300。在此步驟中，在凹槽63及凹槽62中沈積介 電材料302。較佳透過後側開口 84用諸如ALd或CVD之保 形沈積程序執行沈積。在凹槽63之側壁上及凹槽62中沈積 163694.doc •15- 201244007 一均勻材料層》當用材料填充凹槽62時，該沈積程序停 止’此係因為後側開口 84與凹槽63之間之連接已被填充。 因為凹槽63大於凹槽62，所以在凹槽63中保留一氣隙。因 此’該等離散電荷儲存元件9a至9d係用包含介電材料3〇2 及氣隙300之一複合結構而彼此分離。與僅採用絕緣材料 相比’氣隙3 00有利地提供區域9之間之更佳隔離。介電材 料300可為與阻隔介電質7相同之材料，例如，si〇2。或 者’介電材料可包括不同於阻隔介電質7之材料之一材 料’例如，氣化梦。 因此，透過前側開口 8 1藉由前側（即，通道側）處理形成 除絕緣層302及氣隙300外之全部反及閘層，同時透過後側 開口 84經由後側處理形成絕緣層302(及因此氣隙3〇〇)。 可在該半導體通道1上方形成一上電極2〇2，從而導致圖 1或圖2中所示之一結構。在此等實施例中，可在基板1〇〇 上方形成堆疊120之步驟之前將一下電極1〇2提供在該半導 體通道1下方。下電極102及上電極可用作反及閘串之源極/ >及極電極。 U形通道反及閘串實施例 在U形通道實施例令，可在半導體通道丨上方形成反及閘 串之源極/汲極電極兩者’且通道1具有_ U形，例如，如 圖3及圖4中所示。在此等實施例中，可在基板1〇〇上或在 基板100中安置一選用本體接觸電極（如下文將描述）以自下 方提供至半導體通道1之連接部分之一本體接觸。 如本文使用，一「U形」側視橫戴面形狀經組態而類似 163694.doc •16· 201244007 於-英文字母「u」。此形狀具有實質上彼此平行且實質 上垂直於基板100之主表面1 〇〇a延伸之兩個段（在本文稱為 2翼部分」）。該兩個翼部分係藉由實質上垂直於前兩個 段且實質上平行於表面斷延伸之-連接段或部分而彼此 連接。該三個段之各者可具有一筆直形狀(例如，一矩形 側視橫截面形狀）或一稍微彎曲形狀（例如，以下伏拓撲之 曲率上升及下降）。術語實質上平行包含確切平行段以及 自確切平行組態偏離2〇度或更小之段。術語實質上垂直包 含確切垂直段以及自確切垂直組態偏離2〇度或更小之段。 圖4中所示之基板100可包括視需要含有嵌入式導體及/ 或各種半導體裝置之一半導體基板。或者，基板1〇〇可包 括視需要含有嵌入式導體之一絕緣或半導體層。 首先，在一犧牲特徵89上方形成第一材料與第二材料之 交替廣堆疊U0之步驟之前，可在基板1〇〇中及/或基板1〇〇 上方形成該至少一犧牲特徵89。該犧牲特徵89可由與堆疊 120中及反及閘串中之其他材料相比可選擇性地蝕刻之任 何合適犧牲材料（諸如有機材料、氮化矽、鎢等等）形成。 特徵89可具有類似於如下文將描述之口形之連接段之所要 形狀之任何合適形狀。 可在犧牲特徵89與堆疊120之間形成一絕緣保護層1〇8。 例如，若特徵89包括氮化矽，則層1〇8可包括氧化矽。此 外’接著在堆疊120中形成至少兩個前側開口難82，從 而導致如圖中所示之-結構。圖MB展示沿圖中之 線X-X之一柷截面俯視圖。圖丨4C展示沿圖丨之線ζ·ζ·之 163694.doc -17· 201244007 一橫截面側視圖。圖14A係沿圖14B及圖14C中之線Y-Y'之 一橫截面側視圖。如圖14Α至圖14C中圖解說明，開口 81 及82係形成於犧牲特徵89上方。在一些實施例中，當自上 方觀看半導體通道時，該半導體通道具有兩個圓圈之一橫 截面，如圖13及圖14Β中所示。較佳地，將保護層2 〇8用作 用於開口 81、82之蝕刻之一停止，使得層1〇8之頂部形成 開口 81、82之底表面。 接著，可使用上文在單一垂直通道實施例中描述且在圖 5至圖13中圖解說明之相同或類似方法來形成圖〖5中所示 之中間結構。在此結構中，已執行如圖5至圖8中圖解說明 之前側處理。 翻至圖16，接著，移除至少一犧牲特徵的以形成其中定 位特徵89之一中空區域83。中空區域83實質上平行於基板 100之一主表面l〇〇a延伸且連接至少兩個開口 81及82，從 而形成一中空U形空間8〇。可藉由進—步蝕刻開口 81、 82(例如，藉由各向異性蝕刻）使得此等開口延伸穿過保護 層108以曝露犧牲特徵89而形成中空區域83。接著，使用 一選擇性濕式或乾式蝕刻（其在實質上未蝕刻材料122、阻 隔介電質7及電荷儲存段9之情況下選擇性地蝕刻犧牲特 徵材料）來選擇性地移除該犧牲特徵材料。 在形成U形空間80後，可如下般製造一反及閉串⑽。在 該等第-及第二前側開〇81、82中以及中空區域以中於第 -阻隔介電質7上方形成一電荷儲存材料層9。接著，在該 等第-及第二前側開α 81、82中及該中空區域83中於該電 163694.doc •18- 201244007 荷儲存材料層9上方沈積一穿隧介電層u。接著，在#穿 隧介電層11上方形成半導體通道層1，類似於圖9中所示之 步驟。 接著，自後側開口 84選擇性地移除第二犧牲層134，隨 後透過後侧開口 84選擇性地移除第三犧牲層136之虛設層 段以經由第二後側開口 84曝露凹槽62，類似於圖1〇中所示 之步驟。接著，透過後側開口 84及凹槽62選擇性地移除電 荷儲存材料層9之部分以形成藉由凹槽63分離之複數個隔 開電荷儲存段9，類似於圖11中所示之步驟。接著，透過 後側開口 84在凹槽62中及凹槽63中該等隔開電荷儲存段^ 之間沈積一阻隔介電質’類似於圖12β如圖3及圖4中又所 示，為完成反及閘串180,形成接觸定位於開口 81中之半 導體通道翼la之-源極電極202ι，且形成接觸定位於開口 82中之半導體通道翼lb之一汲極電極2〇22。可視需要在該 堆疊下方形成一本體接觸電極18，如圖3中所示。該本體 接觸電極較佳接觸；^位於中空區域83中之半導體通 一部分。 導體通道層1具有 ，如圖13及圖ub 在一實施例中，當自上方觀看時，半 上方之—橫截面 在兩個圓圈之中空空 中所示。 在實施例中，半導體通道材料1完全填充開口 81及 82 ’如圖3中所示。或者，在開口 81、82中形成半導體通 道1、之步驟在開口8卜82之（諸）側壁上但未在該等開口之一 中刀中形成-半導體通道材料i，使得該半導體通道 163694.doc 201244007 材料1並未完全填充該等開σ。在此等替代性實施例中， 在開口 81、82之中心部分中形成—絕緣填充材料2以完全 填充開口 81、82，如圖4中所示。 雖然前述指代特定較佳實施例，但是應瞭解本發明並不 限於此。-般技術者應想到’可對所揭示之實施例作出各 種修改且此等修改旨在處於本發明之範疇内。所有公開 案、專利申請案及本文敘述之專利係以引用方式全部併入 本文中。 【圖式簡單說明】 圖1係具有一實心棒形通道之一反及閘串之一實施例之 一橫截面側視圖。 圖2係具有一中空圓筒形通道之一反及閘串之一實施例 之一橫截面側視圖。 圖3係具有一U形實心通道之一反及閘串之一實施例之一 橫截面側視圖。 圖4係具有一U形中空圓筒通道之一反及閘串之一實施例 之一橫截面側視圖。 圖5至圖12係一反及閘串（取決於虛線）之一半體之橫截 面側視圖，其等圖解說明根據本發明之第一實施例之製造 一反及閘串之方法之步驟。 圖13係圖12之裝置之一俯視圖。 圖14Α至圖14C及圖15至圖16圖解說明製造具有一 υ形通 道之-反及閘串之-方法之步驟。圖14Α係一橫截面側視 圖。圖14Β係沿圖14Α中所示之橫截面側視圖中之線Χ-Χ， 163694.doc -20- 201244007 之仏截面俯視圖’且圖14C係沿圖14A中所示之橫截面 側視圖中之線Z-Z’之一橫截面俯視圖，而圖14A係沿圖14B 及圖14C中所示之橫截面俯視圖中之線γ_γ,之一橫截面側 視圖。 【主要元件符號說明】 1 半導體通道/半導體通道材料/半導體通道層 la 翼部分/半導體通道翼 lb 翼部分/半導體通道翼 1 c 連接部分 2 絕緣填充材料 3 控制閘極電極 3 a 第·-控制閑極電極 3 b 第·—控制閑極電極 7 第一阻隔介電質 7a 第一介電質段 7b 第二介電質段 9 9a 9b 9c /電荷儲存層 #儲存元件 電荷儲存元件 離散電荷儲存段/電荷儲存材料 第一離散電荷儲存段/離散電 第二離散電荷儲存段/離散 離散電荷儲存元件 9d 離散電荷儲存元件 11 穿隧介電質/介電材料 16 選擇或存取電晶體 18 本體接觸電極 163694.doc •21- 201244007 62 第一凹槽 63 凹槽 80 U形空間 81 第一前側開口 82 第二前側開口 83 中空區域 84 後側開口 /切口 89 犧牲特徵 100 基板 100a 主表面 102 下電極 108 保護層 120 堆疊 121a 交替層 121b 交替層 122 材料 132a 交替層 132b 交替層 134 第二犧牲層/第二犧牲材料 136 第三犧牲層/控制閘極材料 138 保形絕緣層/絕緣材料 180 單體式三維反及閘串 200 絕緣材料 202 上電極 163694.doc -22- 201244007 202! 源極電極 2022 汲極電極 300 氣隙/介電材料 302 介電材料/絕緣層 163694.doc -23-

Claims (1)

  1. 201244007 七、申請專利範圍·· -種製造—單體式三維反及閘串之方法，其包括： j-基板上方形成一第一材料與一第二材料之交替層 :堆疊’其中該第一材料包括_導電或半導體控制閘 材枓且其中該第二材料包括一第一犧牲材料； 蝕刻該堆疊以在該堆疊中形成-後側開口； 在該後側開口中沈積一第二犧牲材料； 钱刻該堆4以在該堆疊中形成-前側開口； 透過該前側開口選擇性地移除該第二材料以形成第一 凹槽； 在該等第一凹槽中形成—笛 攻第一阻隔介電質以部分填充 該等第一凹槽； 在該等第一凹槽之剩餘未填充部分中該第一阻隔介電 質上方形成彼此分離之複數個隔開虛設層段； 在”玄月】側開口中忒第—阻隔介電質上方形成一電荷儲 存材料層； 在該前側開口中該雷溢彳兮+ u ,, β 电何储存材料層上方形成一穿隧介 電層； 在該前側開口中該$ _人$„ "芽隧介電層上方形成一半導體通道 層； 自該後側開口選擇性地移除該第二犧牲層； 透過該後側開口選擇性地移除該複數個虛設層段以在 該後側開口中曝露該等第—凹_ ; 透過該後側開口及該等第—凹槽選擇性地移除該電荷 163694.doc 201244007 儲存材料層之部分以形成複數個隔開電荷儲存段；及 透過該後側開口在該等第一凹槽中及在該等隔開電荷 儲存段之間形成一第二阻隔介電質。 2.如4求項1之方法’其中在該等隔開電荷儲存段之間形 成垓第二阻隔介電質之步驟部分填充該等隔開電荷儲存 ^又之間之空間以在相鄰電荷儲存段之間保留一氣隙。 3·如請求項1之方法，其進一步包括： 在選擇性地移除該第二材料之該步驟之後透過該等第 凹槽触刻該第二犧牲材料中之第二凹槽； 在該等第一凹槽中形成該第一阻隔介電質之該步驟期 間在s玄寻第二凹槽中形成該第一阻隔介電質； 在自該後側開口選擇性地移除該第二犧牲層之該步驟 之後且在選擇性地移除該複數個虛設層段之該步驟之前 透過該後側開口自該等第二凹槽選擇性地移除該第一阻 隔介電質；及 在選擇性地移除該電荷儲存材料之部分之該步驟之後 在3有氫氣、氧氣或氮氣之至少一者之環境中執行一通 道晶界鈍化退火，使得該環境透過該後側開口及透過該 等第一凹槽到達該通道。 4.如請求項1之方法，其進一步包括： 在形成該電荷儲存材料層之該步驟之前在該前側開口 中該第一阻隔介電質及該複數個虛設層段上方形成一蝕 刻停止層，使得形成該電荷儲存材料層之該步驟在該前 側開口中該蝕刻停止層上形成該電荷儲存材料層丨及 163694.doc -2 - 201244007 在選擇性地移除該複數個虛設層段之該步驟之後且 選擇性地移除該電荷儲存材料層之部分之該步驟之前透 過該後側開口選擇性地移除該触刻停止層之部分。 5 ·如請求項1之方法，其中： 料導體通道之至少—端部分在實質上垂直於該基板 之一主表面之一方向上垂直延伸；及 °亥複數個隔開電荷儲存段包括複數個垂直隔開浮動間 極或複數個垂直隔開介電質電荷儲存段。 、，求項1之方法’其中在該前側開口中形成該半導體 、心層之δ玄步驟用言亥半導體通道層$全填充該前側開 α 〇 士 '月求項1之方法’其中在該前側開σ中形成該半導體 通道層之該步驟在該前側開σ之—側壁上但未在該前側 ^之—中心部分中形成該半導體通道層，使得該半導 體通道層並未完全填充該前側開口。 如唄求項7之方法’其進一步包括在該前側開口之該中 15刀中形成一絕緣填充材料以完全填充該前側開口。 。月求項1之方法，其進一步包括在該半導體通道上方 形成一上電極。 1〇·:請求項9之方法’其進一步包括在形成該堆疊之前將 一下電極提供於該半導體通道層下方。 Π·如請求項1之方法，其中： 乂導電或半導體控制閘極材料包括一第一導電類楚之 摻雜多晶矽； ' 163694.doc 201244007 該第-犧牲材料包括砂錯或純質多晶石夕； 該半導體通道層包括輕微推雜或純質多晶石夕； 该第二犧牲材料包括氧切或氮化石夕； X複數個隔開虛②層段包括氮化欽或—第二導電類型 之摻雜多晶矽；及 該電荷儲存材料層包括該第m貞型之 矽》 12. 如請求項1之方法’其進—步包括： 在形成該堆叠之該步驟之前在該基板上方形成一犧牲 特徵，使得輯#形成在該犧牲特徵上方； 触刻該堆疊以在該堆疊中形成—第二後側開口； 在’尤積孩第一犧牲材料之該步驟期間在該第二後側開 口中沈積該第二犧牲材料； 姓刻該堆疊以在該堆叠中形成-第二前側開口； 透過該第二前侧開口選擇性地移除該第二材料以形成 第三凹槽； 在忒等第二凹槽中形成該第一阻隔介電質以部分填充 該等第三凹槽； 在該等第一凹槽之剩餘未填充部分中該第一阻隔介電 負上方形成彼此分離之第二複數個隔開虛設層段； 選擇性地移除該犧牲特徵以形A f質上平行於該基板 之-主表面延伸之一中空區域，該中空區域將前側開口 連接至5玄第二前侧開口以形成包括藉由該中空區域連接 之實吳上垂直於遠基板之該主表面延伸之該前側開口及 163694.doc -4 - 201244007 該第二前側開口之一中空U形管空間； 在該第一刖側開口及β亥中空區域中該第—阻隔介電質 上方形成該電荷儲存材料層； 在該第二前側開口及該中空區域中該電荷儲存材料層 上方形成該穿隧介電層； 在該第二前側開口及該中空區域中該穿隧介電層上方 形成該半導體通道層； 自該第二後側開口選擇性地移除該第，二犧牲層； 透過該第二後側# 口選擇性地移除該第二複數個虛設 層段以在該第二後側開口中曝露該等第三凹槽； 透過該第一後側開口及該等第三凹槽選擇性地移除該 電荷健存材料層之部分以形成第二複數個隔開電荷儲^ 段；及 透過該第二後側開口在該等第三凹槽中及該等第二隔 開電荷儲存段之間形成一第二阻隔介電質。 13. 14. 如請求項12之方法，苴中告白 ，、肀田自上方觀看時該半導體通道 層具有兩個圓圈之中空空間上方之一橫截面。 如請求項13之方法，其進一步包括： 形成接觸定位於該 源極電極； 月|J側開口中之該半導體通道層 之一 二前側開口中之該半導體通道層 形成接觸定位於該第 之一汲極電極；及 在該堆疊下方形成一 電極接觸定位於該中空 本體接觸電極，其中該本體接觸 區域中之該半導體通道層之一部 163694.doc 201244007 分。 15. —種單體式三維反及間串，其包括. 半導體通道，該半導體通道之至少一端部分實質上 垂直於一基板之一主表面延伸； 複數個控制閘極電極，其等具有實質上平行於該基板 之該主表面延伸之-條帶形狀，其中該複數個控制閉極 電極至少包括定位於一第一裝置層級中之一第一控制閘 極電極及定位於H置層級中之—第二控制間極電 極’該第二裝置層級定位於該基板之該主表面上方且該 第一裝置層級下方； -阻隔介電質’其包括複數個第—阻隔介電質段，其 中該複數個第—阻隔介電質段之各者經定位與該複數個 控制閘極電極之一各自者接觸； 複數個隔開電荷储存段，其中該複數個隔開電荷儲存 段至少包括定位於該第一裝置層級中之一第一隔開電荷 堵=奴及疋位於該第二裝置層級中之-第二隔開電荷儲 存奴，且其中該第—隔開電荷儲存段係藉由一氣隙與該 第二隔開電荷儲存段分離；及 -穿隧介電質，其定位於該複數個隔開電荷儲存段之 每一者與該半導體通道之間。 16.::未項15之單體式三維反及閘串，其中該複數個隔開 何儲存段包括複數個垂直隔開浮動閘極或複數個垂直 隔開介電質電荷儲存段。 旦 17·如睛求項16之單體式三維反及閘串其中該阻隔介電質 163694.doc 201244007 進步包括定位於一第一浮動閘極電極與第二浮動閘極 電極之間之-第二阻隔電介質段，且其中該氣隙係定位 於該第二阻隔介電質段内。 18. 如請求項15之單體式三維反及閘串，其中： 該半導體通道具有一柱形狀；及 ㈣柱形半導體通道實質上垂直於職板之該主表面 延伸。 19. 如請求項18之單體式三維反及閘串，其進一步包括自上 方接觸該柱形半導體通道之一源極或汲極電極之一者及 自下方接觸該柱形半導體通道之—源極或没極電極之另 一者。 20. 如請求項15之單體式三維反及閘串，其中： 該半導體通道具有一 U形側視橫截面； 實質上垂直於該基板之一主表®延伸之該U形半導體 通道之兩個翼部分係藉由實質上平行於該基板之該主表 面延伸之一連接部分予以連接；及 一絕緣填充材料係定位於該連接部分上方且使該 半導體通道之兩個翼部分分離。 21. 如請求項20之單體式三維反及閘串，其進一步包括自上 方接觸該半導體通道之該第—翼部分之—源極或汲極電 極之者自下方接觸該半導體通道之該第二翼部分之 -源極或祕電極之另一者及自下方接觸該半導體通道 之該連接部分之一本體接觸電極。 22. 如請求項15之單體式三維反及閘串，其中該複數個第一 163694.doc 201244007 阻隔介電質段之各者之至少一部分具有包圍一各自控制 閘極電極之一蛤形狀。 163694.doc -8· ^ S
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