TWI686922B - 記憶體設備及其形成之方法 - Google Patents
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Abstract
一些實施例包括設備及形成該等設備之方法。該等設備中之一者包括：一通道，其用以傳導電流，該通道包括一第一通道部分及一第二通道部分；一第一記憶體單元結構，其位於一第一閘極與該第一通道部分之間；一第二記憶體單元結構，其位於一第二閘極與該第二通道部分之間；及一孔隙，其位於該第一閘極與該第二閘極之間及該第一記憶體單元結構與該第二記憶體單元結構之間。
Description
本發明係關於記憶體裝置，且更特定言之，係關於非揮發性3D記憶體裝置。
記憶體裝置在電腦及許多其他電子物件中廣泛用於儲存資訊。記憶體裝置通常具有大量記憶體單元。一些習知記憶體裝置(例如三維(3D)快閃記憶體裝置)具有按階層配置之記憶體單元，其中該等階層在半導體基板上豎直地堆疊。儲存容量及效能為此類記憶體裝置之關鍵特徵。然而，許多習知記憶體單元及階層的結構使得難以進行與裝置儲存容量及效能相關聯之改良。如下文更詳細地描述，本文中所呈現之記憶體裝置包括使得該等記憶體裝置具有優於一些習知記憶體裝置之改良的結構。
根據本發明的一個實施例，提供一種設備，其包含：一通道，其用以傳導電流，該通道包括一第一通道部分及一第二通道部分；一第一記憶體單元結構，其位於一第一閘極與該第一通道部分之間；一第二記憶體單元結構，其位於一第二閘極與該第二通道部分之間；及一孔隙，其位於該第一閘極與該第二閘極之間及該第一記憶體單元結構與該第二記
憶體單元結構之間。
根據本發明的另一實施例，提供一種設備，其包含：一通道，其用以傳導電流；一記憶體元件，其用以儲存資訊；一隧道區，其位於該記憶體元件與該通道之一通道部分之間；一介電質阻隔區，其經定位使得該記憶體元件在該隧道區與該介電質阻隔區之間；及一介電質屏障，其位於該介電質阻隔區與一閘極之間，其中該介電質屏障具有在垂直於自該通道部分至該閘極之一方向的一方向上延伸的一長度，該閘極具有在垂直於自該通道部分至該閘極之該方向的該方向上延伸之一厚度，且該介電質屏障之該長度小於該閘極之該厚度。
根據本發明之另一實施例，提供一種設備，其包含：一通道，其用以傳導電流，該通道包括一第一通道部分及一第二通道部分；一第一記憶體單元結構，其位於一第一閘極與該第一通道部分之間，該第一記憶體單元結構包括一第一記憶體元件、位於該第一記憶體元件與該第一通道部分之間的一第一隧道區、位於該第一閘極與該第一記憶體元件之間的一第一介電質屏障，該第一介電質屏障包括包圍一第一介電質阻隔區之一第一介電材料；及一第二記憶體單元結構，其位於一第二閘極與該第二通道部分之間，該第二記憶體單元結構包括一第二記憶體元件、位於該第二記憶體元件與該第二通道部分之間的一第二隧道區、位於該第二閘極與該第二記憶體元件之間的一第二介電質屏障，該第二介電質屏障包括包圍一第二介電質阻隔區之一第二介電材料。
根據本發明的又一實施例，提供一種設備，其包含：一柱，其包括具有在垂直於一基板之一方向上延伸之一長度的一通道，該通道包括一第一通道部分及一第二通道部分；一第一記憶體單元結構，其位
於一第一閘極與該第一通道部分之間，該第一記憶體單元結構包括接觸該第一閘極之一第一介電質屏障，該第一介電質屏障具有在垂直於該基板之該方向上延伸的一長度，該第一閘極具有在垂直於該基板之該方向上延伸的一厚度，其中該第一介電質屏障之該長度至多等於該第一閘極之該厚度；及一第二記憶體單元結構，其位於一第二閘極與該第二通道部分之間，該第二記憶體單元結構包括接觸該第二閘極之一第二介電質屏障，該第二介電質屏障具有在垂直於該基板之該方向上延伸的一長度，該第二閘極具有在垂直於該基板之該方向上延伸的一厚度，其中該第二介電質屏障之該長度至多等於該第二閘極之該厚度。
根據本發明的又一實施例，提供一種方法，其包含：在一記憶體裝置之一第一層級上形成一第一記憶體單元結構；在該記憶體裝置之該第一層級上形成一第一閘極；在該記憶體裝置之一第二層級上形成一第二記憶體單元結構；在該記憶體裝置之該第二層級上形成一第二閘極；及在該第一閘極與該第二閘極之間及該第一記憶體單元結構與該第二記憶體單元結構之間形成一孔隙。
根據本發明的又一實施例，提供一種方法，其包含：形成具有在垂直於一基板之一方向上延伸之一長度的一通道，該通道包括一第一通道部分及一第二通道部分；形成一第一記憶體單元結構包括形成一第一介電質屏障，使得該第一介電質屏障具有在垂直於該基板之該方向上延伸的一長度；形成接觸該第一介電質屏障之一第一閘極，使得該第一記憶體單元結構在該第一閘極與該第一通道部分之間，其中該第一閘極形成為具有在垂直於該基板之該方向上延伸的一厚度，且該第一介電質屏障之該長度至多等於該第一閘極之該厚度；形成一第二記憶體單元結構包括形成
一第二介電質屏障，使得該第二介電質屏障具有在垂直於該基板之該方向上延伸的一長度；及形成接觸該第二介電質屏障之一第二閘極，使得該第二記憶體結構在該第二閘極與該第二通道部分之間，其中該第二閘極形成為具有在垂直於該基板之該方向上延伸的一厚度，且該第二介電質屏障之該長度至多等於該第二閘極之該厚度。
根據本發明的又一實施例，提供一種方法，其包含：穿過一第一介電材料、一第二介電材料及一第三介電材料形成一開口，該第二介電材料在該第一介電材料與該第三介電材料之間；在該第一介電材料中形成一第一凹陷；在該第三介電材料中形成一第二凹陷；在第一凹陷及第二凹陷中之每一者中形成一介電材料，該介電材料具有至少等於氧化鋁之一介電常數的一介電常數；移除該介電材料之一部分且保留該第一凹陷中之該介電材料的一第一剩餘部分及該第二凹陷中之該介電材料的一第二剩餘部分；在該第一凹陷及該第二凹陷中之每一者中形成一記憶體元件；形成接觸該介電材料之該第一剩餘部分的一第一金屬閘極；及形成接觸該介電材料之該第二剩餘部分的一第二金屬閘極。
2E-2E:線
100:記憶體裝置
101:記憶體陣列
101A:區塊
101A0:子區塊
101An:子區塊
101B:區塊
101B0:子區塊
101Bn:子區塊
103:線
104:線
105:線
107:位址暫存器
108:列存取電路
109:行存取電路
110:記憶體單元
117:輸入/輸出電路
118:控制單元
120:感測及緩衝器電路
150:存取線
170:資料線
175:線
200:記憶體裝置
201:記憶體陣列
201A:區塊
201A0:子區塊
201An:子區塊
201B:區塊
201B0:子區塊
201Bn:子區塊
202:層級
203:層級
204:層級
205:層級
206:層級
207:層級
208:層級
210:記憶體單元
211:記憶體單元
212:記憶體單元
213:記憶體單元
219:記憶體單元結構
219':選擇電晶體結構
231:記憶體單元串
232:記憶體單元串
233:記憶體單元串
234:記憶體單元串
235:記憶體單元串
236:記憶體單元串
237:記憶體單元串
238:記憶體單元串
239:記憶體單元串
240:記憶體單元串
240':記憶體單元串
240":記憶體單元串
241:選擇電路
241':選擇電路
242:選擇電路
242':選擇電路
242M:介電質屏障
243:選擇電路
243':選擇電路
244:選擇電路
244':選擇電路
245:選擇電路
245':選擇電路
246:選擇電路
246':選擇電路
247:選擇電路
247':選擇電路
248:選擇電路
248':選擇電路
249:選擇電路
249':選擇電路
250:選擇電路
250':選擇電路
251:選擇電路
251':選擇電路
252:選擇電路
252':選擇電路
252M:介電質阻隔區
255:柱
256:部分
257:部分
258:部分
261:選擇電晶體
262:選擇電晶體
262M:記憶體元件
270:資料線
271:資料線
272:資料線
276M:隧道區
280:部分
280.1:通道部分
280.2:通道部分
280.3:通道部分
280':選擇線
2800:選擇線
280M:通道
280n:選擇線
281':選擇線
2810:選擇線
281n:選擇線
283:閘極
285:孔隙
287:密封介電質
288:介電材料
292:導電區
294:部分
298:電路
299:基板
300A:記憶體裝置
300B:記憶體裝置
300C:記憶體裝置
300D:記憶體裝置
300E:記憶體裝置
400A:記憶體裝置
400B:記憶體裝置
500A:記憶體裝置
500B:記憶體裝置
600:記憶體裝置
602:層級
603:層級
604:層級
605:層級
606:層級
607:層級
608:層級
610:記憶體單元
611:記憶體單元
612:記憶體單元
613:記憶體單元
619a:記憶體單元結構
619b:記憶體單元結構
619c:記憶體單元結構
619d:記憶體單元結構
622:介電材料
622':介電材料
622":介電材料
622A:位置
622G:位置
622R:凹陷
624:介電材料
624':介電材料
624":介電材料
624G:位置
624R:凹陷
632:開口
640:屏障材料
642:介電質屏障
642':介電質屏障
642A:位置
642B:位置
642L:長度
650:阻隔材料
652:介電質阻隔區
658:部分
662:記憶體元件
662a:部分
662b:部分
662c:部分
671:隧道介電質
672:隧道介電質
672A:位置
673:隧道介電質
673A:位置
676:隧道區
680:通道
680.1:通道部分
680.2:通道部分
680.3:通道部分
681a:閘極部分
681b:閘極部分
681c:閘極部分
682:閘極部分
683:閘極
683T:厚度
684:區
685:孔隙
687:密封介電質
692:導電區
694:部分
699:基板
700:記憶體裝置
785:孔隙
787:密封介電質
800:記憶體裝置
885:孔隙
887:密封介電質
900:記憶體裝置
985:孔隙
987:密封介電質
1000:記憶體裝置
1085:孔隙
1087:密封介電質
1100:記憶體裝置
1119a:記憶體單元結構
1119b:記憶體單元結構
1132:開口
1140:屏障材料
1140':屏障材料
1142:介電質屏障
1142':介電質屏障
1142A:位置
1142B:位置
1160:材料
1160':材料
1162:記憶體材料
1162':記憶體元件
1176:隧道區
1180:通道
1185:孔隙
1187:密封介電質
1200:記憶體裝置
1285:孔隙
1287:密封介電質
1300:記憶體裝置
1400:記憶體裝置
1500:方法
1510:動作
1520:動作
1530:動作
1540:動作
1550:動作
圖1展示根據本文中所描述之一些實施例的呈記憶體裝置形式之設備的方塊圖。
圖2A展示根據本文中所描述之一些實施例的記憶體裝置之一部分的方塊圖。
圖2B展示根據本文中所描述之一些實施例的圖2A之記憶體裝置之部分的示意圖。
圖2C展示根據本文中所描述之一些實施例的圖2A及圖2B
之記憶體裝置之一部分的示意圖。
圖2D展示根據本文中所描述之一些實施例的圖2C之記憶體裝置之一部分的結構的側視圖(橫截面圖)。
圖2E展示根據本文中所描述之一些實施例的沿圖2D之線2E-2E截取的圖2D之記憶體裝置之一部分。
圖3A、圖3B、圖3C、圖3D及圖3E展示根據本文中所描述之一些實施例的具有孔隙(例如可含有空氣(空氣填充孔隙)或氣體(氣體填充孔隙)之空置空間)及介電記憶體元件之不同記憶體裝置之部分的結構的側視圖。
圖4A及圖4B展示根據本文中所描述之一些實施例的具有孔隙及多晶矽記憶體元件之不同記憶體裝置之部分的結構的側視圖。
圖5A及圖5B展示根據本文中所描述之一些實施例的可為圖4A及圖4B之記憶體裝置之變體的不同記憶體裝置之部分的結構的側視圖。
圖6A至圖6O展示根據本發明之一些實施例的在形成記憶體裝置之製程期間的元件的橫截面圖，該記憶體裝置可為圖3A之記憶體裝置。
圖7A及圖7B展示根據本發明之一些實施例的在形成記憶體裝置之製程期間的元件的橫截面圖，該記憶體裝置可為圖3B之記憶體裝置。
圖8A及圖8B展示根據本發明之一些實施例的在形成記憶體裝置之製程期間的元件的橫截面圖，該記憶體裝置可為圖3C之記憶體裝置。
圖9A及圖9B展示根據本發明之一些實施例的在形成記憶體裝置之製程期間的元件的橫截面圖，該記憶體裝置可為圖3D之記憶體裝置。
圖10A、圖10B及圖10C展示根據本發明之一些實施例的在形成記憶體裝置之製程期間的元件的橫截面圖，該記憶體裝置可為圖3E之記憶體裝置。
圖11A至圖11P展示根據本發明之一些實施例的在形成記憶體裝置之製程期間的元件的橫截面圖，該記憶體裝置可為圖4A之記憶體裝置。
圖12A及圖12B展示根據本發明之一些實施例的在形成記憶體裝置之製程期間的元件的橫截面圖，該記憶體裝置可為圖4B之記憶體裝置。
圖13展示根據本發明之一些實施例的在形成記憶體裝置之製程期間的元件的橫截面圖，該記憶體裝置可為圖5A之記憶體裝置。
圖14展示根據本發明之一些實施例的在形成記憶體裝置之製程期間的元件的橫截面圖，該記憶體裝置可為圖5B之記憶體裝置。
圖15為根據本文中所描述之一些實施例展示形成記憶體裝置之製程的流程圖，該記憶體裝置包括在閘極之間及記憶體單元結構之間的孔隙。
圖1展示根據本文中所描述之一些實施例的呈記憶體裝置100形式之設備的方塊圖。記憶體裝置100可包括含有記憶體單元110之記憶體陣列(或多個記憶體陣列)101。在記憶體裝置100之實體結構中，記
憶體單元110可豎直地配置(例如彼此堆疊)於記憶體裝置100之基板(例如包括記憶體裝置100之IC晶片的半導體基板)上。記憶體單元110可包括非揮發性單元。記憶體單元110可具有不同的非揮發性記憶體單元類型。舉例而言，記憶體單元110可為電荷捕獲記憶體單元(例如電荷捕獲快閃)、浮動閘極記憶體單元或其他類型之非揮發性記憶體單元。
如圖1中所示，記憶體單元110可配置於區塊(記憶體單元區塊)中，諸如區塊101A及101B。區塊101A及101B中之每一者可包括子區塊。舉例而言，區塊101A可包括子區塊101A0及101An，且區塊101B可包括子區塊101B0及101Bn。子區塊101A0、101An、101B0及101Bn中之每一者可包括多個記憶體單元110。圖1展示具有兩個區塊101A及101B及該等區塊中之每一者中的兩個子區塊之記憶體裝置100作為一實例。記憶體裝置100可具有多於兩個區塊及該等區塊中之每一者中的多於兩個子區塊。
如圖1中所示，記憶體裝置100可包括存取線(其可包括字線)150及資料線(其可包括位元線)170。存取線150可攜載信號(例如字線信號)WL0至WLm。資料線170可攜載信號(例如位元線信號)BL0至BLn。記憶體裝置100可使用存取線150來選擇性地存取區塊101A及101B之子區塊101A0、101An、101B0及101Bn，且使用資料線170來選擇性地與區塊101A及101B之記憶體單元110交換資訊(例如資料)。
記憶體裝置100可包括用以接收線(例如位址線)103上之位址資訊(例如位址信號)ADDR的位址暫存器107。記憶體裝置100可包括可解碼來自位址暫存器107之位址資訊的列存取電路108及行存取電路109。基於經解碼位址資訊，記憶體裝置100可判定區塊101A及101B之哪
些子區塊的哪些記憶體單元110將在記憶體操作期間存取。記憶體裝置100可執行讀取操作以讀取(例如感測)記憶體單元110中之資訊(例如先前儲存之資訊)，或執行寫入(例如程式化)操作以將資訊儲存(例如程式化)於記憶體單元110中。記憶體裝置100可使用與信號BL0至BLn相關聯之資料線170來提供待儲存於記憶體單元110中之資訊或獲得自記憶體單元110讀取(例如感測到)之資訊。記憶體裝置100亦可執行抹除操作以抹除來自區塊101A及101B之記憶體單元110中的一些或全部的資訊。
記憶體裝置100可包括控制單元118(其可包括組件，諸如狀態機(例如有限狀態機)、暫存器電路及其他組件)，該控制單元經組態以基於線104上之控制信號控制記憶體裝置100之記憶體操作(例如讀取、寫入及抹除操作)。線104上之控制信號的實例包括一或多個時脈信號及其他信號(例如晶片啟用信號CE#、寫入啟用信號WE#)，該等信號指示記憶體裝置100可執行哪一操作(例如讀取、寫入或抹除操作)。
記憶體裝置100可包括感測及緩衝器電路120，該感測及緩衝器電路可包括諸如感測放大器及頁緩衝器電路之組件(例如資料鎖存器)。感測及緩衝器電路120可對來自行存取電路109之信號BL_SEL0至BL_SELn作出回應。感測及緩衝器電路120可經組態以判定(例如藉由感測)自區塊101A及101B之記憶體單元110讀取(例如在讀取操作期間)之資訊的值且將資訊之值提供至線(例如全局資料線)175。感測及緩衝器電路120亦可經組態以基於線175上之信號的值(例如電壓值)(例如在寫入操作期間)使用線175上之信號來判定待儲存(例如程序化)於區塊101A及101B之記憶體單元110中(例如在寫入操作期間)的資訊的值。
記憶體裝置100可包括用以在區塊101A及101B之記憶體單
元110與線(例如輸入/輸出(I/O)線)105之間交換資訊的I/O電路117。線105上之信號DQ0至DQN可表示自區塊101A及101B之記憶體單元110讀取或儲存於該等記憶體單元中的資訊。線105可包括記憶體裝置100內之節點或在封裝上之引腳(或焊料球)，記憶體裝置100可駐留於該封裝中。在記憶體裝置100外部之其他裝置(例如記憶體控制器或處理器)可經由線103、104及105與記憶體裝置100通信。
記憶體裝置100可接收供電電壓，包括供電電壓Vcc及Vss。供電電壓Vss可在地面電位(例如具有大致零伏特的值)下操作。供電電壓Vcc可包括自諸如電池或交流電至直流電(AC-DC)轉換器電路的外部電源供應至記憶體裝置100之外部電壓。
記憶體單元110中之每一者可經程式化以儲存表示至多一個位元(例如單個位元)之值或諸如兩個、三個、四個或另一數目之位元的多個位元之值的資訊。舉例而言，記憶體單元110中之每一者可經程式化以儲存表示單個位元之二進位值「0」或「1」的資訊。每單元單個位元有時被稱作單階單元。在另一實例中記憶體單元110中之每一者可經程式化以儲存表示多個位元之值的資訊，該值為諸如兩個位元之四個可能的值「00」、「01」、「10」及「11」中之一者；三個位元之八個可能的值「000」、「001」、「010」、「011」、「100」、「101」、「110」及「111」中之一者，或另一數目之多個位元的其他值中之一者。具有儲存多個位元之能力的單元有時被稱作多階單元(或多狀態單元)。
記憶體裝置100可包括非揮發性記憶體裝置，使得記憶體單元110在電力(例如電壓Vcc、Vss或兩者)自記憶體裝置100斷開時可保存儲存於其上之資訊。舉例而言，記憶體裝置100可為快閃記憶體裝置，
諸如NAND快閃(例如3維(3-D)NAND(例如豎直NAND))或NOR快閃記憶體裝置，或另一種記憶體裝置，諸如可變電阻記憶體裝置(例如相變記憶體裝置或電阻式RAM(隨機存取記憶體)裝置)。一般熟習此項技術者可認識到，記憶體裝置100可包括其他組件，圖1中並未示出若干其他組件以免模糊本文中所描述之實例實施例。
記憶體裝置100之至少一部分(例如記憶體陣列101之一部分)可包括類似於或等同於下文參考圖2A至圖14所描述的記憶體裝置中之任一者的結構。
圖2A展示根據本文中所描述之一些實施例的包括記憶體陣列201之記憶體裝置200之一部分的方塊圖，該記憶體陣列具有記憶體單元串231至240、240'及240"、選擇電路241至252及241'至252'。記憶體裝置200可對應於圖1之記憶體裝置100。舉例而言，記憶體陣列201可形成圖1之記憶體陣列101的部分。
如圖2A中所示，記憶體裝置200可包括區塊(記憶體單元區塊)201A及201B。兩個區塊示出為一實例。記憶體裝置200可包括許多區塊(例如多達數千個或更多區塊)。區塊201A及201B中之每一者可具有子區塊。舉例而言，區塊201A具有子區塊201A0及201An，且區塊201B具有子區塊201B0及201Bn。在區塊201A及201B中之每一者中展示兩個子區塊(例如下標n=1)作為一實例。區塊201A及201B中之每一者可具有多於兩個子區塊(例如n>1)。
如圖2A中所示，區塊201A可包括記憶體單元串231至236、選擇電路241至246及241'至246'。區塊201B可包括記憶體單元串237至240、240'及240"，及選擇電路247至252及247'至252'。記憶體單元
串231至240、240'及240"中之每一者具有用以儲存資訊之配置於一串中之記憶體單元(例如圖2B中所示之記憶體單元210、211、212及213)(例如彼此串聯耦接之記憶體單元)。在記憶體裝置200之操作(例如寫入或讀取)期間，記憶體單元231至240、240'及240"及其相關聯選擇電路可單獨地經選擇以存取所選記憶體單元串中之記憶體單元(例如圖2B中所示之記憶體單元210、211、212及213)，以便將資訊儲存於所選記憶體單元串中或自所選記憶體單元串讀取資訊。在抹除操作期間，一或多個特定子區塊中之所有記憶體單元串可經選擇(例如同時選擇)以自其抹除資訊。
如圖2A中所示，記憶體單元串231至240、240'及240"中之每一者可與兩個選擇電路相關聯(例如耦接至該兩個選擇電路)。舉例而言，記憶體單元串231與選擇電路(例如頂部選擇電路)241及選擇電路(例如底部選擇電路)241'相關聯。圖2A展示區塊201A及201B中之每一者中的六個記憶體單元串(例如串231至236，或串237至240及240'及240")及其相關聯電路(例如頂部及底部選擇電路)的一實例。區塊201A及201B中之每一者中的記憶體單元串及其相關聯選擇電路的數目可變化。
如圖2A中所示，記憶體裝置200可包括分別攜載信號BL0、BL1及BL2之資料線270、271及272。資料線270、271及272中之每一者可結構化為可包括記憶體裝置200之位元線的導電線。區塊201A及201B之記憶體單元串可共用資料線270、271及272。舉例而言，記憶體單元串231、232(在區塊201A中)、237、238(在區塊201B中)可共用資料線270。記憶體單元串233、234(在區塊201A中)、239、240(在區塊201B中)可共用資料線271。記憶體單元串235、236(在區塊201A中)、240'、240"(在區塊201B中)可共用資料線272。圖2A展示三個線(例如資
料線)270、271及272作為一實例。記憶體裝置200之資料線的數目可變化。
記憶體裝置200可包括可攜載信號SRC(例如源極線信號)之線292。線292可結構化為導電線(或導電區(例如源極區))且可形成記憶體裝置200之源極(例如源極線或源極區)之部分。如圖2A中所示區塊201A及201B可共用線292。
記憶體裝置200可包括區塊201A及201B中之分離閘極(例如控制閘極)。舉例而言，記憶體裝置200可包括區塊201A中之可攜載對應信號(例如字線信號)WL00、WL10、WL20及WL30的閘極283；及區塊201B中之可攜載對應信號(例如字線信號)WL01、WL11、WL21及WL31的閘極283。區塊201A中之閘極283並不電耦合至彼此。區塊201B之閘極283並不電耦合至彼此。區塊201A之閘極283並不電耦合至區塊201B之閘極283。圖2A展示區塊201A及201B中之每一者中的四個閘極283作為一實例。記憶體裝置200之閘極的數目可變化。
區塊201A及201B之閘極283中之每一者可結構化為導電閘極。閘極283可形成記憶體裝置200之各別存取線之部分(例如字線之部分)，以存取各別區塊中之記憶體單元串231至240、240'及240"中之記憶體單元。舉例而言，在用以將資訊儲存於區塊201A中之一或多個記憶體單元中或自該一或多個記憶體單元讀取資訊的讀取或寫入操作期間，區塊201A之閘極283可經激活(例如具有正電壓)以存取區塊201A中之一或多個所選記憶體單元。在此處之實例中，區塊201B之閘極283可在區塊201A之閘極283經激活時去激活(例如具有零伏特(例如接地))。在記憶體裝置200中，區塊201A及201B(其共用相同資料線270、271及272)一次可存取
(例如在讀取或寫入操作期間存取)一個區塊。
如圖2A中所示，記憶體裝置200可包括區塊201A中之選擇線(例如汲極選擇線)2800及280n以及區塊201B中之選擇線(例如汲極選擇線)2810及281n。選擇線2800、280n、2810及281n中之每一者可攜載不同信號(SGD0或SGDn)。圖2A展示為簡單起見具有名稱相同之信號(例如SGD0或SGDn)的區塊201A及201B。然而，一個區塊(例如區塊201A)之信號SGD0及SGDn與另一區塊(例如區塊201B)之信號SGD0及SGDn不同。
在區塊201A中，選擇電路241、243及245可共用選擇線2800，且選擇電路242、244及246可共用選擇線280n。在區塊201B中，選擇電路247、249及251可共用選擇線2810，且選擇電路248、250及252可共用選擇線281n。區塊201A及201B中之選擇電路241至252中之每一者可包括可由各別選擇線(例如選擇線2800、280n、2810或281n)控制(例如接通或斷開)之選擇電晶體(展示於圖2B中)。
記憶體裝置200可包括區塊201A中選擇線(例如源極選擇線)280'及區塊201B中之選擇線(例如源極選擇線)281'。選擇線280'及281'中之每一者可攜載信號SGS。一個區塊(例如區塊201A)之信號SGS可與另一區塊(例如區塊201B)之信號SGS不同。圖2A展示彼此分隔開之選擇線280'及281'作為一實例。然而，選擇線280'及281'可彼此耦接，使得區塊201A及201B可共用信號SGS。
在區塊201A中，選擇電路241'、242'、243'、244'、245'及246'可共用選擇線280'。在區塊201B中，選擇電路247'、248'、249'、250'、251'及252'可共用選擇線281'。區塊201A及201B中之選擇電路241'至252'中之每一者可包括可由各別選擇線(例如選擇線280'或281')控制(例
如接通或斷開)之選擇電晶體(展示於圖2B中)。
在記憶體裝置200之操作期間，取決於記憶體裝置200對所選記憶體單元串執行之操作，與所選記憶體單元串相關聯之一個或兩個選擇電路可經激活(例如藉由接通選擇電路中之電晶體)。在記憶體裝置200之寫入操作期間，記憶體裝置200可同時選擇所選區塊之子區塊的記憶體單元串中之記憶體單元，以便(例如在寫入操作期間)將資訊儲存於所選記憶體單元中。在記憶體裝置200之讀取操作期間，記憶體裝置200可選擇一區塊作為所選區塊以自所選區塊之記憶體單元讀取資訊。在抹除操作期間，記憶體裝置200可選擇一區塊作為所選區塊以自所選區塊之部分(例如一子區塊或多個子區塊)中之記憶體單元或來自整個所選區塊之記憶體單元抹除資訊。
在記憶體裝置200之操作期間激活選擇電路241至252中之特定選擇電路可包括將具有特定值之電壓提供至(例如應用於)與特定選擇電路相關聯的信號SGD0及SGDn。激活選擇電路241'至252'中之特定選擇電路可包括將具有特定值之電壓提供至(例如應用於)與特定選擇電路相關聯之信號SGS。
圖2B展示根據本文中所描述之一些實施例的圖2A之記憶體裝置200之一部分的示意圖。為簡單起見，僅標記記憶體單元串中之四者(記憶體單元串231、232、237及238)，僅標記頂部選擇電路中之四者(241、242、247及248)，且僅標記底部選擇電路中之四者(241'、242'、247'及248')。
如圖2B中所示，記憶體裝置200可包括可以三維(3-D)(諸如記憶體裝置200之x、y及z尺寸)實體地配置之記憶體單元210、211、
212及213。記憶體單元210、211、212及213可對應於圖1之記憶體單元110。因此，記憶體單元210、211、212及213可包括非揮發性記憶體單元(例如電荷捕獲記憶體單元、浮動閘極記憶體單元，或其他類型之非揮發性記憶體單元)。記憶體單元串(例如串231、232、237及238)中之每一者可包括彼此串聯耦接之記憶體單元210中之一者、記憶體單元211中之一者、記憶體單元212中之一者及記憶體單元213中之一者。圖2B展示記憶體裝置200具有各別記憶體單元210、211、212及213之四個層級(例如四個階層)及記憶體單元串中之每一者中的四個記憶體單元的一實例。記憶體單元之層級(例如階層)的數目及每一記憶體單元串中之記憶體單元的數目可變化。
如圖2B中所示，記憶體裝置200可包括與選擇線2800、280n、2810、281n、280'及281'相關聯之選擇電晶體(例如汲極選擇電晶體)261及選擇電晶體(例如源極選擇電晶體)262。在記憶體裝置200中，選擇線(例如選擇線2800、280n、2810、281n、280'或281')可包括用以攜載信號(例如信號SGD0、SGDn或SGS)之導電材料。選擇線(例如選擇線2800、280n、2810、281n、280'或281')並不類似於開關(例如電晶體)操作。選擇電晶體(例如選擇電晶體261或262)可自各別選擇線接收信號且可類似於開關操作。
選擇電晶體261或選擇電晶體262或兩者可包括類似於或等同於記憶體單元210、211、212及213之結構的結構。替代地，選擇電晶體261或262或兩者可包括與記憶體單元210、211、212及213之結構不同的結構。舉例而言，選擇電晶體261或262或兩者可具有場效電晶體(EFT)結構，諸如金屬氧化物半導體(MOS)結構。
圖2B將記憶體裝置200之頂部選擇電路(例如選擇電路241、242、247及248)中之每一者及底部選擇電路(例如選擇電路241'、242'、247'及248')中之每一者展示為包括一個電晶體(例如選擇電晶體261或262)作為一實例。然而，記憶體裝置200之頂部及底部選擇電路中之每一者可包括多個串聯連接的電晶體。此外，頂部選擇電路中之每一者中的電晶體(例如多個電晶體或單個電晶體)的數目可與底部選擇電路中之每一者中的電晶體(例如多個電晶體或單個電晶體)的數目不同。
圖2C展示根據本文中所描述之些實施例的圖2A之記憶體裝置200之一部分及包括記憶體單元串231及相關聯選擇電路(例如頂部選擇電路241及底部選擇電路241')的示意圖。圖2C中之記憶體裝置200的部分亦展示於圖2B中。圖2C亦展示線(例如資料線)270及對應信號BL0、線(例如源極)292及對應信號SRC，及閘極283及對應信號WL00、WL10、WL20及WL30。
圖2D展示根據本文中所描述之一些實施例的記憶體裝置200之一部分(例如圖2C中示意性地展示的部分)之結構的側視圖。為簡單起見，圖2D中僅展示記憶體裝置200之記憶體單元串231中之記憶體單元210、211、212及213的結構。記憶體裝置200之其他記憶體單元串(示意性地展示於圖2A及圖2B中)中之記憶體單元210、211、212及213的結構可類似於或等同於圖2D中展示的記憶體單元串231中之記憶體單元210、211、212及213的結構。亦為簡單起見，自本文中所描述之圖式中展示的大多數元件省略橫截面線(例如影線)。
如圖2D中所示，記憶體裝置200可包括基板299，記憶體單元210、211、212及213可形成於該基板上(例如關於基板299豎直地形
成)。記憶體裝置200關於z尺寸包括不同層級202至208。層級202至208為記憶體裝置200之基板299與資料線270之間的內部裝置層級。如圖2D中所示，記憶體單元210、211、212及213可分別位於(例如關於基板299豎直地位於)層級202、204、206及208中。
(分別與記憶體單元210、211、212及213相關聯之)閘極283亦可分別位於(例如關於基板299豎直地位於)層級202、204、206及208中。選擇線2800可位於資料線270之層級與層級208之間的層級中。選擇線280'可位於層級202與基板299之間的層級中。
基板299可包括單晶(亦被稱作單晶(single-crystal))半導體材料。舉例而言，基板299可包括單晶矽(亦被稱作單晶矽(single-crystal silicon))。基板299中之單晶半導體材料可包括雜質，使得基板299可具有特定導電類型(例如n型或p型)。基板299可包括形成於基板299中之電路298。電路298可包括感測放大器及頁緩衝器電路(可類似於圖1之感測及緩衝器電路120)、解碼器電路(可類似於圖1之列存取電路108及行存取電路109)，及其他電路。如圖2D中所示，記憶體單元210、211、212及213及閘極283可形成(例如在z方向上豎直地形成)於電路298及基板299上。
如圖2D中所示，資料線270在x方向上可具有長度，該x方向垂直於z尺寸。線292(例如源極區)可包括導電材料(例如導電區)且可形成於基板299之一部分上方(例如藉由在基板299上沈積導電材料)。替代地，線292可形成於基板299之一部分中或形成於該部分上(例如藉由摻雜基板299之一部分)。記憶體裝置200可包括在資料線270及線292中之每一者與記憶體裝置200之其他組件之間的介電材料(例如氧化矽)288。
如圖2D中所示，記憶體裝置200可包括具有在垂直於基板
299之線292的導電材料區之方向(例如在記憶體裝置200之z方向上的豎直方向)上延伸之長度的柱(導電柱)255。柱255可包括通道280M、部分256及257(例如導電接頭(插塞)區)及部分258(例如柱255之中心區)。部分256可接觸資料線270。部分257可接觸線292之導電區。部分258可為中空部分(例如空置部分)或實心部分(例如具有介電材料或導電材料之部分)。部分258可由通道280M包圍。
通道280M為柱255之導電路徑(例如藉由通道280M及部分256及257形成之電流路徑)的部分。在記憶體裝置200之操作(例如讀取、寫入或抹除)期間導電路徑可攜載電流(例如資料線270與線292(例如源極)之間的電流)。在柱255之替代性結構中，部分258可經省略且通道280M可接觸(直接耦接至)線292之導電區。圖2D展示部分256、257、258及280中之每一者在z方向上具有特定尺寸(例如長度)之一實例。然而，部分256、257、258及280中之每一者的尺寸可變化。
如圖2D中所示，記憶體單元串231中之記憶體單元210、211、212及213可沿柱255之不同區段(例如柱255的自層級202延伸至層級208之不同區段)定位。在類似結構(圖2D中未展示)中，記憶體裝置200之其他記憶體單元串中之記憶體單元210、211、212及213可沿記憶體裝置200之其他柱(未展示)的不同區段定位。
如圖2D中所示，(與各別記憶體單元210、211、212及213相關聯之)閘極283亦可沿柱255在相同區段(例如自層級202延伸至層級208之區段)處定位，記憶體單元210、211、212及213定位於該等相同區段中。閘極283中之每一者可用於存取各別層級上之一或多個記憶體單元。舉例而言，與信號WL03相關聯之閘極283可用於存取記憶體單元(例
如記憶體單元213)，且與信號WL02相關聯之閘極283可用於存取記憶體單元(例如記憶體單元212)。
如圖2D中所示，記憶體單元210、211、212及213中之每一者可包括位於閘極283中之各別閘極與通道部分(通道280M之一部分)之間的記憶體單元結構219。舉例而言，記憶體單元213可包括位於閘極283中之一者(與信號WL03相關聯之閘極283)與通道部分280.1之間的記憶體單元結構219，且記憶體單元212可包括位於閘極283中之一者(與信號WL02相關聯之閘極283)與通道部分280.2之間的記憶體單元結構219。
選擇電晶體261及262中之每一者可包括選擇電晶體結構219'。選擇電晶體結構219'可類似於或等同於記憶體單元結構219。替代地，選擇電晶體結構219'可為與記憶體單元結構219不同之MOS電晶體型結構。下文參考圖2E描述包括記憶體單元結構219之一部分的記憶體裝置200之截面(例如俯視圖)(沿剖面線2E-2E截取)。
如圖2D中所示，記憶體裝置200可包括位於記憶體單元210、211、212及213之組件(例如閘極283及記憶體單元結構219)之間的不同位置處的孔隙285。孔隙285中之每一者為可含有空氣(空氣填充孔隙(例如氣隙))或氣體(氣體填充孔隙)的空置空間。
孔隙285中之孔隙可位於兩個相鄰閘極283之間及兩個相鄰記憶體單元結構219之間(例如可佔據一位置)。兩個相鄰閘極為彼此緊靠定位之兩個閘極。兩個相鄰記憶體單元結構為彼此緊靠定位之記憶體單元結構。舉例而言，圖2D展示位於與信號WL02及WL03相關聯之相鄰閘極283之間及記憶體單元212及213的相鄰記憶體單元結構219之間的孔隙285中之一者。
如圖2D中所示，孔隙285中之孔隙可位於特定選擇線(例如選擇線2800或280')與閘極283中之相鄰閘極之間及選擇電晶體結構219'與相鄰記憶體單元結構219之間(例如可佔據一位置)。舉例而言，圖2D展示位於選擇線2800與相關聯於信號WL03之閘極283之間及選擇電晶體261之選擇電晶體結構219'與記憶體單元213之記憶體單元結構219之間的孔隙285中之一者。
圖2D展示通道280M之一些通道部分(例如通道部分280.3)暴露於孔隙285之一實例。然而，柱255可包括在通道280M之各別通道部分(例如通道部分280.3)之間的介電材料，使得通道280M並不暴露於孔隙285。
在記憶體裝置200之替代性結構中，可省略孔隙285中的一些。舉例而言，記憶體裝置200可不包括(可排除)頂部及底部孔隙285(例如選擇線2800與相關聯於信號WL03之閘極283之間的孔隙，及選擇線選擇線280'與相關聯於信號WL00之閘極283之間的孔隙)。
在記憶體裝置200之另一替代性結構中，可省略所有孔隙285。舉例而言，記憶體裝置200可不包括(可排除)孔隙285，使得藉由孔隙285佔據之位置可包括介電材料(例如介電氧化物、介電氮化物或其他介電材料)。
如圖2D中所示，記憶體裝置200可包括密封介電質287(例如介電氧化物)，其密封記憶體裝置200中之孔隙285。因此，孔隙285中之每一者可容納於一區內，該區以以下各者為界(例如由其包圍)：密封介電質287、兩個相鄰閘極283(或一個閘極283及選擇線(選擇線2800或280'))、兩個相鄰記憶體單元結構219(或一個記憶體單元結構219及一個
選擇電晶體結構219')，及通道280M之各別通道部分(例如通道部分280.3)。
在圖2D中，記憶體單元結構219可為下文參考圖2E、圖3A至圖3E、圖4A、圖4B、圖5A及圖5B所描述的之記憶體單元結構中之任一者。
圖2E展示根據本文中所描述之一些實施例的沿圖2D之線2E-2E之包括記憶體單元213之記憶體單元結構219的記憶體裝置200之一部分。如圖2E中所示，記憶體單元結構219位於閘極283(與信號WL03相關聯)與通道280M之間。記憶體單元結構219亦可由閘極283包圍。記憶體單元結構219可包括介電質屏障(例如介電質區)242M、介電質阻隔區252M、記憶體元件262M及隧道區276M。為簡單起見，僅記憶體元件262M具有橫截面線(例如影線)。圖2E中展示的記憶體裝置200之其他元件省略橫截面線。類似於記憶體元件262M，僅下文所描述的(例如在圖3A至圖14中)記憶體裝置之記憶體元件(或記憶體元件之部分)具有橫截面線。
在圖2E中，閘極283可為金屬閘極。舉例而言，閘極283可為接觸介電質屏障242M之鎢閘極。替代地，閘極283可包括金屬與金屬化合物之組合。舉例而言，閘極283可包括接觸介電質屏障242M之導電氮化鈦區，及接觸導電氮化鈦區之金屬(例如鎢)，使得導電氮化鈦區在金屬與介電質屏障242M之間。其他導電材料可用於閘極283。
介電質屏障242M可包括高k介電材料或高k介電材料之組合。高k介電材料為具有比二氧化矽之介電常數大之介電常數的介電材料。介電質屏障242M之功能中的一者包括在形成記憶體裝置200之製程期
間屏蔽(例如保護)介電質阻隔區252M不受一些製程(例如蝕刻製程)影響。介電質屏障242M可包括氧化鋁或具有比氧化鋁之介電常數大之介電常數的其他介電質(介電材料)。作為一實例，介電質屏障242M可包括氧化鋁、氧化鉿或氧化鋯。在另一實例中，介電質屏障242M可包括氧化鉿與氧化鋁、氧化矽、氧化鈦、氧化釓、氧化鈮及氧化鉭中之至少一者的混合物。在另一實例中，介電質屏障242M可包括氧化鋯與氧化鋁、氧化矽、氧化鈦、氧化釓、氧化鈮及氧化鉭中之至少一者的混合物。在另一實例中，介電質屏障242M可包括氧化鉿及氧化鋯與氧化鋁、氧化矽、氧化鈦、氧化釓、氧化鈮及氧化鉭中之至少一者的混合物。其他高k介電質可用於介電質屏障242M。介電質屏障242M可具有在約15埃至約50埃之範圍內的厚度(自閘極283至介電質阻隔區252M)。
介電質阻隔區252M包括與介電質屏障242M之材料不同的材料。介電質阻隔區252M安置在介電質屏障242M上且接觸該介電質屏障。介電質阻隔區252M提供用以組隔電荷自記憶體元件262M流動至閘極283之機構。介電質阻隔區252M可為氧化物(例如氧化矽)或其他介電材料。
記憶體元件262M可經組態以將資訊儲存在記憶體單元213中。記憶體元件262M可為介電氮化物區(例如包括介電氮化矽之區)。記憶體元件262M之其他介電材料可用於捕獲電荷。替代地，記憶體元件262M可為多晶矽(多晶矽(polysilicon))。儲存在記憶體單元213中之資訊的值(例如表示一個位元或多個位元之值)可係基於記憶體元件262M中之電荷的量(例如電子的數目)。記憶體元件262M中之電荷的量可部分地基於施加至閘極283之電壓(例如由信號WL03攜載)的值、施加至通道280M
之電壓的值或施加至閘極283及通道280M之電壓的兩個值受控制(例如增加或減少)。舉例而言(例如在寫入操作中)，記憶體元件262M中之電子的數目可藉由控制(例如增大)施加至閘極283之電壓的值以使得來自通道280M之電子中的一些移動(例如穿隧)至記憶體元件262M(經由隧道區276M)而增加。在另一實例中(例如在抹除操作中)，記憶體元件262M中之電子的數目可藉由控制(例如減小)施加至閘極283之電壓的值以使來自記憶體元件262M之電子中的一些移動至通道280M(經由隧道區276M)而減少。
隧道區276M可經構造以允許電荷(例如電子)在記憶體元件262M與通道280M之間的穿隧(例如輸送)。隧道區276M可包括氧化物(例如氧化矽)、氮化物(例如氮化矽)，或氧化物與氮化物之組合。舉例而言，隧道區276M可為單個(例如僅一個)介電質(例如氧化物)。在另一實例中，隧道區276M可包括多個介電質，該多個介電質可構造為介電材料之不同區(例如層)。舉例而言，隧道區276M可包括包夾在兩個介電氧化物區(例如氧化矽之兩個層)之間的介電氮化物區(例如一層氮化矽)。
通道280M可包括半導體材料。通道280M之實例材料包括多晶矽(例如未摻雜或摻雜多晶矽)。多晶矽可為n型或p型多晶矽。如上文所描述，通道280M為在記憶體裝置200之操作(例如讀取、寫入或抹除)期間可攜載電流之導電路徑的部分。
部分258可為中空部分(例如空置部分)或實心部分(例如具有介電材料或導電材料之部分)。因此，通道280M可為中空通道(例如，在部分258為空置或用非導電材料(例如介電氧化物，諸如氧化矽)填充的情況下)。
圖2D及圖2E中展示的記憶體單元結構219為記憶體裝置200之一實例記憶體單元結構。然而，記憶體單元結構219可為(或可包括)下文參考圖3A至圖14所描述的記憶體單元結構中之任一者。因此，記憶體單元結構219可由下文參考圖3A至圖14所描述的記憶體單元結構中之任一者取代。
圖3A、圖3B、圖3C、圖3D、圖3E、圖4A、圖4B、圖5A及圖5B展示根據本文中所描述之一些實施例的各別記憶體裝置300A、300B、300C、300D、300E、400A、400B、500A及500B之部分之結構的側視圖(橫截面圖)。本文中所描述之圖式針對相似或相同元件給出相同標籤(例如參考名稱及編號)。為簡單起見，本文中之描述避免重複對相同記憶體裝置內及不同記憶體裝置中之相似或相同元件的描述。亦為簡單起見，圖式僅中展示下文所描述的記憶體裝置中之每一者之一部分。然而，下文參考圖3A至圖14所描述的記憶體裝置中之每一者可包括類似於或等同於記憶體裝置100(圖1)及200(圖2A至圖2E)之元件的元件。
舉例而言，層級608上方之記憶體裝置300A之元件可類似於圖2D中之記憶體裝置200之層級208上方的元件。在另一實例中，部分694中(例如層級602與線(例如源極)692)之間)的記憶體裝置300A之元件可類似於或等同於圖2D中之記憶體裝置200之部分294中的元件。
如圖3A中所示，記憶體裝置300A可包括基板699、導電區692，及層級602至608(例如在z方向上之豎直層級，該z方向垂直於x方向(自通道680至閘極683之方向))。記憶體裝置300A可包括記憶體單元610、611、612及613、位於各別層級602至608上之閘極683、具有在z方向上延伸穿過層級602至608之長度的通道680，及部分658。記憶體裝置
300A可包括位於層級603、605及607處之孔隙685及密封記憶體裝置300A中之孔隙685的密封介電質687。孔隙685中之每一者為可含有空氣(空氣填充孔隙(例如氣隙))或氣體(氣體填充孔隙)的空置空間。
記憶體單元610、611、612及613中之每一者可包括記憶體單元結構619a，該記憶體單元結構可位於各別閘極(閘極683中之一者)與通道680之通道部分之間。舉例而言，記憶體單元613可包括位於閘極683中之一者與通道部分680.1之間的記憶體單元結構619a，且記憶體單元612可包括位於閘極683中之一者與通道部分680.2之間的記憶體單元結構619a。
每一記憶體單元結構619a可包括介電質屏障(例如介電質區)642、介電質阻隔區652、記憶體元件662及隧道區(隧道區676之一部分)。如圖3A中所示，隧道區676可包括多個隧道介電質(例如介電材料之不同層)671、672及673之組合。隧道介電質671、672及673可分別包括介電氧化物(例如氧化矽)之區、介電氮化物(例如氮化矽)之區，及介電氧化物(例如氧化矽)之另一區。
孔隙685中之每一者可位於兩個相鄰閘極683之間及兩個相鄰記憶體單元結構219之間(例如可佔據一位置)。舉例而言，圖3A展示位於與記憶體單元612及613之記憶體單元結構619a相關聯之兩個閘極683之間的孔隙(孔隙685中之一者)。孔隙685中之每一者可藉由介電質區(其為隧道區676之部分)與通道680之通道部分(例如通道部分680.3)分隔開。
如圖3A中所示，閘極683可包括閘極部分681a、681b、681c及682。閘極部分681a、681b、681c可具有可與閘極部分682之材料(例如鎢)不同的同一材料(例如導電氮化鈦)。在記憶體裝置300A之替代性
結構中，可省略閘極部分681a及681b，使得閘極部分682可佔據閘極部分681a及681b之位置。在記憶體裝置300A之另一替代性結構中，可省略閘極部分681a、681b及681c，使得閘極部分682可佔據閘極部分681a、681b及681c之位置。
密封介電質687、閘極683、介電質屏障642、介電質阻隔區652、記憶體元件662、隧道區676、通道680及部分658之材料可分別類似於或等同於圖2E的密封介電質287、閘極283、介電質屏障242M、介電質阻隔區252M、記憶體元件262M、隧道區276M、通道280M及部分258之材料。
在圖3B中，記憶體裝置300B之部分的結構可為圖3A之記憶體裝置300A之部分之結構的變體。記憶體裝置300A與300B之間的差異包括(如圖3B中所示)在圖3B中排除(例如省略)兩個相鄰記憶體單元結構619b之間的隧道介電質672(例如氮化矽)之一部分。如圖3A中所示，兩個相鄰記憶體單元結構619a之間的隧道介電質673(例如氧化矽)未暴露(並不暴露)於對應孔隙(圖3A中之孔隙685中的一者)。在圖3B中，由於省略(例如移除)兩個相鄰記憶體單元結構619b之間的隧道介電質672(例如氮化矽)之一部分，故兩個相鄰記憶體單元結構619b之間的隧道介電質673(例如氧化矽)之一部分暴露於對應孔隙(孔隙785中之一者)。孔隙785中之每一者為可含有空氣(空氣填充孔隙(例如氣隙))或氣體(氣體填充孔隙)的空置空間。記憶體裝置300B可包括用以密封記憶體裝置300B中之孔隙785的密封介電質787(其類似於圖3A之密封介電質687)。
在圖3C中，記憶體裝置300C之部分的結構可為圖3A之記憶體裝置300A之部分之結構的變體。記憶體裝置300C與300A之間的差異
包括(如圖3C中所示)圖3C中之介電質屏障642'的結構。如圖3C中所示，介電質屏障642'可為圖3A之介電質屏障642(例如氧化鋁或其他高k介電質)，其中圖3A中之介電質屏障642的部分(例如頂部部分及底部部分)自記憶體單元結構619c中之每一者移除。在圖3C中，由於記憶體單元結構619c中之每一者省略(例如移除)記憶體單元結構619c中之每一者中的介電質屏障642之一部分，故記憶體單元結構619c中之每一者中的介電質阻隔區652及記憶體元件662暴露於對應孔隙(孔隙885中之一者)或暴露於兩個對應孔隙885。孔隙885中之每一者為可含有空氣(空氣填充孔隙(例如氣隙))或氣體(氣體填充孔隙)的空置空間。
如圖3C中所示，閘極683中之每一者具有在垂直於x方向(其為通道680至閘極683之方向)的z方向上延伸之厚度683T。圖3C亦展示介電質屏障642'具有小於閘極683之厚度683T的長度642L(在z方向上延伸)。作為與圖3A之比較，介電質屏障642之長度可至多等於閘極683中之每一者的厚度(例如厚度683T)。記憶體裝置300C可包括用以密封記憶體裝置300C中之孔隙885的密封介電質887(其類似於圖3A之密封介電質687)。
在圖3D中，記憶體裝置300D之部分的結構可為圖3C之記憶體裝置300C之部分之結構的變體。記憶體裝置300D與300C之間的差異包括(如圖3D中所示)在圖3D中排除(例如省略)兩個相鄰記憶體單元結構619d之間的隧道介電質672(例如氮化矽)之一部分。如圖3D中所示，由於省略(例如移除)兩個相鄰記憶體單元結構619d之間的隧道介電質672(例如氮化矽)之一部分，故兩個相鄰記憶體單元結構619d之間的隧道介電質673(例如氧化矽)之一部分暴露於對應孔隙(孔隙985中之一者)。孔隙985
中之每一者為可含有空氣(空氣填充孔隙(例如氣隙))或氣體(氣體填充孔隙)的空置空間。記憶體裝置300D可包括用以密封記憶體裝置300D中之孔隙985的密封介電質987(其類似於圖3A之密封介電質687)。
在圖3E中，記憶體裝置300E之部分的結構可為圖3D之記憶體裝置300D之部分之結構的變體。記憶體裝置300E與300D之間的差異包括(如圖3E中所示)納入(例如添加)暴露於孔隙1085之通道680之通道部分(例如通道部分680.3)中之區684。孔隙1085中之每一者為可含有空氣(空氣填充孔隙(例如氣隙))或氣體(氣體填充孔隙)的空置空間。區684(例如摻雜區)可具有摻雜劑之一量(例如摻雜濃度)，該摻雜劑之量與通道部分680.1及680.2中之每一者中的摻雜劑之一量(例如摻雜濃度)不同。記憶體裝置300E可包括用以密封記憶體裝置300E中之孔隙1085的密封介電質1087(其類似於圖3A之密封介電質687)。
如圖4A中所示，記憶體裝置400A可包括類似於或等同於圖3A之記憶體裝置300A中之彼等元件的元件。記憶體裝置400A可包括記憶體單元結構1119a、通道1180及孔隙1185。孔隙1185中之每一者為可含有空氣(空氣填充孔隙(例如氣隙))或氣體(氣體填充孔隙)的空置空間。每一記憶體單元結構1119a可位於各別閘極(閘極683中之一者)與通道1180之通道部分之間。舉例而言，記憶體單元613可包括位於閘極683中之一者與通道部分680.1之間的記憶體單元結構1119a，且記憶體單元612可包括位於閘極683中之一者與通道部分680.2之間的記憶體單元結構1119a。
孔隙1185中之每一者可位於兩個相鄰閘極683之間及兩個相鄰記憶體單元結構1119a之間(例如可佔據一位置)。舉例而言，圖4A展示位於與記憶體單元612及613之兩個對應記憶體單元結構1119a相關聯的
兩個相鄰閘極683之間的孔隙(孔隙1185中之一者)。孔隙1185中之每一者可藉由介電質區(其為隧道區1176之部分)與通道1180的通道部分(例如通道部分680.3)分隔開。
記憶體單元結構1119a中之每一者可包括介電質屏障(例如介電質區)1142、介電質阻隔區652、材料1160'、記憶體元件1162'及隧道區(隧道區1176之一部分)。
通道1180可包括類似於或等同於通道680(圖3A)之材料的材料。隧道區1176可為單個隧道介電質(例如氧化物)。替代地，隧道區1176可包括多個隧道介電質(例如介電材料之不同層)之組合。記憶體元件1162'可為多晶矽。替代地，記憶體元件1162'可包括可捕獲電荷之其他材料。材料1160'可包括金屬、金屬化合物，或金屬與金屬化合物之組合。材料1160'可包圍頂部、底部及記憶體元件1162'之側面。在記憶體裝置400A之替代性結構中，記憶體裝置400A可省略材料1160'，使得記憶體元件1162'可接觸介電質屏障1142。如圖11G中所示，介電質屏障1142(例如高k介電材料)可包圍介電質阻隔區652(例如氧化矽)。記憶體裝置400A可包括用以密封記憶體裝置400A中之孔隙1185的密封介電質1187(其類似於圖3A之密封介電質687)。
在圖4B中，記憶體裝置400B之部分的結構可為圖4A之記憶體裝置400A之部分之結構的變體。記憶體裝置400B與400A之間的差異包括(如圖4B中所示)圖4B中之介電質屏障1142'的結構。如圖4B中所示，介電質屏障1142'可為圖3A之介電質屏障642(例如氧化鋁或其他高k介電質)，其中圖4A中之介電質屏障1142的部分(例如頂部部分及底部部分)自記憶體單元結構1119b中之每一者移除。在圖4B中，由於記憶體單元結構
1119b中之每一者中的介電質屏障642之一部分自記憶體單元結構1119b中之每一者省略(例如移除)，故記憶體單元結構1119b中之每一者中的介電質阻隔區652及記憶體元件1162'暴露於對應孔隙(孔隙1285中之一者)或暴露於兩個對應孔隙1285。孔隙1285中之每一者為可含有空氣(空氣填充孔隙(例如氣隙))或氣體(氣體填充孔隙)的空置空間。記憶體裝置400B可包括用以密封記憶體裝置400B中之孔隙1285的密封介電質1287(其類似於圖3A之密封介電質687)。
在圖5A中，記憶體裝置500A之部分的結構可為圖4A之記憶體裝置400A之部分之結構的變體。記憶體裝置500A與400A之間的差異包括在圖5A中不存在孔隙1185。如圖5A中所示，記憶體裝置500A可包括介電材料(例如氮化矽)624'，該介電材料佔據孔隙1185在記憶體裝置400A(圖4A)中佔據的相同位置。
在圖5B中，記憶體裝置500B之部分的結構可為圖4A之記憶體裝置400A之部分之結構的變體。記憶體裝置500B與400A之間的差異包括在圖5B中不存在孔隙1185。如圖5B中所示，記憶體裝置500B可包括介電材料(例如氮化矽)622'，該介電材料佔據孔隙1185在記憶體裝置400A(圖4A)中佔據的相同位置。
本文中所描述之記憶體裝置中之孔隙(例如圖2A至圖5B中展示的記憶體裝置)使得記憶體裝置600之記憶體單元的階層(例如在z方向上之豎直階層間距)之間的距離(例如豎直間隔)相對較小(例如約30奈米或更少)。一個階層至另一階層的較小距離(例如較小豎直層間距(例如較薄階層間距))可使得具有相對較小尺寸(例如較小豎直大小)的元件形成於本文中所描述之記憶體裝置中。此隨後可使得所描述記憶體裝置針對給定裝
置尺寸(例如豎直尺寸)與一些習知記憶體裝置相比具有較高記憶體儲存密度。
此外，本文中所描述之記憶體裝置中的孔隙可具有優於習知記憶體裝置之其他改良。舉例而言，孔隙可減小閘極之間(例如局部字線之間)的耦合電容，該等閘極諸如閘極283(圖2E)或閘極683(圖3A至圖5B)。在另一實例中，如圖2D至圖5B中所示，本文中所描述之記憶體單元(例如記憶體單元210、211、212及213或記憶體單元610、611、612及613)的記憶體元件(例如記憶體元件262M、662或1162')彼此分隔開(例如形成記憶體元件之材料並非材料之連續層(例如膜))。此分隔可防止電荷自一個記憶體單元移動至另一記憶體單元(相鄰記憶體單元)。此可改良儲存於本文中所描述之記憶體裝置之記憶體單元中的資訊的可靠性。此亦可減小記憶體單元之間的電阻，由此進一步改良本文中所描述之記憶體裝置的效能。
圖6A至圖6O展示根據本發明之一些實施例的在形成記憶體裝置600之製程期間的元件之橫截面圖。圖6A展示在介電材料622及624在z方向上形成於各別層級602至608中之後的記憶體裝置600。z方向(例如豎直方向)為垂直於基板699(例如自基板向外)之方向。z方向亦垂直於x方向。如圖6A中所示，介電材料622及624可形成於記憶體裝置600之部分694上方。為了不模糊本文中所描述之實施例，省略形成記憶體裝置600之部分694之結構的製程。然而，熟習此項技術者可認識到，部分694可經形成包括記憶體單元串之選擇電晶體(例如源極選擇電晶體)或多個選擇電晶體(例如多個串聯連接之源極選擇電晶體)。部分694中之選擇電晶體(或選擇電晶體)可類似於圖2C之選擇電晶體262。
如圖6A中所示，介電材料622及624可形成於導電區692上方，該導電區可形成於基板699上方。導電區692及基板699可分別類似於或等同於圖2C之導電區292及基板299。
在圖6A中，形成介電材料622及624可包括在各別層級602至608中沈積交替的介電材料(例如交替的介電材料622之層與介電材料624之層)。介電材料622可包括氧化物材料(例如二氧化矽SiO2)。介電材料624可包括氮化物材料(例如亞硝酸矽SiN4)。圖6A展示介電材料622及624之七個層作為一實例。取決於待包括於記憶體裝置600中之記憶體單元之階層(例如在z方向上之豎直階層)的數目，介電材料622及624之層的數目可不同於七。
圖6B展示介電材料622及624中之位置(呈虛線形式)，其中開口(例如孔)632將形成於後續製程中。
圖6C展示在開口632形成之後的記憶體裝置600。形成開口632可包括移除介電材料622及624之部分(在開口632之位置處)(其分別為介電材料622'及624')，保留介電材料622及624之剩餘部分。
圖6D展示在凹陷624R形成之後的記憶體裝置600。形成凹陷624R可包括如圖6D中所示移除介電材料624'之一部分(在凹陷624R之位置處)且保留介電材料624"之剩餘部分。蝕刻製程可用於移除介電材料624'(圖6C)之部分以形成凹陷624R(圖6D)。蝕刻製程可包括原子層蝕刻(ALE)製程。
圖6E展示在屏障材料(或材料)640形成之後的記憶體裝置600。屏障材料640之一部分可為記憶體裝置600之記憶體單元的介電質屏障之部分(如下文在形成記憶體裝置600之後續製程中所描述)。如圖6E中
所示，屏障材料640可形成以使得屏障材料640與凹陷624R中之每一者的壁及開口632之其他部分的壁(例如開口632中之介電材料622'的豎直壁)共形。
形成屏障材料640可包括經由開口632沈積高k介電材料中的一或多者。高k介電材料可包括上文參考圖2E所描述的介電質屏障242M之材料。因此，作為一實例，形成屏障材料640可包括沈積(經由開口632)氧化鋁、氧化鉿及氧化鋯中之一者。在另一實例中，形成屏障材料640可包括沈積氧化鉿與氧化鋁、氧化矽、氧化鈦、氧化釓、氧化鈮及氧化鉭中之至少一者的混合物。在另一實例中，形成屏障材料640可包括沈積(經由開口632)氧化鋯與氧化鋁、氧化矽、氧化鈦、氧化釓、氧化鈮及氧化鉭中之至少一者的混合物。在另一實例中，形成屏障材料640可包括沈積氧化鉿及氧化鋯與氧化鋁、氧化矽、氧化鈦、氧化釓、氧化鈮及氧化鉭中之至少一者的混合物。形成屏障材料640可包括沈積其他高k介電質。
可使用多個沈積製程中的一或多者執行屏障材料640之沈積(例如經由開口632之一或多種高k介電質的沈積)。舉例而言，沈積可使用化學氣相沈積(CVD)、原子層沈積(ALD)或適用於形成諸如記憶體裝置600之3D記憶體裝置的另一製程實施。ALD製程允許形成區作為區之每一子區中之多個不同化合物的奈米層合物，使得所形成區在奈米範圍內具有總厚度。術語「奈米層合物」意謂分層堆疊中之兩種或多於兩種材料的超薄層之複合膜。通常，奈米層合物中之每一層具有在奈米範圍內之數量級的厚度。此外，奈米層合物之每一個別材料層可具有低至材料之單層或高至多個奈米(例如5奈米)之厚度。
在圖6E中，屏障材料640可形成為具有在約15埃至約50埃之範圍內的厚度。自凹陷624R中之每一者的壁且自開口632之其他部分的壁(例如自開口632中之介電材料622'的豎直壁)量測屏障材料640之厚度。
圖6F展示在經由開口632在凹陷624R中之每一者中形成阻隔材料(或材料)650之後的記憶體裝置600。阻隔材料650之一部分可為記憶體裝置600之記憶體單元的介電質阻隔區之部分(如下文在形成記憶體裝置600之後續製程中所描述)。在圖6F中，阻隔材料650可包括氧化矽或其他介電材料。阻隔材料650可經選擇不同於屏障材料640。阻隔材料650可藉由在屏障材料640上(包括在凹陷624R之屏障材料640中)沈積(例如使用ALD製程或其他製程)介電材料(例如氧化矽)而形成。接著，可執行另一製程(例如蝕刻製程)以移除(例如切割)介電材料(例如氧化矽)之一部分。介電材料(例如氧化矽)之剩餘部分為位於凹陷624R中之每一者中的阻隔材料650(在圖6F中)。
圖6G展示在介電質阻隔區652形成於凹陷624R中之每一者中之後的記憶體裝置600。介電質阻隔區652可藉由移除凹陷624R中之每一者中的阻隔材料650(圖6F)之一部分且保留凹陷624R中之每一者中的阻隔材料650之剩餘部分(其為介電質阻隔區652)而形成。如圖6G中所示，凹陷624R中之每一者中的介電質阻隔區652可具有一厚度(例如在x方向上之水平厚度)，使得整個介電質阻隔區652可位於凹陷624R中之各別凹陷中。此意謂在(凹陷624R中之)特定凹陷處沒有在該特定凹陷外部之介電質阻隔區652之部分。
圖6H展示在記憶體元件662形成於凹陷624R中之每一者中之後的記憶體裝置600。用於形成記憶體元件662之材料可包括介電氮化
物(例如氮化矽)或能夠儲存(例如捕獲)電荷之其他材料，該電荷可表示儲存於記憶體元件662中之資訊的值。記憶體元件662可藉由在凹陷624R中之介電質阻隔區652上及在屏障材料640上沈積(例如使用ALD製程或藉由其他製程)介電材料(例如氮化矽或其他材料)而形成。接著，可執行另一製程(例如蝕刻製程)以移除(例如切割)介電材料(例如氮化矽)之一部分。介電材料之剩餘部分為位於凹陷624R中之每一者中的記憶體元件662。
可對記憶體元件662執行額外製程。舉例而言，可執行氧化製程以氧化記憶體元件662之部分(例如表面)662a。在另一實例中，可移除(例如切割)記憶體元件662之部分(例如部分662b)，使得僅記憶體元件662之部分662c保留在凹陷624R中之每一者中。
圖6I展示在移除屏障材料640(圖6H)之一部分以在凹陷624R中之每一者中形成介電質屏障642之後的記憶體裝置600。ALE製程可用於移除(例如圖案化)圖6H之屏障材料640，以便形成圖6I之介電質屏障642。除了ALD為沈積製程且ALE製程為移除製程之外，ALE製程類似於ALD製程。ALE製程為基於依序、自限性表面反應之材料移除技術。ALE製程提供藉由原子層控制移除膜從而允許奈米製造各種電子裝置的能力。在週期中已使用依序、自限性熱反應藉由錫(II)乙醯基丙酮酸鹽(Sn(acac)2)及HF作為反應物來報告Al2O3之ALE移除。據報告使用Sn(acac)2及HF來蝕刻Al2O3，取決於處理溫度，在150℃至250℃之溫度下以埃每週期之蝕刻速率提供Al2O3的線性移除。亦已報告在依序自限性熱反應中使用Sn(acac)2及HF作為反應物之HfO2的ALE，其中藉由ALE製程之HfO2的線性移除得以實現。可藉由ALE蝕刻之其他材料包括其他金屬氧化物、金屬氮化物、金屬磷化物、金屬硫化物及金屬砷化物。
圖6J展示在隧道區676形成之後的記憶體裝置600。隧道區676可包括多個隧道介電質(例如介電材料之不同層)671、672及673之組合。隧道介電質671、672及673可分別包括介電氧化物(例如氧化矽)之區、介電氮化物(例如氮化矽)之區，及介電氧化物(例如氧化矽)之另一區。在記憶體裝置600之替代性結構中，隧道區676可省略隧道介電質671、672及673中之一者或兩者。舉例而言，可省略隧道介電質671或672或兩者。在記憶體裝置600之另一替代性結構中，隧道區676可具有四個或多於四個隧道介電質(例如介電材料之四個或更多個不同層)。介電氮化物(例如氮化矽)及介電氧化物(例如氧化矽)在本文中用作隧道區676之一或多種材料的一實例。然而，其他介電材料可用於隧道區676。
在圖6J中，形成隧道介電質671可包括執行氧化製程(例如原位蒸氣產生(ISSG))以在包括於記憶體元件662中之材料(例如介電氮化物)之一部分上形成隧道介電質671。因此，隧道介電質671(例如氧化矽)可為已由氧化製程氧化之記憶體元件662(例如氮化矽)之一部分。隧道介電質672可在隧道介電質671形成之後形成。形成隧道介電質672可包括在隧道介電質671上(經由開口632)及在開口632(如圖6J中所示)之其他部分上沈積介電材料(例如氮化矽或其他介電材料)。隧道介電質673可在隧道介電質672形成之後形成。形成隧道介電質673可包括執行氧化製程(例如原位蒸氣產生(ISSG))以在隧道介電質672上形成隧道介電質673。因此，隧道介電質673(例如氧化矽)可為已由氧化製程氧化之隧道介電質672(例如氮化矽)之一部分。如圖6J中所示，介電質阻隔區652及記憶體元件662已形成於凹陷624R中之每一者中。此可改良後續穿孔蝕刻製程(例如形成連接至導電區692之導電路徑(例如圖6K中之通道680)的製程)的裕度。
圖6K展示在通道680形成之後的記憶體裝置600。通道680可類似於(或等同於)圖2D之通道280M的部分(例如層級202至208之間的部分)。圖6K中之通道680可為半導體材料。通道680之實例材料包括多晶矽(例如未摻雜至摻雜多晶矽)。通道680可為n型多晶矽或p型多晶矽。
圖6L展示在自位置624G移除介電材料624"(圖6K)之後的記憶體裝置600。如圖6L中所示，(標記於圖6D中之)凹陷624R中之每一者中的介電質屏障642暴露於各別位置624G處。如下文所描述，記憶體裝置600之閘極(例如可為字線之部分的控制閘極)可形成於介電材料624"經移除之位置624G中。
圖6M展示在閘極683形成於位置624G中之後的記憶體裝置600。閘極683中之每一者接觸各別介電質屏障642。閘極683中之每一者可為金屬閘極。閘極683中之每一者可包括閘極部分681a、681b、681c及682。閘極部分681a、681b、681c可具有可不同於閘極部分682之導電材料(例如鎢)的同一導電材料(例如導電氮化鈦)。在閘極683之替代性結構中，可省略閘極部分681a及681b，使得閘極部分682可佔據閘極部分681a及681b之位置。在閘極683之另一替代性結構中，可省略閘極部分681a、681b及681c，使得閘極部分682可佔據閘極部分681a、681b及681c之位置。在圖6M中，形成閘極683可包括在位置624G之部分中(位置624G之壁上)沈積(例如藉由使用ALD製程或藉由其他製程)導電材料(例如導電氮化鈦)，以形成僅閘極部分681c或所有閘極部分681a、681b及681c，且隨後在位置624G之剩餘部分中沈積另一導電材料(例如鎢)以形成閘極部分682。
圖6N展示在自位置622A移除介電材料622'(圖6M)之後的
記憶體裝置600。如圖6N中所示，由於介電材料622'(例如氧化矽)經移除，氧化矽並不直接位於位置622A處的記憶體元件662之間。如下文所描述，記憶體裝置600之孔隙可形成於介電材料622'經移除之位置622A中。
圖6O展示在記憶體裝置600之孔隙685及密封介電質687形成之後的記憶體裝置600。如圖6O中所示，孔隙685可位於介電材料622'經移除之位置622A處。密封介電質687可藉由密封製程形成，該密封製程可包括電漿增強型化學氣相沈積(PECVD)或其他消耗製程。孔隙685可藉由在自位置622A(圖6N)移除介電材料622'(圖6M)之後有意地保留位置622A(圖6N)處之空置空間而形成。孔隙685(圖6O)中之每一者不含導電材料(例如金屬、導電多晶矽或其他導電材料)或介電材料(例如氧化物、氮化物或其他介電材料)。孔隙685中之每一者可含有空氣(空氣填充孔隙)或氣體(氣體填充孔隙)。在記憶體裝置600完成之後，孔隙685(圖6O)保留在記憶體裝置600中。圖6O亦展示記憶體裝置600之部分658。形成記憶體裝置600之製程可包括在部分658中形成(例如藉由使用沈積製程)介電材料(例如氧化矽)或導電材料。替代地，形成記憶體裝置600之製程可使部分658空置(例如不用材料填充部分658)。
在圖6O中展示的記憶體裝置600之結構形成之後，額外製程可用於完成記憶體裝置600。完成後，記憶體裝置600可包括類似於記憶體裝置100(圖1)及記憶體裝置200(圖2A至圖2E)的元件。
如圖6O中所示，記憶體裝置600包括類似於或等同於記憶體裝置300A(圖3A)之元件。因此，上文參考圖6A至圖6O所描述的製程亦可用於形成記憶體裝置300A。
圖7A及圖7B展示根據本文中所描述之一些實施例的在形
成記憶體裝置700之製程期間之元件的橫截面圖。記憶體裝置700可為記憶體裝置600之變體。因此，用於形成記憶體裝置600之製程(上文參考圖6A至圖6O所描述)中的一些可用於形成圖7A及圖7B之記憶體裝置700。舉例而言，除了圖7A中之位置672A以外，圖7A之元件與圖6N之元件相同。如圖7A中所展示，已自位置672A移除隧道介電質672(例如氮化矽)之一部分。自位置672A移除隧道介電質672之部分可包括相對於緊鄰位置672A之其他元件選擇性地(例如相對於閘極683、介電質屏障642及隧道介電質673選擇性地)蝕刻位置672A處之隧道介電質672。
圖7B展示在孔隙785及密封介電質787形成之後的記憶體裝置700。密封介電質787可藉由一製程形成，該製程類似於用於形成記憶體裝置600之密封介電質687(圖6O)的製程。
如圖7B中所示，孔隙785可佔據(例如可位於)位置622A及672A(標記於圖7A中)。在自各別位置622A及672A移除介電材料622'(例如氧化矽)及隧道介電質672(例如氮化矽)之一部分之後，孔隙785可藉由有意地保留位置622A及672A處之空置空間而形成。孔隙785(圖7B)中之每一者不含導電材料(例如金屬、導電多晶矽或其他導電材料)或介電材料(例如氧化物、氮化物或其他介電材料)。孔隙785中之每一者可含有空氣(空氣填充孔隙)或氣體(氣體填充孔隙)。在記憶體裝置700完成之後，孔隙785(圖7B)保留在記憶體裝置700中。
在圖7B中展示的記憶體裝置700之結構形成之後，額外製程可用於完成記憶體裝置700。完成後，記憶體裝置700可包括類似於記憶體裝置100(圖1)及記憶體裝置200(圖2A至圖2E)的元件。
如圖7B中所示，記憶體裝置700包括類似於或等同於記憶
體裝置300B(圖3B)之元件。因此，用於形成記憶體裝置700之製程亦可用於形成記憶體裝置300B。
圖8A及圖8B展示根據本文中所描述之一些實施例的在形成記憶體裝置800之製程期間之元件的橫截面圖。記憶體裝置800可為記憶體裝置600(圖6O)之變體。因此，用於形成記憶體裝置600之製程(上文參考圖6A至圖6O所描述)中的一些可用於形成圖8A及圖8B之記憶體裝置800。舉例而言，除了圖8A中之位置642A及642B以外，圖8A之元件與圖6N之元件相同。在圖8A中，在已自位置642A及642B移除介電質屏障642之一部分之後，介電質屏障642'(例如高k介電材料)為圖6N之介電質屏障642(例如高k介電材料)的剩餘(未經移除)部分。自位置642A及642B移除介電質屏障642(圖6N)之一部分可包括相對於緊鄰位置642A及642B之其他元件(例如閘極683、介電質阻隔區652、記憶體元件662及隧道介電質672)選擇性地蝕刻(例如使用ALE製程)位置642A及642B處之介電質屏障642(圖6N)的一部分。
圖8B展示在孔隙885及密封介電質887形成之後的記憶體裝置800。密封介電質887可藉由一製程形成，該製程類似於用於形成記憶體裝置600之密封介電質687(圖6O)的製程。
如圖8B中所示，孔隙885可佔據(例如可位於)位置622A、642A及642B(標記於圖8A中)。在自各別位置622A、642A及642B移除介電材料622'(例如氧化矽)及介電質屏障642(例如高k介電材料)之一部分之後，孔隙885可藉由有意地保留位置622A、642A及642B處之空置空間而形成。孔隙885(圖8B)中之每一者不含導電材料(例如金屬、導電多晶矽或其他導電材料)或介電材料(例如氧化物、氮化物或其他介電材料)。孔
隙885中之每一者可含有空氣(空氣填充孔隙)或氣體(氣體填充孔隙)。在記憶體裝置800完成之後，孔隙885(圖8B)保留在記憶體裝置800中。
在圖8B中展示的記憶體裝置800之結構形成之後，額外製程可用於完成記憶體裝置800。完成後，記憶體裝置800可包括類似於記憶體裝置100(圖1)及記憶體裝置200(圖2A至圖2E)的元件。
如圖8B中所示，記憶體裝置800包括類似於或等同於記憶體裝置300C(圖3C)之元件。因此，用於形成記憶體裝置800之製程亦可用於形成記憶體裝置300C。
圖9A及圖9B展示根據本文中所描述之一些實施例的在形成記憶體裝置900之製程期間之元件的橫截面圖。記憶體裝置900可為記憶體裝置800(圖8A及圖8B)之變體。因此，用於形成記憶體裝置800之製程中的一些可用於形成圖9A及圖9B之記憶體裝置900。舉例而言，除了圖9A中之位置672A以外，圖9A之元件與圖8A之元件相同。如圖9A中所示，已自位置672A移除隧道介電質672之一部分。自位置672A移除隧道介電質672(例如氮化矽)之一部分可包括相對於緊鄰位置672A之其他元件(例如閘極683、介電質屏障642'、介電質阻隔區652、記憶體元件662及隧道介電質673)選擇性地蝕刻位置672A處的隧道介電質672之一部分。可在自位置642A及642B移除介電質屏障642之部分之前或之後執行自位置672A移除隧道介電質672之部分。
圖9B展示在孔隙985及密封介電質987形成之後的記憶體裝置900。密封介電質987可藉由一製程形成，該製程類似於用於形成記憶體裝置800之密封介電質887(圖8B)的製程。
如圖9B中所示，孔隙985可佔據(例如可位於)位置622A、
642A、642B及672A(標記於圖9A中)。在自各別位置622A、642A、642B及672A移除介電材料622'(例如氧化矽)、介電質屏障642(例如高k介電材料)之一部分及隧道介電質672(例如氮化矽)之一部分之後，孔隙985可藉由有意地保留位置622A、642A、642B及672A處之空置空間而形成。孔隙985(圖9B)中之每一者不含導電材料(例如金屬、導電多晶矽或其他導電材料)或介電材料(例如氧化物、氮化物或其他介電材料)。孔隙985中之每一者可含有空氣(空氣填充孔隙)或氣體(氣體填充孔隙)。在記憶體裝置900完成之後，孔隙985(圖9B)保留在記憶體裝置900中。
在圖9B中展示的記憶體裝置900之結構形成之後，額外製程可用於完成記憶體裝置900。完成後，記憶體裝置900可包括類似於記憶體裝置100(圖1)及記憶體裝置200(圖2A至圖2E)的元件。
如圖9B中所示，記憶體裝置900包括類似於或等同於記憶體裝置300D(圖3D)之元件。因此，用於形成記憶體裝置900之製程亦可用於形成記憶體裝置300D。
圖10A、圖10B及圖10C展示根據本文中所描述之一些實施例的在形成記憶體裝置1000之製程期間之元件的橫截面圖。記憶體裝置1000可為記憶體裝置900(圖9A及圖9B)之變體。因此，用於形成記憶體裝置900之製程中的一些可用於形成圖10A、圖10B及圖10C之記憶體裝置1000。舉例而言，除了圖10A中之位置673A以外，圖10A之元件與圖9A之元件相同。如圖10A中所示，已自位置673A移除隧道介電質673(例如氧化矽)之一部分。自位置673A移除隧道介電質673之一部分可包括相對於緊鄰位置673A之其他元件(例如閘極683、介電質屏障642'、介電質阻隔區652、記憶體元件662、隧道介電質672及通道680)選擇性地蝕刻位置
673A處的隧道介電質673之一部分。可在自位置672A移除隧道介電質672之部分之後執行自位置673A移除隧道介電質673的部分。
圖10B展示在區684形成於通道680之通道部分(在位置673A處暴露之該通道部分)中之後的記憶體裝置1000。形成區684可包括將摻雜劑(雜質)引入至位置673A處的通道680之通道部分中。區684(例如摻雜區)可形成使得其可具有摻雜劑之一量(例如摻雜濃度)，該摻雜劑之量不同於通道680之另一部分中(例如通道部分680.1及680.2(標記於圖3E中)中之每一者中)的摻雜劑之一量(例如摻雜濃度)。
圖10C展示在孔隙1085及密封介電質1087形成之後的記憶體裝置1000。密封介電質1087可藉由一製程形成，該製程類似於用於形成記憶體裝置800之密封介電質887(圖8B)的製程。
如圖10C中所示，孔隙1085可佔據(例如可位於)位置622A、642A、642B、672A及673A(標記於圖10A中)。在自各別位置622A、642A、642B、672A及673A移除介電材料622'(例如氧化矽)、介電質屏障642(例如高k介電材料)之一部分、隧道介電質672(例如氮化矽)之一部分及隧道介電質673(例如氧化矽)之一部分之後，孔隙1085可藉由有意地保留位置622A、642A、642B、672A及673A處之空置空間而形成。孔隙1085(圖10B)中之每一者不含導電材料(例如金屬、導電多晶矽或其他導電材料)或介電材料(例如氧化物、氮化物或其他介電材料)。孔隙1085中之每一者可含有空氣(空氣填充孔隙)或氣體(氣體填充孔隙)。在記憶體裝置1000完成之後，孔隙1085(圖10B)保留在記憶體裝置1000中。
在圖10B中展示的記憶體裝置1000之結構形成之後，額外
製程可用於完成記憶體裝置1000。完成後，記憶體裝置1000可包括類似於記憶體裝置100(圖1)及記憶體裝置200(圖2A至圖2E)的元件。
如圖10B中所示，記憶體裝置1000包括類似於或等同於記憶體裝置300E(圖3E)之元件。因此，用於形成記憶體裝置1000之製程亦可用於形成記憶體裝置300E。
圖11A至圖11P展示根據本文中所描述之一些實施例的在形成記憶體裝置1100之製程期間之元件的橫截面圖。用於形成記憶體裝置1100之製程及元件(例如材料)類似於或等同於用於形成上文參考圖6A至圖6O及圖7A至圖10C所描述的記憶體裝置600、700、800、900及1100之製程及元件。因此，為簡單起見，並不重複相似或相同製程之細節。亦為簡單起見，記憶體裝置1100與記憶體裝置600、700、800、900及1100(圖6A至圖10C)之間的類似(或相同)元件(例如具有相同參考標記之元件)的細節並未重複。
圖11A展示在開口(例如孔)1132形成於介電材料622'及624'中及部分694、導電區(例如源極區)692及基板699上之後的記憶體裝置1100。如上文所描述，介電材料622'可包括氧化物材料(例如二氧化矽SiO2)，且介電材料624'可包括氮化物材料(例如亞硝酸矽SiN4)。
圖11B展示在凹陷622R形成於各別介電材料622'中之後的記憶體裝置1100。形成凹陷622R可包括如圖11B中所示移除介電材料622'之一部分(在凹陷622R之位置處)且保留介電材料622"之剩餘部分。蝕刻製程可用於移除介電材料622'(圖11A)之部分以形成凹陷622R(圖11B)。蝕刻製程可包括原子層蝕刻(ALE)製程。出於比較之目的，圖11B中之凹陷622R藉由移除介電材料622'(例如二氧化矽SiO2)之一部分形成，而圖
6D中之凹陷624R藉由移除介電材料624'(亞硝酸矽SiN4)之一部分形成。
圖11C展示在屏障材料(或材料)1140形成之後的記憶體裝置1100。屏障材料1140之一部分可為記憶體裝置1100之記憶體單元的介電質屏障之部分(如下文在形成記憶體裝置1100之後續製程中所描述)。形成屏障材料640(圖6E)之相似或相同製程可用於形成圖11C之屏障材料1140。屏障材料1140可包括上文參考圖6E所描述的屏障材料640(例如高k介電材料)之一或多種材料中之任一者。
圖11D展示在一或多個阻隔材料650(例如氧化矽)形成於凹陷622R中之每一者中之後的記憶體裝置1100。阻隔材料650可藉由在屏障材料1140上沈積介電材料(例如氧化矽)而形成。接著，可執行另一製程(例如蝕刻製程)以移除(例如切割)介電材料(例如氧化矽)之一部分。介電材料(例如氧化矽)之剩餘部分為圖11D之阻隔材料650。
圖11E展示在介電質阻隔區652形成於凹陷622R中之每一者中之後的記憶體裝置1100。凹陷624R中之每一者中的介電質阻隔區652可藉由移除凹陷622R中之每一者中的阻隔材料650(圖11D)之一部分形成。
圖11F展示在屏障材料1140'形成之後的記憶體裝置1100。屏障材料1140'可包括與屏障材料1140相同的材料。替代地，屏障材料1140'可包括不同於屏障材料1140之材料的介電材料(例如高k介電材料)。
圖11G展示在介電質屏障1142形成之後的記憶體裝置1100。形成介電質屏障1142(例如高k介電材料)可包括移除屏障材料1140(圖11F)之一部分及屏障材料1140'(圖11F)之一部分，保留未經移除之材料1140的一部分及材料1140'的一部分。屏障材料1140及1140'之未經移除
部分(如圖11G中所示)形成介電質屏障1142。ALE製程可用於移除屏障材料1140(圖11F)的一部分及材料1140'(圖11F)的一部分。如圖11G中所示，介電質屏障1142(例如高k介電材料)可包圍介電質阻隔區652(例如氧化矽)。
圖11H展示在材料1160及記憶體材料1162形成之後的記憶體裝置1100。材料1160可在記憶體材料1162形成之前形成(例如藉由使用ALD、CVD或其他製程)。材料1162可包括金屬、金屬化合物，或金屬與金屬化合物之組合。記憶體材料1162可為多晶矽或能夠捕獲電荷以表示儲存於包括記憶體材料1162之記憶體單元中的資訊之值的其他材料。記憶體材料1162可用於形成記憶體裝置1100之記憶體單元的記憶體元件(如下文在形成記憶體裝置1100之後續製程中所描述)。在記憶體裝置1100之替代性結構中，可省略形成材料1160之製程。因此，材料1160可或可不存在於記憶體裝置1100。
圖11I展示在移除記憶體材料1162之一部分以在凹陷622R中之每一者中形成記憶體元件1162'之後的記憶體裝置1100。移除記憶體材料1162之部分以形成記憶體元件1162'可包括使用蝕刻製程。替代地，氧化製程可用於氧化記憶體材料1162之一部分且保留記憶體材料1162之未氧化的一部分。記憶體材料1162之未氧化部分變為記憶體元件1162'。可移除記憶體材料1162之經氧化部分。因此，蝕刻製程或氧化製程可用於形成圖11I中展示的記憶體元件1162'及材料1160之結構。
圖11J展示在移除(例如藉由使用蝕刻製程)材料1160之一部分保留材料1160之未經移除部分(其為材料1160')之後的記憶體裝置1100。如圖11J中所示，材料1160'可包圍記憶體元件1162'之頂部、底部
及側面。
圖11K展示在隧道區1176形成之後的記憶體裝置1100。隧道區1176可包括介電材料(例如氧化矽)。圖11K展示隧道區1176包括單個隧道介電質(例如一層氧化矽)作為一實例。替代地，隧道區1176可包括多於一個隧道介電質(例如介電材料之多於一個不同層)。舉例而言，隧道區1176可包括三個不同的隧道介電質(例如，包夾在兩個介電氧化物區(例如氧化矽之兩個層)之間的介電氮化物區(例如一層氮化矽))。
圖11L展示在通道1180形成之後的記憶體裝置1100。通道1180可類似於(或等同於)圖2D之通道280M的部分(例如層級202至208之間的部分)。圖11L中之通道1180包括多晶矽(例如未摻雜至摻雜多晶矽)。
圖11M展示在介電材料622"(圖11L)自位置622G移除之後的記憶體裝置1100。如下文所描述，記憶體裝置1100之閘極可形成於介電材料622"經移除之位置622G中。
圖11N展示在閘極683形成於位置622G中之每一者中之後的記憶體裝置1100。閘極683可藉由用於形成閘極683(圖6M)之相似或相同製程形成。如上文所描述，閘極683可省略閘極部分681a、681b及681c中的一或多者。
圖11O展示在自位置624A移除介電材料624'(圖6M)之後的記憶體裝置1100。如下文所描述，記憶體裝置1100之孔隙可形成於介電材料624'經移除之位置624A中。
圖11P展示在孔隙1185及密封介電質1187形成之後的記憶體裝置1100。密封介電質1187可藉由一製程形成，該製程類似於用於形成記憶體裝置600之密封介電質687(圖6O)的製程。如圖11P中所示，孔
隙1185可佔據(例如可位於)位置624A。在自各別位置624A(圖11O)移除介電材料624'(圖11N)之後，孔隙1185可藉由有意地保留位置624A(圖11O)處之空置空間而形成。孔隙1185(圖11P)中之每一者不含導電材料(例如金屬、導電多晶矽或其他導電材料)或介電材料(例如氧化物、氮化物或其他介電材料)。孔隙1185中之每一者可含有空氣(空氣填充孔隙)或氣體(氣體填充孔隙)。在記憶體裝置1100完成之後，孔隙1185(圖11P)保留在記憶體裝置1100中。圖11P亦展示記憶體裝置1100之部分658。形成記憶體裝置1100之製程可包括在部分658中形成(例如藉由使用沈積製程)介電材料(例如氧化矽)或導電材料。替代地，形成記憶體裝置600之製程可使部分658空置(例如不用材料填充部分658)。
在圖11P中展示的記憶體裝置1100之結構形成之後，額外製程可用於完成記憶體裝置1100。完成後，記憶體裝置1100可包括類似於記憶體裝置100(圖1)及記憶體裝置200(圖2A至圖2E)的元件。
圖12A及圖12B展示根據本文中所描述之一些實施例的在形成記憶體裝置1200之製程期間之元件的橫截面圖。記憶體裝置1200可為記憶體裝置1100之變體。因此，用於形成記憶體裝置1100之製程(上文參考圖11A至圖11P所描述)中的一些可用於形成圖12A及圖12B之記憶體裝置1200。舉例而言，除了圖12A中之位置1142A及1142B以外，圖12A之元件與圖11O之元件相同。在圖12A中，在已自位置1142A及1142B移除介電質屏障1142之一部分之後，介電質屏障1142'(例如高k介電材料)為圖11O之介電質屏障1142(例如高k介電材料)的剩餘(未經移除)部分。自位置1142A及1142B移除介電質屏障1142之一部分可包括相對於緊鄰位置1142A及1142B之其他元件(例如閘極683、介電質阻隔區652、材料
1160'、記憶體元件1162'及隧道區1176)選擇性地蝕刻(例如使用ALE製程)位置1142A及1142B處的介電質屏障1142之一部分。
圖12B展示在孔隙1285及密封介電質1287形成之後的記憶體裝置1200。密封介電質1287可藉由一製程形成，該製程類似於用於形成記憶體裝置1100之密封介電質1187(圖11P)的製程。
如圖12B中所示，孔隙1285可佔據(例如可位於)位置624A、1142A及1142B(標記於圖12A中)。在自各別位置624A、1142A及1142B移除介電材料624'(例如氧化矽)及介電質屏障1142(例如高k介電材料)之一部分之後，孔隙1285可藉由有意地保留位置624A、1142A及1142B處之空置空間而形成。孔隙1285(圖12B)中之每一者不含導電材料(例如金屬、導電多晶矽或其他導電材料)或介電材料(例如氧化物、氮化物或其他介電材料)。孔隙1285中之每一者可含有空氣(空氣填充孔隙)或氣體(氣體填充孔隙)。在記憶體裝置1200完成之後，孔隙1285(圖12B)保留在記憶體裝置1200中。
在圖12B中展示的記憶體裝置1200之結構形成之後，額外製程可用於完成記憶體裝置1200。完成後，記憶體裝置1200可包括類似於記憶體裝置100(圖1)及記憶體裝置200(圖2A至圖2E)的元件。
如圖12B中所示，記憶體裝置1200包括類似於或等同於記憶體裝置400B(圖4B)之元件。因此，用於形成記憶體裝置1200之製程亦可用於形成記憶體裝置400B。
圖13展示根據本文中所描述之一些實施例的在形成記憶體裝置1300之製程期間的元件的橫截面圖。記憶體裝置1300可為圖11P之記憶體裝置1100的變體。因此，用於形成記憶體裝置1100之製程(例如上文
參考圖11A至圖11N所描述的製程)中的一些可用於形成圖13之記憶體裝置1300。舉例而言，圖13中之記憶體裝置1300的元件與圖11N之記憶體裝置1100的元件相同。如圖13中所示，記憶體裝置1300不具有孔隙。因此，形成記憶體裝置1300之製程可省略形成孔隙(例如圖11P中之孔隙1185)的製程。在圖13中展示的記憶體裝置1300之結構形成之後，額外製程可用於完成記憶體裝置1300。完成後，記憶體裝置1300可包括類似於記憶體裝置100(圖1)及記憶體裝置200(圖2A至圖2E，除了孔隙以外)的元件。如圖13中所示，記憶體裝置1300包括類似於或等同於記憶體裝置500A(圖5A)之元件。因此，用於形成記憶體裝置1300之製程亦可用於形成記憶體裝置500A。
圖14展示根據本文中所描述之一些實施例的在形成記憶體裝置1400之製程期間的元件的橫截面圖。記憶體裝置1400可為圖13之記憶體裝置1300的變體。因此，用於形成記憶體裝置1100之製程中的一些(例如上文參考圖11A至圖11N所描述的製程)可用於形成圖14之記憶體裝置1400。舉例而言，除了記憶體裝置1400不具有孔隙之外，圖14中之記憶體裝置1400的元件與圖11N之記憶體裝置1100的元件相同。因此，形成記憶體裝置1400之製程可省略形成孔隙(例如圖11P中之孔隙1185)的製程。此外，如圖14中所示，記憶體裝置1400可包括介電材料622'(例如氧化矽)，而與圖11N相關聯之製程中的記憶體裝置1100包括介電材料624'(例如氮化矽)。因此，形成記憶體裝置1400可包括具有修改的形成記憶體裝置1100之製程。舉例而言，記憶體裝置1400之記憶體單元結構及閘極683可形成於形成有介電材料624(例如氮化矽，其可類似於圖11A中之介電材料624')之層級中。因此，如圖14中所示，介電材料622'(例如氧化
矽)可為介電材料622(例如氧化矽，其可類似於圖11A中之介電材料622')之剩餘部分。
在圖14中，在圖14中展示的記憶體裝置1400之結構形成之後，額外製程可用於完成記憶體裝置1400。完成後，記憶體裝置1400可包括類似於記憶體裝置100(圖1)及記憶體裝置200(圖2A至圖2E，除了孔隙以外)的元件。如圖14中所示，記憶體裝置1400包括類似於或等同於記憶體裝置500B(圖5B)之元件。因此，用於形成記憶體裝置1400之製程亦可用於形成記憶體裝置500B。
圖15為根據本文中所描述之一些實施例展示形成記憶體裝置之方法1500的流程圖。方法1500可用於形成上文參考圖1至圖14所描述的記憶體裝置。如圖15中所示，方法1500之動作1510可包括在記憶體裝置之第一層級上形成第一記憶體單元結構。動作1520可包括在記憶體裝置之第一層級上形成第一閘極。動作1530可包括在記憶體裝置之第二層級上形成第二記憶體單元結構。動作1540可包括在記憶體裝置之第二層級上形成第二閘極。動作1550可包括在第一閘極與第二閘極之間及第一記憶體單元結構與第二記憶體單元結構之間形成孔隙。
上文所描述的方法1500相對於圖15中展示的動作1510、1520、1530、1540及1550可包括更少或更多動作。舉例而言，方法1500可包括形成上文參考圖2A至圖14所描述的記憶體裝置之製程。
對設備(例如記憶體裝置100、200、300A、300B、300C、300D、300E、400A、400B、500A、500B、600、700、800、900、1000、1100、1200、1300及1400)及方法(例如與形成記憶體裝置200、300A、300B、300C、300D、300E、400A、400B、500A、
500B、600、700、800、900、1000、1100、1200、1300及1400相關聯的製程以及方法1500)的說明意欲提供對各種實施例之結構的一般理解且並不意欲提供對可利用本文中所描述之結構的設備之所有元件及特徵的完整描述。在本文中，設備係指例如裝置(例如記憶體裝置100、200、300A、300B、300C、300D、300E、400A、400B、500A、500B、600、700、800、900、1000、1100、1200、1300及1400中之任一者)或系統(例如電腦、蜂巢式電話或其他電子系統)，該系統包括諸如記憶體裝置100、200、300A、300B、300C、300D、300E、400A、400B、500A、500B、600、700、800、900、1000、1100、1200、1300及1400中之任一者的裝置。
上文參考圖1至圖15所描述的組件中之任一者可以多種方式實施，包括經由軟體模擬。因此，設備，例如上文所描述的記憶體裝置100、200、300A、300B、300C、300D、300E、400A、400B、500A、500B、600、700、800、900、1000、1100、1200、1300及1400或此等記憶體裝置中之每一者的部分，在本文中均可表徵為「模組」(或「模組(module)」)。視需要及/或適於各種實施例之特定實施方案，此類模組可包括硬體電路、單處理器電路及/或多處理器電路、記憶電路、軟體程式模組及物件及/或韌體，及其組合。舉例而言，此類模組可包括於系統操作模擬封裝中，諸如軟體電信號模擬封裝、功率使用及範圍模擬封裝、電容-電感模擬封裝、功率/熱耗散模擬封裝、信號傳輸-接收模擬封裝，及/或用於操作或模擬各種可能實施例之操作的軟體及硬體之組合。
記憶體裝置100、200、300A、300B、300C、300D、300E、400A、400B、500A、500B、600、700、800、900、1000、
1100、1200、1300及1400可包括於設備(例如電子電路)中，諸如高速電腦、通信及信號處理電路、單處理器或多處理器模組、單個或多個嵌入式處理器、多核心處理器、訊息資訊開關，及包括多層多晶片模組之專用模組。此類設備可進一步包括為各種其他設備(例如電子系統)內之子組件，其他設備諸如電視機、蜂巢式電話、個入電腦(例如膝上型電腦、桌上型電腦、手持型電腦平板電腦等)、工作台、無線電、視訊播放器、音訊播放器(例如MP3(動畫專家組，音訊層3)播放器)、載具、醫學裝置(例如心臟監測器、血壓監測器等)、機上盒及其他者。
上文參考圖1至圖15所描述的實施例包括設備及形成該等設備之方法。該等設備中之一者包括：一通道，其用以傳導電流，該通道包括一第一通道部分及一第二通道部分；一第一記憶體單元結構，其位於一第一閘極與該第一通道部分之間；一第二記憶體單元結構，其位於一第二閘極與該第二通道部分之間；及一孔隙，其位於該第一閘極與該第二閘極之間及該第一記憶體單元結構與該第二記憶體單元結構之間。描述了包括額外設備及方法之其他實施例。
在實施方式中及在申請專利範圍中，由術語「中之至少一者」接合之一列項目可意謂所列項之任何組合。舉例而言，若列出項目A及B，則片語「A及B中之至少一者」意謂僅A；僅B；或A及B。在另一實例中，若列出項目A、B及C，則片語「A、B及C中之至少一者」意謂僅A；僅B；僅C；A及B(排除C)；A及C(排除B)；B及C(排除A)；或全部A、B及C。項目A可包括單個元件或多個元件。項目B可包括單個元件或多個元件。項目C可包括單個元件或多個元件。
在實施方式中及在申請專利範圍中，由術語「中之一者」
接合之一列項目可意謂所列項中之僅一者。舉例而言，若列出項目A及B，則片語「A及B中之一者」意謂僅A(排除B)或僅B(排除A)。在另一實例中，若列出項目A、B及C，則片語「A、B及C中之一者」意謂僅A；僅B；或僅C。項目A可包括單個元件或多個元件。項目B可包括單個元件或多個元件。項目C可包括單個元件或多個元件。
上述描述及圖式說明本發明主題之一些實施例，以使得熟習此項技術者能夠實踐本發明主題之實施例。其他實施例可併入有結構改變、邏輯改變、電氣改變、製程改變及其他改變。實例僅代表可能的變化。一些實施例之部分及特徵可包括於其他實施例之彼等部分及特徵中或取代彼等部分及特徵。熟習此項技術者在閱讀及理解上述描述後將顯而易知許多其他實施例。
2E-2E:線
200:記憶體裝置
202:層級
203:層級
204:層級
205:層級
206:層級
207:層級
208:層級
210:記憶體單元
211:記憶體單元
212:記憶體單元
213:記憶體單元
219:記憶體單元結構
219':選擇電晶體結構
231:記憶體單元串
255:柱
256:部分
257:部分
258:部分
261:選擇電晶體
262:選擇電晶體
270:資料線
280.1:通道部分
280.2:通道部分
280.3:通道部分
280':選擇線
2800:選擇線
280M:通道
283:閘極
285:孔隙
287:密封介電質
288:介電材料
292:導電區
298:電路
299:基板
Claims (54)
- 一種記憶體設備，其包含：一通道，其用以傳導電流，該通道包括一第一通道部分及一第二通道部分；一第一記憶體單元結構，其位於一第一閘極與該第一通道部分之間；一第二記憶體單元結構，其位於一第二閘極與該第二通道部分之間；及一孔隙，其位於該第一閘極與該第二閘極之間及該第一記憶體單元結構與該第二記憶體單元結構之間，其中該通道包括在該第一通道部分與該第二通道部分之間的一第三通道部分，且該第三通道部分暴露於該孔隙。
- 如請求項1之設備，其中該介電質區包括暴露於該孔隙之介電氮化物。
- 如請求項1之設備，其中該介電質區包括暴露於該孔隙之介電氧化物。
- 如請求項1之設備，其中該第三通道部分包括摻雜劑之一量與該第一通道部分及該第二通道部分中之每一者中的摻雜劑之一量不同的一區。
- 如請求項1之設備，其中：該第一記憶體單元結構包括用以儲存資訊之一第一記憶體元件，及位於該第一記憶體元件與該第一閘極之間的一第一介電質屏障；且該第二記憶體單元結構包括用以儲存資訊之一第二記憶體元件，及位於該第二記憶體元件與該第二閘極之間的一第二介電質屏障，其中該第一介電質屏障及該第二介電質屏障中之每一者包括氧化鋁。
- 如請求項1之設備，其中：該第一記憶體單元結構包括用以儲存資訊之一第一記憶體元件，及位於該第一記憶體元件與該第一閘極之間的一第一介電質屏障；且該第二記憶體單元結構包括用以儲存資訊之一第二記憶體元件，及位於該第二記憶體元件與該第二閘極之間的一第二介電質屏障，其中該第一介電質屏障及該第二介電質屏障中之每一者包括具有比氧化鋁之一介電常數大的一介電常數之一介電材料。
- 如請求項1之設備，其中：該第一記憶體單元結構包括用以儲存資訊之一第一記憶體元件；且該第二記憶體單元結構包括用以儲存資訊之一第二記憶體元件，其中該第一記憶體元件及該第二記憶體元件中之每一者為一介電材料。
- 如請求項1之設備，其中：該第一記憶體單元結構包括用以儲存資訊之一第一記憶體元件；且該第二記憶體單元結構包括用以儲存資訊之一第二記憶體元件，其 中該第一記憶體元件及該第二記憶體元件中之每一者為多晶矽。
- 如請求項1之設備，其中該第一閘極及該第二閘極中之每一者為一金屬閘極。
- 如請求項1之設備，其中：該第一閘極包括接觸該第一記憶體單元結構之一第一介電質屏障的一第一導電材料，及接觸該第一導電材料之一第一金屬；且該第二閘極包括接觸該第二記憶體單元結構之一第二介電質屏障的一第二導電材料，及接觸該第二導電材料之一第二金屬。
- 如請求項1之設備，其進一步包含位於該第一閘極與該第二閘極之間的一密封介電質，且該孔隙以該密封介電質、該第一閘極及該第二閘極以及該通道之一第三部分為界。
- 如請求項1之設備，其中該孔隙為一氣體填充孔隙。
- 一種記憶體設備，其包含：一通道，其用以傳導電流；一記憶體元件，其用以儲存資訊；一隧道區，其位於該記憶體元件與該通道之一通道部分之間；一介電質阻隔區，其經定位使得該記憶體元件在該隧道區與該介電質阻隔區之間；及 一介電質屏障，其位於該介電質阻隔區與一閘極之間，其中該介電質屏障具有在垂直於自該通道部分至該閘極之一方向的一方向上延伸之一長度，該閘極具有在垂直於自該通道部分至該閘極之該方向的該方向上延伸之一厚度，且該介電質屏障之該長度小於該閘極之該厚度。
- 如請求項13之設備，其中該介電質屏障包括氧化鋁。
- 如請求項13之設備，其中該介電質屏障包括具有比氧化鋁之一介電常數大的一介電常數之一介電材料。
- 如請求項13之設備，其進一步包含一孔隙，其中該記憶體元件暴露於該孔隙。
- 如請求項13之設備，其進一步包含一孔隙，其中該隧道區暴露於該孔隙。
- 如請求項13之設備，其進一步包含一孔隙，其中該通道包括一額外通道部分，且該額外通道部分暴露於該孔隙。
- 如請求項13之設備，其中該記憶體元件為一介電材料。
- 如請求項13之設備，其中該記憶體元件為多晶矽。
- 如請求項13之設備，其進一步包含在該記憶體元件與該介電質阻隔區之間的一金屬材料。
- 一種記憶體設備，其包含：一通道，其用以傳導電流，該通道包括一第一通道部分及一第二通道部分；一第一記憶體單元結構，其位於一第一閘極與該第一通道部分之間，該第一記憶體單元結構包括：一第一記憶體元件；一第一隧道區，其位於該第一記憶體元件與該第一通道部分之間；一第一介電質屏障，其位於該第一閘極與該第一記憶體元件之間，該第一介電質屏障包括包圍一第一介電質阻隔區之一第一介電材料；及一第二記憶體單元結構，其位於一第二閘極與該第二通道部分之間，該第二記憶體單元結構包括：一第二記憶體元件；一第二隧道區，其位於該第二記憶體元件與該第二通道部分之間；一第二介電質屏障，其位於該第二閘極與該第二記憶體元件之間，該第二介電質屏障包括包圍一第二介電質阻隔區之一第二介電材料。
- 如請求項22之設備，其進一步包含位於該第一閘極與該第二閘極之間及該第一記憶體單元結構與該第二記憶體單元結構之間的一孔隙。
- 如請求項22之設備，其進一步包含在該第一閘極與該第二閘極之間及該第一記憶體單元結構與該第二記憶體單元結構之間的一介電材料。
- 如請求項24之設備，其中該介電材料包括氮化矽。
- 如請求項24之設備，其中該介電材料包括氧化矽。
- 如請求項22之設備，其中該第一介電材料及該第二介電材料中之每一者具有至少等於氧化鋁之一介電常數的一介電常數。
- 一種記憶體設備，其包含：一柱，其包括具有在垂直於一基板之一方向上延伸之一長度的一通道，該通道包括一第一通道部分及一第二通道部分；一第一記憶體單元結構，其位於一第一閘極與該第一通道部分之間，該第一記憶體單元結構包括接觸該第一閘極之一第一介電質屏障，該第一介電質屏障具有在垂直於該基板之該方向上延伸的一長度，該第一閘極具有在垂直於基板之該方向上延伸的一厚度，其中該第一介電質屏障之該長度至多等於該第一閘極之該厚度；及一第二記憶體單元結構，其位於一第二閘極與該第二通道部分之間，該第二記憶體單元結構包括接觸該第二閘極之一第二介電質屏障，該第二介電質屏障具有在垂直於該基板之該方向上延伸的一長度，該第二閘極具有在垂直於該基板之該方向上延伸的一厚度，其中該第二介電質屏障之該長度至多等於該第二閘極之該厚度。
- 如請求項28之設備，其進一步包含位於該第一記憶體單元結構與該第二記憶體單元結構之間的一孔隙。
- 如請求項28之設備，其進一步包含位於該第一閘極與該第二閘極之間及該第一記憶體單元結構與該第二記憶體單元結構之間的一孔隙。
- 如請求項28之設備，其進一步包含位於該第一閘極與該第二閘極之間及該第一記憶體單元結構與該第二記憶體單元結構之間的一介電材料。
- 如請求項28之設備，其中該第一記憶體單元結構及該第二記憶體單元結構中之每一者包括一記憶體元件，且該記憶體元件為一介電材料。
- 如請求項28之設備，其中該第一記憶體單元結構及該第二記憶體單元結構中之每一者包括一記憶體元件，且該記憶體元件為多晶矽。
- 如請求項28之設備，其中該第一介電質屏障及該第二介電質屏障中之每一者包括具有至少等於氧化鋁之一介電常數的一介電常數之一介電材料。
- 如請求項28之設備，其進一步包含位於該第一閘極與該第二閘極之間的一密封介電質，及由該密封介電質、該第一閘極及該第二閘極以及該通道之一部分包圍的一孔隙。
- 一種形成一記憶體設備之方法，其包含：在一記憶體裝置之一第一層級上形成一第一記憶體單元結構； 在該記憶體裝置之該第一層級上形成一第一閘極；在該記憶體裝置之一第二層級上形成第二記憶體單元結構；在該記憶體裝置之該第二層級上形成一第二閘極；及在該第一閘極與該第二閘極之間及該第一記憶體單元結構與該第二記憶體單元結構之間形成一孔隙，其中形成該第一記憶體單元結構包括：穿過一第一介電材料、一第二介電材料及一第三介電材料形成一開口，該第二介電材料在該第一介電材料與該第三介電材料之間；在該第二介電材料中形成一凹陷；及在該凹陷中形成該第一記憶體單元結構之一部分。
- 如請求項36之方法，其中形成該第一記憶體單元結構之該部分包括在該凹陷中形成一介電材料，該介電材料具有至少等於氧化鋁之一介電常數的一介電常數。
- 如請求項37之方法，其中在該凹陷中形成該介電材料包括經由該開口沈積該介電材料。
- 如請求項37之方法，其中形成該第一記憶體單元結構之該部分包括在該介電材料形成之後在該凹陷中形成一記憶體元件，且該記憶體元件為一額外介電材料。
- 如請求項37之方法，其中形成該第一記憶體單元結構之該部分包括在該介電材料形成之後在該凹陷中形成一記憶體元件，且該記憶體元件為 多晶矽。
- 如請求項40之方法，其中形成該第一記憶體單元結構之該部分包括在該介電材料形成之後及該記憶體元件形成之前在該凹陷中形成一金屬。
- 一種形成一記憶體設備之方法，其包含：在一記憶體裝置之一第一層級上形成一第一記憶體單元結構；在該記憶體裝置之該第一層級上形成一第一閘極；在該記憶體裝置之一第二層級上形成第二記憶體單元結構；在該記憶體裝置之該第二層級上形成一第二閘極；及在該第一閘極與該第二閘極之間及該第一記憶體單元結構與該第二記憶體單元結構之間形成一孔隙，其中形成該第一記憶體單元結構及該第二記憶體單元結構以及該第一閘極及該第二閘極包括：穿過一第一介電材料、一第二介電材料及一第三介電材料形成一開口，該第二介電材料在該第一介電材料與該第三介電材料之間；在該第一介電材料中形成一第一凹陷；在該第三介電材料中形成一第二凹陷；在第一凹陷及第二凹陷中之每一者中形成一介電材料，該介電材料具有至少等於氧化鋁之一介電常數的一介電常數；移除該介電材料之一部分且保留該第一凹陷中之該介電材料的一第一剩餘部分及該第二凹陷中之該介電材料的一第二剩餘部分，其中，該介電材料之該第一剩餘部分為該第一記憶體單元結構之部分；且 該介電材料之該第二剩餘部分為該第二記憶體單元結構之部分；且在移除該介電材料之該部分之後形成該第一閘極及該第二閘極。
- 如請求項42之方法，其中在第一凹陷及第二凹陷中之每一者中形成該介電材料包括經由該開口在第一凹陷及第二凹陷中的每一者中沈積該介電材料。
- 一種形成一記憶體設備之方法，其包含：形成具有在垂直於一基板之一方向上延伸之一長度的一通道，該通道包括一第一通道部分及一第二通道部分；形成一第一記憶體單元結構包括形成一第一介電質屏障，使得該第一介電質屏障具有在垂直於該基板之該方向上延伸的一長度；形成接觸該第一介電質屏障之一第一閘極，使得該第一記憶體單元結構在該第一閘極與該第一通道部分之間，其中該第一閘極形成為具有在垂直於該基板之該方向上延伸的一厚度，且該第一介電質屏障之該長度至多等於該第一閘極之該厚度；形成一第二記憶體單元結構包括形成一第二介電質屏障，使得該第二介電質屏障具有在垂直於該基板之該方向上延伸的一長度；及形成接觸該第二介電質屏障之一第二閘極，使得該第二記憶體結構在該第二閘極與該第二通道部分之間，其中該第二閘極形成為具有在垂直於該基板之該方向上延伸的一厚度，且該第二介電質屏障之該長度至多等於該第二閘極之該厚度。
- 如請求項44之方法，其中形成該第一介電質屏障及該第二介電質屏障包括：穿過一第一介電材料、一第二介電材料及一第三介電材料形成一開口，該第二介電材料在該第一介電材料與該第三介電材料之間；在該第一介電材料中形成一第一凹陷；在該第三介電材料中形成一第二凹陷；在該第一凹陷中形成該第一介電質屏障；及在該第二凹陷中形成該第二介電質屏障。
- 如請求項45之方法，其中形成該第一介電質屏障及該第二介電質屏障包括在該第一凹陷及該第二凹陷中的每一者中沈積一介電材料，該介電材料具有至少等於氧化鋁之一介電常數的一介電常數。
- 如請求項46之方法，其中形成該第一記憶體單元結構及該第二記憶體單元結構包括在該介電材料形成之後在該第一凹陷及該第二凹陷中之每一者中形成一記憶體元件，且該記憶體元件為一額外介電材料。
- 如請求項46之方法，其中形成該第一記憶體單元結構及該第二記憶體單元結構包括在該介電材料形成之後在該第一凹陷及該第二凹陷中之每一者中形成一記憶體元件，且該記憶體元件為多晶矽。
- 如請求項44之方法，其進一步包含： 在該第一閘極與該第二閘極之間形成一密封材料，使得一孔隙在該密封材料與該通道之間。
- 一種形成一記憶體設備之方法，其包含：穿過一第一介電材料、一第二介電材料及一第三介電材料形成一開口，該第二介電材料在該第一介電材料與該第三介電材料之間；在該第一介電材料中形成一第一凹陷；在該第三介電材料中形成一第二凹陷；在第一凹陷及第二凹陷中之每一者中形成一介電材料，該介電材料具有至少等於氧化鋁之一介電常數的一介電常數；移除該介電材料之一部分且保留該第一凹陷中之該介電材料的一第一剩餘部分及該第二凹陷中之該介電材料的一第二剩餘部分；在該第一凹陷及該第二凹陷中之每一者中形成一記憶體元件；形成接觸該介電材料之該第一剩餘部分的一第一金屬閘極；及形成接觸該介電材料之該第二剩餘部分的一第二金屬閘極。
- 如請求項50之方法，其中在該第一凹陷及該第二凹陷中之每一者中形成該記憶體元件包括：在該第一凹陷及該第二凹陷中之每一者中形成一材料；及移除該材料之一部分且保留該第一凹陷中之該材料的一第一剩餘部分及該第二凹陷中之該材料的一第二剩餘部分，其中該材料之該第一剩餘部分為該第一記憶體元件之部分，且該材料之該第二剩餘部分為該第二記憶體元件之部分。
- 如請求項51之方法，其中在執行移除該介電材料之該部分之前執行移除該材料之該部分。
- 如請求項51之方法，其中在執行移除該介電材料之該部分之後執行移除該材料之該部分。
- 如請求項50之方法，其中形成該第一金屬閘極及該第二金屬閘極包括：在一第一位置處移除該第一介電材料之一部分以在該第一位置處暴露該介電材料之該第一剩餘部分；在一第二位置處移除該第三介電材料之一部分以在該第二位置處暴露該介電材料之該第二剩餘部分；在該第一位置處形成一第一導電材料，使得該第一導電材料接觸該介電材料之該第一剩餘部分，其中該第一導電材料為該第一金屬閘極之部分；及在該第二位置處形成一第二導電材料，使得該第二導電材料接觸該介電材料之該第二剩餘部分，其中該第二導電材料為該第二金屬閘極之部分。
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