JP2021508176A - メモリアレイ、及びメモリアレイを形成する方法 - Google Patents

メモリアレイ、及びメモリアレイを形成する方法 Download PDF

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Abstract

幾つかの実施形態は、電流を導電するチャネルを有するアセンブリを含む。チャネルは、第１のチャネル部分と第２のチャネル部分とを含む。第１のゲートと第１のチャネル部分との間に第１のメモリセル構造体がある。第１のメモリセル構造体は、第１の電荷蓄積領域と第１の電荷阻止領域とを含む。第２のゲートと第２のチャネル部分との間に第２のメモリセル構造体がある。第２のメモリセル構造体は、第２の電荷蓄積領域と第２の電荷阻止領域とを含む。第１及び第２の電荷阻止領域は酸窒化ケイ素を含む。第１及び第２のゲートの間に、並びに第１及び第２のメモリセル構造体の間に空所が配置される。幾つかの実施形態はメモリアレイ（例えば、ＮＡＮＤメモリアレイ）を含み、幾つかの実施形態はメモリアレイを形成する方法を含む。

Description

メモリアレイ（例えば、ＮＡＮＤメモリアレイ）、及びメモリアレイを形成する方法。
メモリは、電子システムに対するデータの蓄積を提供する。フラッシュメモリは、メモリの１つの種類であり、今日のコンピュータ及びデバイスにおいて多くの使用を有する。実例として、今日のパーソナルコンピュータは、フラッシュメモリチップ上に蓄積されたＢＩＯＳを有し得る。別の例では、従来のハードドライブに置き換えるために固体状態ドライブ中にフラッシュメモリを利用することは、コンピュータ及びその他のデバイスにとって益々一般化してきている。更に別の例として、フラッシュメモリは、新たな通信プロトコルが標準的になる時にそれらを製造がサポートすることを可能にし、また、機構の改善のために無線電子デバイスを遠隔でアップグレードする能力を製造が提供するのを可能にするので、該デバイスにおいて一般的である。
ＮＡＮＤは、フラッシュメモリの基礎的アーキテクチャであり得、垂直方向に積み重ねられたメモリセルを含むように構成され得る。
ＮＡＮＤを具体的に説明する前に、統合された配置内のメモリアレイの関係をより概括的に説明することは有用であり得る。図１は、アクセス線１００４（例えば、信号を導電するためのワード線ＷＬ０〜ＷＬｍ）及び第１のデータ線１００６（例えば、信号を導電するためのビット線ＢＬ０〜ＢＬｎ）と共に行及び列内に配置された複数のメモリセル１００３を有するメモリアレイ１００２を含む従来技術のデバイス１０００のブロック図を示す。アクセス線１００４及び第１のデータ線１００６は、情報をメモリセル１００３との間で転送するために使用され得る。行デコーダ１００７及び列デコーダ１００８は、メモリセル１００３の内の何れがアクセスされるかを判定するためにアドレス線１００９上のアドレス信号Ａ０〜ＡＸをデコードする。センスアンプ回路１０１５は、メモリセル１００３から読み出された情報の値を判定するように動作する。Ｉ／Ｏ回路１０１７は、メモリアレイ１００２と入力／出力（Ｉ／Ｏ）線１００５との間で情報の値を転送する。Ｉ／Ｏ線１００５上の信号ＤＱ０〜ＤＱＮは、メモリセル１００３から読み出される又はメモリセル１００３に書き込まれる情報の値を表し得る。その他のデバイスは、Ｉ／Ｏ線１００５、アドレス線１００９、又は制御線１０２０を通じてデバイス１０００と通信し得る。メモリ制御ユニット１０１８は、メモリセル１００３上で実施されるメモリ動作を制御するために使用され、制御線１０２０上の信号を利用する。デバイス１０００は、第１の供給線１０３０及び第２の供給線１０３２上の供給電圧信号Ｖｃｃ及びＶｓｓを夫々受信し得る。デバイス１０００は、選択回路１０４０及び入力／出力（Ｉ／Ｏ）回路１０１７を含む。選択回路１０４０は、メモリセル１００３から読み出される又はメモリセル１００３中にプログラミングされる情報の値を表し得る第１のデータ線１００６及び第２のデータ線１０１３上の信号を選択するための信号ＣＳＥＬ１〜ＣＳＥＬｎにＩ／Ｏ回路１０１７を介して応答し得る。列デコーダ１００８は、アドレス線１００９上のＡ０〜ＡＸアドレス信号に基づいて、ＣＳＥＬ１〜ＣＳＥＬｎ信号を選択的に活性化し得る。選択回路１０４０は、読み出し及びプログラミング動作の間に、メモリアレイ１００２とＩ／Ｏ回路１０１７との間の通信を提供するために、第１のデータ線１００６及び第２のデータ線１０１３上の信号を選択し得る。
図１のメモリアレイ１００２は、ＮＡＮＤメモリアレイであり得、図２は、図１のメモリアレイ１００２に利用され得る３次元ＮＡＮＤメモリデバイス２００のブロック図を示す。デバイス２００は、電荷蓄積デバイスの複数のストリングを含む。第１の方向（Ｚ〜Ｚ´）において、電荷蓄積デバイスの各ストリングは、例えば、３２個のティア（例えば、ティア０〜ティア３１）の内の１つに対応する各電荷蓄積デバイスと相互に積み重ねられた３２個の電荷蓄積デバイスを例えば含み得る。個別のストリングの電荷蓄積デバイスは、電荷蓄積デバイスのストリングがその近くに形成される半導体材料（例えば、ポリシリコン）の個別のピラー内に形成された共通のチャネル領域等の、共通のチャネル領域を共有し得る。第２の方向（Ｘ〜Ｘ´）において、例えば、複数のストリングの１６個の第１のグループの内の各第１のグループは、複数の（例えば、３２個の）アクセス線（すなわち、ワード線ＷＬとしても知られる“グローバル制御ゲート（ＣＧ）線”）を共有する８つのストリングを例えば含み得る。アクセス線の各々は、ティア内の電荷蓄積デバイスを結合し得る。同じアクセス線により結合された（したがって、同じティアに対応する）電荷蓄積デバイスは、各電荷蓄積デバイスが２ビットの情報を蓄積可能なセルを含む場合には、Ｐ０／Ｐ３２、Ｐ１／Ｐ３３、Ｐ２／Ｐ３４等の例えば２ページ中に論理的にグループ化され得る。第３の方向（Ｙ〜Ｙ´）において、例えば、複数のストリングの８つの第２のグループの内の各第２のグループは、８つのデータ線の内の対応する１つにより結合された１６個のストリングを含み得る。メモリブロックのサイズは、１０２４ページ及び総計約１６ＭＢ（例えば、１６ＷＬ×３２ティア×２ビット＝１０２４ページ／ブロック、ブロックサイズ＝１０２４ページ×１６ＫＢ／ページ＝１６ＭＢ）を含み得る。ストリング、ティア、アクセス線、データ線、第１のグループ、第２のグループ、及び／又はページの数は、図２に示したそれらよりも多くてもよく、又は少なくともよい。
図３は、図２に関して説明したストリングの１６個の第１のグループの内の１つ内の電荷蓄積デバイスの１５個のストリングを含む、Ｘ〜Ｘ´方向の図２の３Ｄ ＮＡＮＤメモリデバイス２００のメモリブロック３００の断面図を示す。メモリブロック３００の複数のストリングは、タイル列Ｉ、タイル列Ｊ、及びタイル列Ｋ等の複数のサブセット３１０、３２０、３３０（例えば、タイル列）中にグループ化され得、各サブセット（例えば、タイル列）は、メモリブロック３００の“部分的ブロック”を含む。グローバルドレイン側選択ゲート（ＳＧＤ）線３４０は、複数のストリングのＳＧＤに結合され得る。例えば、グローバルＳＧＤ線３４０は、複数の（例えば、３つの）サブＳＧＤドライバ３３２、３３４、３３６の内の対応する１つを介して、複数の（例えば、３つの）サブＳＧＤ線３４２、３４４、３４６に結合され得、各サブＳＧＤ線は、個別のサブセット（例えば、タイル列）に対応する。サブＳＧＤドライバ３３２、３３４、３３６の各々は、対応する部分的ブロック（例えば、タイル列）のストリングのＳＧＤを、その他の部分的ブロックのそれらとは独立して、同時に結合又は分断し得る。グローバルソース側選択ゲート（ＳＧＳ）線３６０は、複数のストリングのＳＧＳに結合され得る。例えば、グローバルＳＧＳ線３６０は、複数のサブＳＧＳドライバ３２２、３２４、３２６の内の対応する１つを介して、複数のサブＳＧＳ線３６２、３６４、３６６に結合され得、各サブＳＧＳ線は、個別のサブセット（例えば、タイル列）に対応する。サブＳＧＳドライバ３２２、３２４、３２６の各々は、対応する部分的ブロック（例えば、タイル列）のストリングのＳＧＳを、その他の部分的ブロックのそれらとは独立して、同時に結合又は分断し得る。グローバルアクセス線（例えば、グローバルＣＧ線）３５０は、複数のストリングの内の各々の個別のティアに対応する電荷蓄積デバイスを結合し得る。各グローバルＣＧ線（例えば、グローバルＣＧ線３５０）は、複数のサブストリングドライバ３１２、３１４、及び３１６の内の対応する１つを介して、複数のサブアクセス線（例えば、サブＣＧ線）３５２、３５４、３５６に結合され得る。サブストリングドライバの各々は、個別の部分的ブロック及び／又はティアに対応する電荷蓄積デバイスを、その他の部分的ブロック及び／又はその他のティアのそれらとは独立して同時に結合又は分断し得る。個別のサブセット（例えば、部分的ブロック）及び個別のティアに対応する電荷蓄積デバイスは、電荷蓄積デバイスの“部分的ティア”（例えば、単一の“タイル”）を含み得る。個別のサブセット（例えば、部分的ブロック）に対応するストリングは、個別の電源に各サブソースが結合されるサブソース３７２、３７４、及び３７６（例えば、“タイルソース”）の内の対応する１つに結合され得る。
ＮＡＮＤメモリデバイス２００は、図４の略図を参照しながら代替的に説明される。
メモリアレイ２００は、ワード線２０２１〜２０２Ｎ及びビット線２２８１〜２２８Ｍを含む。
メモリアレイ２００は、ＮＡＮＤストリング２０６１〜２０６Ｍをも含む。各ＮＡＮＤストリングは、電荷蓄積トランジスタ２０８１〜２０８Ｎを含む。電荷蓄積トランジスタは、電荷を蓄積するために浮遊ゲート材料（例えば、ポリシリコン）を使用し得、又は電荷を蓄積するために電荷捕獲材料（例えば、窒化ケイ素、金属ナノドット等）を使用し得る。
電荷蓄積トランジスタ２０８は、ワード線２０２とストリング２０６との交点に配置される。電荷蓄積トランジスタ２０８は、データの蓄積のための不揮発性メモリセルを表す。各ＮＡＮＤストリング２０６の電荷蓄積トランジスタ２０８は、ソース選択デバイス（例えば、ソース側選択ゲート、ＳＧＳ）２１０とドレイン選択デバイス（例えば、ドレイン側選択ゲート、ＳＧＤ）２１２との間のソースからドレインまでに直列に接続される。各ドレイン選択デバイス２１２は、ストリング２０６とドレイン選択線２１５との交点に配置される一方、各ソース選択デバイス２１０は、ストリング２０６とソース選択線２１４との交点に配置される。選択デバイス２１０及び２１２は、任意の適切なアクセスデバイスであり得、図１のボックスを用いて概して説明されている。
各ソース選択デバイス２１０のソースは、共通のソース線２１６に接続される。各ソース選択デバイス２１０のドレインは、対応するＮＡＮＤストリング２０６の第１の電荷蓄積トランジスタ２０８のソースに接続される。例えば、ソース選択デバイス２１０１のドレインは、対応するＮＡＮＤストリング２０６１の電荷蓄積トランジスタ２０８１のソースに接続される。ソース選択デバイス２１０は、ソース選択線２１４に接続される。
各ドレイン選択デバイス２１２のドレインは、ドレイン接点においてビット線（すなわち、デジット線）２２８に接続される。例えば、ドレイン選択デバイス２１２１のドレインはビット線２２８１に接続される。各ドレイン選択デバイス２１２のソースは、対応するＮＡＮＤストリング２０６の最後の電荷蓄積トランジスタ２０８のドレインに接続される。例えば、ドレイン選択デバイス２１２１のソースは、対応するＮＡＮＤストリング２０６１の電荷蓄積トランジスタ２０８Ｎのドレインに接続される。
電荷蓄積トランジスタ２０８は、ソース２３０、ドレイン２３２、電荷蓄積領域２３４、及び制御ゲート２３６を含む。電荷蓄積トランジスタ２０８は、ワード線２０２に結合されたそれらの制御ゲート２３６を有する。電荷蓄積トランジスタ２０８の列は、所与のビット線２２８に結合されたＮＡＮＤストリング２０６内のそれらのトランジスタである。電荷蓄積トランジスタ２０８の行は、所与のワード線２０２に共通して結合されたそれらのトランジスタである。
改善されたメモリセルの設計、改善されたメモリアレイアーキテクチャ（例えば、改善されたＮＡＮＤアーキテクチャ）、並びに改善されたメモリセル及び改善されたメモリアレイアーキテクチャを製作するための方法を開発することが望ましい。
メモリセルを有するメモリアレイを有する従来技術のメモリデバイスのブロック図を示す。 ３Ｄ ＮＡＮＤメモリデバイスの形式における図１の従来技術のメモリアレイの概略図を示す。 Ｘ〜Ｘ´方向における図２の従来技術の３Ｄ ＮＡＮＤメモリデバイスの断面図を示す。 従来技術のＮＡＮＤメモリアレイの概略図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 図６の線Ａ〜Ａに沿った上面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 図１５の線Ａ〜Ａに沿った上面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。
幾つかの実施形態は、酸窒化ケイ素を含む電荷阻止領域を有するメモリセルを含む。電荷阻止領域は、二酸化ケイ素を付加的に含み得る。幾つかの実施形態は、垂直方向に積み重ねられたメモリセルを有し、及び垂直方向に隣接するメモリセル間に空所を有するメモリアレイ（例えば、ＮＡＮＤメモリアレイ）を含む。幾つかの実施形態は、メモリセルを形成する方法及びメモリアレイを含む。例示的な方法は、図５〜図２３を参照しながら説明され、例示的なアーキテクチャは、図２３を参照しながら説明される。
図５を参照すると、構築物（すなわち、アセンブリ、アーキテクチャ等）１０は、交互の第１及び第２のレベル１４及び１６のスタック１２を含む。第１のレベル１４は第１の材料１８を含み、第２のレベル１６は第２の材料２０を含む。第１の材料１８は犠牲材料（例えば、窒化ケイ素）であり得、第２の材料２０は絶縁材料（例えば、二酸化ケイ素）であり得る。
レベル１４及び１６は、任意の適切な厚さのものであり得、相互に同じ厚さであり得、又は相互に異なる厚さであり得る。幾つかの実施形態では、レベル１４及び１６は、約１０ナノメートル（ｎｍ）から約４００ｎｍまでの範囲内の垂直方向の厚さを有し得る。幾つかの実施形態では、第１のレベル１４は、第２のレベル１６よりも厚くてもよい。実例として、幾つかの実施形態では、第１のレベル１４は、約２０ｎｍから約４０ｎｍまでの範囲内の厚さを有し得、第２のレベル１６は、約１５ｎｍから約３０ｎｍまでの範囲内の厚さを有し得る。
第１のレベル１４の犠牲材料１８の内の幾らかは、メモリセルのゲートの導電材料と最終的には置き換えられる。それに応じて、レベル１４は、ＮＡＮＤ構成のメモリセルレベルに最終的には対応し得る。ＮＡＮＤ構成は、メモリセルのストリング（すなわち、ＮＡＮＤストリング）を含むであろうし、該ストリング内のメモリセルの数は、垂直方向に積み重ねられたレベル１４の数によって決定される。ＮＡＮＤストリングは、任意の適切な数のメモリセルレベルを含み得る。実例として、ＮＡＮＤストリングは、８つのメモリセルレベル、１６個のメモリセルレベル、３２個のメモリセルレベル、６４個のメモリセルレベル、５１２個のメモリセルレベル、１０２４個のメモリセルレベル等を有し得る。垂直方向のスタック１２は、図５の図に具体的に説明されたものよりも多くの垂直方向に積み重ねられたレベルがあり得ることを指し示すように、該スタックの説明される領域を越えて外側に拡張するように示されている。
スタック１２は、基部２２の上方に支持されるように示されている。基部２２は、半導体材料を含み得、例えば、単結晶シリコンを含み得、単結晶シリコンから本質的に成り得、又は単結晶シリコンから成り得る。基部２２は、半導体基板と称され得る。用語“半導体基板”は、半導体ウエハ（単体、又は他の材料を含むアセンブリの何れか）、及び半導体材料層（単体、又は他の材料を含むアセンブリの何れか）等のバルク半導体材料を含むが、それらに限定されない半導体材料を含む任意の構築物を意味する。用語“基板”は、上で説明した半導体基板を含むが、それらに限定されない任意の支持構造体を指す。幾つかの用途では、基部２２は、集積回路の製作と関連する１つ以上の材料を含む半導体基板に対応し得る。こうした材料は、例えば、耐火金属材料、障壁材料、拡散材料、絶縁材料等の内の１つ以上を含み得る。
スタック１２と基部２２との間にその他のコンポーネント及び材料が提供され得ることを指し示すために、スタック１２と基部２２との間に空間が提供されている。こうしたその他のコンポーネント及び材料は、スタックの付加的レベル、ソース線レベル、ソース側選択ゲート（ＳＧＳ）等を含み得る。
図６を参照すると、スタック１２を通じて開口部２４が形成される。開口部は、メモリアレイの垂直方向に積み重ねられたメモリセルと関連付けられたチャネル材料ピラーを製作するのに最終的には利用され、幾つかの実施形態では、ピラー開口部と称され得る。開口部２４は、上方から眺めた場合に任意の適切な構成を有し得、幾つかの例示的な実施形態では、円形、楕円形、多角形等であり得る。図６Ａは、構築物１０の説明される領域の最上のレベル１６の一部の上面図を示し、上方から眺めた場合に開口部２４が円形の形状をする例示的な構成を説明する。幾つかの実施形態では、開口部２４は、後の工程段階で形成されるその他の開口部から区別するために、第１の開口部と称され得る。ピラー開口部２４は、図６の処理段階で基部２２に渡って形成された実質的に同一の大多数の開口部を表し得る（用語“実質的に同一”は、製作及び測定の合理的な許容誤差内で同一であることを意味する）。
図７を参照すると、第２のレベル１６の材料２０は、間隙（すなわち、空洞）２６を形成するために、開口部２４に沿って凹部加工される。間隙２６は、後続の工程段階で形成されるその他の間隙と区別するために、第１の間隙と称され得る。
幾つかの実施形態では、第２のレベル１６の材料２０は、二酸化ケイ素を含み得、二酸化ケイ素から本質的に成り得、又は二酸化ケイ素から成り得、第１のレベル１４の材料１８は、窒化ケイ素を含み得、窒化ケイ素から本質的に成り得、又は窒化ケイ素から成り得る。こうした実施形態では、材料２０は、バッファード酸化物エッチング（例えば、フッ化水素酸と、フッ化アンモニウム等の緩衝材を利用するエッチング）を利用して材料１８に対して選択的にエッチングされ得る。用語“選択的にエッチング”とは、ある材料が別の材料よりも速く除去されることを意味し、ある材料が別の材料に対して１００％選択されるエッチング処理を非限定的に含む。
第１のレベル１４の材料１８の区域２８の間には第１の間隙２６が垂直方向にある。
第１の間隙は、深さＤ１まで第２のレベル１６中に拡張する。こうした深さは、任意の適切な深さであり得、幾つかの実施形態では、約５ｎｍから約２０ｎｍまでの範囲内にあるであろう。
示される実施形態では、間隙２６を形成するために利用されるエッチングは、第１のレベル１４の材料１８の角を丸くする。
示される実施形態では、材料２０の前面は、図７の処理段階では湾曲し、凹型である。他の実施形態では、こうした前面は、凸型、直線、又は、その他の適切な形状であり得る。
図８を参照すると、第１の間隙内に保護構造体３０が形成される。保護構造体３０は、後続の工程段階で形成されるその他の保護構造体から区別するために第１の保護構造体と称され得る。保護構造体３０は材料３２を含む。こうした材料は、任意の適切な組成物を含み得、幾つかの実施形態では、シリコンを含み得る。実例として、幾つかの例示的な実施形態では、材料３２は、多結晶シリコンを含み得、多結晶シリコンから本質的に成り得、又は多結晶シリコンから成り得る。
材料３２は、任意の適切な処理を用いて間隙２６内に形成され得る。実例として、幾つかの実施形態では、材料３２は、開口部２４を通じて、及び間隙２６中に堆積され得、間隙２６が材料３２で充填されること、及び開口部２４が材料３２で少なくとも部分的に充填されること（幾つかの実施形態では、材料３２で実質的に全体的に充填されること）をもたらす。続いて、間隙２６内に材料３２を残しつつ、開口部２４内から余分な材料３２を除去するために、エッチングが利用され得る。エッチングは任意の適切なエッチャントとエッチング条件とを利用し得る。幾つかの例示的な実施形態では、エッチングは、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を利用する。
図９を参照すると、第１のレベル１４の材料１８は、第２の間隙３４を形成するために開口部２４に沿って凹部加工される。幾つかの実施形態では、第１のレベル１４の材料１８は、窒化ケイ素を含み得、窒化ケイ素から本質的に成り得、又は窒化ケイ素から成り得、保護構造体３０の材料３２は、多結晶シリコンを含み得、多結晶シリコンから本質的に成り得、又は多結晶シリコンから成り得る。こうした実施形態では、材料１８は、リン酸を利用して材料３２に対して選択的にエッチングされ得る。間隙３４は、保護構造体３０の材料３２の区域３６の間に垂直方向にある。
第２の間隙３４は、深さＤ２まで第１のレベル１４中に拡張する。こうした深さは、任意の適切な深さであり得、幾つかの実施形態では、約３ｎｍから約１０ｎｍまでの範囲内であろう。
図１０を参照すると、開口部２４内の表面は、電荷阻止領域３８を形成するために第１のレベル１４の縁を酸化し、及びレッジ４０を形成するために保護構造体３０の縁をも酸化する酸化条件に露出される。酸化条件は、任意の適切な化学及び動作パラメータを利用し得る。幾つかの例示的な実施形態では、酸化条件は、少なくとも約７００℃の（少なくとも約７００℃であることに限定されず、所望の電気的及び／又はその他の特性を適切な酸化条件が達成するならばより低くてもよい）酸化環境及び／又は酸化面の動作温度を含み得る。酸化条件は、例えば、オキシダントの源として蒸気（実例として、ｉｎ ｓｉｔｕ ｓｔｅａｍ ｇｅｎｅｒａｔｉｏｎ（ＩＳＳＧ））を利用し得、及び／又は酸化種を生成するためにプラズマを利用し得る。プラズマは、酸化される開口部２４内の表面にプラズマが接触しないが、代わり、こうしたプラズマにより生成された酸化種のみが酸化面に達することを意味する“リモートプラズマ”と称され得る。幾つかの実施形態では、電荷阻止領域３８及び／又はレッジ４０の内の少なくとも一部は、適切な材料（例えば、二酸化ケイ素）の堆積によって形成され得、所望の形状（例えば、図１０に示した電荷阻止領域３８及びレッジ４０の形状に類似の形状等）を達成するための適切なエッチングが続く。
材料１８及び３２の酸化は、説明される実施形態では材料１８及び３２の一部を単に酸化し、酸化されない材料１８及び３２の残存部分を残す。
幾つかの実施形態では、第１のレベル１４の材料１８は、窒化ケイ素を含み、窒化ケイ素から本質的に成り、又は窒化ケイ素から成り、保護構造体３０の材料３２は、多結晶シリコンを含み、多結晶シリコンから本質的に成り、又は多結晶シリコンから成る。酸化は、酸窒化ケイ素４２及び二酸化ケイ素４４を形成するために窒化ケイ素１８の縁を酸化し得、付加的な二酸化ケイ素４４を形成するために多結晶シリコン３２の縁を酸化し得る。こうした実施形態では、電荷阻止領域３８は、（示されるように）酸窒化ケイ素４２及び二酸化ケイ素４４を含み得る。電荷阻止領域３８内の材料４２と４４との間の境界は、破線４３を用いて図１０に図式に説明されている。破線４３は、材料４２と４４との間の境界が酸窒化ケイ素と二酸化ケイ素との間の急峻な界面であり得ること、又は勾配であり得ることを指し示すために使用される。
電荷阻止領域３８は、垂直方向に拡張し、水平方向の厚さＴ１を有する。こうした水平方向の厚さは、任意の適切な寸法のものであり得、幾つかの実施形態では、約５０Åから約１５０Åまでの範囲内であり得る。電荷阻止領域の酸窒化ケイ素材料４２は、水平方向の厚さＴ２を有し、電荷阻止領域の二酸化ケイ素材料４４は、水平方向の厚さＴ３を有する。幾つかの実施形態では、水平方向の厚さＴ２は、水平方向の厚さＴ３の少なくとも約２倍であろう。幾つかの実施形態では、水平方向の厚さＴ２は、約２０オングストローム（Å）から約１４０Åまでの範囲内であり、水平方向の厚さＴ３は、約１０Åから約３０Åまでの範囲内であろう。幾つかの実施形態では、水平方向の厚さＴ２及びＴ３は、それらを相互に区別するために第１及び第２の水平方向の厚さと夫々称され得る。
材料３２及び１８の酸化は、窒化ケイ素材料１８よりも遥かに速く多結晶シリコン材料３２を酸化し得る（実例として、窒化ケイ素の少なくとも約１．５倍の速さ、窒化ケイ素の少なくとも約２倍の速さ、窒化ケイ素の少なくも約３倍の速さ等で多結晶シリコンを酸化し得る）。それに応じて、二酸化ケイ素４４は、材料１８に沿って組み合わせの材料４２／４４があるよりも材料３２に沿って実質的に厚くてもよく、したがって、第１のレベル１４に沿うよりも第２のレベル１６に沿ってより多くの拡張があり得る。窒化ケイ素材料１８から形成された酸窒化ケイ素４２／二酸化ケイ素４４からよりも、多結晶シリコン材料３２から形成された二酸化ケイ素４４からより多くの拡張を酸化が引き起こす実施形態では、開口部２４に沿ったティア１４の縁は、拡張するにしても僅かであり得、開口部２４に沿ったティア１６の縁は、実質的に拡張し得る（例えば、多結晶シリコン材料３２からの二酸化ケイ素４４の形成に起因する拡張は、窒化ケイ素材料１８からの酸窒化ケイ素４２／二酸化ケイ素４４の形成に起因する拡張の少なくとも約２倍であり得る）。幾つかの実施形態では、開口部２４に沿ったティア１６の縁に沿った実質的な拡張があり得、開口部２４に沿ったティア１４の縁に沿った実質的な拡張はなくてもよい（用語“実質的な拡張なし”は、検出の合理的な許容誤差内で拡張なしを意味する）。第２のレベル１６に沿った厚い二酸化ケイ素４４は、レッジ４０として構成される。第３の間隙４６は、第１のレベル１４に沿ってあり、レッジ４０の間に垂直方向にある。
図１１を参照すると、間隙４６内に電荷蓄積材料４８が形成される。電荷蓄積材料４８は、任意の適切な組成物を含み得、幾つかの実施形態では、窒化ケイ素、酸窒化ケイ素、導電ナノドット等の電荷捕獲材料を含み得る。当業者は、用語“電荷捕獲”を理解し、“電荷捕獲”は、電荷キャリア（例えば、電子又はホール）を可逆的に捕え得るエネルギーウェルを指し得ると理解するであろう。代替的な実施形態（図示せず）では、電荷蓄積材料４８は、浮遊ゲート材料（例えば、多結晶シリコン等）として構成され得る。
電荷蓄積材料４８は、任意の適切な方法論を用いて、図示された構成で形成され得る。実例として、幾つかの実施形態では、電荷蓄積材料４８は、窒化ケイ素を含み得、窒化ケイ素から本質的に成り得、又は窒化ケイ素から成り得、間隙４６を充填するために、及び開口部２４中に拡張するために最初に形成され得る。間隙４６内に封じ込められた材料４８のみを残すために、余分な材料４８は、適切なエッチング（実例として、高温リン酸を利用するエッチング、フッ化水素酸処理が続く酸化を利用するエッチング等）を用いてその後除去され得る。
幾つかの実施形態では、間隙４６内の電荷蓄積材料４８は、電荷蓄積領域（例えば、電荷捕獲領域）５０として構成されると目され得る。こうした電荷捕獲領域は、電荷阻止領域３８の二酸化ケイ素４４に沿い、直接隣接する。
図１２を参照すると、電荷捕獲領域５０の間の二酸化ケイ素４４は、適切なエッチング（実例として、フッ化水素酸を利用するエッチング）を用いて除去され、電荷捕獲領域５０の間に垂直方向に第４の間隙５２を残す。
図１３を参照すると、第４の間隙５２内に第２の保護構造体５４が形成される。第２の保護構造体５４は材料５６を含む。こうした材料は、任意の適切な組成物を含み得、幾つかの実施形態では、第１の保護構造体３０の材料３２と同じ組成物を含むであろう。実例として、幾つかの実施形態では、材料５６及び３２は共に、多結晶シリコンを含み得、多結晶シリコンから本質的に成り得、又は多結晶シリコンから成り得る。破線５７は、材料３２と５６との間の凡その境界を図式に説明するために、並びに材料３２及び５６が相互に同じであってもよく、又はなくてもよいことを指し示すために利用される。材料３２及び５６は相互に直接隣接する。
材料５６は、任意の適切な処理を用いて間隙５２内に含まれるように形成され得る。実例として、幾つかの実施形態では、材料５６は、多結晶シリコンを含み得、間隙５２を充填するために、及び開口部２４内に拡張するために、最初に形成され得る。続いて、材料５６が間隙５２内に含まれる構成を残すために、余分な材料５６は、適切なエッチング（実例として、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を利用するエッチング）を用いて除去され得る。
図１４を参照すると、開口部２４の外周に沿ってトンネリング材料６０、６２、及び６４が形成される。説明される実施形態では、トンネリング材料６０は、第２の保護材料５６の縁及び電荷蓄積材料４８の縁に沿って、及び直接接して拡張する。
トンネリング材料は、プログラミング動作、消去動作等の間に電荷キャリアがトンネリングするか、さもなければ通過する材料としての機能を果たし得る。幾つかの文脈では、トンネリング材料の内の１つ以上は、ゲート誘電材料と、又は単に誘電材料と称され得る。説明される実施形態では、３つのトンネリング材料が利用される。他の実施形態では、３つよりも少ないトンネリング材料があり得、更に他の実施形態では、３つよりも多いトンネリング材料があり得る。幾つかの実施形態では、トンネリング材料６０、６２、及び６４は、所望の電荷トンネリング特性を有するようにバンドギャップ設計され得る。トンネリング材料６２は、材料６０及び６４とは組成的に異なる。材料６０及び６４は、幾つかの実施形態では組成的に相互に異なり得、他の実施形態では、組成的に相互に同じであり得る。
幾つかの例示的な実施形態では、トンネリング材料６２は窒化ケイ素を含み得、トンネリング材料６０及び６４は二酸化ケイ素を含み得る。幾つかの例示的な実施形態では、トンネリング材料６０は、酸窒化ケイ素及び二酸化ケイ素の内の一方又は両方を含み得、トンネリング材料６２は窒化ケイ素を含み得、トンネリング材料６４は二酸化ケイ素を含み得る。
幾つかの実施形態では、トンネリング材料６０、６２、及び６４は、第１、第２、及び第３のトンネリング材料と夫々称され得る。
チャネル材料６６は、開口部２４内に、並びにトンネリング材料６０、６２、及び６４に沿って形成される。説明される実施形態では、チャネル材料６６は、トンネリング材料６４に直接接する。チャネル材料６６は、任意の適切な、適切にドープされた半導体材料を含み得、幾つかの実施形態では、シリコン、ゲルマニウム、ＩＩＩ／Ｖ半導体材料（例えば、リン化ガリウム）等の内の１つ以上を含み得る。
説明される実施形態では、チャネル材料６６は、開口部２４の外周を覆い（line）、絶縁材料６８は、開口部２４の残りの内部領域を充填する。絶縁材料６８は、例えば、二酸化ケイ素等の任意の適切な組成物又は組成物の組み合わせを含み得る。チャネル材料６６の説明される構成は、絶縁材料６８がチャネル構成の“中空”内に提供される中空チャネル構成であると目され得る。他の実施形態では、チャネル材料は、固体ピラーとして構成され得る。
チャネル材料６６は、開口部２４の外周に沿って垂直方向に拡張し、又は、言い換えれば、スタック１２を通じて垂直方向に拡張する。
図１５を参照すると、スタック１２を通じて第２の開口部７０が形成される。第２の開口部７０は、電荷阻止領域３８を形成するために利用される酸化（図１０）の後に残存する材料１８の一部を通じて拡張する。
図１５Ａは、構築物１０の説明される領域の最上のレベル１６の一部の上面図を示し、第２の開口部７０がスリット（すなわち、トレンチ）として構成される例示的構成を説明する。
図１６を参照すると、第１のレベル１４の窒化物１８は、（実例として、リン酸エッチングを利用して）第２の開口部７０に沿って凹部加工され、その後、第２のレベル１６の酸化物２０は、湿式エッチング（実例として、バッファード酸化物エッチング）を用いて成形される。成形された第２のレベル１６は、第２の開口部７０の外周に沿って突出部７２を含む。
図１７を参照すると、開口部７０の側面に沿って露出された材料１８（図１６）は、空洞７４を残すために除去される。こうした除去は、任意の適切な処理を利用し得、幾つかの実施形態では、リン酸を用いた湿式エッチングを利用し得る。
図１８を参照すると、開口部７０内に誘電障壁材料７６が堆積される。誘電障壁材料７６は、開口部７０の外周縁を覆い、空洞７４の外周縁を覆う。誘電障壁材料７６は、任意の適切な組成物を含み得、幾つかの実施形態では、１つ以上の高比誘電率材料を含み得る（用語、高比誘電率は、二酸化ケイ素の誘電率よりも大きな誘電率を意味する）。誘電障壁材料中に組み込まれ得る例示的な組成物は、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、ケイ酸ハフニウム、ケイ酸ジルコニウム、酸化チタン、酸化ガドリニウム、酸化ニオブ、酸化タンタル等である。
覆われた開口部７０、及び覆われた空洞７４内に導電材料７８及び８０が提供される。導電材料７８及び８０は、例えば、様々な金属（例えば、チタン、タングステン、コバルト、ニッケル、プラチナ、ルテニウム等）、金属含有組成物（例えば、金属シリサイド、金属窒化物、金属炭化物等）、及び／又は導電的にドープされた半導体材料（例えば、導電的にドープされたシリコン、導電的にドープされたゲルマニウム等）の内の１つ以上等の任意の適切な電気的伝導性組成物を含み得る。幾つかの実施形態では、導電材料７８は、窒化チタンを含み得、窒化チタンから本質的に成り得、又は窒化チタンから成り得、導電材料８０は、タングステンを含み得、タングステンから本質的に成り得、又はタングステンから成り得る。
図１９を参照すると、空洞７４内に導電材料７８及び８０を残しつつ、開口部７０の中央領域内から導電材料７８及び８０が除去される。
空洞７４内に残存する導電材料７８及び８０は、導電領域８２を共に形成する。説明される導電領域は２つの導電材料を含むが、他の実施形態では、類似の導電領域は、唯一の導電材料を含み得、又は３つ以上の導電材料を含み得る。
空洞７４内の導電領域８２の末端部は、導電ゲート８４に対応し得、導電領域８２のその他の部分は、ワード線８６に対応し得る。ワード線はレベル１４に沿い、それに応じて、幾つかの実施形態では、レベル１４はワード線レベルと称され得る。こうしたワード線レベルは、図１９のスタック１２内の絶縁レベル１６と交互になると目され得る。
酸化物２０の突出部７２の外側区域は、導電材料７８及び８０を除去するために利用されるエッチングの間に、開口部７０の端部に沿って露出される。幾つかの実施形態では、突出部７２の露出された区域は、約５ｎｍから約１０ｎｍまでの範囲内の垂直方向の寸法Ｗ１を有する。一方、開口部７０は、約５００ｎｍから約１０００ｎｍまでの範囲内の水平方向の寸法Ｗ２を有する。Ｗ１とＷ２との間の実質的な差は、図２２を参照しながら以下で説明するように、後続の処理の利益になり得る。
図２０を参照すると、第２の材料２０（図１９）は、空所８８を残すために、適切なエッチング（例えば、バッファード酸化物エッチング）を用いて除去される。保護構造体３０及び５４は、第２の材料２０を除去するために利用されるエッチングに電荷阻止領域３８が晒されることから保護する。実例として、幾つかの実施形態では、第２の材料２０は二酸化ケイ素を含み、電荷阻止領域は酸窒化ケイ素及び二酸化ケイ素を含む。第２の材料２０を除去するために、バッファード酸化物エッチング（例えば、フッ化水素酸を利用するエッチング）が利用され得る。こうしたエッチングは、電荷阻止領域３８の酸窒化ケイ素４２及び二酸化ケイ素４４をも除去するであろう。該エッチングは、第２の材料２０の二酸化ケイ素よりも遥かにゆっくりと酸窒化ケイ素４２を除去し得る。しかしながら、材料２０を除去するために利用されるエッチングの継続期間は、酸窒化ケイ素４２の十分な量が除去されるのに十分長くてもよい。また、酸窒化ケイ素の異なる量が様々な電荷阻止領域３８から除去され得、メモリアレイに渡って不均一性を導く。保護構造体３０及び５４は、したがって、こうした保護構造体を省く実施形態ではさもなければ生じ得る有害な結果を防止し得る。
空所８８は、開口部７０まで拡張する開口８９を有する。こうした開口は、図１９を参照しながら上で説明した垂直方向の寸法Ｗ１を有する。
図２１を参照すると、保護構造体３０及び５４（図１９）は、空所８８を拡張するために除去される。幾つかの実施形態では、保護構造体３０及び５４は多結晶シリコンを含む。こうしたものは、電荷阻止領域３８の酸窒化ケイ素及び二酸化ケイ素と比較して多結晶シリコンに対して高度に選択的であり得るＴＭＡＨを利用するエッチングを用いて除去され得る。
図２２を参照すると、空所８８の外周を覆うために絶縁材料９０が堆積される。絶縁材料９０は、任意の適切な組成物を含み得、幾つかの実施形態では、酸化ケイ素を含み得、酸化ケイ素から本質的に成り得、又は酸化ケイ素から成り得る。絶縁材料９０は、例えば、化学気相成長（ＣＶＤ）、原子層堆積（ＡＬＤ）の内の一方又は両方を含む任意の適切な堆積方法論を利用して堆積され得る。幾つかの実施形態では、絶縁材料９０は、前駆体としてテトラエトキシシラン（ＴＥＯＳ）を用いたＣＶＤ工程を利用して堆積された二酸化ケイ素に対応し得る。
メモリアレイ内に空所８８を利用する利点は、メモリアレイ内に代替的に利用され得るその他の絶縁材料と比較すると空所が非常に低誘電率を有することであり得る。しかしながら、絶縁材料で空所を覆うための試みにおいて直面し得る難しさは、空所の全てが開口８９を越えて適切に密封される前に開口部７０内で絶縁材料が締め付けられ（pinch off）得ることである。説明される実施形態では、開口部７０の幅と比較して非常に狭い開口８９を利用することによって、こうした難しさに対処し得る。それに応じて、開口部７０を絶縁材料が閉ざす前に、開口８９の全ては、（図２２に示されるように）絶縁材料９０を用いて密封され得る。
図２３を参照すると、開口部７２内に、こうした開口部を完全に充填するために、付加的な絶縁材料９０が提供される。
誘電障壁材料７６、電荷阻止領域３８、電荷蓄積領域５０、トンネリング材料６０、６２、及び６４、並びにチャネル材料６６と共に、導電ゲート８４がメモリセル９２ａ及び９２ｂ中に組み込まれ得る。こうしたメモリセルは、幾つかの実施形態では、ＮＡＮＤメモリセルであり得る。説明されるメモリセルは、相互に垂直方向に積み重ねられ、ＮＡＮＤストリングの一部であり得る。メモリセル９２ａ及び９２ｂは、相互に実質的に同一であり（用語“実質的に同一”は、製作及び測定の合理的な許容誤差内で同一であることを意味する）、幾つかの実施形態では、第１のメモリセル及び第２のメモリセルと夫々称され得る。メモリセル９２ａ及び９２ｂは、例えば、図１〜図４を参照しながら上で説明されたものと類似のＮＡＮＤメモリアレイ等のメモリアレイに渡って製作され得る実質的に同一の大多数のメモリセルを表すと目され得る。
動作の間、電荷蓄積領域５０は、メモリセル９２ａ及び９２ｂ内に情報を蓄積するように構成され得る。個別のメモリセル（例えば、９２ａ）内に蓄積された情報の値（用語“値”は、１ビット又は複数ビットを表す）は、電荷蓄積領域内に蓄積された電荷の量（例えば、電子の数）に基づき得る。個別の電荷蓄積領域５０内の電荷の量は、少なくも部分的に、関連付けられるゲート８４に印加された電圧の値に基づいて、及び／又は関連付けられるチャネル材料６６に印加された電圧の値に基づいて制御され（例えば、増加又は減少し）得る。
トンネリング材料６０、６２、及び６４は、メモリセル９２ａ及び９２ｂのトンネリング領域９４を共に形成する。こうしたトンネリング領域は、電荷蓄積領域５０とチャネル材料６６との間の電荷（例えば、電子）の所望のトンネリング（例えば、転送）を可能にするように構成され得る。トンネリング領域９４は、例えば、非限定的に、酸化膜換算膜厚（ＥＯＴ）等の選択された基準を達成するように構成され（すなわち、設計され）得る。ＥＯＴは、代表的な物理的な厚さの観点でトンネリング領域の電気的特性（例えば、静電容量）を定量化する。例えば、ＥＯＴは、リーク電流及び信頼性の考察を無視して、所与の誘電体（例えば、トンネリング領域９４）と同じ静電容量密度を有することが必要であろう理論上の二酸化ケイ素層の厚さとして定義され得る。
電荷阻止領域３８は、電荷蓄積領域５０に隣接し、電荷蓄積領域５０から関連付けられたゲート８４への電荷の流れを阻止するためのメカニズムを提供し得る。誘電障壁材料７６は、電荷阻止領域３８とゲート８４との間に提供され、電荷蓄積領域５０に向かう関連付けられたゲート８４からの電子のバックトンネリングを阻害するために利用され得る。幾つかの実施形態では、誘電障壁材料７６は、メモリセル９２ａ及び９２ｂ内の誘電障壁領域を形成すると目され得る。
幾つかの実施形態では、チャネル材料６６は、電流を導電するように構成されたチャネルであると目され得る。該チャネルは、第１のメモリセル９２ａ中に組み込まれた第１のチャネル部分１００を含み、第２のメモリセル９２ｂ中に組み込まれた第２のチャネル部分１０２を含む。
第１のメモリセル９２ａ中に組み込まれたゲート８４は第１のゲートと称され得、第２のメモリセル９２ｂ中に組み込まれたゲート９８は第２のゲートと称され得る。
メモリセル内の電荷阻止領域３８及び電荷蓄積領域５０は、メモリセル構造体１０４であると共に目され得る。第１のメモリセル９２ａ内のメモリセル構造体１０４は第１のメモリセル構造体と称され得、第２のメモリセル９２ｂ内のメモリセル構造体１０４は第２のメモリセル構造体と称され得る。誘電障壁材料７６は、第１及び第２のメモリセル９２ａ及び９２ｂ内の誘電障壁領域を形成する。こうした誘電障壁領域は、幾つかの実施形態では、メモリセル構造体１０４の一部であると目され得、他の実施形態では、メモリセル構造体１０４とは別個であると目され得る。第１のメモリセル９２ａ内の誘電障壁領域は第１の誘電障壁領域と称され得、第２のメモリセル９２ｂ内の誘電障壁領域は第２の誘電障壁領域と称され得る。
メモリセル構造体１０４内の電荷阻止領域３８は、電荷蓄積領域５０とゲート８４との間にある。
第１のメモリセル９２ａのゲート８４は、第２のメモリセル９２ｂのゲート８４から垂直方向に離隔される。空所８８は、第１及び第２のメモリセル９２ａ及び９２ｂの垂直方向に離隔したゲート８４の間に垂直方向にあり、こうした空所は、当該空所が他の空所から区別可能であるように、図２３では８８ａとしてラベルが付されている。
空所８８ａは、第１及び第２のゲート８４の間に第１の垂直方向の寸法Ｖ１を有し、第１及び第２の電荷蓄積領域５０の間に第２の垂直方向の寸法Ｖ２を有し、第２の垂直方向の寸法は、第１の垂直方向の寸法よりも大きい。幾つかの実施形態では、第１及び第２の垂直方向の寸法は、約１００ｎｍから約４００ｎｍまでの範囲内にあり得、第２の垂直方向の寸法は、少なくとも約５％、少なくとも約１０％、少なくとも約２０％等だけ第１の垂直方向の寸法よりも大きくてもよい。
電荷阻止領域３８内の酸窒化ケイ素４２は、対向する２つの側面１０３及び１０５を有すると目され得る。電荷阻止領域３８の二酸化ケイ素４４は、対向する側面の内の一方（側１０５）のみに沿ってあり、対向する側面の内の他方（側１０３）は、示される実施形態では誘電障壁材料７６に直接隣接する。
幾つかの実施形態では、図２３のスタック１２は、交互の絶縁レベル１６及びワード線レベル１４を含むと目され得る。チャネル材料６６はスタック１２に沿って垂直方向に拡張し、ゲート８４は、ワード線レベルに沿ってあり、トンネリング材料（６０、６２、及び６４）、メモリセル構造体１０４、及び誘電障壁材料７６によってチャネル材料から離隔される。
空所８８は、絶縁レベル１６に沿ってあり、垂直方向に隣接するメモリセル９２ａと９２ｂとの間にある。空所８８は水平方向の寸法（Ｈ）を有し、こうした寸法は、個別の空所が、垂直方向に隣接するゲート８４を相互から離隔する領域１１０を有し、及び垂直方向に隣接する電荷蓄積構造体５０を相互から離隔する領域１１２を有するのに十分に長い。それに応じて、空所は、電荷蓄積材料の垂直方向に隣接する区域の間に電気的な絶縁を提供し得、また、垂直方向に隣接する導電ゲートの間に電気的な絶縁をも提供し得る。
幾つかの実施形態では、空所の領域１１０は第１の領域と称され得、空所の領域１１２は第２の領域と称され得る。説明される実施形態では、空所８８の第２の領域１１２は、空所の第１の領域１１０よりも垂直方向に長い（具体的には、第１の領域１１０は、垂直方向の厚さＶ１を有する一方、第２の領域１１２は、垂直方向の厚さＶ２を有する）。
電荷蓄積領域（すなわち、電荷蓄積構造体）５０は、絶縁レベル１６の介在領域によって相互から垂直方向に離隔される。相互からの電荷蓄積領域５０の垂直方向の離隔は、共通のＮＡＮＤストリング内の隣接する電荷蓄積領域間の電荷漏洩を軽減又は防止し得、他のコンポーネント（例えば、隣接する電荷蓄積領域、制御ゲート、チャネル、トンネル酸化物等）との電荷蓄積領域の結合を緩和し得る。こうしたことは、ＮＡＮＤストリングのメモリセルの全てに沿って拡張する連続的な電荷蓄積構造体を有する従来のＮＡＮＤ構成と比較して実質的に改善可能であり得る。例示的な改善は、耐久性の改善、読み出し／書き込み経費の改善、急速充電利得の改善、急速充電損失の改善、セル間の容量結合の削減等の内の１つ以上を含み得る。
上で論じたアセンブリ及び構造体は、集積回路（用語“集積回路”は、半導体基板により支持された電子回路を意味する）内で利用され得、電子システム中に組み込まれ得る。こうした電子システムは、例えば、メモリモジュール、デバイスドライバ、電力モジュール、通信モデム、プロセッサモジュール、及び特定用途向けモジュール内で使用され得、多層のマルチチップモジュールを含み得る。電子システムは、例えば、カメラ、無線デバイス、表示装置、チップセット、セットトップボックス、ゲーム、照明、車両、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業制御システム、航空機等の広範囲のシステムの内の何れかであり得る。
別段の表示がない限り、本明細書で説明される様々な材料、物質、組成物等は、例えば、原子層堆積（ＡＬＤ）、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）等を含む、現在知られているか未だ開発されていない任意の適切な方法論を用いて形成され得る。
用語“誘電（dielectric）”及び“絶縁（insulative）”は、絶縁電気特性を有する材料を説明するために利用され得る。該用語は、この開示では同義語と目される。幾つかの実例における用語“誘電”と、他の実例における用語“絶縁”（又は“電気的絶縁”）との利用は、後続の請求項内の先行詞を簡易にするために、この開示内での言語変異を提供すべきであり得、重要な化学的又は電気的な差異を指し示すために何ら利用されない。
図面中の様々な実施形態の特定の向きは、説明目的のみのためのものであり、幾つかの用途では、該実施形態は、示された向きに対して回転させられ得る。本明細書で提供される説明、及び後続の請求項は、構造体が図面の特定の向きにあるか、それともこうした向きに対して回転させられるか否かに関わらず、様々な機構間の説明される関係を有する任意の構造体に関係する。
添付図の断面図は、図面を平易にするために、別段の表示がない限り、断面の平面内の機構を示すのみであり、断面の平面の背後の材料を示さない。
構造体が別の構造体の“上に（on）”、“隣接して（adjacent）”又は“接して（against）”あるとして上で言及されている場合、それは、別の構造体の上に直接あり得、又は、介在の構造体も存在し得る。一方、構造体が別の構造体の“直接上に（directly on）”、“直接隣接して（directly adjacent）”又は“直接接して（directly against）”あるとして言及されている場合、介在の構造体は何ら存在しない。
構造体（例えば、層、材料等）は、下にある基部（例えば、基板）から構造体が概して上方に向かって拡張することを指し示すように“垂直方向に拡張する（extending vertically）”と称され得る。垂直方向に拡張する構造体は、基部の上面に対して実質的に直交して拡張してもよく、又はしなくてもよい。
幾つかの実施形態は、電流を導電するためのチャネルを有するアセンブリを含む。チャネルは、第１のチャネル部分と第２のチャネル部分とを含む。第１のゲートと第１のチャネル部分との間に第１のメモリセル構造体が配置される。第１のメモリセル構造体は、第１の電荷蓄積領域と第１の電荷阻止領域とを含む。第１の電荷阻止領域は、第１の電荷蓄積領域と第１のゲートとの間に配置される。第１の電荷阻止領域は酸窒化ケイ素を含む。第２のゲートと第２のチャネル部分との間に第２のメモリセル構造体が配置される。第２のメモリセル構造体は、第２の電荷蓄積領域と第２の電荷阻止領域とを含む。第２の電荷阻止領域は、第２の電荷蓄積領域と第２のゲートとの間に配置される。第２の電荷阻止領域は酸窒化ケイ素を含む。第１及び第２のゲートの間、並びに第１及び第２のメモリセル構造体の間に空所が配置される。
幾つかの実施形態は、交互の絶縁レベル及びワード線レベルの垂直方向のスタックを有するメモリアレイを含む。該スタックに沿ってチャネル材料が垂直方向に拡張する。ワード線レベルに沿ってゲートがある。メモリセル構造体は、ワード線レベルに沿ってあり、ゲートとチャネル材料との間に配置される。メモリセル構造体は、電荷蓄積領域と電荷阻止領域とを含む。電荷阻止領域は、電荷蓄積領域とゲートとの間にある。絶縁レベルに沿って空所がある。個別の空所は、垂直方向に隣接する一対のゲートの間の第１の領域と、垂直方向に隣接する一対の電荷蓄積領域の間の第２の領域とを各々含む。絶縁ライナーは、空所内にあり、空所の外周に沿ってある。
幾つかの実施形態は、アセンブリを形成する方法を含む。交互の第１及び第２のレベルのスタックを通じて第１の開口部が形成される。第１のレベルは第１の材料を含み、第２のレベルは第２の材料を含む。第２のレベルの第２の材料は、第１の間隙を形成するために第１の開口部に沿って凹部加工される。第１のレベルの区域間に垂直方向に第１の間隙がある。第１の間隙内に第１の保護構造体が形成される。第１のレベルの第１の材料は、第２の間隙を形成するために第１の開口部に沿って凹部加工される。第１の保護構造体の区域間に垂直方向に第２の間隙がある。第２の間隙に沿って第１のレベルの第１の材料の縁を酸化するために、及び第１の開口部に沿って第１の保護構造体の縁を酸化するために酸化条件が利用される。第１の材料の酸化された縁は、電荷阻止領域であり、第１のレベルの残存部分に沿ってある。第１の保護構造体の酸化された縁はレッジである。レッジの間に垂直方向に第３の間隙がある。第３の間隙内に、及び電荷阻止領域に沿って電荷捕獲領域が形成される。レッジは、第４の間隙を残すために除去される。電荷捕獲領域間に垂直方向に第４の間隙がある。第４の間隙内に、及び第１の保護構造体に直接隣接して第２の保護構造体が形成される。第１の開口部内に、垂直方向に拡張するトンネリング材料が形成される。トンネリング材料は、第２の保護構造体の縁に沿って、及び電荷捕獲領域に沿って拡張する。第１の開口部内に、及びトンネリング材料に隣接してチャネル材料が形成される。スタックを通じて第２の開口部が形成され、第２の開口部は、第１のレベルの残存部分を通じて拡張する。第１のレベルの第１の材料の残存部分は、第２の開口部に沿って空洞を形成するために除去される。空洞内に導電領域が形成される。第２の材料、第１の保護構造体、及び第２の保護構造体は空所を形成するために除去される。
図２３を参照すると、開口部７０内に、こうした開口部を完全に充填するために、付加的な絶縁材料９０が提供される。

Claims (36)

  1. 電流を導電するためのチャネルであって、第１のチャネル部分と第２のチャネル部分とを含む前記チャネルと、
    第１のゲートと前記第１のチャネル部分との間に配置された第１のメモリセル構造体であって、前記第１のメモリセル構造体は、第１の電荷蓄積領域と第１の電荷阻止領域とを含み、前記第１の電荷阻止領域は、前記第１の電荷蓄積領域と前記第１のゲートとの間に配置され、前記第１の電荷阻止領域は酸窒化ケイ素を含む、前記第１のメモリセル構造体と、
    第２のゲートと前記第２のチャネル部分との間に配置された第２のメモリセル構造体であって、前記第２のメモリセル構造体は、第２の電荷蓄積領域と第２の電荷阻止領域とを含み、前記第２の電荷阻止領域は、前記第２の電荷蓄積領域と前記第２のゲートとの間に配置され、前記第２の電荷阻止領域は酸窒化ケイ素を含む、前記第２のメモリセル構造体と、
    前記第１及び第２のゲートの間に、並びに前記第１及び第２のメモリセル構造体の間に配置された空所と
    を含む、アセンブリ。
  2. 前記空所の外周に沿って絶縁ライナーを含む、請求項１に記載のアセンブリ。
  3. 前記絶縁ライナーは二酸化ケイ素を含む、請求項２に記載のアセンブリ。
  4. 前記空所は、前記第１及び第２のゲートの間の第１の垂直方向の寸法と、前記第１及び第２の電荷蓄積領域の間の第２の垂直方向の寸法とを有し、前記第２の垂直方向の寸法は前記第１の垂直方向の寸法よりも大きい、請求項３に記載のアセンブリ。
  5. 前記第１のゲートと前記第１の電荷阻止領域との間に第１の誘電障壁領域を含み、前記第２のゲートと前記第２の電荷阻止領域との間に第２の誘電障壁領域を含む、請求項１に記載のアセンブリ。
  6. 前記第１及び第２の誘電障壁領域は高比誘電率材料を含む、請求項５に記載のアセンブリ。
  7. 前記第１の電荷阻止領域は、前記酸窒化ケイ素に沿って二酸化ケイ素を含み、前記第２の電荷阻止領域は、前記酸窒化ケイ素に沿って二酸化ケイ素を含む、請求項１に記載のアセンブリ。
  8. 前記第１の電荷阻止領域の前記酸窒化ケイ素は、対向する２つの側面を有し、前記第１の電荷阻止領域の前記二酸化ケイ素は、前記第１の電荷阻止領域の前記酸窒化ケイ素の対向する前記側面の内の一方にのみ沿ってあり、前記第２の電荷阻止領域の前記酸窒化ケイ素は、対向する２つの側面を有し、前記第２の電荷阻止領域の前記二酸化ケイ素は、前記第２の電荷阻止領域の前記酸窒化ケイ素の対向する前記側面の内の一方にのみ沿ってある、請求項７に記載のアセンブリ。
  9. 交互の絶縁レベル及びワード線レベルの垂直方向のスタックと、
    前記スタックに沿って垂直方向に拡張するチャネル材料と、
    前記ワード線レベルに沿ったゲートと、
    前記ワード線レベルに沿い、前記ゲートと前記チャネル材料との間に配置されたメモリセル構造体であって、前記メモリセル構造体は、電荷蓄積領域と電荷阻止領域とを含み、前記電荷阻止領域は前記電荷蓄積領域と前記ゲートとの間にある、前記メモリセル構造体と、
    前記絶縁レベルに沿った空所であって、前記空所の個々は、垂直方向に隣接する一対の前記ゲートの間の第１の領域と、垂直方向に隣接する一対の前記電荷蓄積領域の間の第２の領域とを含む、前記空所と、
    前記空所内の、前記空所の外周に沿った絶縁ライナーと
    を含む、メモリアレイ。
  10. 前記空所の前記第２の領域は、前記空所の前記第１の領域よりも垂直方向に長い、請求項９に記載のメモリアレイ。
  11. 前記絶縁ライナーは二酸化ケイ素を含む、請求項９に記載のメモリアレイ。
  12. 前記絶縁ライナーは二酸化ケイ素から成る、請求項９に記載のメモリアレイ。
  13. 前記ゲートと前記電荷阻止領域との間に誘電障壁領域があり、前記誘電障壁領域は、１つ以上の高比誘電率酸化物を含む、請求項９に記載のメモリアレイ。
  14. 前記電荷阻止領域は酸窒化ケイ素を含む、請求項９に記載のメモリアレイ。
  15. 前記ゲートと前記電荷阻止領域との間に高比誘電率誘電障壁材料があり、前記高比誘電率誘電障壁材料は、前記酸窒化ケイ素に直接接する、請求項１４に記載のメモリアレイ。
  16. 前記電荷阻止領域は、前記酸窒化ケイ素に直接接する二酸化ケイ素を含む、請求項１４に記載のメモリアレイ。
  17. 前記電荷阻止領域の前記酸窒化ケイ素は第１の水平方向の厚さを有し、前記電荷阻止領域の前記二酸化ケイ素は第２の水平方向の厚さを有し、前記第１の水平方向の厚さは前記第１の水平方向の厚さの少なくとも約２倍である、請求項１６に記載のメモリアレイ。
  18. 前記電荷阻止領域の前記酸窒化ケイ素は、約２０Åから約１４０Åまでの範囲内の水平方向の厚さを有し、前記電荷阻止領域の前記二酸化ケイ素は、約１０Åから約３０Åまでの範囲内の水平方向の厚さを有する、請求項１６に記載のメモリアレイ。
  19. 交互の第１及び第２のレベルのスタックを通じて第１の開口部を形成することであって、前記第１のレベルは第１の材料を含み、前記第２のレベルは第２の材料を含むことと、
    第１の間隙を形成するために、前記第１の開口部に沿って前記第２のレベルの前記第２の材料を凹部加工することであって、前記第１の間隙は、前記第１のレベルの区間の間に垂直方向にあることと、
    前記第１の間隙内に第１の保護構造体を形成することと、
    第２の間隙を形成するために、前記第１の開口部に沿って前記第１のレベルの前記第１の材料を凹部加工することであって、前記第２の間隙は、前記第１の保護構造体の区間の間に垂直方向にあることと、
    前記第２の間隙に沿って前記第１のレベルの前記第１の材料の縁を酸化するために、及び前記第１の開口部に沿って前記第１の保護構造体の縁を酸化するために酸化条件を利用することであって、前記第１の材料の酸化された前記縁は、電荷阻止領域であり、前記第１のレベルの前記第１の材料の残存部分に沿ってあり、前記第１の保護構造体の酸化された前記縁はレッジであり、前記レッジの間に垂直方向に第３の間隙があることと、
    前記第３の間隙内に、及び前記電荷阻止領域に沿って電荷捕獲領域を形成することと、
    第４の間隙を残すために前記レッジを除去することであって、前記第４の間隙は前記電荷捕獲領域の間に垂直方向にあることと、
    前記第４の間隙内に、及び前記第１の保護構造体に直接隣接して第２の保護構造体を形成することと、
    前記第１の開口部内に、垂直方向に拡張するトンネリング材料を形成することであって、前記トンネリング材料は、前記第２の保護構造体の縁に沿って、及び前記電荷捕獲領域に沿って拡張することと、
    前記第１の開口部内に、及び前記トンネリング材料に隣接してチャネル材料を形成することと、
    前記スタックを通じて第２の開口部を形成することであって、前記第２の開口部は、前記第１のレベルの前記第１の材料の前記残存部分を通じて拡張することと、
    前記第２の開口部に沿って空洞を形成するために、前記第１のレベルの前記第１の材料の前記残存部分を除去することと、
    前記空洞内に導電領域を形成することと、
    空所を形成するために、前記第２のレベルの前記第２の材料、前記第１の保護構造体、及び前記第２の保護構造体を除去することと
    を含む、アセンブリを形成する方法。
  20. 前記第１の材料は窒化ケイ素を含み、前記第１の保護構造体は多結晶シリコンを含み、前記酸化条件の酸化は、前記窒化ケイ素に沿うよりも前記多結晶シリコンに沿ってより多くの拡張を引き起こす、請求項１９に記載の方法。
  21. 前記酸化条件は、前記窒化ケイ素に沿うよりも少なくとも約２倍の前記多結晶シリコンに沿った前記拡張を引き起こす、請求項２０に記載の方法。
  22. 前記酸化条件は、前記窒化ケイ素に沿った拡張を実質的に何ら引き起こさない、請求項２０に記載の方法。
  23. 前記第１の材料は窒化ケイ素を含み、前記第１の保護構造体は多結晶シリコンを含み、前記酸化条件は、前記窒化ケイ素よりも速く前記多結晶シリコンを酸化する、請求項１９に記載の方法。
  24. 前記酸化条件は、少なくとも約７００℃の温度を利用する、請求項２３に記載の方法。
  25. 前記酸化条件はリモートプラズマを利用する、請求項２４に記載の方法。
  26. 前記酸化条件は蒸気を利用する、請求項２４に記載の方法。
  27. 前記第１の材料は窒化ケイ素を含み、前記第２の材料は二酸化ケイ素を含む、請求項１９に記載の方法。
  28. 前記第１の材料は窒化ケイ素を含み、前記電荷阻止領域は酸窒化ケイ素を含む、請求項１９に記載の方法。
  29. 前記電荷阻止領域は二酸化ケイ素をも含む、請求項２８に記載の方法。
  30. 前記電荷阻止領域の前記酸窒化ケイ素は第１の水平方向の厚さを有し、前記電荷阻止領域の前記二酸化ケイ素は第２の水平方向の厚さを有し、前記第１の水平方向の厚さは前記第１の水平方向の厚さの少なくとも約２倍である、請求項２９に記載の方法。
  31. 前記電荷阻止領域の前記酸窒化ケイ素は、約２０Åから約１４０Åまでの範囲内の水平方向の厚さを有し、前記電荷阻止領域の前記二酸化ケイ素は、約１０Åから約３０Åまでの範囲内の水平方向の厚さを有する、請求項２９に記載の方法。
  32. 前記第１及び第２の保護構造体は相互に同じ組成物である、請求項１９に記載の方法。
  33. 前記第１及び第２の保護構造体は多結晶シリコンを含む、請求項１９に記載の方法。
  34. 前記空所を絶縁材料で覆うことを更に含む、請求項１９に記載の方法。
  35. 前記絶縁材料は二酸化ケイ素を含む、請求項３４に記載の方法。
  36. 前記空所は前記第２の開口部まで拡張する開口を有し、前記絶縁材料は前記開口を密封する、請求項３４に記載の方法。
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