JP7217739B2 - 制御ゲート間にボイドを含むメモリデバイス - Google Patents
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［優先権出願］
本出願は、２０１７年８月１１日に出願された米国出願第１５／６７５，１３０号に対する優先権の利益を主張するものであり、この米国出願は、参照によりその全体が本明細書に組み込まれる。
本出願は、２０１７年８月１１日に出願された米国出願第１５／６７５，１３０号に対する優先権の利益を主張するものであり、この米国出願は、参照によりその全体が本明細書に組み込まれる。
コンピュータ及び他の多くの電子製品では、情報を保存するために、メモリデバイスが広く利用されている。メモリデバイスは、通常、多数のメモリセルを有する。従来のメモリデバイス（例えば、３次元（３Ｄ）フラッシュメモリデバイス）の中には、メモリセルが層状に配列されているものがあり、その層は半導体基板上に垂直に積み重ねられている。ストレージ容量及びストレージ性能は、そのようなメモリデバイスの重要な特徴である。しかしながら、従来の多くのメモリセル及び層の構造は、デバイスのストレージ容量及びストレージ性能に関連した改良を施すことを困難にする。以下でより詳細に記載されるように、本明細書で提示されるメモリデバイスは、いくつかの従来のメモリデバイスに改良を加えることができる構造を含むものである。
図１は、本明細書に記載されるいくつかの実施形態による、メモリデバイス１００の形式の装置のブロック図を示す。メモリデバイス１００は、メモリセル１１０で構成されているメモリアレイ（または複数のメモリアレイ）１０１を含むことがある。メモリデバイス１００の物理的構造中で、メモリセル１１０は、メモリデバイス１００の基板（例えば、メモリデバイス１００を含むＩＣチップの半導体基板）の上に垂直に配置される（例えば、互いに積み重ねられる）ことがある。メモリセル１１０としては、不揮発性セルがあってよい。メモリセル１１０は、様々な不揮発性メモリセルの種類を有してよい。例えば、メモリセル１１０は、電荷トラップメモリセル（例えば、電荷トラップフラッシュ）、浮遊ゲートメモリセル、または他種の不揮発性メモリセルでよい。
図１に示すように、メモリセル１１０は、ブロック１０１Ａ及び１０１Ｂなどのブロック（メモリセルブロック）に配列されることがある。ブロック１０１Ａ及び１０１Ｂのそれぞれは、サブブロックを含むことがある。例えば、ブロック１０１Ａは、サブブロック１０１Ａ０及び１０１Ａｎを含むことがあり、ブロック１０１Ｂは、サブブロック１０１Ｂ０及び１０１Ｂｎを含むことがある。サブブロック１０１Ａ０、１０１Ａｎ、１０１Ｂ０、及び１０１Ｂｎのそれぞれは、複数のメモリセル１１０を含むことがある。図１は、一例として、２つのブロック１０１Ａ及び１０１Ｂと、ブロックごとの２つのサブブロックとを有するメモリデバイス１００を示す。メモリデバイス１００は、３つ以上のブロックと、ブロックごとの３つ以上のサブブロックとを有することがある。
図１に示すように、メモリデバイス１００は、アクセス線（ワード線を含むことがある）１５０及びデータ線（ビット線を含むことがある）１７０を含むことがある。アクセス線１５０は、信号（例えば、ワード線信号）ＷＬ０～ＷＬｍを伝送することができる。データ線１７０は、信号（例えば、ビット線信号）ＢＬ０～ＢＬｎを伝送することができる。メモリデバイス１００は、アクセス線１５０を使用して、ブロック１０１Ａ及び１０１Ｂのサブブロック１０１Ａ０、１０１Ａｎ、１０１Ｂ０、及び１０１Ｂｎに選択的にアクセスし、かつデータ線１７０を使用して、ブロック１０１Ａ及び１０１Ｂのメモリセル１１０と情報（例えば、データ）を選択的に交換することができる。
メモリデバイス１００は、配線（例えば、アドレス線）１０３上のアドレス情報（例えば、アドレス信号）ＡＤＤＲを受け取るアドレスレジスタ１０７を含むことがある。メモリデバイス１００は、アドレスレジスタ１０７からのアドレス情報をデコードすることができる行アクセス回路１０８及び列アクセス回路１０９を含むことがある。メモリデバイス１００は、デコードされたアドレス情報に基づいて、メモリ動作中に、ブロック１０１Ａ及び１０１Ｂのどのサブブロックのどのメモリセル１１０にアクセスするかを判定することがある。メモリデバイス１００は、メモリセル１１０内の情報（例えば、以前に格納された情報）を読み出す（例えば、検知する）読み出し動作、またはメモリセル１１０に情報を格納する（例えば、プログラムする）書き込み（例えば、プログラム）動作を実行することがある。メモリデバイス１００は、信号ＢＬ０～ＢＬｎに割り当てられたデータ線１７０を使用して、メモリセル１１０に格納すべき情報を供給し、またはメモリセル１１０から読み出された（例えば、検知された）情報を取得することがある。メモリデバイス１００は、ブロック１０１Ａ及び１０１Ｂのメモリセル１１０の一部または全てから情報を消去する消去動作を実行することもある。
メモリデバイス１００は、配線１０４上の制御信号に基づいて、メモリデバイス１００のメモリ動作（例えば、読み出し動作、書き込み動作、及び消去動作）を制御するように構成された制御ユニット１１８（状態マシン（例えば、有限状態マシン）、レジスタ回路、及びその他の構成要素などの構成要素を含むことがある）を含むことがある。配線１０４上の制御信号の例には、１つ以上のクロック信号と、メモリデバイス１００がどの動作（例えば、読み出し動作、書き込み動作、または消去動作）を実行できるかを示すその他の信号（例えば、チップイネーブル信号ＣＥ＃、書き込みイネーブル信号ＷＥ＃）とが含まれる。
メモリデバイス１００は、センスアンプ及びページバッファ回路（例えば、データラッチ）などの構成要素を含み得るセンスアンドバッファ回路１２０を含むことがある。センスアンドバッファ回路１２０は、列アクセス回路１０９からの信号ＢＬ＿ＳＥＬ０～ＢＬ＿ＳＥＬｎに応答することができる。センスアンドバッファ回路１２０は、ブロック１０１Ａ及び１０１Ｂのメモリセル１１０から（例えば、読み出し動作中に）読み出された情報の値を（例えば、検知することによって）判定し、その情報の値を配線（例えば、グローバルデータ線）１７５に供給するように構成されることがある。センスアンドバッファ回路１２０は、配線１７５上の信号を使用して、（例えば、書き込み動作中に）その配線１７５上の信号の値（例えば、電圧値）に基づき、ブロック１０１Ａ及び１０１Ｂのメモリセル１１０に（例えば、書き込み動作中に）格納すべき（例えば、プログラムすべき）情報の値を判定するように構成されることもある。
メモリデバイス１００は、ブロック１０１Ａ及び１０１Ｂのメモリセル１１０と配線（例えば、Ｉ／Ｏ線）１０５との間で情報交換する入力／出力（Ｉ／Ｏ）回路１１７を含むことがある。配線１０５上の信号ＤＱ０～ＤＱＮは、ブロック１０１Ａ及び１０１Ｂのメモリセル１１０から読み出された情報、またはメモリセル１１０に格納された情報に相当してよい。配線１０５は、メモリデバイス１００内のノード、またはメモリデバイス１００があり得るパッケージ上のピン（または半田ボール）を含んでもよい。メモリデバイス１００外の他のデバイス（例えば、メモリコントローラまたはプロセッサ）は、配線１０３、１０４、及び１０５を介してメモリデバイス１００と通信することができる。
メモリデバイス１００は、供給電圧Ｖｃｃ及びＶｓｓを含む供給電圧を受け取ることがある。供給電圧Ｖｓｓは、（例えば、約ゼロボルトの値を有する）接地電位で動作してよい。供給電圧Ｖｃｃは、バッテリ、または交流から直流への（ＡＣ－ＤＣ）変換回路などの外部電源からメモリデバイス１００に供給される外部電圧を含んでよい。
メモリセル１１０のそれぞれは、多くても１ビット（例えば、単一ビット）の値、または２ビット、３ビット、４ビット、もしくは別のビット数などの多ビットの値に相当する情報を格納するようプログラムされることがある。例えば、メモリセル１１０のそれぞれは、単一ビットの２進値「０」または「１」に相当する情報を格納するようプログラムされることがある。セル当たり１ビットのものは、シングルレベルセルと呼ばれることがある。別の例では、メモリセル１１０のそれぞれは、２ビットの４つの可能な値「００」、「０１」、「１０」、及び「１１」のうちの１つ、３ビットの８つの可能な値「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、及び「１１１」のうちの１つ、または別の複数ビット数のその他の値のうちの１つなど、複数ビットの値に相当する情報を格納するようプログラムされることがある。多ビットを格納する機能を有するセルは、マルチレベルセル（またはマルチステートセル）と呼ばれることがある。
メモリデバイス１００は、電源（例えば、電圧Ｖｃｃ、Ｖｓｓ、または両方）がメモリデバイス１００から遮断されたときに、メモリセル１１０がそこに格納された情報を保持できるような、不揮発性メモリデバイスが含まれてよい。例えば、メモリデバイス１００は、ＮＡＮＤフラッシュメモリデバイス（例えば、３次元（３－Ｄ）ＮＡＮＤ（例えば、垂直ＮＡＮＤ））もしくはＮＯＲフラッシュメモリデバイスなどのフラッシュメモリデバイス、または可変抵抗メモリデバイス（例えば、相変化メモリデバイスまたは抵抗変化型ＲＡＭ（ランダムアクセスメモリ）デバイス）などの別の種類のメモリデバイスであってよい。当業者は、メモリデバイス１００が他の構成要素を含んでよく、それらのいくつかは、本明細書に記載される実施形態の例を不明瞭にしないために、図１には示されていないことを認識することができる。
メモリデバイス１００の少なくとも一部（例えば、メモリアレイ１０１の一部）は、図２Ａ～図１４を参照して以下に説明するメモリデバイスのいずれかと類似または同一の構造を含むことがある。
図２Ａは、本明細書に記載されるいくつかの実施形態による、メモリセルストリング２３１～２４０、２４０’、及び２４０’’、選択回路２４１～２５２及び２４１’～２５２’を備えたメモリアレイ２０１を含むメモリデバイス２００の一部のブロック図を示す。メモリデバイス２００は、図１のメモリデバイス１００に相当してよい。例えば、メモリアレイ２０１は、図１のメモリアレイ１０１の一部を形成してもよい。
図２Ａに示すように、メモリデバイス２００は、ブロック（メモリセルブロック）２０１Ａ及び２０１Ｂを含むことがある。例として２つのブロックを示す。メモリデバイス２００は、多数のブロック（例えば、数千以上までのブロック）を含むことがある。ブロック２０１Ａ及び２０１Ｂのそれぞれは、サブブロックを有することがある。例えば、ブロック２０１Ａはサブブロック２０１Ａ０及び２０１Ａｎを有し、ブロック２０１Ｂはサブブロック２０１Ｂ０及び２０１Ｂｎを有する。一例として、ブロック２０１Ａ及び２０１Ｂごとに、２つのサブブロック（例えば、添え字ｎ＝１）を示す。ブロック２０１Ａ及び２０１Ｂのそれぞれは、３つ以上のサブブロック（例えば、ｎ＞１）を有してよい。
図２Ａに示すように、ブロック２０１Ａは、メモリセルストリング２３１～２３６、選択回路２４１～２４６及び２４１’～２４６’を含むことがある。ブロック２０１Ｂは、メモリセルストリング２３７～２４０、２４０’、及び２４０’’、ならびに選択回路２４７～２５２及び２４７’～２５２’を含むことがある。メモリセルストリング２３１～２４０、２４０’、及び２４０’’のそれぞれは、情報を格納するストリング状に配列されたメモリセル（例えば、相互に直列に結合されたメモリセル）（例えば、図２Ｂに示すメモリセル２１０、２１１、２１２、及び２１３）を有する。メモリデバイス２００の動作（例えば、書き込みまたは読み出し）の間に、選択されるメモリセルストリング内に情報を格納し、またはそこから情報を読み出すために、その選択されるメモリセルストリング内のメモリセル（例えば、図２Ｂに示すメモリセル２１０、２１１、２１２、及び２１３）にアクセスするように、メモリセルストリング２３１～２４０、２４０’、及び２４０’’、ならびにそれらの関連選択回路が個々に選択され得る。消去動作中に、特定の１つのサブブロック（または特定の複数のサブブロック）内のメモリセルストリング全てが選択されて（例えば、一斉に選択されて）、それらから情報を消去することができる。
図２Ａに示すように、メモリセルストリング２３１～２４０、２４０’、及び２４０’’のそれぞれは、２つの選択回路に対応付けられる（例えば、結合される）ことがある。例えば、メモリセルストリング２３１は、選択回路（例えば、上部選択回路）２４１及び選択回路（例えば、下部選択回路）２４１’に対応付けられている。図２Ａは、ブロック２０１Ａ及び２０１Ｂごとに、６つのメモリセルストリング（例えば、ストリング２３１～２３６、またはストリング２３７～２４０、ならびに２４０’及び２４０’’）、及びそれらの関連回路（例えば、上部選択回路及び下部選択回路）の例を示す。ブロック２０１Ａ及び２０１Ｂごとのメモリセルストリング、及びそれらの関連選択回路の個数は変えてよい。
図２Ａに示すように、メモリデバイス２００は、信号ＢＬ０、ＢＬ１、及びＢＬ２をそれぞれ搬送するデータ線２７０、２７１、及び２７２を含むことがある。データ線２７０、２７１、及び２７２のそれぞれは、メモリデバイス２００のビット線を含み得る導電線として構成してよい。ブロック２０１Ａ及び２０１Ｂのメモリセルストリングは、データ線２７０、２７１、及び２７２を共用することがある。例えば、（ブロック２０１Ａの）メモリセルストリング２３１、２３２、（ブロック２０１Ｂの）メモリセルストリング２３７、２３８は、データ線２７０を共用することがある。（ブロック２０１Ａの）メモリセルストリング２３３、２３４、（ブロック２０１Ｂの）メモリセルストリング２３９、２４０は、データ線２７１を共用することがある。（ブロック２０１Ａの）メモリセルストリング２３５、２３６、（ブロック２０１Ｂの）メモリセルストリング２４０’、２４０’’は、データ線２７２を共用することがある。図２Ａは、一例として３つの配線（例えば、データ線）２７０、２７１、及び２７２を示す。メモリデバイス２００のデータ線の個数は変えてよい。
メモリデバイス２００は、信号ＳＲＣ（例えば、ソース線信号）を搬送し得る配線２９２を含むことがある。配線２９２は、導電線（または導電性領域（例えば、ソース領域））として構成してよく、メモリデバイス２００のソース（例えば、ソース線またはソース領域）の一部を形成してよい。図２Ａに示すように、ブロック２０１Ａ及び２０１Ｂは、配線２９２を共用することがある。
メモリデバイス２００は、ブロック２０１Ａ及び２０１Ｂ内に別個のゲート（例えば、制御ゲート）を含むことがある。例えば、メモリデバイス２００は、ブロック２０１Ａ内に、対応する信号（例えば、ワード線信号）ＷＬ００、ＷＬ１０、ＷＬ２０、及びＷＬ３０を搬送し得るゲート２８３を含んでもよく、ブロック２０１Ｂ内に、対応する信号（例えば、ワード線信号）ＷＬ０１、ＷＬ１１、ＷＬ２１、及びＷＬ３１を搬送し得るゲート２８３を含んでもよい。ブロック２０１Ａのゲート２８３は、互いに電気的に結合されていない。ブロック２０１Ｂのゲート２８３は、互いに電気的に結合されていない。ブロック２０１Ａのゲート２８３は、ブロック２０１Ｂのゲート２８３に電気的に結合されていない。図２Ａは、一例として、ブロック２０１Ａ及び２０１Ｂごとに、４つのゲート２８３を示す。メモリデバイス２００のゲートの個数は変えてよい。
ブロック２０１Ａ及び２０１Ｂのゲート２８３のそれぞれは、導電性のゲートとして構成してもよい。ゲート２８３は、それぞれのブロック内のメモリセルストリング２３１～２４０、２４０’、及び２４０’’のメモリセルにアクセスするために、メモリデバイス２００のそれぞれのアクセス線の一部（例えば、ワード線の一部）をなすことがある。例えば、ブロック２０１Ａ内の１つのメモリセル（または複数のメモリセル）に情報を格納し、またはそこから情報を読み出すための読み出し動作または書き込み動作の間に、ブロック２０１Ａのゲート２８３をアクティブにして（例えば、ブロック２０１Ａのゲート２８３に正電圧を供給して）、ブロック２０１Ａ内の選択された１つのメモリセル（または選択された複数のメモリセル）にアクセスすることができる。以下の例では、ブロック２０１Ａのゲート２８３がアクティブにされたときに、ブロック２０１Ｂのゲート２８３は非アクティブにされ得る（例えば、ブロック２０１Ｂのゲート２８３にゼロボルト（例えば、接地）が供給され得る）。メモリデバイス２００では、ブロック２０１Ａ及び２０１Ｂ（これらは同じデータ線２７０、２７１、２７２を共用する）は、一度に１つのブロックにアクセスすることができる（例えば、読み出しまたは書き込み動作中にアクセスすることができる）。
図２Ａに示すように、メモリデバイス２００は、ブロック２０１Ａ内に選択線（例えば、ドレイン選択線）２８００及び２８０ｎを含み、ブロック２０１Ｂ内に選択線（例えば、ドレイン選択線）２８１０及び２８１ｎを含むことがある。選択線２８００、２８０ｎ、２８１０、及び２８１ｎのそれぞれは、異なる信号（ＳＧＤ０またはＳＧＤｎ）を搬送することができる。図２Ａは、簡単にするために同じ名前（例えば、ＳＧＤ０またはＳＧＤｎ）の信号を有するブロック２０１Ａ及び２０１Ｂを示す。ただし、あるブロック（例えば、ブロック２０１Ａ）の信号ＳＧＤ０及びＳＧＤｎは、別のブロック（例えば、ブロック２０１Ｂ）の信号ＳＧＤ０及びＳＧＤｎと異なる。
ブロック２０１Ａでは、選択回路２４１、２４３、及び２４５が選択線２８００を共用してよく、選択回路２４２、２４４、及び２４６が選択線２８０ｎを共用してよい。ブロック２０１Ｂでは、選択回路２４７、２４９、及び２５１が選択線２８１０を共用してよく、選択回路２４８、２５０、及び２５２が選択線２８１ｎを共用してよい。ブロック２０１Ａ及び２０１Ｂの選択回路２４１～２５２のそれぞれは、それぞれ選択線（例えば、選択線２８００、２８０ｎ、２８１０、または２８１ｎ）によって制御され得る（例えば、オンまたはオフにされ得る）選択トランジスタ（図２Ｂに示す）を含むことがある。
メモリデバイス２００は、ブロック２０１Ａ内に選択線（例えば、ソース選択線）２８０’を含み、ブロック２０１Ｂ内に選択線（例えば、ソース選択線）２８１’を含むことがある。選択線２８０’及び２８１’のそれぞれは、信号ＳＧＳを搬送することができる。あるブロック（例えば、ブロック２０１Ａ）の信号ＳＧＳは、別のブロック（例えば、ブロック２０１Ｂ）の信号ＳＧＳと異なっていてもよい。図２Ａは、一例として、相互に分離される選択線２８０’及び２８１’を示す。また一方、ブロック２０１Ａとブロック２０１Ｂとが信号ＳＧＳを共用できるように、選択線２８０’と選択線２８１’とは相互に結合してもよい。
ブロック２０１Ａでは、選択回路２４１’、２４２’、２４３’、２４４’、２４５’、及び２４６’は、選択線２８０’を共用してよい。ブロック２０１Ｂでは、選択回路２４７’、２４８’、２４９’、２５０’、２５１’、及び２５２’は、選択線２８１’を共用してよい。ブロック２０１Ａ及び２０１Ｂの選択回路２４１’～２５２’のそれぞれは、それぞれ選択線（例えば、選択線２８０’または２８１’）によって制御され得る（例えば、オンまたはオフにされ得る）選択トランジスタ（図２Ｂに示す）を含むことがある。
メモリデバイス２００の動作中、選択されたメモリセルストリングに対応付けられた一方または両方の選択回路を、その選択されたメモリセルストリングに対してメモリデバイス２００が行う動作に応じて、（例えば、その選択回路内のトランジスタをオンにすることによって）アクティブにすることがある。メモリデバイス２００の書き込み動作中、メモリデバイス２００は、選択されたブロックに属するサブブロックのうちのメモリセルストリング中のメモリセルを、その選択されたメモリセルに（例えば、書き込み動作中に）情報を格納するために、同時に選択することがある。メモリデバイス２００の読み出し動作中、メモリデバイス２００は、被選択ブロックとしてブロックを選択して、この被選択ブロックのメモリセルから情報を読み出すことがある。消去動作中、メモリデバイス２００は、被選択ブロックとしてブロックを選択して、この被選択ブロックの一部（例えば、１つのサブブロックまたは複数のサブブロック）のうちのメモリセルから、または被選択ブロック全体のメモリセルから情報を消去することがある。
メモリデバイス２００の動作中に、選択回路２４１～２５２の中の特定の選択回路をアクティブにすることは、その特定の選択回路に割り当てられた信号ＳＧＤ０及びＳＧＤｎに、特定の値を有する電圧を与えること（例えば、適用すること）を含む場合がある。選択回路２４１’～２５２’の中の特定の選択回路をアクティブにすることは、その特定の選択回路に割り当てられた信号ＳＧＳに、特定の値を有する電圧を与えること（例えば、適用すること）を含む場合がある。
図２Ｂは、本明細書に記載されるいくつかの実施形態による、図２Ａのメモリデバイス２００の一部の概略図を示す。簡単にするために、４つのメモリセルストリング（メモリセルストリング２３１、２３２、２３７、及び２３８）のみが符号付けされ、４つの上部選択回路（２４１、２４２、２４７、及び２４８）のみが符号付けされ、４つの下部選択回路（２４１’、２４２’、２４７’、及び２４８’）のみが符号付けされる。
図２Ｂに示すように、メモリデバイス２００は、メモリデバイス２００のｘ、ｙ、及びｚの大きさなどの３次元（３－Ｄ）に物理的に配置され得るメモリセル２１０、２１１、２１２、及び２１３を含むことがある。メモリセル２１０、２１１、２１２、及び２１３は、図１のメモリセル１１０に相当してよい。したがって、メモリセル２１０、２１１、２１２、及び２１３は、不揮発性メモリセル（例えば、電荷トラップメモリセル、浮遊ゲートメモリセル、または他種の不揮発性メモリセル）を含むことがある。メモリセルストリング（例えば、ストリング２３１、２３２、２３７、及び２３８）のそれぞれは、相互に直列に結合された、メモリセル２１０の１つ、メモリセル２１１の１つ、メモリセル２１２の１つ、及びメモリセル２１３の１つを含むことがある。図２Ｂは、メモリデバイス２００が、４つのレベル（例えば、４つの層）の各メモリセル２１０、２１１、２１２、及び２１３を有し、メモリセルストリングごとに４つのメモリセルを有する例を示す。メモリセルのレベル（例えば、層）の数、及び各メモリセルストリング内のメモリセルの数は変えてよい。
図２Ｂに示すように、メモリデバイス２００は、選択線２８００、２８０ｎ、２８１０、２８１ｎ、２８０’、及び２８１’に連結された選択トランジスタ（例えば、ドレイン選択トランジスタ）２６１及び選択トランジスタ（例えば、ソース選択トランジスタ）２６２を含むことがある。メモリデバイス２００では、選択線（例えば、選択線２８００、２８０ｎ、２８１０、２８１ｎ、２８０’、または２８１’）は、信号（例えば、信号ＳＧＤ０、ＳＧＤｎ、またはＳＧＳ）を搬送するために導電材料を含むことがある。選択線（例えば、選択線２８００、２８０ｎ、２８１０、２８１ｎ、２８０’、または２８１’）は、スイッチ（例えば、トランジスタ）のようには動作しない。選択トランジスタ（例えば、選択トランジスタ２６１または２６２）が、それぞれの選択線から信号を受け取ることができ、スイッチのように動作することができる。
選択トランジスタ２６１もしくは選択トランジスタ２６２、またはその両方は、メモリセル２１０、２１１、２１２、及び２１３の構造と類似構造、または同一構造を含んでもよい。あるいは、選択トランジスタ２６１もしくは２６２、またはその両方は、メモリセル２１０、２１１、２１２、及び２１３の構造とは異なる構造を含んでもよい。例えば、選択トランジスタ２６１もしくは２６２、またはその両方は、金属酸化膜半導体（ＭＯＳ）構造などの電界効果トランジスタ（ＥＦＴ）構造を有してもよい。
図２Ｂは、一例として１つのトランジスタ（例えば、選択トランジスタ２６１または２６２）を含むものとして、メモリデバイス２００の上部選択回路（例えば、選択回路２４１、２４２、２４７、及び２４８）のそれぞれと、下部選択回路（例えば、選択回路２４１’、２４２’、２４７’、及び２４８’）のそれぞれとを示す。ただし、メモリデバイス２００の上部選択回路及び下部選択回路のそれぞれは、複数の直列接続されたトランジスタを含むことがある。さらに、上部選択回路のそれぞれのトランジスタ（例えば、複数のトランジスタまたは単一のトランジスタ）の数は、下部選択回路のそれぞれのトランジスタ（例えば、複数のトランジスタまたは単一のトランジスタ）の数と異なっていてもよい。
図２Ｃは、本明細書に記載されるいくつかの実施形態による、図２Ａのメモリデバイス２００の一部の概略図を示し、メモリセルストリング２３１及び関連選択回路（例えば、上部選択回路２４１及び下部選択回路２４１’）を含む。また、図２Ｃのメモリデバイス２００の部分は、図２Ｂにも示されている。また、図２Ｃは、配線（例えば、データ線）２７０及び対応する信号ＢＬ０、配線（例えば、ソース）２９２及び対応する信号ＳＲＣ、ならびにゲート２８３及び対応する信号ＷＬ００、ＷＬ１０、ＷＬ２０、及びＷＬ３０をも示す。
図２Ｄは、本明細書に記載されるいくつかの実施形態による、メモリデバイス２００の一部（例えば、図２Ｃに概略的に示されている部分）の構造の側面図を示す。簡単にするために、メモリデバイス２００のメモリセルストリング２３１中のメモリセル２１０、２１１、２１２、及び２１３のみの構造を図２Ｄに示す。メモリデバイス２００のうちの他のメモリセルストリング（図２Ａ及び図２Ｂに概略的に示されている）中のメモリセル２１０、２１１、２１２、及び２１３の構造は、図２Ｄに示すメモリセルストリング２３１中のメモリセル２１０、２１１、２１２、及び２１３の構造と類似であるか同一であってよい。また、簡単にするために、本明細書で説明される図面に示す要素のほとんどから、断面線（例えば、斜線）が省略されている。
図２Ｄに示すように、メモリデバイス２００は、メモリセル２１０、２１１、２１２、及び２１３をその上に形成する（例えば、基板２９９に対して垂直に形成する）ことができる基板２９９を含むことがある。メモリデバイス２００は、ｚ寸法に関して種々のレベル２０２～２０８を含む。レベル２０２～２０８は、基板２９９とメモリデバイス２００のデータ線２７０との間の内部デバイスレベルである。図２Ｄに示すように、メモリセル２１０、２１１、２１２、及び２１３は、それぞれレベル２０２、２０４、２０６、及び２０８に位置する（例えば、基板２９９に対して垂直に位置する）ことがある。
また、ゲート２８３（それぞれメモリセル２１０、２１１、２１２、及び２１３に連結されている）が、それぞれレベル２０２、２０４、２０６、及び２０８に位置する（例えば、基板２９９に対して垂直に位置する）こともある。選択線２８００は、データ線２７０のレベルとレベル２０８との間のレベルに位置することがある。選択線２８０’は、レベル２０２と基板２９９との間のレベルに位置することがある。
基板２９９は、単結晶（ｍｏｎｏｃｒｙｓｔａｌｌｉｎｅ）半導体材料（単結晶（ｓｉｎｇｌｅ－ｃｒｙｓｔａｌ）半導体材料ともいう）を含むことがある。例えば、基板２９９は、単結晶（ｍｏｎｏｃｒｙｓｔａｌｌｉｎｅ）シリコン（単結晶（ｓｉｎｇｌｅ－ｃｒｙｓｔａｌ）シリコンともいう）を含んでもよい。基板２９９の単結晶半導体材料は、基板２９９が特定の導電型（例えば、ｎ型またはｐ型）を有することができるような、不純物を含んでもよい。基板２９９は、基板２９９に形成された回路２９８を含むことがある。回路２９８は、（図１のセンスアンドバッファ回路１２０に類似し得る）センスアンプ及びページバッファ回路、（図１の行アクセス回路１０８及び列アクセス回路１０９に類似し得る）デコーダ回路、及びその他の回路を含んでもよい。図２Ｄに示すように、メモリセル２１０、２１１、２１２、及び２１３、ならびにゲート２８３は、回路２９８及び基板２９９の上に形成する（例えば、ｚ方向に、垂直に形成する）ことがある。
図２Ｄに示すように、データ線２７０は、ｚ寸法に垂直なｘ方向の長さを有することがある。配線２９２（例えば、ソース領域）は、導電材料（例えば、導電性領域）を含んでもよく、基板２９９の一部の上に（例えば、基板２９９の上に導電材料を堆積させることによって）形成することができる。あるいは、配線２９２は、（例えば、基板２９９の一部に不純物を注入することによって）基板２９９の一部に形成されるか、または基板２９９の一部の上に形成されてもよい。メモリデバイス２００は、データ線２７０及び配線２９２のそれぞれとメモリデバイス２００の他の構成要素との間に、誘電材料（例えば、酸化ケイ素）２８８を含むことがある。
図２Ｄに示すように、メモリデバイス２００は、配線２９２及び基板２９９の導電材料領域に垂直な方向（例えば、メモリデバイス２００のｚ方向の垂直方向）に延在する長さを有する柱（導電柱）２５５を含むことがある。柱２５５は、チャネル２８０Ｍ、部分２５６及び２５７（例えば、導電性接触（プラグ）領域）、ならびに部分２５８（例えば、柱２５５の中央領域）を含んでもよい。部分２５６はデータ線２７０に接触してよい。部分２５７は、配線２９２の導電性領域に接触してよい。部分２５８は、中空部分（例えば、空いている部分）または中実部分（例えば、誘電材料または導電材料のいずれかを有する部分）のいずれかであってよい。部分２５８は、チャネル２８０Ｍによって取り囲まれてもよい。
チャネル２８０Ｍは、柱２５５の導電性経路（例えば、チャネル２８０Ｍと部分２５６及び２５７とによって形成される電流路）の一部である。この導電性経路は、メモリデバイス２００の動作（例えば、読み出し、書き込み、または消去）中に、電流（例えば、データ線２７０と配線２９２（例えば、ソース）との間の電流）を流すことがある。柱２５５の代替構造では、部分２５８を除いてもよく、チャネル２８０Ｍを配線２９２の導電性領域に接触（直接結合）させてよい。図２Ｄは、部分２５６、２５７、２５８、及び２８０のそれぞれがｚ方向に特定の寸法（例えば、長さ）を有する例を示す。ただし、部分２５６、２５７、２５８、及び２８０のそれぞれの寸法は変えてよい。
図２Ｄに示すように、メモリセルストリング２３１のメモリセル２１０、２１１、２１２、及び２１３は、柱２５５の種々の区分（例えば、レベル２０２からレベル２０８まで延在する柱２５５の種々の区分）に沿って位置することがある。同様の構造（図２Ｄに示さず）では、メモリデバイス２００のうちの他のメモリセルストリング中のメモリセル２１０、２１１、２１２、及び２１３が、メモリデバイス２００の他の柱（図示せず）の種々の区分に沿って位置することがある。
図２Ｄに示すように、ゲート２８３（それぞれのメモリセル２１０、２１１、２１２、及び２１３に連結されている）は、メモリセル２１０、２１１、２１２、及び２１３が位置している同じ区分（例えば、レベル２０２からレベル２０８に延在する区分）に、柱２５５に沿って位置することもある。ゲート２８３のそれぞれは、それぞれのレベル上でそのメモリセル（または複数のメモリセル）にアクセスするために使用され得る。例えば、信号ＷＬ０３に割り当てられるゲート２８３は、メモリセル（例えば、メモリセル２１３）にアクセスするために使用されることがあり、信号ＷＬ０２に割り当てられるゲート２８３は、メモリセル（例えば、メモリセル２１２）にアクセスするために使用されることがある。
図２Ｄに示すように、メモリセル２１０、２１１、２１２、及び２１３のそれぞれは、ゲート２８３のうちのそれぞれのゲートとチャネル部分（チャネル２８０Ｍの一部）との間に位置するメモリセル構造２１９を含み得る。例えば、メモリセル２１３は、ゲート２８３の１つ（信号ＷＬ０３に割り当てられたゲート２８３）とチャネル部分２８０．１との間に位置するメモリセル構造２１９を含むことがあり、メモリセル２１２は、ゲート２８３の１つ（信号ＷＬ０２に割り当てられたゲート２８３）とチャネル部分２８０．２との間に位置するメモリセル構造２１９を含むことがある。
選択トランジスタ２６１及び２６２のそれぞれは、選択トランジスタ構造２１９’を含み得る。選択トランジスタ構造２１９’は、メモリセル構造２１９とほぼ同じかまたは同じであってよい。あるいは、選択トランジスタ構造２１９’は、メモリセル構造２１９と異なるＭＯＳトランジスタ型構造であってもよい。（切断線２Ｅ－２Ｅに沿った）メモリセル構造２１９の一部を含むメモリデバイス２００の断面（例えば、上面図）が、図２Ｅに関して以下に記述される。
図２Ｄに示すように、メモリデバイス２００は、メモリセル２１０、２１１、２１２、及び２１３の構成要素（例えば、ゲート２８３及びメモリセル構造２１９）間の種々の位置にあるボイド２８５を含むことがある。ボイド２８５のそれぞれは、空気を含むことができる空きスペース（空気で満たされるボイド（例えば、空隙））、またはガスを含むことができる空きスペース（ガスで満たされるボイド）である。
ボイド２８５のうちのあるボイドが、隣接する２つのゲート２８３間、及び隣接する２つのメモリセル構造２１９間に位置することがある（例えば、隣接する２つのゲート２８３間、及び隣接する２つのメモリセル構造２１９間の位置を占有することがある）。隣接する２つのゲートとは、すぐ隣同士にある２つのゲートのことである。隣接する２つのメモリセル構造とは、すぐ隣同士にあるメモリセル構造のことである。例えば、図２Ｄは、信号ＷＬ０２及びＷＬ０３に割り当てられる隣接するゲート２８３の間、ならびにメモリセル２１２及び２１３の隣接するメモリセル構造２１９の間にあるボイド２８５の１つを示す。
図２Ｄに示すように、ボイド２８５のうちのあるボイドが、特定の選択線（例えば、選択線２８００または２８０’）とゲート２８３のうちの隣接するゲートとの間、及び選択トランジスタ構造２１９’と隣接メモリセル構造２１９との間に位置することがある（例えば、特定の選択線（例えば、選択線２８００または２８０’）とゲート２８３のうちの隣接するゲートとの間、及び選択トランジスタ構造２１９’と隣接メモリセル構造２１９との間の位置を占有することがある）。例えば、図２Ｄは、選択線２８００と、信号ＷＬ０３に割り当てられたゲート２８３との間、及び選択トランジスタ２６１の選択トランジスタ構造２１９’と、メモリセル２１３のメモリセル構造２１９との間にあるボイド２８５の１つを示す。
図２Ｄは、チャネル２８０Ｍのいくつかのチャネル部分（例えば、チャネル部分２８０．３）が、ボイド２８５に露出される例を示す。ただし、チャネル２８０Ｍがボイド２８５に露出されないように、柱２５５が、チャネル２８０Ｍのそれぞれのチャネル部分（例えば、チャネル部分２８０．３）の間に、誘電材料を含んでもよい。
メモリデバイス２００の代替構造では、ボイド２８５のいくつかを除いてもよい。例えば、メモリデバイス２００は、最上部及び最低部のボイド２８５（例えば、選択線２８００と信号ＷＬ０３に割り当てられたゲート２８３との間のボイド、及び選択線２８０’と信号ＷＬ００に割り当てられたゲート２８３との間のボイド）を含まない場合がある（排除する場合がある）。
メモリデバイス２００の別の代替構造では、ボイド２８５の全てを除いてもよい。例えば、メモリデバイス２００は、ボイド２８５によって占有される位置が、誘電材料（例えば、誘電酸化物、誘電窒化物、または他の誘電材料）を含むことができるように、ボイド２８５を含まない場合がある（排除する場合がある）。
図２Ｄに示すように、メモリデバイス２００は、メモリデバイス２００内のボイド２８５を密封する密封誘電体２８７（例えば、誘電酸化物）を含むことがある。したがって、ボイド２８５のそれぞれは、密封誘電体２８７、隣接する２つのゲート２８３（または１つのゲート２８３及び選択線（選択線２８００または２８０’））、隣接する２つのメモリセル構造２１９（または１つのメモリセル構造２１９及び１つの選択トランジスタ構造２１９’）、及びチャネル２８０Ｍのそれぞれのチャネル部分（例えば、チャネル部分２８０．３）によって境界をつけられる（例えば、囲まれる）領域内に含まれ得る。
図２Ｄでは、メモリセル構造２１９は、図２Ｅ、図３Ａ～図３Ｅ、図４Ａ、図４Ｂ、図５Ａ、及び図５Ｂを参照して以下に説明するメモリセル構造のいずれかであってよい。
図２Ｅは、本明細書に記載されるいくつかの実施形態による、メモリセル２１３のメモリセル構造２１９を含む図２Ｄの線２Ｅ－２Ｅに沿ったメモリデバイス２００の一部を示す。図２Ｅに示すように、メモリセル構造２１９は、ゲート２８３（信号ＷＬ０３に割り当てられる）とチャネル２８０Ｍとの間に位置する。また、メモリセル構造２１９は、ゲート２８３によって囲まれることもある。メモリセル構造２１９は、誘電体バリア（例えば、誘電領域）２４２Ｍ、誘電遮断領域２５２Ｍ、メモリ要素２６２Ｍ、及びトンネル領域２７６Ｍを含むことがある。簡単にするために、メモリ要素２６２Ｍのみが断面線（例えば、斜線）を有する。図２Ｅに示すメモリデバイス２００の他の要素から、断面線が省略されている。メモリ要素２６２Ｍと同様に、以下に説明するメモリデバイス（例えば、図３Ａ～図１４）のメモリ要素（またはメモリ要素の一部）のみが断面線を有する。
図２Ｅでは、ゲート２８３は、金属ゲートであってよい。例えば、ゲート２８３は、誘電体バリア２４２Ｍに接触するタングステンゲートであってよい。あるいは、ゲート２８３は、金属と金属化合物との組み合わせを含んでもよい。例えば、ゲート２８３は、誘電体バリア２４２Ｍに接触する導電性窒化チタン領域、及びこの導電性窒化チタン領域に接触する金属（例えば、タングステン）を含み、導電性窒化チタン領域が、金属と誘電体バリア２４２Ｍとの間にあるようにしてもよい。他の導電材料をゲート２８３に用いてもよい。
誘電体バリア２４２Ｍは、ｈｉｇｈ－ｋ誘電材料、またはｈｉｇｈ－ｋ誘電材料の組み合わせを含むことがある。ｈｉｇｈ－ｋ誘電材料は、二酸化ケイ素の誘電率よりも大きい誘電率を有する誘電材料である。誘電体バリア２４２Ｍの機能の１つには、メモリデバイス２００を形成するプロセスの間中に、いくつかのプロセス（例えば、エッチプロセス）から、誘電遮断領域２５２Ｍを遮蔽する（例えば、保護する）ことが含まれる。誘電体バリア２４２Ｍは、酸化アルミニウム、または酸化アルミニウムの誘電率よりも大きい誘電率を有する他の誘電体（誘電材料）を含むことがある。一例として、誘電体バリア２４２Ｍは、酸化アルミニウム、酸化ハフニウム、または酸化ジルコニウムを含むことがある。別の例では、誘電体バリア２４２Ｍは、酸化ハフニウムと、酸化アルミニウム、酸化ケイ素、酸化チタン、酸化ガドリニウム、酸化ニオブ、及び酸化タンタルの少なくとも１つとの混合物を含むことがある。別の例では、誘電体バリア２４２Ｍは、酸化ジルコニウムと、酸化アルミニウム、酸化ケイ素、酸化チタン、酸化ガドリニウム、酸化ニオブ、及び酸化タンタルの少なくとも１つとの混合物を含むことがある。別の例では、誘電体バリア２４２Ｍは、酸化ハフニウム及び酸化ジルコニウムと、酸化アルミニウム、酸化ケイ素、酸化チタン、酸化ガドリニウム、酸化ニオブ、及び酸化タンタルの少なくとも１つとの混合物を含むことがある。他のｈｉｇｈ－ｋ誘電体を誘電体バリア２４２Ｍに用いてもよい。誘電体バリア２４２Ｍは、約１５オングストローム～約５０オングストロームの範囲の厚さ（ゲート２８３から誘電遮断領域２５２Ｍまでの厚さ）を有し得る。
誘電遮断領域２５２Ｍは、誘電体バリア２４２Ｍの材料とは異なる材料を含む。誘電遮断領域２５２Ｍは、誘電体バリア２４２Ｍ上に配置され、これに接触する。誘電遮断領域２５２Ｍは、メモリ要素２６２Ｍからゲート２８３に電荷が流れるのを阻止するメカニズムをもたらす。誘電遮断領域２５２Ｍは、酸化物（例えば、酸化ケイ素）または他の誘電材料であってよい。
メモリ要素２６２Ｍは、メモリセル２１３に情報を格納するように構成され得る。メモリ要素２６２Ｍは、誘電窒化物領域（例えば、誘電窒化ケイ素を含む領域）であってよい。電荷を閉じ込めるために、メモリ要素２６２Ｍには、他の誘電材料を用いてもよい。あるいは、メモリ要素２６２Ｍは、多結晶シリコン（ポリシリコン）であってもよい。メモリセル２１３に格納される情報の値（例えば、１ビットまたは複数ビットに相当する値）は、メモリ要素２６２Ｍ中の電荷量（例えば、電子の数）に基づき得る。メモリ要素２６２Ｍ中の電荷量は、ゲート２８３に印加される電圧（例えば、信号ＷＬ０３によって伝えられる電圧）の値、チャネル２８０Ｍに印加される電圧の値、またはゲート２８３及びチャネル２８０Ｍに印加される電圧の両方の値に部分的に基づいて制御（例えば、増加または減少）され得る。例えば（例えば、書き込み動作中）、チャネル２８０Ｍからの電子の一部を（トンネル領域２７６Ｍを経て）メモリ要素２６２Ｍに移動させる（通り抜けさせる）ために、ゲート２８３に印加される電圧の値を制御する（例えば、増加させる）ことによって、メモリ要素２６２Ｍ中の電子の数を増やすことができる。別の例では（例えば、消去動作中）、メモリ要素２６２Ｍからの電子の一部が（トンネル領域２７６Ｍを経て）チャネル２８０Ｍに移動するように、ゲート２８３に印加される電圧の値を制御する（例えば、減少させる）ことによって、メモリ要素２６２Ｍ中の電子の数を減らすことができる。
トンネル領域２７６Ｍは、メモリ要素２６２Ｍとチャネル２８０Ｍとの間の電荷（例えば、電子）のトンネル現象（例えば、輸送）を可能にするように構築され得る。トンネル領域２７６Ｍは、酸化物（例えば、酸化ケイ素）、窒化物（例えば、窒化ケイ素）、または酸化物と窒化物との組み合わせを含むことがある。例えば、トンネル領域２７６Ｍは、単一（例えば、１つのみ）の誘電体（例えば、酸化物）であってよい。別の例では、トンネル領域２７６Ｍは、誘電材料の種々の領域（例えば、層）として構築することができる複数の誘電体を含むことがある。例えば、トンネル領域２７６Ｍは、２つの誘電酸化物領域（例えば、酸化ケイ素の２つの層）の間に挟まれた誘電窒化物領域（例えば、窒化ケイ素の層）を含んでもよい。
チャネル２８０Ｍは半導体材料を含んでもよい。チャネル２８０Ｍの材料の例には、ポリシリコン（例えば、ドープされていないポリシリコン、またはドープされたポリシリコン）が含まれる。ポリシリコンは、ｎ型またはｐ型のポリシリコンであってよい。上記のように、チャネル２８０Ｍは、メモリデバイス２００の動作（例えば、読み出し、書き込み、または消去）中に、電流を流すことができる導電性経路の一部である。
部分２５８は、中空部分（例えば、空いている部分）または中実部分（例えば、誘電材料または導電材料のいずれかを有する部分）のいずれかであってよい。したがって、チャネル２８０Ｍは、中空チャネルであってよい（例えば、部分２５８が空であるか、または非導電材料（例えば、酸化ケイ素などの誘電酸化物）で満たされている場合）。
図２Ｄ及び図２Ｅに示すメモリセル構造２１９は、メモリデバイス２００のメモリセル構造の例である。また一方、メモリセル構造２１９は、図３Ａ～図１４を参照して以下に説明するメモリセル構造のいずれかであってよい（またはいずれかを含んでもよい）。したがって、メモリセル構造２１９は、図３Ａ～図１４を参照して以下に説明するメモリセル構造のいずれかで置き換えることができる。
図３Ａ、図３Ｂ、図３Ｃ、図３Ｄ、図３Ｅ、図４Ａ、図４Ｂ、図５Ａ、及び図５Ｂは、本明細書に記載されるいくつかの実施形態による、それぞれのメモリデバイス３００Ａ、３００Ｂ、３００Ｃ、３００Ｄ、３００Ｅ、４００Ａ、４００Ｂ、５００Ａ、及び５００Ｂの部分の構造の側面図（断面図）を示す。本明細書で記載された図は、類似または同一の要素には同じ符号（例えば、参照名及び参照番号）を付与する。簡単にするために、本明細書の説明では、同じメモリデバイス内及び異なるメモリデバイス間で類似または同一の要素について説明を繰り返すことを控える。また、簡単にするために、以下に説明する各メモリデバイスの一部のみを図面に示す。また一方、図３Ａ～図１４を参照して以下に説明するメモリデバイスのそれぞれは、メモリデバイス１００（図１）及び２００（図２Ａ～図２Ｅ）の要素と類似のまたは同一の要素を含むことがある。
例えば、レベル６０８より上のメモリデバイス３００Ａの要素は、図２Ｄ中のメモリデバイス２００のレベル２０８より上の要素と同様であってよい。別の例では、（例えば、レベル６０２と配線（例えば、ソース）６９２との間の）部分６９４におけるメモリデバイス３００Ａの要素は、図２Ｄ中のメモリデバイス２００の部分２９４における要素と類似または同一であってよい。
図３Ａに示すように、メモリデバイス３００Ａは、基板６９９、導電性領域６９２、及びレベル６０２～６０８（例えば、ｘ方向（チャネル６８０からゲート６８３への方向）に垂直なｚ方向の垂直レベル）を含むことがある。メモリデバイス３００Ａは、メモリセル６１０、６１１、６１２、及び６１３、それぞれのレベル６０２～６０８に位置するゲート６８３、レベル６０２～６０８を通ってｚ方向に延在する長さを有するチャネル６８０、及び部分６５８を含むことがある。メモリデバイス３００Ａは、レベル６０３、６０５、及び６０７にあるボイド６８５と、メモリデバイス３００Ａ内のボイド６８５を密封する密封誘電体６８７とを含むことがある。ボイド６８５のそれぞれは、空気を含むことができる空きスペース（空気で満たされるボイド（例えば、空隙））、またはガスを含むことができる空きスペース（ガスで満たされるボイド）である。
メモリセル６１０、６１１、６１２、及び６１３のそれぞれは、メモリセル構造６１９ａを含むことがあり、このメモリセル構造６１９ａは、それぞれのゲート（ゲート６８３の１つ）とチャネル６８０のチャネル部分との間に位置し得る。例えば、メモリセル６１３は、ゲート６８３の１つとチャネル部分６８０．１との間に位置するメモリセル構造６１９ａを含むことがあり、メモリセル６１２は、ゲート６８３の１つとチャネル部分６８０．２との間に位置するメモリセル構造６１９ａを含むことがある。
各メモリセル構造６１９ａは、誘電体バリア（例えば、誘電領域）６４２、誘電遮断領域６５２、メモリ要素６６２、及びトンネル領域（トンネル領域６７６の一部）を含むことがある。図３Ａに示すように、トンネル領域６７６は、複数のトンネル誘電体（例えば、種々の誘電材料の層）６７１、６７２、及び６７３の組み合わせを含むことがある。トンネル誘電体６７１、６７２、及び６７３は、それぞれ、誘電酸化物（例えば、酸化ケイ素）の領域、誘電窒化物（例えば、窒化ケイ素）の領域、及び誘電酸化物（例えば、酸化ケイ素）の別の領域を含むことがある。
ボイド６８５のそれぞれが、隣接する２つのゲート６８３間、及び隣接する２つのメモリセル構造２１９間に位置することがある（例えば、隣接する２つのゲート６８３間、及び隣接する２つのメモリセル構造２１９間の位置を占有することがある）。例えば、図３Ａは、メモリセル６１２及び６１３のメモリセル構造６１９ａに連結された２つのゲート６８３の間にあるボイド（ボイド６８５の１つ）を示す。ボイド６８５のそれぞれは、（トンネル領域６７６の一部である）誘電領域によって、チャネル６８０のチャネル部分（例えば、チャネル部分６８０．３）から分離し得る。
図３Ａに示すように、ゲート６８３は、ゲート部分６８１ａ、６８１ｂ、６８１ｃ、及び６８２を含むことがある。ゲート部分６８１ａ、６８１ｂ、６８１ｃは、ゲート部分６８２の材料（例えば、タングステン）と異なり得る同じ材料（例えば、導電性窒化チタン）を有することがある。メモリデバイス３００Ａの代替構造では、ゲート部分６８２がゲート部分６８１ａ及び６８１ｂの位置を占有できるように、ゲート部分６８１ａ及び６８１ｂを除くことがある。メモリデバイス３００Ａの別の代替構造では、ゲート部分６８２がゲート部分６８１ａ、６８１ｂ、及び６８１ｃの位置を占有できるように、ゲート部分６８１ａ、６８１ｂ、及び６８１ｃを除くことがある。
密封誘電体６８７、ゲート６８３、誘電体バリア６４２、誘電遮断領域６５２、メモリ要素６６２、トンネル領域６７６、チャネル６８０、及び部分６５８の材料は、それぞれ図２Ｅの密封誘電体２８７、ゲート２８３、誘電体バリア２４２Ｍ、誘電遮断領域２５２Ｍ、メモリ要素２６２Ｍ、トンネル領域２７６Ｍ、チャネル２８０Ｍ、及び部分２５８の材料と類似であるかまたは同一であってよい。
図３Ｂでは、メモリデバイス３００Ｂの部分構造は、図３Ａのメモリデバイス３００Ａの部分構造の変形形態であり得る。メモリデバイス３００Ａとメモリデバイス３００Ｂとの違いとしては、（図３Ｂに示すように）図３Ｂでは隣接する２つのメモリセル構造６１９ｂの間のトンネル誘電体６７２（例えば、窒化ケイ素）の一部を排除（例えば、削除）したことが挙げられる。図３Ａに示すように、隣接する２つのメモリセル構造６１９ａの間のトンネル誘電体６７３（例えば、酸化ケイ素）は、対応するボイド（図３Ａのボイド６８５の１つ）に未露出の状態である（露出していない）。図３Ｂでは、隣接する２つのメモリセル構造６１９ｂ間のトンネル誘電体６７２（例えば、窒化ケイ素）の一部が除かれている（例えば、除去されている）ので、隣接する２つのメモリセル構造６１９ｂ間のトンネル誘電体６７３（例えば、酸化ケイ素）の一部が対応するボイド（ボイド７８５の１つ）に露出している。ボイド７８５のそれぞれは、空気を含むことができる空きスペース（空気で満たされるボイド（例えば、空隙））、またはガスを含むことができる空きスペース（ガスで満たされるボイド）である。メモリデバイス３００Ｂは、メモリデバイス３００Ｂ内のボイド７８５を密封するために、（図３Ａの密封誘電体６８７と同様の）密封誘電体７８７を含むことがある。
図３Ｃでは、メモリデバイス３００Ｃの部分構造は、図３Ａのメモリデバイス３００Ａの部分構造の変形形態であり得る。メモリデバイス３００Ｃとメモリデバイス３００Ａとの違いとしては、（図３Ｃに示すように）図３Ｃにおける誘電体バリア６４２’の構造が挙げられる。図３Ｃに示すように、誘電体バリア６４２’は、図３Ａの誘電体バリア６４２の一部（例えば、上部及び下部）が、メモリセル構造６１９ｃのそれぞれから除去された図３Ａの誘電体バリア６４２（例えば、酸化アルミニウムまたは他のｈｉｇｈ－ｋ誘電体）であってよい。図３Ｃでは、メモリセル構造６１９ｃのそれぞれにおける誘電体バリア６４２の一部が、メモリセル構造６１９ｃのそれぞれから除かれている（例えば、除去されている）ので、メモリセル構造６１９ｃのそれぞれにおける誘電遮断領域６５２及びメモリ要素６６２は、対応するボイド（ボイド８８５の１つ）に露出されるか、または対応する２つのボイド８８５に露出される。ボイド８８５のそれぞれは、空気を含むことができる空きスペース（空気で満たされるボイド（例えば、空隙））、またはガスを含むことができる空きスペース（ガスで満たされるボイド）である。
図３Ｃに示すように、ゲート６８３のそれぞれは、ｘ方向（チャネル６８０からゲート６８３への方向である）に垂直なｚ方向に延在する厚さ６８３Ｔを有する。また、図３Ｃは、誘電体バリア６４２’が、ゲート６８３の厚さ６８３Ｔに満たない長さ６４２Ｌ（ｚ方向に延在する）を有することをも示す。図３Ａとの比較のように、誘電体バリア６４２の長さは、最大で各ゲート６８３の厚さ（例えば、厚さ６８３Ｔ）に等しくすることができる。メモリデバイス３００Ｃは、メモリデバイス３００Ｃ内のボイド８８５を密封するために、（図３Ａの密封誘電体６８７と同様の）密封誘電体８８７を含むことがある。
図３Ｄでは、メモリデバイス３００Ｄの部分構造は、図３Ｃのメモリデバイス３００Ｃの部分構造の変形形態であり得る。メモリデバイス３００Ｄとメモリデバイス３００Ｃとの違いとしては、（図３Ｄに示すように）図３Ｄでは隣接する２つのメモリセル構造６１９ｄの間のトンネル誘電体６７２（例えば、窒化ケイ素）の一部を排除（例えば、削除）したことが挙げられる。図３Ｄに示すように、隣接する２つのメモリセル構造６１９ｄ間のトンネル誘電体６７２（例えば、窒化ケイ素）の一部が除かれている（例えば、除去されている）ので、隣接する２つのメモリセル構造６１９ｄ間のトンネル誘電体６７３（例えば、酸化ケイ素）の一部が対応するボイド（ボイド９８５の１つ）に露出している。ボイド９８５のそれぞれは、空気を含むことができる空きスペース（空気で満たされるボイド（例えば、空隙））、またはガスを含むことができる空きスペース（ガスで満たされるボイド）である。メモリデバイス３００Ｄは、メモリデバイス３００Ｄ内のボイド９８５を密封するために、（図３Ａの密封誘電体６８７と同様の）密封誘電体９８７を含むことがある。
図３Ｅでは、メモリデバイス３００Ｅの部分構造は、図３Ｄのメモリデバイス３００Ｄの部分構造の変形形態であり得る。メモリデバイス３００Ｅとメモリデバイス３００Ｄとの違いとしては、（図３Ｅに示すように）ボイド１０８５に露出されるチャネル６８０のチャネル部分（例えば、チャネル部分６８０．３）の内部に、領域６８４を含めた（例えば、追加した）ことが挙げられる。ボイド１０８５のそれぞれは、空気を含むことができる空きスペース（空気で満たされるボイド（例えば、空隙））、またはガスを含むことができる空きスペース（ガスで満たされるボイド）である。領域６８４（例えば、ドープ領域）は、チャネル部分６８０．１及び６８０．２のそれぞれにおけるドーパントの量（例えば、ドーピング濃度）とは異なるドーパントの量（例えば、ドーピング濃度）を有することがある。メモリデバイス３００Ｅは、メモリデバイス３００Ｅ内のボイド１０８５を密封するために、（図３Ａの密封誘電体６８７と同様の）密封誘電体１０８７を含むことがある。
図４Ａに示すように、メモリデバイス４００Ａは、図３Ａのメモリデバイス３００Ａの要素と類似または同一の要素を含むことがある。メモリデバイス４００Ａは、メモリセル構造１１１９ａ、チャネル１１８０、及びボイド１１８５を含むことがある。ボイド１１８５のそれぞれは、空気を含むことができる空きスペース（空気で満たされるボイド（例えば、空隙））、またはガスを含むことができる空きスペース（ガスで満たされるボイド）である。各メモリセル構造１１１９ａは、それぞれのゲート（ゲート６８３の１つ）とチャネル１１８０のチャネル部分との間に位置し得る。例えば、メモリセル６１３は、ゲート６８３の１つとチャネル部分６８０．１との間に位置するメモリセル構造１１１９ａを含むことがあり、メモリセル６１２は、ゲート６８３の１つとチャネル部分６８０．２との間に位置するメモリセル構造１１１９ａを含むことがある。
ボイド１１８５のそれぞれが、隣接する２つのゲート６８３間、及び隣接する２つのメモリセル構造１１１９ａ間に位置することがある（例えば、隣接する２つのゲート６８３間、及び隣接する２つのメモリセル構造１１１９ａ間の位置を占有することがある）。例えば、図４Ａは、メモリセル６１２及び６１３の２つの対応するメモリセル構造１１１９ａに連結された隣接する２つのゲート６８３の間にあるボイド（ボイド１１８５の１つ）を示す。ボイド１１８５のそれぞれは、（トンネル領域１１７６の一部である）誘電領域によって、チャネル１１８０のチャネル部分（例えば、チャネル部分６８０．３）から分離し得る。
メモリセル構造１１１９ａのそれぞれは、誘電体バリア（例えば、誘電領域）１１４２、誘電遮断領域６５２、材料１１６０’、メモリ要素１１６２’、及びトンネル領域（トンネル領域１１７６の一部）を含むことがある。
チャネル１１８０は、チャネル６８０（図３Ａ）の材料と類似または同一の材料を含むことがある。トンネル領域１１７６は、単一のトンネル誘電体（例えば、酸化物）であってよい。あるいは、トンネル領域１１７６は、複数のトンネル誘電体（例えば、種々の誘電材料の層）の組み合わせを含むことがある。メモリ要素１１６２’は、ポリシリコンであってよい。あるいは、メモリ要素１１６２’は、電荷を閉じ込めることができる他の材料を含むことがある。材料１１６０’には、金属、金属化合物、または金属と金属化合物との組み合わせが含まれ得る。材料１１６０’は、メモリ要素１１６２’の上部、下部、及び側面を囲むことがある。メモリデバイス４００Ａの代替構造では、メモリ要素１１６２’が誘電体バリア１１４２に接触し得るように、メモリデバイス４００Ａから材料１１６０’を除いてもよい。図１１Ｇに示すように、誘電体バリア１１４２（例えば、ｈｉｇｈ－ｋ誘電材料）は、誘電遮断領域６５２（例えば、酸化ケイ素）の周りを囲むことがある。メモリデバイス４００Ａは、メモリデバイス４００Ａ内のボイド１１８５を密封するために、（図３Ａの密封誘電体６８７と同様の）密封誘電体１１８７を含むことがある。
図４Ｂでは、メモリデバイス４００Ｂの部分構造は、図４Ａのメモリデバイス４００Ａの部分構造の変形形態であり得る。メモリデバイス４００Ｂとメモリデバイス４００Ａとの違いとしては、（図４Ｂに示すように）図４Ｂにおける誘電体バリア１１４２’の構造が挙げられる。図４Ｂに示すように、誘電体バリア１１４２’は、図４Ａの誘電体バリア１１４２の一部（例えば、上部及び下部）が、メモリセル構造１１１９ｂのそれぞれから除去された図３Ａの誘電体バリア６４２（例えば、酸化アルミニウムまたは他のｈｉｇｈ－ｋ誘電体）であってよい。図４Ｂでは、メモリセル構造１１１９ｂのそれぞれにおける誘電体バリア６４２の一部が、メモリセル構造１１１９ｂのそれぞれから除かれている（例えば、除去されている）ので、メモリセル構造１１１９ｂのそれぞれにおける誘電遮断領域６５２及びメモリ要素１１６２’は、対応するボイド（ボイド１２８５の１つ）に露出されるか、または対応する２つのボイド１２８５に露出される。ボイド１２８５のそれぞれは、空気を含むことができる空きスペース（空気で満たされるボイド（例えば、空隙））、またはガスを含むことができる空きスペース（ガスで満たされるボイド）である。メモリデバイス４００Ｂは、メモリデバイス４００Ｂ内のボイド１２８５を密封するために、（図３Ａの密封誘電体６８７と同様の）密封誘電体１２８７を含むことがある。
図５Ａでは、メモリデバイス５００Ａの部分構造は、図４Ａのメモリデバイス４００Ａの部分構造の変形形態であり得る。メモリデバイス５００Ａとメモリデバイス４００Ａとの違いとしては、図５Ａではボイド１１８５がないことが挙げられる。図５に示すように、メモリデバイス５００Ａは、メモリデバイス４００Ａ（図４Ａ）ではボイド１１８５が占有する同じ位置を占有する誘電材料（例えば、窒化ケイ素）６２４’を含むことがある。
図５Ｂでは、メモリデバイス５００Ｂの部分構造は、図４Ａのメモリデバイス４００Ａの部分構造の変形形態であり得る。メモリデバイス５００Ｂとメモリデバイス４００Ａとの違いとしては、図５Ｂではボイド１１８５がないことが挙げられる。図５Ｂに示すように、メモリデバイス５００Ｂは、メモリデバイス４００Ａ（図４Ａ）ではボイド１１８５が占有する同じ位置を占有する誘電材料（例えば、窒化ケイ素）６２２’を含むことがある。
本明細書に記載されるメモリデバイス（例えば、図２Ａ～図５Ｂに示すメモリデバイス）内のボイドにより、メモリデバイス６００のメモリセルの層の間（例えば、ｚ方向の垂直層ピッチ）の距離（例えば、垂直方向の間隔）を比較的小さくする（例えば、約３０ナノメートル以下にする）ことが可能になる。ある層から別の層への距離を短くする（例えば、垂直層ピッチを小さくする（例えば、層ピッチを薄くする））ことにより、比較的小さい寸法（例えば、垂直サイズが小さい）の要素が、本明細書に記載されるメモリデバイスに形成されるようになり得る。これにより、記載されるメモリデバイスは、一部の従来のメモリデバイスと比較すると、所与のデバイス寸法（例えば、垂直寸法）に対してより高いメモリ記憶密度を有することが可能になり得る。
さらに、本明細書に記載されるメモリデバイスのボイドは、従来のメモリデバイスに他の改良を加えることができる。例えば、ボイドは、ゲート２８３（図２Ｅ）またはゲート６８３（図３Ａ～図５Ｂ）などのゲート間（例えば、ローカルワード線間）の結合容量を低減させることがある。別の例では、図２Ｄ～図５Ｂに示すように、本明細書に記載されるメモリセル（例えば、メモリセル２１０、２１１、２１２、及び２１３、またはメモリセル６１０、６１１、６１２、及び６１３）のメモリ要素（例えば、メモリ要素２６２Ｍ、６６２、または１１６２’）は互いに分離されている（例えば、メモリ要素を形成する材料は、連続的な材料の層（例えば、薄膜）ではない）。この分離により、あるメモリセルから別のメモリセル（隣接するメモリセル）に電荷が移動するのを防ぐことができる。これにより、本明細書に記載されるメモリデバイスのメモリセルに格納される情報の信頼性を向上させることができる。これはまた、メモリセル間の電気抵抗を減少させることもでき、それによって本明細書に記載されるメモリデバイスの性能をさらに改善する。
図６Ａ～図６Ｏは、本発明のいくつかの実施形態による、メモリデバイス６００を形成するプロセスの間の要素の断面図を示す。図６Ａは、ｚ方向のそれぞれのレベル６０２～６０８に誘電材料６２２及び６２４が形成された後のメモリデバイス６００を示す。ｚ方向（例えば、垂直方向）は、基板６９９に垂直な方向（例えば、基板６９９から外部への方向）である。また、ｚ方向は、ｘ方向に垂直である。図６Ａに示すように、誘電材料６２２及び６２４は、メモリデバイス６００の部分６９４の上に形成してもよい。本明細書に記載される実施形態を不明瞭にしないために、メモリデバイス６００の部分６９４の構造を形成するプロセスは省略される。しかしながら、当業者であれば、部分６９４は、メモリセルストリングの１つの選択トランジスタ（例えば、ソース選択トランジスタ）または複数の選択トランジスタ（例えば、複数の直列接続されたソース選択トランジスタ）を含めるように形成できることを認識することができる。部分６９４中の選択トランジスタ（または複数の選択トランジスタ）は、図２Ｃの選択トランジスタ２６２とほぼ同等のものであってよい。
図６Ａに示すように、誘電材料６２２及び６２４は、導電性領域６９２上に形成することができ、この導電性領域６９２は基板６９９上に形成することができる。導電性領域６９２及び基板６９９は、それぞれ、図２Ｃの導電性領域２９２及び基板２９９とほぼ同等であるか、同一であってよい。
図６Ａにおいては、誘電材料６２２及び６２４を形成することは、それぞれのレベル６０２～６０８に交互の誘電材料（例えば、交互の誘電材料６２２の層及び誘電材料６２４の層）を堆積させることを含んでもよい。誘電材料６２２には、酸化物材料（例えば、二酸化ケイ素ＳｉＯ２）が含まれてもよい。誘電材料６２４には、窒化物材料（例えば、窒化ケイ素ＳｉＮ４）が含まれてもよい。図６Ａは、一例として、７層の誘電材料６２２及び６２４を示す。誘電材料６２２及び６２４の層の数は、メモリデバイス６００に含めるべきメモリセルの層（例えば、ｚ方向の垂直層）の数次第で、７とは違っていてもよい。
図６Ｂは、後続のプロセスで開口部（例えば、穴）６３２が形成されるようになる誘電材料６２２及び６２４内の位置（破線）を示す。
図６Ｃは、開口部６３２が形成された後のメモリデバイス６００を示す。開口部６３２を形成することは、（開口部６３２の位置で）誘電材料６２２及び６２４の一部を除去して、誘電材料６２２及び６２４の残存部分（これらは、それぞれ誘電材料６２２’及び６２４’である）を残すことを含んでもよい。
図６Ｄは、凹部６２４Ｒが形成された後のメモリデバイス６００を示す。図６Ｄに示すように、凹部６２４Ｒを形成することは、（凹部６２４Ｒの位置で）誘電材料６２４’の一部を除去して、誘電材料６２４’’の残存部分を残すことを含んでもよい。誘電材料６２４’（図６Ｃ）の部分を除去して、凹部６２４Ｒ（図６Ｄ）を形成するために、エッチプロセスを使用することができる。エッチプロセスとしては、原子層エッチング（ＡＬＥ）プロセスが含まれ得る。
図６Ｅは、１つのバリア材料（または複数のバリア材料）６４０が形成された後のメモリデバイス６００を示す。バリア材料６４０の一部は、（以下に説明するように、メモリデバイス６００を形成する後続のプロセスで）メモリデバイス６００のメモリセルのための誘電体バリアの一部とすることがある。図６Ｅに示すように、バリア材料６４０が、凹部６２４Ｒのそれぞれの壁、及び開口部６３２の他の部分の壁（例えば、開口部６３２内の誘電材料６２２’の垂直壁）と共形であるように、バリア材料６４０を形成してもよい。
バリア材料６４０を形成することは、開口部６３２中に、１つ以上のｈｉｇｈ－ｋ誘電材料を堆積させることを含んでもよい。ｈｉｇｈ－ｋ誘電材料には、図２Ｅを参照して上に述べた誘電体バリア２４２Ｍ向けの材料が含まれ得る。したがって、一例を挙げると、バリア材料６４０を形成することは、酸化アルミニウム、酸化ハフニウム、及び酸化ジルコニウムのうちの１つを（開口部６３２中に）堆積させることを含んでもよい。別の例では、バリア材料６４０を形成することは、酸化ハフニウムと、酸化アルミニウム、酸化ケイ素、酸化チタン、酸化ガドリニウム、酸化ニオブ、及び酸化タンタルの少なくとも１つとの混合物を堆積させることを含んでもよい。別の例では、バリア材料６４０を形成することは、酸化ジルコニウムと、酸化アルミニウム、酸化ケイ素、酸化チタン、酸化ガドリニウム、酸化ニオブ、及び酸化タンタルの少なくとも１つとの混合物を（開口部６３２中に）堆積させることを含んでもよい。別の例では、バリア材料６４０を形成することは、酸化ハフニウム及び酸化ジルコニウムと、酸化アルミニウム、酸化ケイ素、酸化チタン、酸化ガドリニウム、酸化ニオブ、及び酸化タンタルの少なくとも１つとの混合物を堆積させることを含んでもよい。バリア材料６４０を形成することは、他のｈｉｇｈ－ｋ誘電体を堆積させることを含んでもよい。
バリア材料６４０の堆積（例えば、開口部６３２中の１つまたは複数のｈｉｇｈ－ｋ誘電体の堆積）は、いくつかの堆積プロセスのうちの１つ以上を用いて実行することがある。例えば、堆積は、化学気相成長（ＣＶＤ）、原子層堆積（ＡＬＤ）、またはメモリデバイス６００などの３Ｄメモリデバイスを形成するのに好適な別のプロセスを用いて実施してもよい。ＡＬＤプロセスは、形成される領域がナノメートル範囲の合計の厚さを有するように、この領域の各サブ領域に、多数の異なる化合物のナノラミネートとして、領域を形成することを可能にする。「ナノラミネート」という用語は、積層体中の２つ以上の材料の極薄層で作られる複合膜を意味する。一般に、ナノラミネートの各層は、ナノメートル範囲で１桁の厚さを有する。さらに、ナノラミネートの個々の材料層は、材料の単層ほどに薄い場合があり、または複数ナノメートル（例えば、５ナノメートル）程度の厚さを有することがある。
図６Ｅでは、バリア材料６４０を、約１５オングストローム～約５０オングストロームの範囲の厚さを有するように形成することができる。バリア材料６４０の厚さは、凹部６２４Ｒのそれぞれの壁から測定され、また開口部６３２の他の部分の壁から（例えば、開口部６３２内の誘電材料６２２’の垂直壁から）測定される。
図６Ｆは、１つの遮断材料（または複数の遮断材料）６５０が、開口部６３２中に、凹部６２４Ｒのそれぞれに形成された後のメモリデバイス６００を示す。遮断材料６５０の一部は、（以下に説明するように、メモリデバイス６００を形成する後続のプロセスで）メモリデバイス６００のメモリセルのための誘電遮断領域の一部とすることがある。図６Ｆでは、遮断材料６５０は、酸化ケイ素または他の誘電材料を含んでもよい。遮断材料６５０は、バリア材料６４０とは異なるように選択してもよい。遮断材料６５０は、バリア材料６４０上（凹部６２４Ｒ内のバリア材料６４０上を含む）に誘電材料（例えば、酸化ケイ素）を（例えば、ＡＬＤプロセスまたは他のプロセスを用いて）堆積させることによって形成してもよい。次いで、別のプロセス（例えば、エッチプロセス）を実行して、誘電材料（例えば、酸化ケイ素）の一部を除去（例えば、切断）してもよい。誘電材料（例えば、酸化ケイ素）の残存部分は、凹部６２４Ｒのそれぞれに位置する遮断材料６５０（図６Ｆ）である。
図６Ｇは、誘電遮断領域６５２が凹部６２４Ｒのそれぞれに形成された後のメモリデバイス６００を示す。誘電遮断領域６５２は、凹部６２４Ｒのそれぞれの中にある遮断材料６５０（図６Ｆ）の一部を除去し、凹部６２４Ｒのそれぞれの中に遮断材料６５０の残存部分（誘電遮断領域６５２）を残すことによって形成してもよい。図６Ｇに示すように、凹部６２４Ｒのそれぞれの中にある誘電遮断領域６５２は、誘電遮断領域６５２全体が、凹部６２４Ｒのうちのそれぞれの凹部内に位置し得るような厚さ（例えば、ｘ方向の水平な厚さ）を有し得る。このことは、（凹部６２４Ｒのうちの）特定の凹部における誘電遮断領域６５２のいかなる部分も、その特定の凹部の外側にないことを意味する。
図６Ｈは、メモリ要素６６２が凹部６２４Ｒのそれぞれに形成された後のメモリデバイス６００を示す。メモリ要素６６２を形成するために使用される材料としては、誘電窒化物（例えば、窒化ケイ素）か、またはメモリ要素６６２に格納される情報の値を表し得る電荷を保存する（例えば、閉じ込める）ことができる他の材料があり得る。メモリ要素６６２は、凹部６２４Ｒ内の誘電遮断領域６５２上、及びバリア材料６４０上に誘電材料（例えば、窒化ケイ素またはその他の材料）を（例えば、ＡＬＤプロセスまたはその他のプロセスを用いて）堆積させることにより、形成してもよい。次いで、別のプロセス（例えば、エッチプロセス）を実行して、誘電材料（例えば、窒化ケイ素）の一部を除去（例えば、切断）してもよい。誘電材料の残存部分は、凹部６２４Ｒのそれぞれに位置するメモリ要素６６２である。
メモリ要素６６２に対して、追加のプロセスを実行することがある。例えば、酸化プロセスを実行して、メモリ要素６６２の一部（例えば、表面）６６２ａを酸化させることがある。別の例では、メモリ要素６６２の一部６６２ｃのみが凹部６２４Ｒのそれぞれに残るように、メモリ要素６６２の一部（例えば、部分６６２ｂ）を除去（例えば、切断）することがある。
図６Ｉは、バリア材料６４０（図６Ｈ）の一部が除去されて、凹部６２４Ｒのそれぞれに誘電体バリア６４２が形成された後のメモリデバイス６００を示す。図６Ｉの誘電体バリア６４２を形成するために、ＡＬＥプロセスを使用して、図６Ｈのバリア材料６４０を除去する（例えば、パターン形成する）ことがある。ＡＬＥプロセスは、ＡＬＤが堆積プロセスであり、ＡＬＥプロセスが除去プロセスであることを除いては、ＡＬＤプロセスとほぼ同じである。ＡＬＥプロセスは、連続的で自己制御的な表面反応に基づいた材料除去の技法である。ＡＬＥプロセスは、原子層制御で薄膜を除去する機能を提供し、広範囲な電子デバイスのナノ加工を可能にする。サイクル中の反応物としてのスズ（ＩＩ）アセチルアセトナート（Ｓｎ（ａｃａｃ）２）及びＨＦを使用した連続的で自己制御的な熱反応を用いるＡｌ２Ｏ３のＡＬＥ除去が報告されている。Ｓｎ（ａｃａｃ）２及びＨＦを使用してＡｌ２Ｏ３をエッチングし、処理温度に応じてサイクル当たりオングストロームのエッチ速度、１５０℃～２５０℃の温度で、Ａｌ２Ｏ３の直線的な除去をもたらすことが報告されている。Ｓｎ（ａｃａｃ）２及びＨＦを連続的な自己制御的熱反応の反応物として使用するＨｆＯ２のＡＬＥもまた報告されており、この場合もＡＬＥプロセスによるＨｆＯ２の直線的な除去が達成されている。ＡＬＥでエッチングし得る他の材料には、他の金属酸化物、金属窒化物、金属リン化物、金属硫化物、及び金属ヒ素が含まれる。
図６Ｊは、トンネル領域６７６が形成された後のメモリデバイス６００を示す。トンネル領域６７６は、複数のトンネル誘電体（例えば、種々の誘電材料の層）６７１、６７２、及び６７３の組み合わせを含むことがある。トンネル誘電体６７１、６７２、及び６７３は、それぞれ、誘電酸化物（例えば、酸化ケイ素）の領域、誘電窒化物（例えば、窒化ケイ素）の領域、及び誘電酸化物（例えば、酸化ケイ素）の別の領域を含むことがある。メモリデバイス６００の代替構造では、トンネル誘電体６７１、６７２、及び６７３のうちの１つまたは２つをトンネル領域６７６から除くことがある。例えば、トンネル誘電体６７１もしくは６７２、またはその両方を除くことがある。メモリデバイス６００の別の代替構造では、トンネル領域６７６は、４つ以上のトンネル誘電体（例えば、４つ以上の種々の誘電材料の層）を有することがある。トンネル領域６７６の１つの材料（または複数の材料）の例として、誘電窒化物（例えば、窒化ケイ素）及び誘電酸化物（例えば、酸化ケイ素）が本明細書では使用される。しかし、他の誘電材料をトンネル領域６７６に使用してもよい。
図６Ｊでは、トンネル誘電体６７１を形成することは、酸化プロセス（例えば、ｉｎ－ｓｉｔｕ水蒸気発生（ＩＳＳＧ））を実行して、メモリ要素６６２に含まれる材料の一部（例えば、誘電窒化物）の上にトンネル誘電体６７１を形成することを含んでもよい。したがって、トンネル誘電体６７１（例えば、酸化ケイ素）は、酸化プロセスによって酸化されたメモリ要素６６２（例えば、窒化ケイ素）の一部であってよい。トンネル誘電体６７１が形成された後に、トンネル誘電体６７２が形成されてもよい。トンネル誘電体６７２を形成することは、（図６Ｊに示すように）（開口部６３２を通して）トンネル誘電体６７１上に、及び開口部６３２の他の部分の上に、誘電材料（例えば、窒化ケイ素または他の誘電材料）を堆積させることを含んでもよい。トンネル誘電体６７２が形成された後に、トンネル誘電体６７３が形成されてもよい。トンネル誘電体６７３を形成することは、酸化プロセス（例えば、ｉｎ－ｓｉｔｕ水蒸気発生（ＩＳＳＧ））を実行して、トンネル誘電体６７２上にトンネル誘電体６７３を形成することを含んでもよい。したがって、トンネル誘電体６７３（例えば、酸化ケイ素）は、酸化プロセスによって酸化されたトンネル誘電体６７２（例えば、窒化ケイ素）の一部であってよい。図６Ｊに示すように、誘電遮断領域６５２及びメモリ要素６６２は、凹部６２４Ｒのそれぞれに既に形成されている。これにより、後続のパンチエッチプロセス（例えば、導電性領域６９２に接続する導電性経路（例えば、図６Ｋのチャネル６８０）を形成するプロセス）のためのマージンを改善することができる。
図６Ｋは、チャネル６８０が形成された後のメモリデバイス６００を示す。チャネル６８０は、図２Ｄのチャネル２８０Ｍの一部（例えば、レベル２０２～２０８の間の部分）と同様（または同一）であってよい。図６Ｋのチャネル６８０は、半導体材料であってよい。チャネル６８０の材料の例には、ポリシリコン（例えば、ドープされていないポリシリコン、またはドープされたポリシリコン）が含まれる。チャネル６８０は、ｎ型のポリシリコンまたはｐ型のポリシリコンであってよい。
図６Ｌは、誘電材料６２４’’（図６Ｋ）が位置６２４Ｇから除去された後のメモリデバイス６００を示す。図６Ｌに示すように、（図６Ｄで符号付けされた）凹部６２４Ｒのそれぞれにある誘電体バリア６４２が、それぞれの位置６２４Ｇで露出される。以下のように、メモリデバイス６００のゲート（例えば、ワード線の一部であり得る制御ゲート）は、誘電材料６２４’’が除去された位置６２４Ｇに形成してもよい。
図６Ｍは、位置６２４Ｇにゲート６８３が形成された後のメモリデバイス６００を示す。ゲート６８３のそれぞれは、それぞれの誘電体バリア６４２に接触する。ゲート６８３のそれぞれは、金属ゲートであってよい。ゲート６８３のそれぞれは、ゲート部分６８１ａ、６８１ｂ、６８１ｃ、及び６８２を含むことがある。ゲート部分６８１ａ、６８１ｂ、６８１ｃは、ゲート部分６８２の導電材料（例えば、タングステン）と異なり得る同じ導電材料（例えば、導電性窒化チタン）を有することがある。ゲート６８３の代替構造では、ゲート部分６８２がゲート部分６８１ａ及び６８１ｂの位置を占有できるように、ゲート部分６８１ａ及び６８１ｂを除くことがある。ゲート６８３の別の代替構造では、ゲート部分６８２がゲート部分６８１ａ、６８１ｂ、及び６８１ｃの位置を占有できるように、ゲート部分６８１ａ、６８１ｂ、及び６８１ｃを除くことがある。図６Ｍでは、ゲート６８３を形成することは、位置６２４Ｇの一部（位置６２４Ｇの壁の上）に導電材料（例えば、導電性窒化チタン）を（例えば、ＡＬＤプロセスを使用することによって、または他のプロセスによって）堆積させて、ゲート部分６８１ｃのみか、またはゲート部分６８１ａ、６８１ｂ、及び６８１ｃの全てを形成し、その後、残りの位置６２４Ｇに別の導電材料（例えば、タングステン）を堆積させて、ゲート部分６８２を形成することを含む場合がある。
図６Ｎは、誘電材料６２２’（図６Ｍ）が位置６２２Ａから除去された後のメモリデバイス６００を示す。図６Ｎに示すように、誘電材料６２２’（例えば、酸化ケイ素）が除去されるので、位置６２２Ａにおいてメモリ要素６６２の間に直接位置する酸化ケイ素はない。以下のように、メモリデバイス６００のボイドは、誘電材料６２２’が除去された位置６２２Ａに形成してもよい。
図６Ｏは、メモリデバイス６００のボイド６８５及び密封誘電体６８７が形成された後のメモリデバイス６００を示す。図６Ｏに示すように、ボイド６８５は、誘電材料６２２’が除去された位置６２２Ａにあってよい。密封誘電体６８７は、プラズマ励起化学気相成長（ＰＥＣＶＤ）プロセス、またはその他の除去プロセス（ｄｅｐｌｅｔｉｎｇ ｐｒｏｃｅｓｓ）を含み得る密封プロセスによって形成されてもよい。ボイド６８５は、誘電材料６２２’（図６Ｍ）が位置６２２Ａ（図６Ｎ）から除去された後、位置６２２Ａ（図６Ｎ）に意図的に空きスペースを残すことによって形成することがある。ボイド６８５（図６Ｏ）のそれぞれは、導電材料（例えば、金属、導電性ポリシリコン、または他の導電材料）または誘電材料（例えば、酸化物、窒化物、または他の誘電材料）を含まない。ボイド６８５のそれぞれは、空気（空気で満たされたボイド）またはガス（ガスで満たされたボイド）を含むことがある。メモリデバイス６００が完成した後、ボイド６８５（図６Ｏ）はメモリデバイス６００内に残る。また、図６Ｏは、メモリデバイス６００の部分６５８をも示す。メモリデバイス６００を形成するプロセスは、部分６５８に誘電材料（例えば、酸化ケイ素）または導電材料を（例えば、堆積プロセスを使用することによって）形成することを含んでもよい。あるいは、メモリデバイス６００を形成するプロセスは、部分６５８を空のままにする（例えば、部分６５８を材料で満たさない）ことがある。
図６Ｏに示すメモリデバイス６００の構造が形成された後に、追加のプロセスを使用してメモリデバイス６００を完成させることができる。完成後に、メモリデバイス６００は、メモリデバイス１００（図１）及びメモリデバイス２００（図２Ａ～図２Ｅ）と同様の要素を含むことができる。
図６Ｏに示すように、メモリデバイス６００は、メモリデバイス３００Ａ（図３Ａ）と同様の要素または同一の要素を含む。したがって、図６Ａ～図６Ｏを参照して上に述べたプロセスは、メモリデバイス３００Ａを形成するために用いることもできる。
図７Ａ及び図７Ｂは、本明細書に記載されるいくつかの実施形態による、メモリデバイス７００を形成するプロセスの間の要素の断面図を示す。メモリデバイス７００は、メモリデバイス６００の変形形態であり得る。したがって、メモリデバイス６００を形成するために使用される（図６Ａ～図６Ｏを参照して上に述べた）プロセスのいくつかは、図７Ａ及び図７Ｂのメモリデバイス７００を形成するために使用することができる。例えば、図７Ａの要素は、図７Ａの位置６７２Ａを別にすれば、図６Ｎの要素と同じである。図７Ａに示すように、位置６７２Ａから、トンネル誘電体６７２（例えば、窒化ケイ素）の一部が除去されている。位置６７２Ａからトンネル誘電体６７２の一部を除去することは、位置６７２Ａに隣接する他の要素に対して選択的に（例えば、ゲート６８３、誘電体バリア６４２、及びトンネル誘電体６７３に対して選択的に）、位置６７２Ａでトンネル誘電体６７２をエッチングすることを含み得る。
図７Ｂは、ボイド７８５及び密封誘電体７８７が形成された後のメモリデバイス７００を示す。密封誘電体７８７は、メモリデバイス６００の密封誘電体６８７（図６Ｏ）を形成するために使用されるプロセスと同様のプロセスによって形成されてもよい。
図７Ｂに示すように、ボイド７８５は、位置６２２Ａ及び６７２Ａ（図７Ａで符号付けされる）を占有してもよい（例えば、ボイド７８５は、位置６２２Ａ及び６７２Ａにあってもよい）。ボイド７８５は、誘電材料６２２’（例えば、酸化ケイ素）と、トンネル誘電体６７２（例えば、窒化ケイ素）の一部とが、それぞれの位置６２２Ａ及び６７２Ａから除去された後、位置６２２Ａ及び６７２Ａに意図的に空きスペースを残すことによって形成され得る。ボイド７８５（図７Ｂ）のそれぞれは、導電材料（例えば、金属、導電性ポリシリコン、または他の導電材料）または誘電材料（例えば、酸化物、窒化物、または他の誘電材料）を含まない。ボイド７８５のそれぞれは、空気（空気で満たされたボイド）またはガス（ガスで満たされたボイド）を含むことがある。メモリデバイス７００が完成した後、ボイド７８５（図７Ｂ）はメモリデバイス７００内に残る。
図７Ｂに示すメモリデバイス７００の構造が形成された後に、追加のプロセスを使用してメモリデバイス７００を完成させることができる。完成後に、メモリデバイス７００は、メモリデバイス１００（図１）及びメモリデバイス２００（図２Ａ～図２Ｅ）と同様の要素を含むことができる。
図７Ｂに示すように、メモリデバイス７００は、メモリデバイス３００Ｂ（図３Ｂ）と同様の要素または同一の要素を含む。したがって、メモリデバイス７００を形成するために使用されるプロセスは、メモリデバイス３００Ｂを形成するために用いることもできる。
図８Ａ及び図８Ｂは、本明細書に記載されるいくつかの実施形態による、メモリデバイス８００を形成するプロセスの間の要素の断面図を示す。メモリデバイス８００は、メモリデバイス６００（図６Ｏ）の変形形態であり得る。したがって、メモリデバイス６００を形成するために使用される（図６Ａ～図６Ｏを参照して上に述べた）プロセスのいくつかは、図８Ａ及び図８Ｂのメモリデバイス８００を形成するために使用することができる。例えば、図８Ａの要素は、図８Ａの位置６４２Ａ及び６４２Ｂを別にすれば、図６Ｎの要素と同じである。図８Ａでは、誘電体バリア６４２’（例えば、ｈｉｇｈ－ｋ誘電材料）は、図６Ｎの誘電体バリア６４２（例えば、ｈｉｇｈ－ｋ誘電材料）の一部が、位置６４２Ａ及び６４２Ｂから除去された後の誘電体バリア６４２の残存部分（未除去部分）である。位置６４２Ａ及び６４２Ｂから誘電体バリア６４２（図６Ｎ）の一部を除去することは、位置６４２Ａ及び６４２Ｂに隣接する他の要素（例えば、ゲート６８３、誘電遮断領域６５２、メモリ要素６６２、及びトンネル誘電体６７２）に対して選択的に、位置６４２Ａ及び６４２Ｂで誘電体バリア６４２（図６Ｎ）の一部を（例えば、ＡＬＥプロセスを使用して）エッチングすることを含み得る。
図８Ｂは、ボイド８８５及び密封誘電体８８７が形成された後のメモリデバイス８００を示す。密封誘電体８８７は、メモリデバイス６００の密封誘電体６８７（図６Ｏ）を形成するために使用されるプロセスと同様のプロセスによって形成されてもよい。
図８Ｂに示すように、ボイド８８５は、位置６２２Ａ、６４２Ａ、及び６４２Ｂ（図８Ａで符号付けされる）を占有してもよい（例えば、ボイド８８５は、位置６２２Ａ、６４２Ａ、及び６４２Ｂにあってもよい）。ボイド８８５は、誘電材料６２２’（例えば、酸化ケイ素）と、誘電体バリア６４２（例えば、ｈｉｇｈ－ｋ誘電材料）の一部とが、それぞれの位置６２２Ａ、６４２Ａ、及び６４２Ｂから除去された後、位置６２２Ａ、６４２Ａ、及び６４２Ｂに意図的に空きスペースを残すことによって形成され得る。ボイド８８５（図８Ｂ）のそれぞれは、導電材料（例えば、金属、導電性ポリシリコン、または他の導電材料）または誘電材料（例えば、酸化物、窒化物、または他の誘電材料）を含まない。ボイド８８５のそれぞれは、空気（空気で満たされたボイド）またはガス（ガスで満たされたボイド）を含むことがある。メモリデバイス８００が完成した後、ボイド８８５（図８Ｂ）はメモリデバイス８００内に残る。
図８Ｂに示すメモリデバイス８００の構造が形成された後に、追加のプロセスを使用してメモリデバイス８００を完成させることができる。完成後に、メモリデバイス８００は、メモリデバイス１００（図１）及びメモリデバイス２００（図２Ａ～図２Ｅ）と同様の要素を含むことができる。
図８Ｂに示すように、メモリデバイス８００は、メモリデバイス３００Ｃ（図３Ｃ）と同様の要素または同一の要素を含む。したがって、メモリデバイス８００を形成するために使用されるプロセスは、メモリデバイス３００Ｃを形成するために用いることもできる。
図９Ａ及び図９Ｂは、本明細書に記載されるいくつかの実施形態による、メモリデバイス９００を形成するプロセスの間の要素の断面図を示す。メモリデバイス９００は、メモリデバイス８００（図８Ａ及び図８Ｂ）の変形形態であり得る。したがって、メモリデバイス８００を形成するために使用されるプロセスのいくつかは、図９Ａ及び図９Ｂのメモリデバイス９００を形成するために使用することができる。例えば、図９Ａの要素は、図９Ａの位置６７２Ａを別にすれば、図８Ａの要素と同じである。図９Ａに示すように、位置６７２Ａから、トンネル誘電体６７２の一部が除去されている。位置６７２Ａからトンネル誘電体６７２（例えば、窒化ケイ素）の一部を除去することは、位置６７２Ａに隣接する他の要素（例えば、ゲート６８３、誘電体バリア６４２’、誘電遮断領域６５２、メモリ要素６６２、及びトンネル誘電体６７３）に対して選択的に、位置６７２Ａでトンネル誘電体６７２の一部をエッチングすることを含み得る。位置６７２Ａからトンネル誘電体６７２の一部を除去することは、誘電体バリア６４２の部分が位置６４２Ａ及び６４２Ｂから除去される前、または除去された後に行ってよい。
図９Ｂは、ボイド９８５及び密封誘電体９８７が形成された後のメモリデバイス９００を示す。密封誘電体９８７は、メモリデバイス８００の密封誘電体８８７（図８Ｂ）を形成するために使用されるプロセスと同様のプロセスによって形成されてもよい。
図９Ｂに示すように、ボイド９８５は、位置６２２Ａ、６４２Ａ、６４２Ｂ、及び６７２Ａ（図９Ａで符号付けされる）を占有してもよい（例えば、ボイド９８５は、位置６２２Ａ、６４２Ａ、６４２Ｂ、及び６７２Ａにあってもよい）。ボイド９８５は、誘電材料６２２’（例えば、酸化ケイ素）と、誘電体バリア６４２（例えば、ｈｉｇｈ－ｋ誘電材料）の一部と、トンネル誘電体６７２（例えば、窒化ケイ素）の一部とが、それぞれの位置６２２Ａ、６４２Ａ、６４２Ｂ、及び６７２Ａから除去された後、位置６２２Ａ、６４２Ａ、６４２Ｂ、及び６７２Ａに意図的に空きスペースを残すことによって形成され得る。ボイド９８５（図９Ｂ）のそれぞれは、導電材料（例えば、金属、導電性ポリシリコン、または他の導電材料）または誘電材料（例えば、酸化物、窒化物、または他の誘電材料）を含まない。ボイド９８５のそれぞれは、空気（空気で満たされたボイド）またはガス（ガスで満たされたボイド）を含むことがある。メモリデバイス９００が完成した後、ボイド９８５（図９Ｂ）はメモリデバイス９００内に残る。
図９Ｂに示すメモリデバイス９００の構造が形成された後に、追加のプロセスを使用してメモリデバイス９００を完成させることができる。完成後に、メモリデバイス９００は、メモリデバイス１００（図１）及びメモリデバイス２００（図２Ａ～図２Ｅ）と同様の要素を含むことができる。
図９Ｂに示すように、メモリデバイス９００は、メモリデバイス３００Ｄ（図３Ｄ）と同様の要素または同一の要素を含む。したがって、メモリデバイス９００を形成するために使用されるプロセスは、メモリデバイス３００Ｄを形成するために用いることもできる。
図１０Ａ、図１０Ｂ、及び図１０Ｃは、本明細書に記載されるいくつかの実施形態による、メモリデバイス１０００を形成するプロセスの間の要素の断面図を示す。メモリデバイス１０００は、メモリデバイス９００（図９Ａ及び図９Ｂ）の変形形態であり得る。したがって、メモリデバイス９００を形成するのに使用されるプロセスのいくつかは、図１０Ａ、図１０Ｂ、及び図１０Ｃのメモリデバイス１０００を形成するために使用することができる。例えば、図１０Ａの要素は、図１０Ａの位置６７３Ａを別にすれば、図９Ａの要素と同じである。図１０Ａに示すように、位置６７３Ａから、トンネル誘電体６７３（例えば、酸化ケイ素）の一部が除去されている。位置６７３Ａからトンネル誘電体６７３の一部を除去することは、位置６７３Ａに隣接する他の要素（例えば、ゲート６８３、誘電体バリア６４２’、誘電遮断領域６５２、メモリ要素６６２、トンネル誘電体６７２、及びチャネル６８０）に対して選択的に、位置６７３Ａでトンネル誘電体６７３の一部をエッチングすることを含み得る。位置６７３Ａからトンネル誘電体６７３の一部を除去することは、トンネル誘電体６７２の部分が位置６７２Ａから除去された後に行ってよい。
図１０Ｂは、領域６８４がチャネル６８０のチャネル部分（位置６７３Ａで露出されるチャネル部分）に形成された後のメモリデバイス１０００を示す。領域６８４を形成することは、位置６７３Ａでチャネル６８０のチャネル部分にドーパント（不純物）を導入することを含んでもよい。領域６８４（例えば、ドープ領域）は、チャネル６８０の別の部分（例えば、（図３Ｅで符号を付与された）チャネル部分６８０．１及び６８０．２のそれぞれ）のドーパントの量（例えば、ドーピング濃度）とは異なるドーパントの量（例えば、ドーピング濃度）を、領域６８４が有し得るように形成してよい。
図１０Ｃは、ボイド１０８５及び密封誘電体１０８７が形成された後のメモリデバイス１０００を示す。密封誘電体１０８７は、メモリデバイス８００の密封誘電体８８７（図８Ｂ）を形成するために使用されるプロセスと同様のプロセスによって形成されてもよい。
図１０Ｃに示すように、ボイド１０８５は、位置６２２Ａ、６４２Ａ、６４２Ｂ、６７２Ａ、及び６７３Ａ（図１０Ａで符号付けされる）を占有してもよい（例えば、ボイド１０８５は、位置６２２Ａ、６４２Ａ、６４２Ｂ、６７２Ａ、及び６７３Ａにあってもよい）。ボイド１０８５は、誘電材料６２２’（例えば、酸化ケイ素）と、誘電体バリア６４２（例えば、ｈｉｇｈ－ｋ誘電材料）の一部と、トンネル誘電体６７２（例えば、窒化ケイ素）の一部と、トンネル誘電体６７３（例えば、酸化ケイ素）の一部とが、それぞれの位置６２２Ａ、６４２Ａ、６４２Ｂ、６７２Ａ、及び６７３Ａから除去された後、位置６２２Ａ、６４２Ａ、６４２Ｂ、６７２Ａ、及び６７３Ａに意図的に空きスペースを残すことによって形成され得る。ボイド１０８５（図１０Ｂ）のそれぞれは、導電材料（例えば、金属、導電性ポリシリコン、または他の導電材料）または誘電材料（例えば、酸化物、窒化物、または他の誘電材料）を含まない。ボイド１０８５のそれぞれは、空気（空気で満たされたボイド）またはガス（ガスで満たされたボイド）を含むことがある。メモリデバイス１０００が完成した後、ボイド１０８５（図１０Ｂ）はメモリデバイス１０００内に残る。
図１０Ｂに示すメモリデバイス１０００の構造が形成された後に、追加のプロセスを使用してメモリデバイス１０００を完成させることができる。完成後に、メモリデバイス１０００は、メモリデバイス１００（図１）及びメモリデバイス２００（図２Ａ～図２Ｅ）と同様の要素を含むことができる。
図１０Ｂに示すように、メモリデバイス１０００は、メモリデバイス３００Ｅ（図３Ｄ）と同様の要素または同一の要素を含む。したがって、メモリデバイス１０００を形成するために使用されるプロセスは、メモリデバイス３００Ｅを形成するために用いることもできる。
図１１Ａ～図１１Ｐは、本明細書に記載されるいくつかの実施形態による、メモリデバイス１１００を形成するプロセスの間の要素の断面図を示す。メモリデバイス１１００を形成するためのプロセス及び要素（例えば、材料）は、図６Ａ～図６Ｏ、及び図７Ａ～図１０Ｃを参照して上に述べたメモリデバイス６００、７００、８００、９００、及び１１００を形成するのに使用されるプロセス及び要素と類似であるか同一である。したがって、簡単にするために、類似または同一のプロセスについては繰り返し詳述されない。また、簡単にするために、メモリデバイス１１００とメモリデバイス６００、７００、８００、９００、及び１１００（図６Ａ～図１０Ｃ）との間で同様（または同一）の要素（例えば、同じ参照符号を持つ要素）については繰り返し詳述されない。
図１１Ａは、誘電材料６２２’及び６２４’の内部であって、部分６９４、導電性領域（例えば、ソース領域）６９２、及び基板６９９の上に、開口部（例えば、穴）１１３２が形成された後のメモリデバイス１１００を示す。上記のように、誘電材料６２２’には、酸化物材料（例えば、二酸化ケイ素ＳｉＯ２）が含まれてもよく、誘電材料６２４’には、窒化物材料（例えば、窒化ケイ素ＳｉＮ４）が含まれてもよい。
図１１Ｂは、凹部６２２Ｒがそれぞれ誘電材料６２２’に形成された後のメモリデバイス１１００を示す。図１１Ｂに示すように、凹部６２２Ｒを形成することは、（凹部６２２Ｒの位置で）誘電材料６２２’の一部を除去して、誘電材料６２２’’の残存部分を残すことを含んでもよい。誘電材料６２２’（図１１Ａ）の部分を除去して、凹部６２２Ｒ（図１１Ｂ）を形成するために、エッチプロセスを使用することができる。エッチプロセスには、原子層エッチング（ＡＬＥ）プロセスが含まれ得る。比較のために、図１１Ｂの凹部６２２Ｒは、誘電材料６２２’（例えば、二酸化ケイ素ＳｉＯ２）の一部を除去することによって形成され、一方、図６Ｄの凹部６２４Ｒは、誘電材料６２４’（窒化ケイ素ＳｉＮ４）の一部を除去することによって形成される。
図１１Ｃは、１つのバリア材料（または複数のバリア材料）１１４０が形成された後のメモリデバイス１１００を示す。バリア材料１１４０の一部は、（以下に説明するように、メモリデバイス１１００を形成する後続のプロセスで）メモリデバイス１１００のメモリセルのための誘電体バリアの一部とすることがある。バリア材料６４０（図６Ｅ）を形成する類似または同一のプロセスを使用して、図１１Ｃのバリア材料１１４０を形成してよい。バリア材料１１４０には、図６Ｅを参照して上に述べたバリア材料６４０（例えば、ｈｉｇｈ－ｋ誘電材料）用の材料（または複数の材料）のいずれかを含めてよい。
図１１Ｄは、凹部６２２Ｒのそれぞれに遮断材料（または複数の遮断材料）６５０（例えば、酸化ケイ素）が形成された後のメモリデバイス１１００を示す。遮断材料６５０は、バリア材料１１４０上に誘電材料（例えば、酸化ケイ素）を堆積させることによって形成してもよい。次いで、別のプロセス（例えば、エッチプロセス）を実行して、誘電材料（例えば、酸化ケイ素）の一部を除去（例えば、切断）してもよい。誘電材料（例えば、酸化ケイ素）の残存部分は、図１１Ｄの遮断材料６５０である。
図１１Ｅは、誘電遮断領域６５２が凹部６２２Ｒのそれぞれに形成された後のメモリデバイス６００を示す。凹部６２４Ｒのそれぞれの中の誘電遮断領域６５２は、凹部６２２Ｒのそれぞれの中の遮断材料６５０（図１１Ｄ）の一部を除去することによって形成してもよい。
図１１Ｆは、バリア材料１１４０’が形成された後のメモリデバイス１１００を示す。バリア材料１１４０’は、バリア材料１１４０と同じ材料を含むことがある。あるいは、バリア材料１１４０’は、バリア材料１１４０の材料とは異なる誘電材料（例えば、ｈｉｇｈ－ｋ誘電材料）を含むことがある。
図１１Ｇは、誘電体バリア１１４２が形成された後のメモリデバイス１１００を示す。誘電体バリア１１４２（例えば、ｈｉｇｈ－ｋ誘電材料）を形成することは、バリア材料１１４０（図１１Ｆ）の一部、及びバリア材料１１４０’（図１１Ｆ）の一部を除去して、材料１１４０の一部、及び材料１１４０’の一部を除去されていないままにすることを含んでもよい。バリア材料１１４０及び１１４０’の除去されていない部分（図１１Ｇに示す）は、誘電体バリア１１４２を形成する。ＡＬＥプロセスを使用して、バリア材料１１４０（図１１Ｆ）の一部、及び材料１１４０’（図１１Ｆ）の一部を除去してよい。図１１Ｇに示すように、誘電体バリア１１４２（例えば、ｈｉｇｈ－ｋ誘電材料）は、誘電遮断領域６５２（例えば、酸化ケイ素）の周りを囲むことがある。
図１１Ｈは、材料１１６０及びメモリ材料１１６２が形成された後のメモリデバイス１１００を示す。材料１１６０は、メモリ材料１１６２が形成される前に（例えば、ＡＬＤ、ＣＶＤ、またはその他のプロセスを使用することによって）形成され得る。材料１１６２には、金属、金属化合物、または金属と金属化合物との組み合わせが含まれ得る。メモリ材料１１６２は、メモリ材料１１６２を含むメモリセルに格納された情報の値を表す電荷を閉じ込めることができるポリシリコンまたは他の材料であってよい。メモリ材料１１６２を使用して、メモリデバイス１１００のうちのメモリセルのメモリ要素を（以下に説明するように、メモリデバイス１１００を形成する後続のプロセスで）形成することができる。メモリデバイス１１００の代替構造では、材料１１６０を形成するプロセスを除いてもよい。したがって、材料１１６０は、メモリデバイス１１００内に存在してもよいし、または存在しなくてもよい。
図１１Ｉは、メモリ材料１１６２の一部が除去されて、凹部６２２Ｒのそれぞれにメモリ要素１１６２’が形成された後のメモリデバイス１１００を示す。メモリ材料１１６２の一部を除去してメモリ要素１１６２’を形成することは、エッチプロセスを使用することを含んでもよい。あるいは、酸化プロセスを使用して、メモリ材料１１６２の一部は酸化させ、メモリ材料１１６２の一部は未酸化のままにすることがある。メモリ材料１１６２の酸化されていない部分は、メモリ要素１１６２’になる。メモリ材料１１６２の酸化部分は除去してもよい。したがって、エッチプロセスまたは酸化プロセスのいずれかを使用して、図１１Ｉに示すメモリ要素１１６２’及び材料１１６０の構造を形成することがある。
図１１Ｊは、（例えば、エッチプロセスを使用することにより）材料１１６０の一部（これは材料１１６０’である）が除去されないままにして、材料１１６０の一部を除去した後のメモリデバイス１１００を示す。図１１Ｊに示すように、材料１１６０’は、メモリ要素１１６２’の上部、下部、及び側面を囲むことがある。
図１１Ｋは、トンネル領域１１７６が形成された後のメモリデバイス１１００を示す。トンネル領域１１７６は、誘電材料（例えば、酸化ケイ素）を含むことがある。図１１Ｋは、一例として、単一のトンネル誘電体（例えば、酸化ケイ素の層）を含むトンネル領域１１７６を示す。あるいは、トンネル領域１１７６は、２つ以上のトンネル誘電体（例えば、２つ以上の異なる誘電材料の層）を含むことがある。例えば、トンネル領域１１７６は、３つの異なるトンネル誘電体（例えば、２つの誘電酸化物領域（例えば、酸化ケイ素の２つの層）に挟まれた誘電窒化物領域（例えば、窒化ケイ素の層））を含むことがある。
図１１Ｌは、チャネル１１８０が形成された後のメモリデバイス６００を示す。チャネル１１８０は、図２Ｄのチャネル２８０Ｍの一部（例えば、レベル２０２～２０８の間の部分）とほぼ同じ（または同じ）であってよい。図１１Ｌのチャネル１１８０は、ポリシリコン（例えば、ドープされていないポリシリコン、またはドープされたポリシリコン）を含む。
図１１Ｍは、誘電材料６２２’’（図１１Ｌ）が位置６２２Ｇから除去された後のメモリデバイス１１００を示す。以下のように、メモリデバイス１１００のゲートは、誘電材料６２２’’が除去された位置６２２Ｇに形成してもよい。
図１１Ｎは、位置６２２Ｇのそれぞれにゲート６８３が形成された後のメモリデバイス１１００を示す。ゲート６８３は、ゲート６８３（図６Ｍ）を形成するために使用される類似または同一のプロセスによって形成され得る。上記のように、ゲート部分６８１ａ、６８１ｂ、及び６８１ｃのうちの１つ以上を、ゲート６８３から除いてもよい。
図１１Ｏは、誘電材料６２４’（図６Ｍ）が位置６２４Ａから除去された後のメモリデバイス１１００を示す。以下のように、メモリデバイス１１００のボイドは、誘電材料６２４’が除去された位置６２４Ａに形成してもよい。
図１１Ｐは、ボイド１１８５及び密封誘電体１１８７が形成された後のメモリデバイス１１００を示す。密封誘電体１１８７は、メモリデバイス６００の密封誘電体６８７（図６Ｏ）を形成するために使用されるプロセスと同様のプロセスによって形成されてもよい。図１１Ｐに示すように、ボイド１１８５は、位置６２４Ａを占有してもよい（例えば、ボイド１１８５は、位置６２４Ａにあってもよい）。ボイド１１８５は、誘電材料６２４’（図１１Ｎ）が、それぞれ位置６２４Ａ（図１１Ｏ）から除去された後、位置６２４Ａ（図１１Ｏ）に意図的に空きスペースを残すことによって形成することがある。ボイド１１８５（図１１Ｐ）のそれぞれは、導電材料（例えば、金属、導電性ポリシリコン、または他の導電材料）または誘電材料（例えば、酸化物、窒化物、または他の誘電材料）を含まない。ボイド１１８５のそれぞれは、空気（空気で満たされたボイド）またはガス（ガスで満たされたボイド）を含むことがある。メモリデバイス１１００が完成した後、ボイド１１８５（図１１Ｐ）はメモリデバイス１１００内に残る。また、図１１Ｐは、メモリデバイス１１００の部分６５８をも示す。メモリデバイス１１００を形成するプロセスは、部分６５８に誘電材料（例えば、酸化ケイ素）または導電材料を（例えば、堆積プロセスを使用することによって）形成することを含んでもよい。あるいは、メモリデバイス６００を形成するプロセスは、部分６５８を空のままにする（例えば、部分６５８を材料で満たさない）ことがある。
図１１Ｐに示すメモリデバイス１１００の構造が形成された後に、追加のプロセスを使用してメモリデバイス１１００を完成させることができる。完成後に、メモリデバイス１１００は、メモリデバイス１００（図１）及びメモリデバイス２００（図２Ａ～図２Ｅ）と同様の要素を含むことができる。
図１２Ａ及び図１２Ｂは、本明細書に記載されるいくつかの実施形態による、メモリデバイス１２００を形成するプロセスの間の要素の断面図を示す。メモリデバイス１２００は、メモリデバイス１１００の変形形態であり得る。したがって、メモリデバイス１１００を形成するために使用される（図１１Ａ～図１１Ｐを参照して上に述べた）プロセスのいくつかは、図１２Ａ及び図１２Ｂのメモリデバイス１２００を形成するために使用することができる。例えば、図１２Ａの要素は、図１２Ａの位置１１４２Ａ及び１１４２Ｂを別にすれば、図１１Ｏの要素と同じである。図１２Ａでは、誘電体バリア１１４２’（例えば、ｈｉｇｈ－ｋ誘電材料）は、図１１Ｏの誘電体バリア１１４２（例えば、ｈｉｇｈ－ｋ誘電材料）の一部が、位置１１４２Ａ及び１１４２Ｂから除去された後の誘電体バリア１１４２の残存部分（未除去部分）である。位置１１４２Ａ及び１１４２Ｂから誘電体バリア１１４２の一部を除去することは、位置１１４２Ａ及び１１４２Ｂに隣接する他の要素（例えば、ゲート６８３、誘電遮断領域６５２、材料１１６０’、メモリ要素１１６２’、及びトンネル領域１１７６）に対して選択的に、位置１１４２Ａ及び１１４２Ｂで誘電体バリア１１４２の一部を（例えば、ＡＬＥプロセスを使用して）エッチングすることを含み得る。
図１２Ｂは、ボイド１２８５及び密封誘電体１２８７が形成された後のメモリデバイス１１００を示す。密封誘電体１２８７は、メモリデバイス１１００の密封誘電体１１８７（図１１Ｐ）を形成するために使用されるプロセスと同様のプロセスによって形成されてもよい。
図１２Ｂに示すように、ボイド１２８５は、位置６２４Ａ、１１４２Ａ、及び１１４２Ｂ（図１２Ａで符号付けされる）を占有してもよい（例えば、ボイド１２８５は、位置６２４Ａ、１１４２Ａ、及び１１４２Ｂにあってもよい）。ボイド１２８５は、誘電材料６２４’（例えば、窒化ケイ素）と、誘電体バリア１１４２（例えば、ｈｉｇｈ－ｋ誘電材料）の一部とが、それぞれの位置６２４Ａ、１１４２Ａ、及び１１４２Ｂから除去された後、位置６２４Ａ、１１４２Ａ、及び１１４２Ｂに意図的に空きスペースを残すことによって形成され得る。ボイド１２８５（図１２Ｂ）のそれぞれは、導電材料（例えば、金属、導電性ポリシリコン、または他の導電材料）または誘電材料（例えば、酸化物、窒化物、または他の誘電材料）を含まない。ボイド１２８５のそれぞれは、空気（空気で満たされたボイド）またはガス（ガスで満たされたボイド）を含むことがある。メモリデバイス１２００が完成した後、ボイド１２８５（図１２Ｂ）はメモリデバイス１２００内に残る。
図１２Ｂに示すメモリデバイス１２００の構造が形成された後に、追加のプロセスを使用してメモリデバイス１２００を完成させることができる。完成後に、メモリデバイス１２００は、メモリデバイス１００（図１）及びメモリデバイス２００（図２Ａ～図２Ｅ）と同様の要素を含むことができる。
図１２Ｂに示すように、メモリデバイス１２００は、メモリデバイス４００Ｂ（図４Ｂ）と同様の要素または同一の要素を含む。したがって、メモリデバイス１２００を形成するために使用されるプロセスは、メモリデバイス４００Ｂを形成するために用いることもできる。
図１３は、本明細書に記載されるいくつかの実施形態による、メモリデバイス１３００を形成するプロセスの間の要素の断面図を示す。メモリデバイス１３００は、図１１Ｐのメモリデバイス１１００の変形形態であり得る。したがって、メモリデバイス１１００を形成するために使用されるプロセスのいくつか（例えば、図１１Ａ～図１１Ｎを参照して上に述べたプロセス）は、図１３のメモリデバイス１３００を形成するために使用することができる。例えば、図１３のメモリデバイス１３００の要素は、図１１Ｎのメモリデバイス１１００の要素と同じである。図１３に示すように、メモリデバイス１３００にはボイドがない。したがって、メモリデバイス１３００を形成するプロセスから、ボイド（例えば、図１１Ｐのボイド１１８５）を形成するプロセスを省くことができる。図１３に示すメモリデバイス１３００の構造が形成された後に、追加のプロセスを使用してメモリデバイス１３００を完成させることができる。完成後に、メモリデバイス１３００は、メモリデバイス１００（図１）及びメモリデバイス２００（ボイドを除く図２Ａ～図２Ｅ）と同様の要素を含むことができる。図１３に示すように、メモリデバイス１３００は、メモリデバイス５００Ａ（図５Ａ）と同様の要素または同一の要素を含む。したがって、メモリデバイス１３００を形成するために使用されるプロセスは、メモリデバイス５００Ａを形成するために用いることもできる。
図１４は、本明細書に記載されるいくつかの実施形態による、メモリデバイス１４００を形成するプロセスの間の要素の断面図を示す。メモリデバイス１４００は、図１３のメモリデバイス１３００の変形形態であり得る。したがって、メモリデバイス１１００を形成するために使用されるプロセスのいくつか（例えば、図１１Ａ～図１１Ｎを参照して上に述べたプロセス）は、図１４のメモリデバイス１４００を形成するために使用することができる。例えば、図１４のメモリデバイス１４００の要素は、メモリデバイス１４００にボイドがないことを除いては、図１１Ｎのメモリデバイス１１００の要素と同じである。したがって、メモリデバイス１４００を形成するプロセスから、ボイド（例えば、図１１Ｐのボイド１１８５）を形成するプロセスを省くことができる。さらに、図１４に示すように、メモリデバイス１４００は、誘電材料６２２’（例えば、酸化ケイ素）を含むことがあり、一方、図１１Ｎに関連するプロセスにあるメモリデバイス１１００は、誘電材料６２４’（例えば、窒化ケイ素）を含むことがある。したがって、メモリデバイス１４００を形成することは、メモリデバイス１１００を変更して形成するプロセスを含むことがある。例えば、メモリデバイス１４００のメモリセル構造及びゲート６８３は、誘電材料６２４（例えば、窒化ケイ素であり、これは図１１Ａの誘電材料６２４’と同様であってよい）が形成されたレベルに形成され得る。したがって、図１４に示すように、誘電材料６２２’（例えば、酸化ケイ素）は、誘電材料６２２（例えば、酸化ケイ素であり、これは図１１Ａの誘電材料６２２’と同様であってよい）の残存部分であってもよい。
図１４では、図１４に示すメモリデバイス１４００の構造が形成された後に、追加のプロセスを使用してメモリデバイス１４００を完成させることができる。完成後に、メモリデバイス１４００は、メモリデバイス１００（図１）及びメモリデバイス２００（ボイドを除く図２Ａ～図２Ｅ）と類似の要素を含むことができる。図１４に示すように、メモリデバイス１４００は、メモリデバイス５００Ｂ（図５Ｂ）と類似の要素または同一の要素を含む。したがって、メモリデバイス１４００を形成するために使用されるプロセスは、メモリデバイス５００Ｂを形成するために用いることもできる。
図１５は、本明細書に記載されるいくつかの実施形態による、メモリデバイスを形成する方法１５００を示すフローチャートである。本方法１５００を使用して、図１～図１４を参照して上に述べたメモリデバイスを形成することができる。図１５に示すように、方法１５００の活動１５１０は、メモリデバイスの第１のレベルに、第１のメモリセル構造を形成することを含んでもよい。活動１５２０は、メモリデバイスの第１のレベルに、第１のゲートを形成することを含んでもよい。活動１５３０は、メモリデバイスの第２のレベルに、第２のメモリセル構造を形成することを含んでもよい。活動１５４０は、メモリデバイスの第２のレベルに、第２のゲートを形成することを含んでもよい。活動１５５０は、第１のゲートと第２のゲートとの間で、第１のメモリセル構造と第２のメモリセル構造との間に、ボイドを形成することを含んでもよい。
上に述べた方法１５００は、図１５に示す活動１５１０、１５２０、１５３０、１５４０、及び１５５０と比べて、より少ない活動、またはより多い活動を含むことがある。例えば、方法１５００は、図２Ａ～図１４を参照して上に述べたメモリデバイスを形成するプロセスを含むことがある。
装置（例えば、メモリデバイス１００、２００、３００Ａ、３００Ｂ、３００Ｃ、３００Ｄ、３００Ｅ、４００Ａ、４００Ｂ、５００Ａ、５００Ｂ、６００、７００、８００、９００、１０００、１１００、１２００、１３００、及び１４００）及び方法（例えば、メモリデバイス２００、３００Ａ、３００Ｂ、３００Ｃ、３００Ｄ、３００Ｅ、４００Ａ、４００Ｂ、５００Ａ、５００Ｂ、６００、７００、８００、９００、１０００、１１００、１２００、１３００、及び１４００の形成に関連するプロセス、ならびに方法１５００）の図は、様々な実施形態の構造についての一般的な意味解釈を提供することを意図したものであり、本明細書に記載される構造を利用し得る装置の全ての要素及び機能について完全な記述を提供することを意図したものではない。本明細書における装置は、例えば、メモリデバイス１００、２００、３００Ａ、３００Ｂ、３００Ｃ、３００Ｄ、３００Ｅ、４００Ａ、４００Ｂ、５００Ａ、５００Ｂ、６００、７００、８００、９００、１０００、１１００、１２００、１３００、及び１４００のいずれかのようなデバイスを含むデバイス（例えば、メモリデバイス１００、２００、３００Ａ、３００Ｂ、３００Ｃ、３００Ｄ、３００Ｅ、４００Ａ、４００Ｂ、５００Ａ、５００Ｂ、６００、７００、８００、９００、１０００、１１００、１２００、１３００、及び１４００のいずれか）、またはシステム（例えば、コンピュータ、携帯電話、または他の電子回路システム）のいずれかを指す。
図１～図１５を参照して上で述べた構成要素のいずれも、ソフトウェアによるシミュレーションを含む多くの方法で実装することができる。したがって、装置、例えばメモリデバイス１００、２００、３００Ａ、３００Ｂ、３００Ｃ、３００Ｄ、３００Ｅ、４００Ａ、４００Ｂ、５００Ａ、５００Ｂ、６００、７００、８００、９００、１０００、１１００、１２００、１３００、及び１４００、または上記のこれらのメモリデバイスのそれぞれの一部は、全て、本明細書では「モジュール（複数可）」として特徴付けられ得る。そのようなモジュールは、様々な実施形態の特定の実装のために、所望に応じて、及び／または必要に応じて、ハードウェア回路、シングルプロセッサ回路及び／またはマルチプロセッサ回路、メモリ回路、ソフトウェアプログラムモジュール及びオブジェクト及び／またはファームウェア、ならびにそれらの組み合わせを含むことができる。例えば、そのようなモジュールは、様々な潜在的実施形態の運用を操作またはシミュレートするのに使用されるソフトウェア電気信号シミュレーションパッケージ、電力使用量及び出力範囲シミュレーションパッケージ、容量インダクタンスシミュレーションパッケージ、電力散逸／熱放散シミュレーションパッケージ、信号送受信シミュレーションパッケージなどのシステム運用シミュレーションパッケージ、及び／またはソフトウェア及びハードウェアの組み合わせに含まれてもよい。
メモリデバイス１００、２００、３００Ａ、３００Ｂ、３００Ｃ、３００Ｄ、３００Ｅ、４００Ａ、４００Ｂ、５００Ａ、５００Ｂ、６００、７００、８００、９００、１０００、１１００、１２００、１３００、及び１４００は、高速コンピュータ、通信及び信号処理回路、シングルまたはマルチプロセッサモジュール、シングルまたはマルチ組込みプロセッサ、マルチコアプロセッサ、メッセージ情報スイッチ、ならびに、マルチレイヤモジュール、マルチチップモジュールを含む特定用途向けモジュールなどの装置（例えば、電子回路）に含まれてもよい。そのような装置は、例えばテレビ、携帯電話、パーソナルコンピュータ（例えば、ラップトップコンピュータ、デスクトップコンピュータ、ハンドヘルドコンピュータ、タブレットコンピュータなど）、ワークステーション、ラジオ、ビデオプレーヤ、オーディオプレーヤ（例えば、ＭＰ３（ＭＰＥＧ Ａｕｄｉｏ Ｌａｙｅｒ ３）プレーヤ）、車両、医療機器（例えば、心臓モニタ、血圧計など）、セットトップボックスなどの他の様々な装置（例えば、電子システム）内のサブコンポーネントとしてさらに含めることができる。
図１～図１５を参照して上に述べた実施形態は、装置、及びこの装置を形成する方法を含む。装置の１つは、電流を伝えるチャネルであって、チャネルが、第１のチャネル部分及び第２のチャネル部分を含む、チャネルと、第１のゲートと第１のチャネル部分との間に位置する第１のメモリセル構造と、第２のゲートと第２のチャネル部分との間に位置する第２のメモリセル構造と、第１のゲートと第２のゲートとの間、及び第１のメモリセル構造と第２のメモリセル構造との間に位置するボイドとを含む。さらなる装置及び方法を含む他の実施形態が記載される。
詳細な説明及び特許請求の範囲において、「～のうちの少なくとも１つ（ａｔ ｌｅａｓｔ ｏｎｅ ｏｆ）」という語句によって結び付けられる記載項目は、言及されている項目のあらゆる組み合わせを意味する場合がある。例えば、項目Ａ及びＢが記載されている場合、「Ａ及びＢのうちの少なくとも１つ」という句は、Ａのみ、Ｂのみ、またはＡ及びＢを意味する。別の例では、項目Ａ、Ｂ、及びＣが記載されている場合、「Ａ、Ｂ、及びＣのうちの少なくとも１つ」という句は、Ａのみ、Ｂのみ、Ｃのみ、Ａ及びＢ（Ｃを除く）、Ａ及びＣ（Ｂを除く）、Ｂ及びＣ（Ａを除く）、またはＡ、Ｂ、及びＣの全てを意味する。項目Ａには、単一の要素または複数の要素を含めてよい。項目Ｂには、単一の要素または複数の要素を含めてよい。項目Ｃには、単一の要素または複数の要素を含めてよい。
詳細な説明及び特許請求の範囲において、「～のうちの１つ（ｏｎｅ ｏｆ）」という語句によって結び付けられる記載項目は、言及されている項目のうちの１つのみを意味してよい。例えば、項目Ａ及びＢが記載されている場合、「Ａ及びＢのうちの１つ」という句は、Ａのみ（Ｂを除く）、またはＢのみ（Ａを除く）を意味する。別の例では、項目Ａ、Ｂ、及びＣが記載されている場合、「Ａ、Ｂ、及びＣのうちの１つ」という句は、Ａのみ、Ｂのみ、またはＣのみを意味する。項目Ａには、単一の要素または複数の要素を含めてよい。項目Ｂには、単一の要素または複数の要素を含めてよい。項目Ｃには、単一の要素または複数の要素を含めてよい。
上記の説明及び図面は、当業者が本発明の主題の実施形態を実施できるようにするために、本発明の主題のいくつかの実施形態を例示する。他の実施形態は、構造的変更、論理的変更、電気的変更、プロセス変更、及び他の変更を組み込むことができる。例は単に有り得る変形の典型にすぎない。一部の実施形態の部分及び特徴は、他の実施形態の部分及び特徴に含まれてもよく、または他の実施形態の部分及び特徴に置き換えられてもよい。上記の説明を読んで理解すれば、他の多くの実施形態は、当業者には明らかであろう。
Claims (24)
- 電流を伝えるチャネルであって、前記チャネルが、第１のチャネル部分及び第２のチャネル部分を含む、前記チャネルと、
第１のゲートと前記第１のチャネル部分との間に位置する第１のメモリセル構造であって、前記第１のメモリセル構造が、第１のメモリ要素と、前記第１のメモリ要素と前記第１のゲートとの間に位置する第１の誘電体バリアと、前記第１の誘電体バリアと前記第１のメモリ要素との間の第１の誘電遮断領域とを含み、前記第１の誘電遮断領域が前記第１のメモリ要素と接触し、前記第１の誘電体バリアが、前記第１の誘電遮断領域上に形成された部分を含む、前記第１のメモリセル構造と、
第２のゲートと前記第２のチャネル部分との間に位置する第２のメモリセル構造であって、前記第２のメモリセル構造が、第２のメモリ要素と、前記第２のメモリ要素と前記第２のゲートとの間に位置する第２の誘電体バリアと、前記第２の誘電体バリアと前記第２のメモリ要素との間の第２の誘電遮断領域とを含み、前記第２の誘電遮断領域が前記第２のメモリ要素と接触し、前記第２の誘電体バリアが、前記第２の誘電遮断領域上に形成された部分を含む、前記第２のメモリセル構造と、
前記第１のゲートと前記第２のゲートとの間、及び前記第１のメモリセル構造と前記第２のメモリセル構造との間に位置するボイドと、
を備える装置。 - 前記チャネルは、前記第１のチャネル部分と前記第２のチャネル部分との間に第３のチャネル部分を含み、前記ボイドは、誘電領域によって、前記第３のチャネル部分から分離されている、請求項１に記載の装置。
- 前記誘電領域は、前記ボイドに露出される誘電窒化物を含む、請求項２に記載の装置。
- 前記誘電領域は、前記ボイドに露出される誘電酸化物を含む、請求項２に記載の装置。
- 前記チャネルは、前記第１のチャネル部分と前記第２のチャネル部分との間に第３のチャネル部分を含み、前記ボイドは、誘電領域によって、前記第３のチャネル部分から分離されており、前記誘電領域は、第１の誘電材料及び第２の誘電材料を含み、前記第１の誘電材料は、前記第２の誘電材料と前記ボイドとの間にある、請求項１に記載の装置。
- 前記チャネルは、前記第１のチャネル部分と前記第２のチャネル部分との間に第３のチャネル部分を含み、前記第３のチャネル部分は前記ボイドに露出される、請求項１に記載の装置。
- 前記第１の誘電体バリア及び前記第２の誘電体バリアのそれぞれが、酸化アルミニウムを含む、
請求項１に記載の装置。 - 前記第１の誘電体バリア及び前記第２の誘電体バリアのそれぞれが、酸化アルミニウムの誘電率よりも大きい誘電率を有する誘電材料を含む、
請求項１に記載の装置。 - 前記第１のメモリ要素及び前記第２のメモリ要素のそれぞれは、情報を格納するように構成され、前記第１のメモリ要素及び前記第２のメモリ要素のそれぞれが誘電材料である、
請求項１に記載の装置。 - 前記第１のメモリ要素及び前記第２のメモリ要素のそれぞれは、情報を格納するように構成され、前記第１のメモリ要素及び前記第２のメモリ要素のそれぞれがポリシリコンである、
請求項１に記載の装置。 - 前記第１のゲート及び前記第２のゲートのそれぞれは金属ゲートである、請求項１に記載の装置。
- 前記第１のゲートは、前記第１のメモリセル構造の前記第１の誘電体バリアに接触する第１の導電材料と、前記第１の導電材料に接触する第１の金属とを含み、
前記第２のゲートは、前記第２のメモリセル構造の前記第２の誘電体バリアに接触する第２の導電材料と、前記第２の導電材料に接触する第２の金属とを含む、
請求項１に記載の装置。 - 前記第１のゲートと前記第２のゲートとの間に位置する密封誘電体をさらに備え、前記ボイドが、前記密封誘電体、前記第１のゲート及び前記第２のゲート、ならびに前記チャネルの第３の部分によって境界をつけられる、請求項１に記載の装置。
- 前記ボイドは、ガスで満たされたボイドである、請求項１に記載の装置。
- 電流を伝えるチャネルであって、前記チャネルが、第１のチャネル部分及び第２のチャネル部分を含む、前記チャネルと、
第１のゲートと前記第１のチャネル部分との間に位置する第１のメモリセル構造と、
第２のゲートと前記第２のチャネル部分との間に位置する第２のメモリセル構造と、
前記第１のゲートと前記第２のゲートとの間、及び前記第１のメモリセル構造と前記第２のメモリセル構造との間に位置するボイドと、
を備え、
前記チャネルは、前記第１のチャネル部分と前記第２のチャネル部分との間に第３のチャネル部分を含み、
前記第３のチャネル部分は、前記ボイドに露出され、かつ前記第３のチャネル部分は、前記第１のチャネル部分及び前記第２のチャネル部分のそれぞれにおけるドーパントの量とは異なるドーパントの量を有する領域を含む、
装置。 - メモリデバイスの第１のレベルに、第１のメモリセル構造を形成することであって、前記第１のメモリセル構造が、第１のメモリ要素と、前記第１のメモリ要素と第１のゲートとの間に位置する第１の誘電体バリアと、前記第１の誘電体バリアと前記第１のメモリ要素との間の第１の誘電遮断領域とを含み、前記第１の誘電遮断領域が前記第１のメモリ要素と接触し、前記第１の誘電体バリアが前記第１の誘電遮断領域上に形成された部分を含む、前記第１のメモリセル構造を形成すること、
前記メモリデバイスの前記第１のレベルに、前記第１のゲートを形成すること、
前記メモリデバイスの第２のレベルに、第２のメモリセル構造を形成することであって、前記第２のメモリセル構造が、第２のメモリ要素と、前記第２のメモリ要素と第２のゲートとの間に位置する第２の誘電体バリアと、前記第２の誘電体バリアと前記第２のメモリ要素との間の第２の誘電遮断領域とを含み、前記第２の誘電遮断領域が前記第２のメモリ要素と接触し、前記第２の誘電体バリアが前記第２の誘電遮断領域上に形成された部分を含む、前記第２のメモリセル構造を形成すること、
前記メモリデバイスの前記第２のレベルに、前記第２のゲートを形成すること、及び
前記第１のゲートと前記第２のゲートとの間、及び前記第１のメモリセル構造と前記第２のメモリセル構造との間にボイドを形成すること、
を含む方法。 - 前記第１のメモリセル構造を形成することは、
第１の誘電材料、第２の誘電材料、及び第３の誘電材料を貫通する開口部を形成することであって、前記第２の誘電材料が、前記第１の誘電材料と前記第３の誘電材料との間にある、前記開口部を形成すること、
前記第２の誘電材料に凹部を形成すること、及び
前記凹部に前記第１のメモリセル構造の一部を形成すること、
を含む、請求項１６に記載の方法。 - メモリデバイスの第１のレベルに、第１のメモリセル構造を形成すること、
前記メモリデバイスの前記第１のレベルに、第１のゲートを形成すること、
前記メモリデバイスの第２のレベルに、第２のメモリセル構造を形成すること、
前記メモリデバイスの前記第２のレベルに、第２のゲートを形成すること、及び
前記第１のゲートと前記第２のゲートとの間、及び前記第１のメモリセル構造と前記第２のメモリセル構造との間にボイドを形成すること、
を含み、
前記第１のメモリセル構造を形成することは、
第１の誘電材料、第２の誘電材料、及び第３の誘電材料を貫通する開口部を形成することであって、前記第２の誘電材料が、前記第１の誘電材料と前記第３の誘電材料との間にある、前記開口部を形成すること、
前記第２の誘電材料に凹部を形成すること、及び
前記凹部に前記第１のメモリセル構造の一部を形成すること、を含み、
前記第１のメモリセル構造の前記一部を形成することは、前記凹部に誘電材料を形成することを含み、前記誘電材料は、酸化アルミニウムの誘電率に少なくとも等しい誘電率を有する、
方法。 - 前記凹部に前記誘電材料を形成することは、前記開口部を通して、前記誘電材料を堆積させることを含む、請求項１８に記載の方法。
- 前記第１のメモリセル構造の前記一部を形成することは、前記誘電材料が形成された後に、前記凹部にメモリ要素を形成することを含み、前記メモリ要素が追加の誘電材料である、請求項１８に記載の方法。
- 前記第１のメモリセル構造の前記一部を形成することは、前記誘電材料が形成された後に、前記凹部にメモリ要素を形成することを含み、前記メモリ要素がポリシリコンである、請求項１８に記載の方法。
- 前記第１のメモリセル構造の前記一部を形成することは、前記誘電材料が形成された後、前記メモリ要素が形成される前に、前記凹部に金属を形成することを含む、請求項２１に記載の方法。
- メモリデバイスの第１のレベルに、第１のメモリセル構造を形成すること、
前記メモリデバイスの前記第１のレベルに、第１のゲートを形成すること、
前記メモリデバイスの第２のレベルに、第２のメモリセル構造を形成すること、
前記メモリデバイスの前記第２のレベルに、第２のゲートを形成すること、及び
前記第１のゲートと前記第２のゲートとの間、及び前記第１のメモリセル構造と前記第２のメモリセル構造との間にボイドを形成すること、
を含み、
前記第１のメモリセル構造及び前記第２のメモリセル構造と、前記第１のゲート及び前記第２のゲートとを形成することは、
第１の誘電材料、第２の誘電材料、及び第３の誘電材料を貫通する開口部を形成することであって、前記第２の誘電材料が、前記第１の誘電材料と前記第３の誘電材料との間にある、前記開口部を形成すること、
前記第１の誘電材料に第１の凹部を形成すること、
前記第３の誘電材料に第２の凹部を形成すること、
前記第１の凹部及び前記第２の凹部のそれぞれに誘電材料を形成することであって、前記誘電材料が、酸化アルミニウムの誘電率に少なくとも等しい誘電率を有する、前記誘電材料を形成すること、
前記誘電材料の一部を除去して、前記誘電材料の第１の残存部分を前記第１の凹部に残すとともに、前記誘電材料の第２の残存部分を前記第２の凹部に残すことであって、
前記誘電材料の前記第１の残存部分は、前記第１のメモリセル構造の一部であり、かつ
前記誘電材料の前記第２の残存部分は、前記第２のメモリセル構造の一部である、
前記第１の残存部分及び前記第２の残存部分を残すこと、及び
前記誘電材料の前記一部が除去された後に、前記第１のゲート及び前記第２のゲートを形成すること、
を含む方法。 - 前記第１の凹部及び前記第２の凹部のそれぞれに、前記誘電材料を形成することは、前記第１の凹部及び前記第２の凹部のそれぞれに、前記開口部を通して、前記誘電材料を堆積させることを含む、請求項２３に記載の方法。
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