CN105990246B - 存储器元件的制作方法 - Google Patents

Abstract

本发明公开了一种存储器元件的制作方法，包括下述步骤：首先于基材上形成多层叠层结构(multi‑laver stack)；然后，图案化多层叠层结构，以形成沿着第一方向延伸的多条沟道，藉以定义出多个脊状多层叠层；其中，每一个脊状多层叠层至少包括一条导电条带；之后，于沟道的底部和侧壁上依序形成存储层和通道层；再形成牺牲层，以填满沟道；后续，移除位于沟道中的一部分通道层、存储层和牺牲层，而形成多个开口，将一部分基材暴露于外；移除剩余的牺牲层之后，图案化位于脊状多层叠层上的通道层和存储层，藉以连通位于相邻沟道中的开口。

Description

存储器元件的制作方法

技术领域

本发明是有关于一种半导体元件的制作方法，且特别是有关于一种存储器元件的制作方法。

背景技术

非易失性存储器(Non-Volatile Memory，NVM)元件，例如闪存，具有在移除电源时亦不丢失储存于存储单元中的信息的特性。已广泛运用于用于便携式音乐播放器、移动电话、数字相机等的固态大容量存储应用。三维存储器元件，例如单栅极垂直通道式(single-gate vertical-channel，SGVC)三维NAND闪存元件，具有多层叠层结构，可达到更高的储存容量，更具有优异的电子特性，例如具有良好的数据保存可靠性和操作速度。

然而，随着存储器元件的集成密度增加，元件关键尺寸(critical size)和间隔(pitch)缩小，由存储单元之间的干扰(inter-cell interference)所导致的操作错误或电子特性恶化的问题越来越严重。为了解决此一方法，目前已有采用在相邻存储器元件的栅极之间形成空气间隙(air gap)的方式被提出，用来降低存储单元之间的相互干扰。

已知技术制作具有栅极空气间隙的单栅极垂直通道式三维NAND闪存元件的方法，包括下述步骤：首先以刻蚀工艺在多层叠层结构中形成字线沟道(word line trench)，再于字线沟道的底部和侧壁上依序形成存储层和通道层，使通道层之间形成空气间隙。之后，形成位线开口(bit line cutting)，藉以移除一部分位于字线沟道之中的通道层和存储层，在沟道的侧壁上定义出多个垂直串接的存储单元。由于，形成位线开口的刻蚀气体会受到空气间隙的导引而溢散，进而损伤位于字线沟道侧壁上，用来定义存储单元的一部分通道层和存储层，造成位线图案失准，最后更可能导致元件失效。

因此，有需要提供一种更先进的存储器元件的制作方法，以改善已知技术所面临的问题。

发明内容

本说明书的一实施例是在提供一种存储器元件的制作方法，此方法包括下述步骤：首先于基材上形成多层叠层结构(multi-layer stack)。然后，图案化多层叠层结构，以形成沿着第一方向延伸的多条沟道，藉以定义出多个脊状多层叠层。其中，每一个脊状多层叠层至少包括一条导电条带。之后，于沟道的底部和侧壁上依序形成存储层和通道层。再形成牺牲层，以填满沟道。后续，移除位于沟道中的一部分通道层、存储层和牺牲层，而形成多个开口，以将一部分基材暴露于外。之后，移除剩余的牺牲层，以在沟道中定义出多个空气间隙。再图案化位于脊状多层叠层上的通道层和存储层，藉以连通位于相邻沟道中的开口。

根据上述实施例，本发明是在提供一种存储器元件的制作方法，其是在多层叠层结构中形成多条沟道，藉以定义出包括至少一条导电条带的脊状多层叠层。之后，在沟道的底部和侧壁上形成存储层和通道层，并以牺牲层填充沟道中的空气间隙。再形成多个位线开口，以移除一部分位于沟道之中的存储层和通道层，藉以在沟道的侧壁上定义出多个垂直串接的存储单元。后续，再移除牺牲层以在沟道中定义出多个空气间隙。

通过先在沟道之中的空气间隙填充后续可移除的牺牲层，可防止用来形成位线开口的刻蚀剂(气体)，受到沟道中的空气间隙导引而溢散，损伤位于沟道侧壁上用来定义存储单元的一部分存储层和和通道层。可解决已知单栅极垂直通道式三维NAND闪存元件，在形成位线开口的刻蚀工艺中，因为刻蚀剂溢散所导致的位线图案失准与元件失效的问题。

附图说明

为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，特举数个较佳实施例，并配合所附图式，作详细说明如下：

图1是根据本发明的一实施例所绘示的多层叠层结构的结构透视图；

图2是绘示对图1的多层叠层结构进行图案化工艺之后的结构透视图；

图3是绘示在图2的结构上依序形成存储层和通道层之后的结构透视图

图4A是绘示在图3的结构上形成牺牲层之后的结构透视图；

图4B是沿着图4A的切线S4所绘示的结构剖面示意图；

图5是绘示在图4B的结构上进行平坦化及回蚀工艺之后的结构剖面示意图；

图6A是绘示在图5的结构上形成图案化硬掩模层之后的结构上视图；

图6B是沿着图6A的切线6B-6B’所绘示的结构剖面示意图；

图6C是沿着图6A的切线6C-6C’所绘示的结构剖面示意图；

图7A是绘示在图6A的结构上进行刻蚀工艺之后的结构上视图；

图7B是沿着图7A的切线7B-7B’所绘示的结构剖面示意图；

图7C是沿着图7A的切线7C-7C’所绘示的结构剖面示意图

图8A是绘示在图7A的结构上移除剩余的牺牲层之后的结构上视图；

图8B是沿着图8A的切线8B-8B’所绘示的结构剖面示意图；

图8C是沿着图8A的切线8C-8C’所绘示的结构剖面示意图；

图9A是绘示在图8A的结构上形成非共形的氧化硅薄层之后的结构上视图；

图9B是沿着图9A的切线9B-9B’所绘示的结构剖面示意图；

图9C是沿着图9A的切线9C-9C’所绘示的结构剖面示意图；

图10A是绘示在图9A的结构上进行图案化之后的结构上视图；

图10B是沿着图10A的切线10B-10B’所绘示的结构剖面示意图；

图10C是沿着图10A的切线10C-10C’所绘示的结构剖面示意图；

图11A是绘示在图10A的结构上进行另一次平坦化工艺之后的结构上视图；

图11B是沿着图11A的切线11B-11B’所绘示的结构剖面示意图；以及

图11C是沿着图11A的切线11C-11C’所绘示的结构剖面示意图。

【符号说明】

100：立体存储器元件 101：基材

105：导电条带 106：存储单元

110：多层叠层结构 110a：沟道

110b：脊状多层叠层 110c：沟道的侧壁

110d：间隙 111-115：导电层

121-125：绝缘层 120：氧化硅薄层

130：图案化硬掩模层 130a：沟道开口

140：存储层 150：通道层

160：牺牲层 161：空气间隙

162：连通开 170：介电隔离层

180：开口 190：图案化硬掩模层

190a：开口图案 190b：延伸部

S4：切线 6B-6B’：切线

6C-6C’：切线 7B-7B’：切线

7C-7C’：切线 8B-8B’：切线

8C-8C’：切线 9B-9B’：切线

9C-9C’：切线 10B-10B’：切线

10C-10C’：切线 11B-11B’：切线

D：距离

具体实施方式

本发明提供一种存储器元件的制作方法，可解决已知存储器元件，因为刻蚀剂溢散所导致的位线图案失准与元件失效的问题。为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，下文特举数较佳实施例，并配合所附图式作详细说明。

但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。较佳实施例的提出，仅是用以例示本发明的技术特征，并非用以限定本发明的权利要求范围。该技术领域中具有通常知识者，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与图式之中，相同的元件，将以相同的元件符号加以表示。

制作立体存储器元件100的方法，包括下述步骤：首先在基材101的表面上形成多层叠层结构(multi-layer stack)110。请参照图1，图1是根据本发明的一实施例所绘示的多层叠层结构110的结构透视图。在本发明的一些实施例中，多层叠层结构110是形成于基材101上。多层叠层结构110包括多个导电层111-115以及多个绝缘层121-125。在本实施例中，绝缘层121-125与导电层111-115是沿着图1所绘示的Z轴方向，在基材101上彼此交错叠层，使通道层111位于多层叠层结构110的底层，而绝缘层125位于多层叠层结构110的顶层。

导电层111-115可以由导电半导体材料，例如掺杂有磷或砷的n型多晶硅，或n型外延单晶硅所构成。此外，导电层111-115也可以由掺杂有硼的p型多晶硅，或p型外延单晶硅所构成。另一方面，导电层111-115也可以由无掺杂的半导体材料，例如无掺杂的多晶硅，所构成。在本实施例中，导电层111-115较佳是由p+型浓掺杂的多晶硅所构成。原因是，使用p+型浓掺杂多晶硅的导电层111-115，可以因为较少的电子注入(elelfron injection)而获得较低的擦除电压。

绝缘层121-125可以由介电材料，例如硅氧化物(oxide)、硅氮化物(nitride)、硅氮氧化物(oxynitride)、硅酸盐(silicate)或其他材料，所构成。每一绝缘层121-125的厚度可以实质介于20纳米到40纳米之间。在本发明的一些实施例中，导电层111-115和绝缘层121-125可通过，例如低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)工艺，制作而成。

接着，对多层叠层结构110进行一图案化工艺，以形成多个脊状多层叠层110b。请参照图2，图2是绘示对图1的多层叠层结构110进行图案化工艺之后的结构透视图。在本发明的一些实施例中，多层叠层结构110的图案化工艺，包括先在多层叠层结构110顶部形成一图案化硬掩模层130。在本实施例中，图案化硬掩模层130是形成于绝缘层125的顶部表面。其中，图案化硬掩模层130包括多个沿着Z轴方向向下延伸的沟道开口130a。这些沟道开口130a的长轴沿着X轴方向延伸，并将一部份的绝缘层125的顶部表面暴露于外。

在本发明的一些实施例中，图案化硬掩模层130可以是一种通过化学气相沉积(Chemical Vapor Deposition，CVD)工艺，在多层叠层结构110的顶部表面所形成的先进图案化膜(Advanced Patterning Film，APF)。这些沟道开口130a，则是通过光刻(photolithography)工艺来移除一部分的先进图案化膜所形成。在本实施例中，每一沟道开口130a都以具有相同尺寸，且每一沟道开口130a皆为长方孔型式(但不以此为限)。

然后，以图案化硬掩模层130为刻蚀掩模，通过非等向刻蚀工艺(anisotropicetching process)，例如反应离子刻蚀(Reactive Ion Etching，RIE)工艺，对多层叠层结构110进行刻蚀。藉以在多层叠层结构之中形成沿着Z轴方向延伸的沟道110a，将多层叠层结构110分割成多个脊状多层叠层110b，并将基材101的部分区域经由沟道110a曝露于外。在本实施例中，每一脊状多层叠层110b都包含一部份条状的导电层111-115，可作为串连立体存储器元件100中位于同一脊状多层叠层110b之同一阶层的多个存储单元的导电条带105。

接着，请参照图3，图3是绘示在图2的结构上依序形成存储层140和通道层150之后的结构透视图。在本发明的一些实施例中，存储层140可以通过低压化学气相沉积工艺所制作而成。存储层140可以由包含氧化硅(silicon oxide)层、氮化硅(silicon nitride)层和氧化硅层的复合层(即，ONO层)所构成。在本实施例中，存储层140覆盖位于脊状叠层110的顶部以及沟道110a的底部(即被暴露于外的基材101)和侧壁110c上。

在形成存储层140之后，再于这些脊状多层叠层110b上形成通道层150，覆盖存储层140。其中，存储层140和通道层150并未填满沟道110a。而是在每一条沟道110a之中形成一个间隙110d。在本发明的一些实施例中，可以通过低压化学气相沉积工艺来制作通道层150。构成通道层150的材质，可以包含金掺杂有磷或砷的n型多晶硅(或n型外延单晶硅)、掺杂有硼的p型多晶硅(或p型外延单晶硅)、无掺杂的多晶硅或本质多晶硅(intrinsicpolysilicon)。较佳为无掺杂的多晶硅或本质多晶硅。另外，通道层150也可以是由氧化物半导体(oxide semiconductors)，例如氧化铟锌(InZnO)、氧化铟镓锌(InGaZnO)或上述材质的组合物所构成。构成通道层150的材质还可以包括其他半导体材料，例如砷化镓(GaAs)、氮化镓(GaN)、锗(Ge)、硅锗(SiGe_x)或上述材质的任意组合。

接着，在通道层150上形成牺牲层160，并填满沟道110a。请参照图4A和图4B，图4A是绘示在图3的结构上形成牺牲层160之后的结构透视图。图4B是沿着图4A的切线S4所绘示的结构剖面示意图。在本发明的一些实施例中，构成牺牲层160的材料可以是一种半导体材料，例如锗(Ge)、硅锗(SiGe)或其他合适的半导体材料。牺牲层160可以通过低压化学气相沉积工艺来制作。在本发明的另一些实施例中，构成牺牲层160的材料也可以是一种热可降解聚合物(Thermal Degradable Polymer，TDP)材料，例如二丙烯酸(diacrylate)、二甲基丙烯酸(dimethacrylate)或二者的组合。在本发明的又一些实施例之中，牺牲层160可以是一种光刻胶层。另外，牺牲层160可以是一种类钻石(Diamond-Like Carbon，DLC)镀层、有机介电层(Organic Dielectric Layer，ODL)，或是由应用材料公司(Applied Materials，Inc.，AMAT)所提供的先进图案化膜(Advanced Patterning Film，APF)、Kodiak或Topaz材料层。

另外，在形成牺牲层160之前，可以选择性地于通道层150上形成介电隔离层170(如图4A和图4B所绘示)。例如在本发明的一实施例中，可采用热氧化工艺，直接在材质为多晶硅的通道层150表面形成氧化硅材质的介电隔离层170。而在本发明的另一些实施例之中，亦可低压化学气相沉积工艺来制作各种不同材质的介电隔离层170。

在形成牺牲层160之后，以介电隔离层170为停止层，进行平坦化工艺，例如化学机械研磨(Chemical-Mechanical Polishing，CMP)工艺，藉以移除位于沟道110a以外的一部分牺牲层160。并对位于沟道110a中的一部分牺牲层160进行回蚀，使牺牲层160的顶部与沟道110a的开口之间具有一段距离D。请参照图5，图5是绘示在图4B的结构上进行平坦化及回蚀工艺之后的结构剖面示意图。

后续，移除位于沟道110中的一部分通道层150、存储层140和牺牲层160，而形成多个开口180，将位于沟道110a中的一部分基材101暴露于外。藉以在沟道110a的侧壁110c上定义出多个存储单元106。在本实施例中，每一个存储单元106是由脊状多层叠层110b的导电条带105以及与导电条带105重叠的一部分通道层150和存储层140所组成。

在本发明的一些实施例中，形成开口180的方式包含下述步骤：首先形成图案化硬掩模层190，覆盖脊状多层叠层和牺牲层160。请参照图6A和图6B。图6A是绘示在图5的结构上形成图案化硬掩模层190之后的结构上视图。图6B是沿着图6A的切线6A-6A’所绘示的结构剖面示意图。图6C是沿着图6A的切线6B-6B’所绘示的结构剖面示意图。其中，图案化硬掩模层190具有多个开口图案190a，可将一部分牺牲层160和介电隔离层170(若无介电隔离层170，则将通道层150)暴露于外。另外，图案化硬掩模层190具有多个延伸部190b，延伸进入沟道110a之中，并与牺牲层160的顶部以及邻近沟道110a开口的一部分介电隔离层170接触。

之后，以图案化硬掩模层190为刻蚀掩模进行刻蚀工艺，移除未被图案化硬掩模层190所覆盖的一部分牺牲层160、通道层150和存储层140，进而形成多个开口180，将位于沟道110a中的一部分基材101暴露于外。在本发明的一些实施例之中，是采用干法刻蚀工艺来形成开口180。请参照图7A、图7B和图7C，图7A是绘示在图6A的结构上进行刻蚀工艺之后的结构上视图。图7B是沿着图7A的切线7A-7A’所绘示的结构剖面示意图。图7C是沿着图7A的切线7B-7B’所绘示的结构剖面示意图。由于，位于沟道110a之中的间隙110d已被牺牲层160所填满。因此，形成开口180的干法刻蚀气体不会受到间隙110d的导引，而使开口180以外的通道层150和存储层140受到损伤。

接着，移除剩余的牺牲层160，藉以在沟道110a中定义出多个空气间隙161。请参照图8A、图8B和图8C，图8A是绘示在图7A的结构上移除剩余的牺牲层160之后的结构上视图。图8B是沿着图8A的切线8A-8A’所绘示的结构剖面示意图。图8C是沿着图8A的切线8B-8B’所绘示的结构剖面示意图。

在本发明的一些实施例之中，移除剩余牺牲层160的方式，随着牺牲层160的材质不同，而可以采用不同的方法。例如，当牺牲层160是由半导体材料，例如锗或硅锗，所构成时，可以采用等向刻蚀(isotropic etch)工艺，以含氟刻蚀剂，例如氢氟酸(HF)，经由开口180来移除位于沟道110a之中的剩余牺牲层160。而当牺牲层160是由热可降解聚合物材料，例如二丙烯酸、二甲基丙烯酸或二者的组合，所构成时，可以采用加热移除工艺，来移除位于沟道110a之中的剩余牺牲层160。又例如，当牺牲层160是由光刻胶、类钻石镀层、有机介电层、先进图案化膜、Kodiak或Topaz材料，所构成时，可以采用光刻胶剥除工艺，或以包括含有氧原子的反应气体亦或使用激光光照等方式，来移除位于沟道110a之中的剩余牺牲层160。

之后，以沉积工艺，例如低压化学气相沉积工艺，形成一个非共形(un-conformal)的氧化硅薄层120，覆盖于图案化硬掩模层190以及开口180上，藉以封闭开口180，并且部分地覆盖于开口180的侧壁和底部。请参照图9A、图9B和图9C，图9A是绘示在图8A的结构上形成非共形的氧化硅薄层120之后的结构上视图。图9B是沿着图9A的切线9B-9B’所绘示的结构剖面示意图。图9C是沿着图9A的切线9C-9C’所绘示的结构剖面示意图。

值得注意的是，形成非共形的氧化硅薄层120的步骤是可选择的(optional)。且在本发明的一些实施例之中，非共形的氧化硅薄层120可以使用非共形的低介电系数(low-k)材质层来加以取代。

后续，对位于脊状多层叠层110b上的通道层150和存储层140进行图案化，以使位于相邻沟道110a中的开口180相互连通。请参照图10A、图10B和图10C，图10A是绘示在第9A图的结构上进行图案化之后的结构上视图。图10B是沿着图10A的切线10B-10B’所绘示的结构剖面示意图。图10C是沿着图10A的切线10C-10C’所绘示的结构剖面示意图。

在本实施例中，通道层150和存储层140的图案化包括，以光刻刻蚀的方式，移除位于相邻两开口180之间的脊状多层叠层110b上的一部分的介电隔离层170、氧化硅薄层120、图案化硬掩模层190、通道层150和存储层140，形成多个连通开口162，以通过连通开口162和相邻两开口180来连通相邻两条沟道110a。

后续，再于氧化硅薄层120上形成内层介电层(Inter Layer Dielectric，ILD)163，并填满连通开口162和开口180，再进行另一次平坦化工艺。请参照图11A、图11B和图11C，图11A是绘示在图10A的结构上进行另一次平坦化工艺之后的结构上视图。图11B是沿着图11A的切线11A-11A’所绘示的结构剖面示意图。图11C是沿着图11A的切线11B-11B’所绘示的结构剖面示意图。

在本实施例之中，平坦化工艺移除了位于脊状多层叠层110b上的一部介电隔离层170、氧化硅薄层120、图案化硬掩模层190、通道层150和存储层140，仅于留下图案化硬掩模层190的一部分延伸部190b。但本发明并不以此为限。平坦化工艺，例如化学机械研磨工艺，可以根据工艺需要而停止于绝缘层125上；或停止于图案化硬掩模层190上；或停止于氧化硅薄层120上；亦或余留一部分位于图案化硬掩模层190上的内层介电层163。后续，再进行一连串后段工艺，例如布线(未绘示)，完成立体存储器元件100的制备。

根据上述实施例，本发明是在提供一种存储器元件的制作方法，其是在多层叠层结构中形成多条沟道，藉以定义出包括至少一条导电条带的脊状多层叠层；之后，在沟道的底部和侧壁上形成存储层和通道层，并以牺牲层填充沟道中的空气间隙。再形成多个位线开口，以移除一部分位于沟道之中的存储层和通道层，藉以在沟道的侧壁上定义出多个垂直串接的存储单元。后续，再移除牺牲层以在沟道中定义出多个空气间隙。

通过先在沟道之中的空气间隙填充后续可移除的牺牲层，可防止用来形成位线开口的刻蚀剂(气体)，受到沟道中的空气间隙导引而溢散，损伤位于沟道侧壁上用来定义存储单元的一部分存储层和和通道层。可解决已知单栅极垂直通道式三维NAND闪存元件，在形成位线开口的刻蚀工艺中，因为刻蚀剂溢散所导致的位线图案失准与元件失效的问题。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种存储器元件的制作方法，包括：

于一基材上形成一多层叠层结构；

图案化该多层叠层结构，以形成多条沟道沿着一第一方向延伸，以定义出多个脊状多层叠层；其中，每一脊状多层叠层至少包括一导电条带；

于这些沟道的一底部和侧壁上依序形成一存储层以及一通道层；

形成一牺牲层，填满该沟道；

移除位于该沟道中的一部分该存储层、该通道层及该牺牲层，而形成多个开口，将一部分该基材暴露于外；

移除剩余的该牺牲层，藉以在这些沟道中定义出多个空气间隙；

图案化位于该脊状多层叠层上的该通道层和该存储层，以连通位于相邻沟道中的这些开口。

2.根据权利要求1所述的存储器元件的制作方法，其中于该沟道中形成这些开口的步骤包括：

形成一图案化硬掩模层，覆盖该脊状多层叠层和该牺牲层；其中该图案化硬掩模层具有多个开口图案，将位于这些沟道中的一部分该牺牲层和该通道层暴露于外；以及

进行一刻蚀，移除未被图案化硬掩模层覆盖的一部分该牺牲层、该通道层和该存储层。

3.根据权利要求2所述的存储器元件的制作方法，其中在形成该图案化硬掩模层之前，更包括：

进行一平坦化工艺，以移除位于该沟道外部的一部分该牺牲层；以及

对位于该沟道中的一部分该牺牲层进行一回蚀。

4.根据权利要求2所述的存储器元件的制作方法，其中在图案化位于该脊状多层叠层上的该存储层和该通道层的步骤之前，更包括形成一氧化硅层，以覆盖该图案化硬掩模层以及这些开口。

5.根据权利要求1所述的存储器元件的制作方法，在连通位于相邻沟道中的这些开口之后，更包括：

形成一内层介电层，以填满这些开口；以及

进行一平坦化工艺，移除位于该脊状多层叠层上的一部分该存储层和该通道层。

6.根据权利要求1所述的存储器元件的制作方法，其中在形成该牺牲层之前，更包括于该通道层上形成一介电隔离层。

7.根据权利要求1所述的存储器元件的制作方法，其中该牺牲层包括一半导体材料，而经由这些开口移除剩余的该牺牲层的步骤，包括一刻蚀工艺。

8.根据权利要求1所述的存储器元件的制作方法，其中该牺牲层包括一热可降解聚合物材料层，而经由这些开口移除剩余的该牺牲层的步骤，包括一加热移除工艺。

9.根据权利要求1所述的存储器元件的制作方法，其中该牺牲层包括一光刻胶材料，而经由这些开口移除剩余的该牺牲层的步骤，包括一光刻胶剥除工艺。

10.根据权利要求9所述的存储器元件的制作方法，其中该光刻胶剥除工艺包含使用一含氧气体来移除该光刻胶材料。