KR20150049146A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20150049146A
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Abstract

반도체 장치가 제공된다. 본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 배치되고, 상기 기판과 수직한 방향으로 연장하는 채널; 상기 기판 상에 교대로 적층된 하나 이상의 층간 절연막 및 하나 이상의 게이트를 포함하는 적층 구조물; 및 상기 채널과 상기 게이트 사이에 개재되고, 상기 채널과 인접한 터널 절연막, 상기 게이트와 인접한 전하 차단막, 및 상기 터널 절연막과 상기 전하 차단막 사이에 개재되는 전하 저장막을 포함하는 메모리막을 포함하고, 상기 터널 절연막은, 상기 채널과 인접한 제1 절연막 및 상기 제1 절연막과 상기 전하 저장막 사이에 개재되는 에어를 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE}
본 특허 문헌은 반도체 장치에 관한 것으로, 보다 상세하게는 기판으로부터 수직으로 적층된 복수의 메모리 셀을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
데이터를 저장할 수 있으며 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 반도체 장치로서 예컨대, 낸드형 플래시 등이 개발되어 왔다.
최근 실리콘 기판 상에 단층으로 메모리 셀을 형성하는 2차원 반도체 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 복수의 메모리 셀을 적층하는 3차원 반도체 장치가 다양하게 제안되고 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 메모리 셀의 동작 특성 및 데이터 리텐션(data retention) 특성을 확보할 수 있고, 공정 단순화가 가능한 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 배치되고, 상기 기판과 수직한 방향으로 연장하는 채널; 상기 기판 상에 교대로 적층된 하나 이상의 층간 절연막 및 하나 이상의 게이트를 포함하는 적층 구조물; 및 상기 채널과 상기 게이트 사이에 개재되고, 상기 채널과 인접한 터널 절연막, 상기 게이트와 인접한 전하 차단막, 및 상기 터널 절연막과 상기 전하 차단막 사이에 개재되는 전하 저장막을 포함하는 메모리막을 포함하고, 상기 터널 절연막은, 상기 채널과 인접한 제1 절연막 및 상기 제1 절연막과 상기 전하 저장막 사이에 개재되는 에어를 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치는, 채널; 게이트; 상기 채널과 상기 게이트 사이에 개재되고, 상기 채널과 인접한 터널 절연막, 상기 게이트와 인접한 전하 차단막, 및 터널 절연막과 상기 전하 차단막 사이에 개재되는 전하 저장막을 포함하는 메모리막을 포함하고, 상기 터널 절연막은, 상기 채널과 인접한 제1 절연막 및 상기 제1 절연막과 상기 전하 저장막 사이에 개재되는 에어를 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 복수의 층간 절연막 및 게이트 형성을 위한 복수의 물질막이 교대로 적층된 적층 구조물을 형성하는 단계; 상기 적층 구조물을 선택적으로 식각하여 상기 적층 구조물을 관통하는 제1 채널 홀을 형성하는 단계; 상기 제1 채널 홀 측벽에 전하 차단막, 전하 저장막, 제2 희생막 및 제1 절연막을 순차적으로 형성하는 단계; 상기 제2 희생막을 제거하는 단계; 및 상기 제1 채널 홀에 매립되는 채널을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예들의 반도체 장치 및 그 제조 방법에 의하면, 메모리 셀의 동작 특성 및 데이터 리텐션(data retention) 특성을 확보할 수 있고, 공정 단순화가 가능하다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 셀과 제1 비교예의 메모리 셀의 에너지 밴드를 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 메모리 셀과 제2 비교예의 메모리 셀의 에너지 밴드를 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 메모리 셀과 제3 비교예의 메모리 셀의 에너지 밴드를 나타내는 도면이다.
도 5a 내지 도 5e는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 다른 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 8a 내지 도 9는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도 및 평면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
먼저, 제조 방법을 설명하기로 한다.
도 1a를 참조하면, 요구되는 소정의 하부 구조물(예컨대, 소스 영역 등)이 형성된 기판(100) 상에 복수의 층간 절연막(110) 및 복수의 제1 희생막(120)을 교대로 적층할 수 있다.
여기서, 제1 희생막(120)은 후속 공정에서 메모리 셀의 게이트로 이용되는 도전막으로 대체될 막으로서, 층간 절연막(110)과 식각율이 상이한 막 예컨대, 질화막으로 형성될 수 있다. 층간 절연막(110)은 상하로 위치하는 메모리 셀의 게이트를 서로 절연시키기 위한 것으로서, 예컨대, 산화막으로 형성될 수 있다.
본 실시예에서는 4층의 제1 희생막(120)이 도시되었으나, 본 발명이 이에 한정되는 것은 아니며, 제1 희생막(120)의 적층 개수는 하나 이상일 수 있고, 다양하게 변형될 수 있다.
이어서, 층간 절연막(110) 및 제1 희생막(120)의 적층 구조물을 선택적으로 식각함으로써, 적층 구조물을 관통하여 기판(100)을 노출시키는 채널 홀(H)을 형성할 수 있다. 채널 홀(H)은 기판(100)에 형성된 도시되지 않은 소스 영역을 노출시키도록 형성될 수 있다.
도 1b를 참조하면, 채널 홀(H) 측벽에 전하 차단막(132), 전하 저장막(134), 제2 희생막(136) 및 제1 절연막(138)을 순차적으로 형성할 수 있다.
여기서, 전하 차단막(132)은 메모리 셀의 게이트와 전하 저장막(134) 사이의 전하의 이동을 차단하기 위한 것으로서, 예컨대, 산화막으로 형성될 수 있다. 전하 저장막(134)은 자신의 내부에 전하를 저장하기 위한 것으로서, 예컨대, 전하를 트랩할 수 있는 질화막으로 형성될 수 있다. 제2 희생막(136)은 후속 공정에서 제거되어 에어(air)로 대체될 막으로서, 전하 차단막(132), 전하 저장막(134) 및 제1 절연막(138)과 식각율이 상이하고 제거가 용이한 막 예컨대, 탄소막으로 형성될 수 있다. 제1 절연막(138)은 에어와 함께 터널 절연막으로 기능하기 위한 것으로서, 예컨대, 산화막으로 형성될 수 있다. 터널 절연막은 채널과 전하 저장막(134) 사이의 전하의 터널링을 위한 막일 수 있다.
전하 차단막(132), 전하 저장막(134), 제2 희생막(136) 및 제1 절연막(138)의 형성은, 도 1a의 결과물 상에 하부 프로파일을 따라 예컨대, 산화막, 질화막, 탄소막 및 산화막을 순차적으로 증착한 후, 기판(100) 및 최상부의 층간 절연막(110)이 드러나도록 전면 식각(blanket etching)을 수행하는 방식에 의할 수 있다. 또는, 전하 차단막(132), 전하 저장막(134), 제2 희생막(136) 및 제1 절연막(138)의 형성은, 산화막의 증착 및 전면 식각, 질화막의 증착 및 전면 식각, 탄소막의 증착 및 전면 식각, 및 산화막의 증착 및 전면 식각을 차례로 수행하는 방식에 의할 수 있다.
도 1c를 참조하면, 제2 희생막(136)을 제거할 수 있다. 그에 따라, 제2 희생막(136)이 제거된 공간은 에어(A)로 채워질 수 있다. 즉, 제2 희생막(136)은 에어(A)로 대체될 수 있다.
제2 희생막(136)이 탄소층인 경우, 제2 희생막(136)의 제거는 산소를 포함하는 플라즈마를 이용하여 수행될 수 있다. 산소 포함 플라즈마 예컨대, O2 플라즈마가 도 1b의 결과물로 주입되면, 제2 희생막(136)의 탄소가 산소와 반응하여 COx 가스로 빠져나갈 수 있다. COx 가스는 개방된 제2 희생막(136)의 상면을 통하여 빠져나갈 수 있고, 아울러, 제1 절연막(138)이 조밀하지 않은 산화막으로 형성된 경우, 제1 절연막(138)을 통과하여 빠져나갈 수도 있다.
본 공정 결과, 채널 홀(H)의 측벽에는 전하 차단막(132), 전하 저장막(134), 에어(A) 및 제1 절연막(138)이 순차적으로 배치된 메모리막(130)이 형성될 수 있다. 전술한 바와 같이 에어(A) 및 제1 절연막(138)이 메모리막(130)에서 터널 절연막으로 기능할 수 있다.
도 1d를 참조하면 메모리막(130)이 형성된 채널 홀(H)을 반도체 물질 예컨대, 폴리실리콘 등으로 매립하여 채널(150)을 형성할 수 있다. 채널(150)은 기판(100)에 대하여 수직 방향으로 연장하는 기둥 형상을 가질 수 있다. 또한, 채널(150)은 기판(100) 내에 형성된 소스 영역(미도시됨)과 전기적으로 연결될 수 있다.
채널(150)의 형성은, 도 1c의 공정 결과물 상에 채널 홀(H)을 충분히 매립하는 두께의 반도체 물질을 증착한 후 최상부의 층간 절연막(110)이 드러나도록 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing)를 수행하는 방식에 의할 수 있다.
위와 같은 채널(150) 형성 공정에서 에어(A)는 유지될 수 있다. 기판(100)과 평행한 방향에서의 에어(A)의 폭은 매우 좁아서, 반도체 물질을 증착하는 과정 초기에 에어(A)의 최상부가 반도체 물질로 막아지기 때문이다. 따라서, 적어도 제1 희생막(120)과 채널(150) 사이의 에어(A)는 유지될 수 있다. 특히, 채널(150)로 스텝 커버리지(step coverage) 특성이 열악한 막을 이용하는 경우 에어(A)를 유지하는 데에 더욱 유리할 수 있다.
도 1e를 참조하면, 층간 절연막(110) 및 제1 희생막(120)의 적층 구조물을 선택적으로 식각함으로써, 적층 구조물 내에 슬릿(S)을 형성할 수 있다. 슬릿(S)은 적어도 최하부의 제1 희생막(120)을 관통하는 깊이로 형성될 수 있다. 또한, 슬릿(S)은 다양한 형상을 가질 수 있다. 예컨대, 슬릿(S)은 도 1e의 단면과 수직한 방향으로 연장하는 라인 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 슬릿(S)은 모든 제1 희생막(120)을 노출시킬 수 있으면 족하다.
이어서, 슬릿(S)에 의해 노출된 제1 희생막(120)을 제거할 수 있다. 제1 희생막(120)이 제거된 공간을 홈(G)이라 할 수 있다. 제1 희생막(120)의 제거는 습식 방식 또는 건식 방식의 식각으로 수행될 수 있으며, 제1 희생막(120) 제거시 채널막(150) 및 메모리막(130)의 상면은 도시되지 않은 보호막 등으로 덮여 보호될 수 있다.
도 1f를 참조하면, 홈(G)을 도전 물질로 매립하여 메모리 셀의 게이트(160)를 형성할 수 있다. 게이트(160)는 금속, 금속 질화물, 불순물이 도핑된 폴리실리콘 또는 이들의 조합 등을 포함하는 다양한 도전 물질로 형성될 수 있다.
이어서, 도시하지는 않았으나, 요구되는 후속 공정 예컨대, 채널(150)의 상단과 전기적으로 연결되는 비트라인 형성 공정 등을 수행할 수 있다.
이상으로 설명한 공정에 의해 도 1f와 같은 반도체 장치가 제조될 수 있다.
도 1f를 다시 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 기판(100)에 대해 수직 방향으로 연장하는 채널(150), 복수의 층간 절연막(110) 및 복수의 게이트(160)가 기판(100) 상에 교대로 적층된 적층 구조물, 및 상기 적층 구조물과 채널(150) 사이에 개재된 메모리막(130)을 포함할 수 있다. 그에 따라, 메모리막(130)도 기판(100)에 대해 수직 방향으로 연장하는 기둥 형상을 가질 수 있다. 평면상 메모리막(130)은 채널(150)을 둘러싸는 형상을 가질 수도 있다.
본 실시예에서, 메모리막(130)은 적층 구조물에 가까운 쪽부터 순차적으로 배치되는 전하 차단막(132), 전하 저장막(134), 에어(A) 및 제1 절연막(138)을 포함할 수 있다.
하나의 채널(150), 이 채널(150)과 메모리막(130)을 사이에 두고 접하는 하나의 게이트(160) 및 이들 사이의 메모리막(130)이 하나의 메모리 셀을 형성할 수 있다. 이 메모리 셀의 게이트(160)에 인가되는 전압에 따라 채널(150)로부터 메모리막(130)의 전하 저장막(134)으로 전하가 주입되느냐 또는 방출되느냐에 따라, 메모리 셀에 데이터가 저장되거나 소거되어 메모리 셀이 서로 다른 상태를 가질 수 있게 된다.
동작을 보다 구체적으로 설명하면, 메모리 셀의 데이터를 소거하기 위한 소거 동작은, 채널(150)로부터 전하 저장막(134)으로 정공이 터널링되어 주입되는 방식 및/또는 전하 저장막(134)의 전자가 채널(150)로 빠져나오는 전자의 디트랩(de-trap) 방식으로 수행될 수 있다. 메모리 셀에 데이터를 저장하기 위한 프로그램 동작은, 소거 동작과 반대 방향의 전자/정공 이동으로 수행될 수 있다. 특히, 프로그램 동작은 게이트(160)에 점차 증가하는 프로그램 전압을 인가하여 한번에 적은 양의 전자를 주입하는 ISPP(Incremental Step Pulse Program) 방식으로 수행될 수 있다.
본 실시예와 같이 터널 절연막으로 에어(A) 및 제1 절연막(138)을 이용하는 경우의 효과에 대해서는 도 2 내지 도 4를 참조하여 후술하기로 한다.
한편, 본 실시예에서는, 메모리막(130)이 채널(150) 측벽을 따라 기판(100)과 수직한 방향으로 연장하는 형상을 갖는 것을 나타내었으나, 본 발명이 이에 한정되는 것은 아니며, 메모리막(130)이 게이트(160)와 채널(150) 사이에 개재되기만 하면 족하다.
또한, 본 실시예에서는, 제1 희생막(120)을 게이트(160)로 대체하는 경우에 대하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에서는 제1 희생막(120) 대신 도전막을 직접 증착할 수 있다. 즉, 도 1a의 공정에서 제1 희생막(120)이 도전막으로 대체될 수 있다. 이러한 경우, 도 1e 및 도 1f의 공정은 생략될 수도 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 셀과 제1 비교예의 메모리 셀의 에너지 밴드를 나타내는 도면이다. 본 실시예의 메모리 셀의 에너지 밴드는 가는 실선으로 나타내었고, 제1 비교예의 메모리 셀의 에너지 밴드는 점선으로 나타내었고, 이 둘이 중첩하는 부분은 굵은 실선으로 나타내었다. 또한, 본 도면에서 각 메모리 셀의 게이트, 전하 차단막, 전하 저장막, 터널 절연막 및 채널을 각각 Gate, Box, CTN, Tox 및 CH로 표기하였다.
도 2를 참조하면, 본 실시예의 메모리 셀은, 전하 차단막(Box)으로 산화막을 이용하고, 전하 저장막(CTN)으로 질화막을 이용하고, 터널 절연막(Tox)으로 에어 및 산화막을 이용하는 경우를 나타내고 있다. 반면, 제1 비교예의 메모리 셀은, 본 실시예의 메모리 셀과 동일하되, 터널 절연막(Tox)으로 동일한 두께의 산화막만을 이용하는 경우를 나타내고 있다. 다시 말하면, 본 실시예의 터널 절연막(Tox)의 두께 즉, 에어 및 산화막의 두께의 합은 제1 비교예의 메모리 셀의 터널 절연막(Tox)의 두께 즉, 산화막의 두께와 실질적으로 동일하다. 이때, 두께는 전술한 도 1a 내지 도 1f에서 기판(100)과 평행한 방향의 폭을 의미할 수 있다.
아울러, 본 실시예의 터널 절연막(Tox)의 두께는 전하의 다이렉트 터널링(direct tunneling)이 발생하지 않는 정도의 두께 예컨대, 약 20Å 초과의 두께를 가질 수 있다. 터널 절연막(Tox)의 두께가 전하의 다이렉트 터널링이 발생할 정도로 얇다면, ISPP 방식의 프로그램을 수행할 수 없고 메모리 셀의 데이터 리텐션 특성이 저하될 수 있기 때문이다. 본 실시예의 터널 절연막(Tox)에서 에어와 산화막 각각의 두께는 적절히 조절될 수 있으며, 예컨대, 에어의 두께는 약 10Å일 수 있고, 산화막의 두께는 약 25Å일 수 있다.
여기서, 소거 동작시, 본 실시예의 메모리 셀에서 채널(CH)에서 전하 저장막(CTN)까지의 터널 베리어 폭(tunnel barrier width, ① 참조)은, 제1 비교예의 메모리 셀에서 채널(CH)에서 전하 저장막(CTN) 까지의 터널 베리어 폭(② 참조)보다 작음을 알 수 있다.
따라서, 본 실시예의 메모리 셀의 경우, 제1 비교예의 메모리 셀에 비하여, 단시간 내에 전하 저장막(CTN)으로 다량의 정공(h)을 주입할 수 있으므로, 소거 속도가 크게 향상될 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 셀과 제2 비교예의 메모리 셀의 에너지 밴드를 나타내는 도면이다. 본 실시예의 메모리 셀의 에너지 밴드는 가는 실선으로 나타내었고, 제2 비교예의 메모리 셀의 에너지 밴드는 점선으로 나타내었고, 이 둘이 중첩하는 부분은 굵은 실선으로 나타내었다.
도 3을 참조하면, 본 실시예의 메모리 셀은, 도 2에서 설명한 것과 실질적으로 동일할 수 있다. 반면, 제2 비교예의 메모리 셀은, 본 실시예의 메모리 셀과 동일하되, 터널 절연막(Tox)으로 동일한 두께의 에어만을 이용하는 경우를 나타내고 있다. 다시 말하면, 본 실시예의 터널 절연막(Tox)의 두께 즉, 에어 및 산화막의 두께의 합은 전하의 다이렉트 터널링이 가능하지 않은 두께이면서, 제2 비교예의 메모리 셀의 터널 절연막(Tox)의 두께 즉, 에어의 두께와 실질적으로 동일할 수 있다.
여기서, 소거 동작시, 제2 비교예의 메모리 셀에서의 전자의 디트랩(④ 참조) 효율은, 본 실시예의 메모리 셀에서의 전자의 디트랩(③ 참조) 효율보다 떨어짐을 알 수 있다. 그런데, 제2 비교예의 메모리 셀에서 소거 동작은 전자의 디트랩으로만 수행될 수 있다. 전술한 바와 같이, 제2 비교예의 메모리 셀의 터널 절연막(Tox)인 에어의 두께가 전하의 다이렉트 터널링이 가능하지 않은 두께이고, 에어의 경우 밸런스 밴드(valance band)가 없어서 정공의 터널링에 기인한 정공의 주입이 발생하지 않기 때문이다.
따라서, 제2 비교예의 메모리 셀의 경우, 본 실시예의 메모리 셀에 비하여 소거 속도가 낮다.
도 4는 본 발명의 일 실시예에 따른 메모리 셀과 제3 비교예의 메모리 셀의 에너지 밴드를 나타내는 도면이다. 본 실시예의 메모리 셀의 에너지 밴드는 가는 실선으로 나타내었고, 제3 비교예의 메모리 셀의 에너지 밴드는 점선으로 나타내었고, 이 둘이 중첩하는 부분은 굵은 실선으로 나타내었다.
도 4를 참조하면, 본 실시예의 메모리 셀은, 도 2에서 설명한 것과 실질적으로 동일할 수 있다. 반면, 제3 비교예의 메모리 셀은, 본 실시예의 메모리 셀과 동일하되, 터널 절연막(Tox)으로 에어만을 이용하는 경우를 나타내고 있다. 특히, 본 실시예의 메모리 셀과 동일한 소거 속도를 확보하기 위하여, 제3 비교예의 메모리 셀의 터널 절연막(Tox)은 본 실시예의 메모리 셀의 터널 절연막(Tox)보다 얇은 두께를 가질 수 있다. 예컨대, 본 실시예의 메모리 셀에서 터널 절연막(Tox)을 이루는 에어 및 산화막 각각의 두께가 약 10Å 및 25Å 정도인 경우, 제3 비교예의 메모리 셀에서 동일한 소거 속도를 확보할 수 있는 에어의 두께는 약 17Å 정도일 수 있다.
이와 같이 제3 비교예의 메모리 셀에서 터널 절연막(Tox)의 두께 감소시 소거 속도가 향상되는 것은, 전자의 디트랩 효율이 증가할뿐만 아니라 정공(h)의 다이렉트 터널링(⑤ 참조)이 함께 발생할 수 있기 때문이다. 그러나, 이러한 경우, 전술한 바와 같이 데이터 리텐션 특성이 저하되는 문제, ISPP 방식의 프로그램이 저하되는 문제가 존재할 수밖에 없다.
따라서, 본 실시예의 메모리 셀의 경우, 제3 비교예의 메모리 셀에 비하여, 데이터 리텐션 특성이 우수하고 ISPP 방식의 프로그램이 가능한 장점이 있다.
요약하자면, 본 실시예의 메모리 셀과 같이 터널 절연막으로 에어 및 산화막의 이중막을 이용하는 경우, 동일한 두께의 산화막 또는 에어의 단일막 이용하는 경우에 비하여 소거 속도가 증가할 수 있다. 또한, 터널 절연막으로 산화막 또는 에어의 단일막을 이용하는 경우와 동일한 소거 속도를 확보할 수 있는 경우라면, 산화막 또는 에어의 단일막보다 두께를 증가시킬 수 있어 데이터 리텐션 특성을 확보할 수 있고 ISPP 방식의 프로그램이 가능한 등의 동작 특성을 확보할 수 있다.
도 5a 내지 도 5e는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 전술한 실시예와의 차이점을 중심으로 설명하기로 한다.
도 5a를 참조하면, 요구되는 소정의 하부 구조물(예컨대, 최상부의 절연층)이 형성된 기판(200) 상에 내부에 하나 이상의 제3 희생막(204)이 매립된 도전층(202)을 형성할 수 있다.
제3 희생막(204)은 후술하는 한 쌍의 채널이 서로 연결될 공간을 제공하기 위한 것으로서, 층간 절연막(210) 및 제1 희생막(220)과 상이한 식각율을 갖고 제거가 용이한 다양한 물질로 형성될 수 있다. 제3 희생막(204)은 평면상 섬 형상을 가질 수 있다. 도시하지는 않았지만 복수의 제3 희생막(204)이 본 도면의 단면 방향 및 이와 교차하는 방향으로 배열될 수 있다. 도전층(202)은 금속, 금속 질화물, 불순물이 도핑된 폴리실리콘, 또는 이들의 조합 등을 포함하는 다양한 도전 물질로 형성될 수 있다. 본 실시예에서 도전층(202)은 평면상 판 형상을 가질 수 있고, 제3 희생막(204)의 측면 및 하면을 감싸도록 형성될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며 도전층(202)은 제3 희생막(204)의 적어도 일부와 접하면 족하다. 또는, 도전층(202)은 생략될 수도 있다.
이어서, 제3 희생막(204) 및 도전층(202) 상에 복수의 층간 절연막(210) 및 복수의 제1 희생막(220)을 교대로 적층할 수 있다.
도 5b를 참조하면, 층간 절연막(210) 및 제1 희생막(220)의 적층 구조물을 선택적으로 식각함으로써, 적층 구조물을 관통하여 제3 희생막(204)을 노출시키는 한 쌍의 제1 채널 홀(H1)을 형성할 수 있다. 제1 채널 홀(H1)은 기판(100)과 수직한 방향으로 연장할 수 있다.
이어서, 제1 채널 홀(H1)에 의해 노출되는 제3 희생막(204)을 습식 식각 등의 방식으로 제거함으로써 제3 희생막(204)이 제거된 공간에 대응하는 제2 채널 홀(H2)을 형성할 수 있다. 제2 채널 홀(H2)은 한 쌍의 제1 채널 홀(H1)의 하부에서 이들을 서로 연결시키는 역할을 할 수 있다. 본 공정에 의해 전체적으로 U자 형상의 채널 홀(H1, H2 참조)이 형성될 수 있다.
도 5c를 참조하면, 제1 및 제2 채널 홀(H1, H2) 내벽을 따라 전하 차단막(232), 전하 저장막(234), 제2 희생막(236) 및 제1 절연막(238)을 순차적으로 형성할 수 있다.
전하 차단막(232), 전하 저장막(234), 제2 희생막(236) 및 제1 절연막(238)의 형성은, 도 5b의 결과물 상에 하부 프로파일을 따라 예컨대, 산화막, 질화막, 탄소막 및 산화막을 순차적으로 증착한 후, 최상부의 층간 절연막(210)이 드러나도록 평탄화 공정 예컨대, CMP를 수행하는 방식에 의할 수 있다.
도 5d를 참조하면, 제2 희생막(236)의 일부를 제거함으로써, 제2 희생막(236)의 일부를 에어(A)로 대체할 수 있다. 일부가 제거된 제2 희생막(236)을 이하 제2 희생막 패턴(236A)이라 하기로 한다.
제2 희생막 패턴(236A)은 적어도 최하부의 제1 희생막(220) 하면 이하에 위치할 수 있고, 이를 전제로 제2 희생막 패턴(236A)은 전부 제거되지만 않으면 족하다. 제2 희생막(236)이 탄소층인 경우, 산소 포함 플라즈마를 주입하되 플라즈마 주입 시간을 조절함으로써, 제2 희생막 패턴(236A)의 상면이 최하부의 제1 희생막(220) 하면보다 낮아지면서 적어도 일부가 잔류하게 할 수 있다.
그에 따라, 제1 희생막(220)과 채널 사이에는 전하 차단막(232), 전하 저장막(234), 에어(A) 및 제1 절연막(238)이 순차적으로 배치된 메모리막(230)이 형성될 수 있다. 에어(A) 및 제1 절연막(238)이 메모리막(230)에서 터널 절연막으로 기능할 수 있다. 제2 희생막 패턴(236A)은 제1 희생막(220)이 존재하지 않는 영역 예컨대, 도전층(202)과 접하는 영역에서, 전하 저장막(234)의 하부 및 제1 절연막(238)의 하부와 동시에 접하여 제1 절연막(238)을 지지하고 그에 따라 에어(A)를 유지하는 역할을 수행할 수 있다.
도 5e를 참조하면, 메모리막(230)이 형성된 제1 및 제2 채널 홀(H1, H2)을 반도체 물질로 매립하여 채널(250)을 형성할 수 있다. 채널(250)은 기판(200)에 대하여 수직 방향으로 연장하는 한 쌍의 기둥부 및 한 쌍의 기둥부 아래에서 이들을 서로 연결시키는 연결부를 가질 수 있고, 그에 따라 전체적으로 U자 형상을 가질 수 있다.
이어서, 도시하지는 않았지만, 도 1e 및 도 1f에서 설명한 것과 유사한 공정을 수행함으로써 제1 희생막(220)을 게이트로 대체하는 공정을 수행할 수 있다. 이러한 경우, 도 1f와 유사하게 게이트, 전하 차단막(232), 전하 저장막(234), 에어(A), 제1 절연막(238), 및 채널(250)을 포함하는 메모리 셀이 형성될 수 있다. 복수의 메모리 셀은 기판(100) 상에 적층된 형태를 가질 수 있다. 복수의 메모리 셀 하부에는 채널(250)의 한 쌍의 기둥부의 연결을 제어하는 파이프 트랜지스터가 배치될 수 있고, 이 파이프 트랜지스터는 게이트로서의 도전층(202), 채널(250)의 연결부 및 이들 사이에 개재되는 게이트 절연막으로서의 전하 차단막(232), 전하 저장막(234), 에어(A) 또는 제2 희생막 패턴(236A), 및 제1 절연막(238)을 포함할 수 있다.
이어서, 도시하지는 않았지만 요구되는 후속 공정 예컨대, 채널(250)의 한 쌍의 기둥부 중 어느 하나의 상단과 연결되는 비트라인 형성 공정, 채널(250)의 한 쌍의 기둥부 중 다른 하나의 상단과 연결되는 소스라인 형성 공정 등을 추가적으로 수행할 수 있다.
본 실시예의 반도체 장치의 경우, U자 형상의 메모리 스트링이 형성된다는 것을 제외하고는 전술한 실시예와 유사하다. 따라서, 전술한 실시예와 동일 또는 유사한 효과를 확보할 수 있다.
한편, 전술한 실시예들에서는 채널이 메모리막이 형성된 채널 홀 전부를 매립하는 경우에 대하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 채널은 채널 홀의 일부만 매립할 수도 있다. 이에 대해서는 도 6에 예시적으로 설명하였다.
도 6은 본 발명의 다른 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6을 참조하면, 본 실시예의 채널(250')은 메모리막(230)이 형성된 채널 홀(도 5b의 H1 및 H2 참조)을 완전히 매립하지 않는 얇은 두께로 메모리막(230) 상에 형성될 수 있다. 메모리막(230) 및 채널(250')이 형성된 채널 홀의 나머지 공간은 산화막, 질화막 등의 절연막(260)으로 매립될 수 있다.
한편, 전술한 도 5a 내지 도 5e에서는 제2 희생막(206)의 일부가 잔류하여 제1 절연막(238)을 지지하고 에어(A)를 유지하는 역할을 할 수 있다고 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 제1 절연막(238) 및 에어(A)의 지지막은 다양한 방법으로 다양한 형상을 갖도록 형성될 수 있다. 이에 대해서는 도 7 내지 도 9에서 예시적으로 설명하였다.
도 7은 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
우선, 앞서 설명된 도 5a 내지 도 5c의 공정을 수행한다.
이어서, 도 7을 참조하면, 도 5c의 공정 결과물에 대해 열산화 공정을 수행함으로써 제2 희생막(236) 전부를 제거하여 에어(A)를 형성할 수 있다. 이러한 경우, 제2 희생막(236)은 탄소층과 같이 가열시 제거되는 물질로 형성될 수 있다.
이러한 열산화 공정시 기판(200)과 수직한 방향에서 위에서 아래로 바이어스가 가해질 수 있다(화살표 참조). 전술한 바와 같이 제1 절연막(238)이 조밀하지 않은 산화막 등으로 형성된 경우, 산화 가스는 수직 방향으로 연장하는 제1 채널 홀(도 5b의 H1 참조)과 대응하는 영역에서 제1 절연막(238)을 통과하여 전하 저장막(234)의 적어도 일부를 산화시킬 수 있다. 전하 저장막(234)이 산화시 부피가 팽창하는 막 예컨대, 질화막으로 형성된 경우, 본 산화 공정시 제1 채널 홀과 대응하는 영역에서 제1 절연막(238)과 전하 저장막(234)의 사이는 전하 저장막(234)을 이루는 물질의 산화막 예컨대, 산화 질화막으로 채워질 수 있다. 전하 저장막(234)을 이루는 물질의 산화막은 제1 채널 홀과 대응하는 영역에서 전하 저장막(234) 및 제1 절연막(238)과 동시에 접하여 제1 절연막(238) 및 에어(A)를 지지하는 역할을 수행할 수 있으므로, 이를 이하, 지지막(270)이라 하기로 한다.
본 도면은 제1 채널 홀과 대응하는 영역에서 전하 저장막(234)의 일부가 산화되는 경우를 나타내었으나, 본 실시예가 이에 한정되는 것은 아니며, 해당 영역에서 전하 저장막(234)의 전부가 산화될 수 있고 이러한 경우 해당 영역에서 지지막(270)의 하면은 전하 차단막(232)과 접할 수도 있다.
후속 채널 형성 공정, 게이트 형성 공정 등은 앞서 설명한 것과 실질적으로 동일하므로 그 상세한 설명은 생략하기로 한다.
도 8a 내지 도 9는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도 및 평면도이다. 특히, 도 8a 및 도 9는 단면도이고, 도 8b는 도 8a의 하나의 제1 채널 홀을 기준으로 도시한 평면도이다.
우선, 앞서 설명된 도 5a 내지 도 5c의 공정을 수행한다.
이어서, 도 8a 및 도 8b을 참조하면, 채널 홀(도 5b의 H1, H2 참조) 내에 매립되는 채널(250)을 형성한 후, 결과물 상에 지지막(280)을 형성할 수 있다. 지지막(280)은 산화막, 질화막 등의 절연 물질로 형성될 수 있다.
지지막(280)은 평면상 제1 채널 홀(도 5b의 H1 참조)을 가로질러 전하 차단막(232), 전하 저장막(234), 제2 희생막(236), 제1 절연막(238), 채널(250) 및 최상부의 층간 절연막(210)의 상면과 접할 수 있다. 이때, 지지막(280)은 제1 채널 홀을 완전히 덮지는 않는 폭을 가질 수 있으며, 적어도 제2 희생막(236)의 상면 일부를 노출시킬 수 있다.
도 9를 참조하면, 지지막(280)에 의해 노출된 제2 희생막(236)의 전부를 산소 플라즈마 등으로 제거하여 에어(A)를 형성할 수 있다. 제2 희생막(236) 전부를 제거하더라도, 지지막(280)이 제1 절연막(238)의 상면과 접하여 제1 절연막(238)을 지지할 수 있으므로 제1 절연막(238)과 전하 저장막(234) 사이의 에어(A)가 유지될 수 있다.
후속 게이트 형성 공정 등은 앞서 설명한 것과 실질적으로 동일하므로 그 상세한 설명은 생략하기로 한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판 110: 층간 절연막
130: 메모리막 150: 채널
160: 게이트

Claims (23)

  1. 기판 상에 배치되고, 상기 기판과 수직한 방향으로 연장하는 채널;
    상기 기판 상에 교대로 적층된 하나 이상의 층간 절연막 및 하나 이상의 게이트를 포함하는 적층 구조물; 및
    상기 채널과 상기 게이트 사이에 개재되고, 상기 채널과 인접한 터널 절연막, 상기 게이트와 인접한 전하 차단막, 및 상기 터널 절연막과 상기 전하 차단막 사이에 개재되는 전하 저장막을 포함하는 메모리막을 포함하고,
    상기 터널 절연막은, 상기 채널과 인접한 제1 절연막 및 상기 제1 절연막과 상기 전하 저장막 사이에 개재되는 에어를 포함하는
    반도체 장치.
  2. 제1 항에 있어서,
    상기 터널 절연막은, 상기 기판과 평행한 방향에서 전하의 다이렉트 터널링이 가능하지 않은 폭을 갖는
    반도체 장치.
  3. 제1 항에 있어서,
    상기 메모리막은, 상기 채널과 상기 적층 구조물 사이에 개재되도록 상기 기판과 수직한 방향으로 연장하는 형상을 갖는
    반도체 장치.
  4. 제1 항에 있어서,
    상기 채널은, 한 쌍의 채널을 포함하고,
    상기 한 쌍의 채널 하부에서 상기 한 쌍의 채널을 서로 연결시키는 연결부를 더 포함하는
    반도체 장치.
  5. 제4 항에 있어서,
    상기 메모리막은, 상기 채널과 상기 적층 구조물 사이에 개재되도록 상기 기판과 수직한 방향으로 연장하는 제1 부분, 및 상기 제1 부분으로부터 연장되어 상기 연결부를 감싸는 제2 부분을 포함하고,
    상기 제2 부분에 포함된 상기 에어의 적어도 일부는 제2 절연막으로 매립된
    반도체 장치.
  6. 제5 항에 있어서,
    상기 제2 절연막은, 탄소막으로 형성되는
    반도체 장치.
  7. 제5 항에 있어서,
    상기 제2 절연막은, 상기 한 쌍의 채널 각각과 마주보는 영역에 위치하고, 상기 전하 저장막을 이루는 물질의 산화막으로 형성되는
    반도체 장치.
  8. 제7 항에 있어서,
    상기 제2 절연막은, 산화질화막으로 형성되는
    반도체 장치.
  9. 제4 항에 있어서,
    상기 메모리막은, 상기 채널과 상기 적층 구조물 사이에 개재되도록 상기 기판과 수직한 방향으로 연장하는 제1 부분, 및 상기 제1 부분으로부터 연장되어 상기 연결부를 감싸는 제2 부분을 포함하고,
    상기 채널의 상면, 상기 메모리막의 상면 및 최상부의 상기 층간 절연막 상면과 접하는 지지막을 더 포함하고,
    상기 에어의 일부는 상기 지지막에 의해 노출되는
    반도체 장치.
  10. 제4 항에 있어서,
    게이트 절연막을 사이에 두고 상기 연결부의 적어도 일부와 접하는 도전층을 더 포함하는
    반도체 장치.
  11. 제1 항에 있어서,
    상기 전하 차단막 및 상기 제1 절연막은, 산화막으로 형성되고,
    상기 전하 저장막은, 질화막으로 형성되는
    반도체 장치.
  12. 기판 상에 복수의 층간 절연막 및 게이트 형성을 위한 복수의 물질막이 교대로 적층된 적층 구조물을 형성하는 단계;
    상기 적층 구조물을 선택적으로 식각하여 상기 적층 구조물을 관통하는 제1 채널 홀을 형성하는 단계;
    상기 제1 채널 홀 측벽에 전하 차단막, 전하 저장막, 제2 희생막 및 제1 절연막을 순차적으로 형성하는 단계;
    상기 제2 희생막을 제거하는 단계; 및
    상기 제1 채널 홀에 매립되는 채널을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 제2 희생막 및 상기 제1 절연막은, 전하의 다이렉트 터널링이 가능하지 않은 두께로 증착되는
    반도체 장치의 제조 방법.
  14. 제12 항에 있어서,
    상기 제2 희생막은, 탄소막으로 형성되는
    반도체 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 제2 희생막 제거 단계는, 산소를 포함하는 플라즈마를 이용하여 수행되는
    반도체 장치의 제조 방법.
  16. 제12 항에 있어서,
    상기 적층 구조물 형성 단계 전에,
    상기 기판상에 내부에 제3 희생막이 매립된 제2 도전막을 형성하는 단계를 더 포함하고,
    상기 제1 채널 홀 형성 단계는, 한 쌍의 상기 제1 채널 홀이 상기 제3 희생막을 드러내도록 수행되고,
    상기 제1 채널 홀 형성 단계 후에,
    상기 제3 희생막을 제거하여 제2 채널 홀을 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 전하 차단막, 상기 전하 저장막, 상기 제2 희생막 및 상기 제1 절연막 형성 단계는,
    상기 제2 채널 홀의 내벽에 상기 전하 차단막, 상기 전하 저장막, 상기 제2 희생막 및 상기 제1 절연막이 순차적으로 형성되도록 수행되는
    반도체 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제2 희생막 제거 단계에서,
    상기 제2 도전막과 마주보는 상기 제2 희생막의 적어도 일부는 제거되지 않는
    반도체 장치의 제조 방법.
  19. 제17 항에 있어서,
    상기 제2 희생막은, 열에 의해 제거되는 물질로 형성되고,
    상기 전하 저장막은, 산화시 부피가 팽창하는 물질로 형성되고,
    상기 제2 희생막 제거 단계는,
    위에서 아래로 바이어스를 가한 상태에서 열산화하는 방식으로 수행되는
    반도체 장치의 제조 방법.
  20. 제17 항에 있어서,
    상기 제2 희생막 제거 단계는,
    상기 적층 구조물 상에서 상기 제1 채널 홀을 가로지르면서 적어도 상기 제2 희생막의 상면 일부를 노출시키는 지지막을 형성한 상태에서 수행되는
    반도체 장치의 제조 방법.
  21. 채널;
    게이트;
    상기 채널과 상기 게이트 사이에 개재되고, 상기 채널과 인접한 터널 절연막, 상기 게이트와 인접한 전하 차단막, 및 터널 절연막과 상기 전하 차단막 사이에 개재되는 전하 저장막을 포함하는 메모리막을 포함하고,
    상기 터널 절연막은, 상기 채널과 인접한 제1 절연막 및 상기 제1 절연막과 상기 전하 저장막 사이에 개재되는 에어를 포함하는
    반도체 장치.
  22. 제21 항에 있어서,
    상기 터널 절연막은, 전하 저장막과 상기 채널 사이에서 전하의 다이렉트 터널링이 가능하지 않은 두께를 갖는
    반도체 장치.
  23. 제21 항에 있어서,
    상기 전하 차단막 및 상기 제1 절연막은, 산화막으로 형성되고,
    상기 전하 저장막은, 질화막으로 형성되는
    반도체 장치.
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KR20150080769A (ko) * 2014-01-02 2015-07-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9305849B1 (en) * 2014-11-12 2016-04-05 Sandisk Technologies Inc. Method of making a three dimensional NAND device
KR102618280B1 (ko) * 2016-11-10 2023-12-27 에스케이하이닉스 주식회사 반도체 장치의 제조방법
JP2018157155A (ja) * 2017-03-21 2018-10-04 東芝メモリ株式会社 半導体記憶装置およびその製造方法

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US8445347B2 (en) * 2011-04-11 2013-05-21 Sandisk Technologies Inc. 3D vertical NAND and method of making thereof by front and back side processing
KR20130072911A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP2014179465A (ja) * 2013-03-14 2014-09-25 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法

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