KR101096200B1 - 수직채널형 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 수직채널형 비휘발성 메모리 소자 제조 방법에 관한 것으로서, 기판 상에, 복수의 희생막 및 층간절연막을 교대로 형성하는 단계; 상기 복수의 희생막 및 층간절연막을 식각하여 상기 기판을 노출시키는 복수의 채널용 트렌치를 형성하는 단계; 상기 채널용 트렌치 내에 채널용 막을 매립하여 상기 기판으로부터 돌출되는 복수의 채널을 형성하는 단계; 상기 복수의 희생막 및 층간절연막을 식각하여, 상기 복수의 채널 사이에 위치하는 홀타입 희생막 제거용 트렌치를 형성하는 단계; 상기 희생막 제거용 트렌치에 의해 노출되는 상기 복수의 희생막을 제거하여, 상기 채널의 측벽을 노출시키는 단계; 상기 노출된 채널의 측벽 상에 터널절연막, 전하트랩막, 전하차단막 및 게이트 전극용 도전막을 차례로 형성하는 단계를 포함한다. 본 기술에 따르면, 터널절연막의 막질을 향상시킬 수 있으며, 단결정 실리콘으로 이루어진 채널을 형성하여 채널에서의 전류 흐름을 개선하고 문턱 전압 분포의 균일성을 향상시킬 수 있다. 또한, 동일한 층에 형성된 복수의 메모리 셀이 하나의 페이지로 동작되도록 형성함으로써, 워드라인 형성을 위해 요구되는 면적을 감소시켜 메모리 소자의 집적도를 더욱 향상시킬 수 있다.
수직채널, 비휘발성 메모리 소자

Description

수직채널형 비휘발성 메모리 소자 및 그 제조 방법{VERTICAL CHANNEL TYPE NON-VOLATILE MEMORY DEVICE AND MEHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 수직채널형 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자로서, 데이터 저장 방식에 따라 플로팅 게이트형 또는 전하트랩형 등으로 나누어진다.
여기서, 플로팅 게이트형 비휘발성 메모리 소자는 기판 상에 형성된 터널절연막, 플로팅 게이트 전극, 전하차단막 및 콘트롤 게이트 전극으로 이루어지는 메모리 셀을 포함하며, 플로팅 게이트 전극의 전도성 밴드 내에 전하를 저장시켜 데이터를 저장하게 된다.
또한, 전하트랩형 비휘발성 메모리 소자는 기판 상에 형성된 터널절연막, 전하트랩막, 전하차단막 및 콘트롤 게이트 전극으로 이루어지는 메모리 셀을 포함하 며, 전하트랩막 내의 깊은 준위 트랩 사이트(deep level trap site)에 전하를 트랩시켜 데이터를 저장하게 된다.
그러나, 실리콘 기판 상에 단층으로 메모리 소자를 제작하는 평판형 구조의 비휘발성 메모리 소자의 경우, 패터닝 기술이 일정부분 한계에 도달함에 따라 패턴의 미세화에 의한 집적도 향상에 한계가 있다.
따라서, 최근에는 기판으로부터 수직으로 스트링을 배열하는 수직채널형 비휘발성 메모리 소자가 제안되고 있다. 여기서, 수직채널형 비휘발성 메모리 소자는 기판상에 하부 선택 트랜지스터, 복수의 메모리 셀 및 상부 선택 트랜지스터가 차례로 적층된 구조로, 기판으로부터 수직으로 배열되는 스트링을 통해 메모리 소자의 집적도를 향상시킬 수 있다.
이하, 도면을 참조하여 종래기술에 따른 수직채널형 비휘발성 메모리 소자제조 방법을 상세히 살펴보도록 한다.
도 1a 내지 도 4c는 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도이다. 단, 설명의 편의를 위하여 본 명세서에서는 하부 선택 트랜지스터와 상부 선택 트랜지스터의 형성 단계는 생략하고, 복수의 메모리 셀을 형성하는 단계를 중심으로 설명하도록 하겠다. 특히, 각 a도는 중간 결과물의 단면도를 나타내며, 각 b도는 중간 결과물의 A-A' 높이에서의 평면도를 나타낸다.
도 1a 및 도 1b에 도시된 바와 같이, 소스 라인, 하부 선택트랜지스터 등 요구되는 하부구조물이 형성된 기판(10) 상에 복수층의 층간절연막(11) 및 게이트 전극용 도전막(12)을 교대로 형성한다. 이어서, 층간절연막(11) 및 게이트 전극용 도전막(12)을 선택적으로 식각하여 기판(10)을 노출시키는 복수의 콘택홀(H)을 형성한다.
도 2a 및 2b에 도시된 바와 같이, 콘택홀(H) 내벽에 전하차단막(13)을 형성한다. 여기서, 전하차단막(13)은 전하가 전하트랩막(14)을 통과하여 게이트 전극 방향으로 이동하는 것을 방지하는 역할을 한다.
이어서, 전하차단막(13) 상에 전하트랩막(14)을 형성한다. 여기서, 전하트랩막(14)은 깊은 준위 트랩 사이트에 전하를 트랩하며, 실질적인 데이터 저장소로서의 역할을 하게 된다. 또한, 전하트랩막(14)은 일반적으로 질화막으로 이루어진다.
이어서, 전하차단막(13) 및 전하트랩막(14)이 형성된 콘택홀(H) 내에 터널절연막(15)을 매립한다. 여기서, 터널절연막(15)은 전하의 터널링에 따른 에너지 장벽막으로 제공된다.
도 3a 및 3b에 도시된 바와 같이, 터널절연막(15)의 중심 영역을 식각하여 기판(10)을 노출시키는 채널용 트렌치를 형성한 후, 채널용 트렌치 내에 채널용막을 매립하여 기판(10)으로부터 돌출되는 복수의 채널(16)을 형성한다.
도 4a 및 4b에 도시된 바와 같이, 채널(16)이 형성된 결과물 상에, 메모리 셀(MC)이 형성될 영역을 덮으면서 제1방향(I-I')으로 확장되는 복수의 마스크 패턴(미도시)을 형성한 후, 상기 마스크 패턴을 식각 베리어로 층간절연막(11) 및 게 이트 전극용 도전막(12)을 식각하여 게이트 전극(12A)을 형성한다. 이어서, 식각된 영역에 절연막(17)을 매립한다.
이로써, 수직형 채널(16)의 외주 표면을 둘러싸는 터널절연막(15), 전하트랩막(14), 전하차단막(13) 및 게이트 전극으로 이루어지는 복수의 메모리 셀(MC)이 형성된다.
여기서, 동일한 채널(16)을 따라 적층된 복수의 메모리 셀(MC)들이 하나의 스트링을 형성하게 된다. 또한, 게이트 전극(12A)이 연결된 메모리 셀(MC)들(본 도면에서는, 제1방향으로 배열된 메모리 셀들)은 하나의 페이지(PAGE)로서 동작하게 된다. 즉, 각 층에 형성된 복수의 메모리 셀(MC)들은 복수의 페이지로 동작된다.
도 5는 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 워드라인 형성 공정을 설명하기 위한 사시도이다.
도시된 바와 같이, 복수의 층간절연막(11) 및 게이트 전극(12A)을 패터닝하여 채널(16)을 따라 적층된 복수의 메모리 셀의 게이트 전극(12A) 각각을 노출시킨 후, 복수의 메모리 셀의 각 게이트 전극으로 연결되는 워드라인(18)을 형성한다.
이때, 앞서 설명한 바와 같이, 동일한 층에 형성된 복수의 메모리 셀들이 복수의 페이지로 동작되므로, 동일한 층에 형성된 게이트 전극(12A)이더라도 각 페이지마다 워드라인(18)을 형성해야 한다.
전술한 바와 같은 종래기술에 따르면, 먼저, 게이트 전극용 도전막(12)을 형 성한 후에, 전하차단막(13), 전하트랩막(14) 및 터널절연막(15)을 차례로 형성한 후, 채널(16)을 형성하게 된다. 즉, 평판형 비휘발성 메모리 소자 제조 방법과는 역순으로 제조 공정이 진행되기 때문에, 메모리 소자의 특성이 저하되는 문제점이 발생하게 된다. 이를 보다 상세히 살펴보면 다음과 같다.
첫째, 터널절연막(15)의 막질이 저하되어, 데이터 보유 특성 저하 및 신뢰성 저하를 유발하게 된다. 비휘발성 메모리 소자는 F-N 터널링(Fowler-Nordheim tunneling) 방식에 의해 데이터를 저장 및 소거하므로, F-N 터널링시 에너지 장벽으로 제공되는 터널절연막(15)의 막질이 메모리 소자의 특성에 큰 영향을 끼친다.
그러나, 종래기술에 따르면, 터널절연막(15)을 가장 마지막으로 형성하게 되며, 터널절연막(15)의 중심 영역을 식각하여 채널용 트렌치를 형성하게 되므로, 터널절연막(15)의 막질이 저하되는 문제점이 발생한다.
둘째, 채널용 트랜치 내에 채널용 막을 형성하는 과정에서, 기 형성된 전하차단막(13), 전하트랩막(14) 및 터널절연막(15)의 손상을 방지하기 위해 폴리실리콘막으로 이루어진 채널(16)을 형성하기 때문에, 채널(16)에서의 전류 흐름이 저하되고 문턱 전압 분포의 균일성이 저하되는 등의 문제점이 발생한다.
일반적으로 단결정 실리콘의 성장 공정은 고온에서 실리콘 소스 가스 및 HCl 가스를 이용하여 수행된다. 여기서, 실리콘 소스 가스는 단결정 실리콘을 성장시키기 위한 실리콘 소스를 공급하고, HCl 가스는 환원 반응을 통해 기판(10) 표면에 형성된 자연 산화막을 제거하거나 절연막 상에 증착된 실리콘을 제거하여, 기판(10)의 표면에서만 단결정 실리콘이 성장하도록 한다.
이와 같은 단결정 실리콘 성장 공정을 종래의 수직채널형 비휘발성 메모리 소자의 채널(16) 형성 과정에 적용하는 경우, 이는 기 형성된 전하차단막(13), 전하트랩막(14) 및 터널절연막(15)을 손상시키게 된다. 따라서, 단결정 실리콘으로 이루어진 채널(16)을 형성시키는데에 어려움이 있다.
한편, 전술한 바와 같은 종래기술에 따르면, 각 층에 형성된 게이트 전극(12A)에 대하여 각 페이지별로 워드라인(18)을 형성해야한다. 따라서, 각 페이지 별로 워드라인(18)의 형성을 위한 면적이 요구되며, 그에 따라, 메모리 소자의 집적도를 향상시키는데 한계가 있다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 채널, 터널절연막, 전하트랩막 및 전하차단막이 차례로 형성된 수직채널형 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 제1목적으로 한다.
또한, 본 발명은 동일한 층에 형성된 복수의 메모리 셀이 하나의 페이지로서 동작되는데 적합한 수직채널형 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것ㅇ르 제2목적으로 한다.
이러한 목적을 달성하기 위해 제안된 본 발명은 수직채널형 비휘발성 메모리 소자 제조 방법에 있어서, 기판 상에, 복수의 희생막 및 층간절연막을 교대로 형성하는 단계; 상기 복수의 희생막 및 층간절연막을 식각하여 상기 기판을 노출시키는 복수의 채널용 트렌치를 형성하는 단계; 상기 채널용 트렌치 내에 채널용 막을 매립하여 상기 기판으로부터 돌출되는 복수의 채널을 형성하는 단계; 상기 복수의 희생막 및 층간절연막을 식각하여, 상기 복수의 채널 사이에 위치하는 홀타입 희생막 제거용 트렌치를 형성하는 단계; 상기 희생막 제거용 트렌치에 의해 노출되는 상기 복수의 희생막을 제거하여, 상기 채널의 측벽을 노출시키는 단계; 상기 노출된 채널의 측벽 상에 터널절연막, 전하포획막, 전하차단막 및 게이트 전극용 도전막을 차례로 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명은 수직채널형 비휘발성 메모리 소자에 있어서, 기판으로부터 수직으로 돌출된 채널; 상기 채널을 따라 적층된 복수의 메모리 셀을 포함하는 스트링을 포함하며, 동일한 층에 형성된 복수의 메모리 셀은 하나의 페이지로서 동작되는 것을 다른 특징으로 한다.
본 발명에 따르면, 채널을 먼저 형성한 후에, 터널절연막, 전하트랩막 및 전하차단막을 차례로 형성할 수 있다. 따라서, 터널절연막의 막질을 향상시킬 수 있으며, 단결정 실리콘으로 이루어진 채널을 형성하여 채널에서의 전류 흐름을 개선하고 문턱 전압 분포의 균일성을 향상시킬 수 있다.
또한, 동일한 층에 형성된 복수의 메모리 셀이 하나의 페이지로 동작되도록 형성함으로써, 워드라인 형성을 위해 요구되는 면적을 감소시킬 수 있으며, 그에 따라, 메모리 소자의 집적도를 더욱 향상시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어 서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 명세서에서는 설명의 편의를 위하여, 하부 선택 트랜지스터와 상부 선택 트랜지스터의 형성 단계는 생략하고, 복수의 메모리 셀을 형성하는 단계를 중심으로 설명하도록 하겠다.
도 6a 내지 도 13b는 본 발명의 일 실시예에 따른 수직채널형 비휘발성 메모리 소자 제조 방법을 설명하기 위한 도면으로서, 각 번호의 a 도는 중간 결과물의 단면도를 나타내며, 각 번호의 b 도는 a 도의 A-A' 높이에서의 평면도를 나타낸다.
도 6a 및 도 6b에 도시된 바와 같이, 소스 라인, 하부 선택트랜지스터 등 요구되는 하부구조물(미도시됨)이 형성된 기판(40) 상에 복수층의 층간절연막(41) 및 희생막(42)을 교대로 형성한다.
여기서, 소스 라인은 실리콘 기판, 전도성 물질막, 부도체에 불순물을 주입시킨 물질막 또는 금속막으로 이루어지는 것이 바람직하다. 또한, 층간절연막(41)은 스트링을 구성하는 복수의 메모리 셀을 상호 분리시키기 위한 것으로서, 산화막 예를 들어, SiO2로 이루어지는 것이 바람직하다.
여기서, 희생막(42)은 후속 공정에서 터널절연막, 전하포획막, 전하차단막 및 게이트 전극을 형성하기 위한 공간을 확보하기 위한 것으로서, 스트링을 구성하는 복수의 메모리 셀의 수에 대응되도록 반복하여 형성되는 것이 바람직하다.
또한, 후속 공정에서 복수층의 층간절연막(41)이 유지된 상태에서 희생막(42)만을 선택적으로 제거하여 터널절연막, 전하포획막, 전하차단막 및 게이트 전극을 형성하기 위한 공간을 확보하게 되므로, 희생막(42)은 층간절연막(41)과의 식각선택비가 큰 물질로 이루어지는 것이 바람직하다. 예를 들어, 산화막으로 이루어지는 층간절연막(41)을 형성하는 경우, 희생막(42)은 비정질 탄소막 또는 질화막 특히, Si3N4로 이루어지는 것이 더욱 바람직하다.
이어서, 층간절연막(41) 및 희생막(42)을 선택적으로 식각하여 기판(10)을 노출시키는 복수의 채널용 트렌치를 형성한다.
여기서, 채널용 트렌치는 제1방향 및 상기 제1방향과 교차되는 제2방향으로 배열되는 것이 바람직하며, 트렌치 간의 간격은 후속 공정에 의해 형성되는 터널절연막, 전하포획막, 전하차단막 및 게이트 전극의 두께를 고려하여 결정되는 것이 바람직하다.
또한, 채널용 트렌치는 홀타입으로 형성되는 것이 바람직하며, 채널용 트렌치의 폭은 1um 이하인 것이 바람직하다. 이와 같이, 홀타입 채널용 트렌치를 형성하는 경우, 채널 간의 간격을 감소시켜 메모리 소자의 집적도를 더욱 향상시킬 수 있다.
이어서, 채널용 트렌치 내에 채널용 막을 매립하여 기판(40)으로부터 돌출되는 복수의 채널(43)을 형성한다. 전술한 바와 같이, 홀타입의 채널용 트렌치에 채널용 막을 매립하는 경우, 필라형의 채널(43)을 형성함으로써 후속 공정들을 보다 용이하게 수행할 수 있다.
여기서, 채널(43)은 단결정 실리콘막을 성장시키거나, 다결정 실리콘막을 증착하여 형성하는 것이 바람직하다.
예를 들어, 단결정 실리콘막을 성장시켜 채널(43)을 형성하는 경우, 고온에서 실리콘 소스 가스 및 HCl 가스를 이용하여 채널(43)을 형성하는 것이 더욱 바람직하다. 본 발명에 따르면, 터널절연막, 전하트랩막 및 전하차단막을 형성하기에 앞서 채널(43)을 형성하므로, 단결정 실리콘막을 형성하는 과정에서 터널절연막, 전하트랩막 및 전하차단막이 손상될 염려가 없다. 따라서, 단결정 실리콘으로 이루어진 채널(43)을 형성하는 것이 가능해진다.
도 7a 및 도 7b에 도시된 바와 같이, 복수층의 희생막(42) 및 층간절연막(41)을 선택적으로 식각하여, 복수의 채널(43) 사이에 위치하는 홀타입 희생막 제거용 트렌치(T1)를 형성한다.
물론, 희생막 제거용 트렌치는 복수층의 희생막(42)을 제거하기 위한 것으로, 홀타입 뿐만 아니라 라인 타입 등 다양한 형상으로 형성될 수 있으나, 도시된 바와 같이, 홀타입의 희생막 제거용 트렌치(T1)를 형성하는 경우, 메모리 소자의 집적도를 더욱 향상시킬 수 있는 장점이 있다. 이를 보다 상세히 살펴보면 다음과 같다.
제1방향(I-I') 및 제1방향과 교차하는 제2방향(II-II')으로 배열된 복수의 채널(43) 사이에 홀타입의 희생막 제거용 트렌치(T1)를 형성하는 경우, 홀타입의 희생막 제거용 트렌치(T1)와 채널(43)을 상호 엇갈리게 배열시킴으로써, 희생막 제 거용 트렌치(T1)와 채널(43) 간의 간격(D2)을 더욱 감소시킬 수 있다.
제1방향으로 확장되는 라인 타입의 희생막 제거용 트렌치를 형성하는 경우, 희생막 제거용 트렌치와 채널(43) 간의 간격(D2)을 고려해야 하는 반면에, 홀타입의 희생막 제거용 트렌치(T1)와 채널(43)을 엇갈리게 배치하는 경우, 대각선 방향으로 희생막 제거용 트렌치(T1)와 채널(43) 간의 간격(D1)을 고려하게 되기 때문이다.
즉, 홀타입의 희생막 제거용 트렌치(T1)와 채널(43)을 엇갈리게 배치함으로써, 도 7b에 도시된 바와 같이, 희생막 제거용 트렌치(T1')와 채널(43) 간의 간격(D3)을 더욱 감소시킬 수 있으며, 이를 통해, 채널(43) 및 희생막 제거용 트렌치(T1)의 집적도를 보다 향상시킬 수 있다.
물론, 후속 공정에 의해 채널(43)의 측벽 상에 형성되는 터널절연막, 전하포획막 및 전하차단막(44)의 두께를 고려하여 희생막 제거용 트렌치(T1)와 채널(43) 간의 간격(D1)을 결정하는 것이 바람직하다.
여기서, 희생막 제거용 트렌치(T1)는 복수층의 희생막(42)을 제거하기 위한 것이므로, 희생막 제거용 트렌치(T1)는 적어도 최하층의 희생막(42)을 노출시킬 수 있는 깊이(D1)로 형성되는 것이 바람직하다. 이러한 경우, 희생막 제거용 트렌치(T1)의 내벽을 통해 복수층의 희생막(12)을 모두 노출시킬 수 있으며, 이를 통해 희생막(42)을 모두 제거할 수 있다.
본 명세서에서는 설명의 편의를 위하여, 도 7a에 채널(43)과 희생막 제거용 트렌치(T1)의 단면이 함께 보이는 단면도를 제시하였으며, 앞서 설명한 바와 같이, 채널(43)과 희생막 제거용 트렌치(T1') 간의 간격(D3)을 감소시키는 경우, 단면 상으로 채널(43)과 희생막 제거용 트렌치(T1)가 겹치게 배열될 수도 있다.
여기서, 홀타입 희생막 제거용 트렌치(T1)은 1um 이하의 폭을 갖도록 형성되는 것이 바람직하다.
도 8a 및 도 8b에 도시된 바와 같이, 희생막 제거용 트렌치(T1)에 의해 노출되는 복수층의 희생막(42)을 제거하여 채널(43)의 측벽을 노출시킨다. 이때, 희생막(42) 제거에 의해 희생막 제거용 트렌치(T2)가 채널(43)의 측벽까지 확장된다.
여기서, 희생막(42) 제거 단계는 복수층의 층간절연막(41)은 그대로 유지되는 상태에서, 희생막(42)만을 선택적으로 제거하도록 수행된다. 따라서, 희생막(42)이 제거된 공간을 통해 채널(43)의 측벽이 소정 간격으로 노출되며(도면 부호 "①" 참조), 희생막(42)이 제거된 공간에는 후속 공정에서, 터널절연막, 전하포획막, 전하차단막 및 게이트 전극이 형성된다.
전술한 바와 같이, 층간절연막(41)이 SiO2막으로 이루어지고, 희생막(42)은 Si3N4막으로 이루어지는 경우, 희생막(42) 제거 단계는 50 내지 200℃의 온도에서 인산 예를 들어, H3PO4를 이용하여 수행되는 것이 바람직하다. 이러한 경우, 화학식 1과 같은 반응을 통해 희생막(42)만을 선택적으로 제거할 수 있다.
Si3N4 + 4H3PO4 + 12H2O -> 3Si(OH)4 + 4NH4H2PO4
SiO2 + 2H2O -> Si(OH)4
도 9a 및 도 9b에 도시된 바와 같이, 채널(43)이 노출된 결과물의 전면을 따라 터널절연막, 전하포획막 및 전하차단막(44)을 차례로 형성한다. 이로써, 노출된 채널(43)의 측벽 상에 터널절연막, 전하포획막 및 전하차단막(44)이 차례로 형성되며, 복수층의 층간절연막(41) 사이의 희생막 제거용 트렌치(T3)의 폭이 감소하게 된다. 도면상에서는 터널절연막, 전하포획막 및 전하차단막을 하나의 막으로 도시하였으며, 도면 번호 "44"를 통해 나타내었다.
이때, 희생막(42)이 제거된 결과물의 전면을 따라, 터널절연막, 전하포획막 및 전하차단막(44)을 차례로 형성함에 있어서, 터널절연막, 전하포획막 및 전하차단막(44)은 복수층의 층간절연막(41) 사이의 공간을 완전히 매립하지 않을 정도의 소정 두께로 형성되는 것이 바람직하다. 즉, 복수층의 층간절연막 사이가 어느 정도 오픈될 수 있을 정도, 다시 말해, 게이트 전극이 형성될 공간을 확보할 수 있을 정도의 소정 두께로 터널절연막, 전하포획막 및 전하차단막(44)을 형성하는 것이 바람직하다. 이를 통해, 층간절연막(41)과 후속 공정에 의해 형성되는 게이트 전극용 도전막(45) 사이에 스페이서로서, 터널절연막, 전하포획막 및 전하차단막(44)을 개재시킬 수 있다.
여기서, 터널절연막은 1 내지 200Å의 두께로 형성되는 것이 바람직하고, 전하포획막은 1 내지 500Å의 두께로 형성되는 것이 바람직하고, 전하차단막은 1 내지 500Å의 두께로 형성되는 것이 바람직하다.
또한, 전하포획막은 전하를 트랩시키기 위한 전하트랩막 또는 전하를 저장시키기 위한 전하저장막으로 이루어질 수 있는데, 전하트랩막의 경우 질화막으로 이루어지는 것이 바람직하며, 전하저장막의 경우 다결정 실리콘막으로 이루어지는 것이 바람직하다. 또한, 전하차단막은 고유전상수를 갖는 물질로 이루어지는 것이 바람직하다.
이어서, 채널을 따라 적층된 복수의 메모리 셀의 게이트 전극 형성 공정이 수행된다. 여기서, 게이트 전극은 전하차단막 사이의 오픈된 영역 내에 게이트 전극용 도전막을 매립함으로써 형성되며, 게이트 전극이 형성된 희생막 제거용 트렌치 내에 절연막을 매립하여 게이트 전극 분리막을 형성하게 된다.
이하, 도 10a 내지 도 11b에서는 본 발명의 제1 실시예로서, 중심영역이 오픈되도록 게이트 전극용 도전막을 매립하는 경우의 게이트 전극 형성 방법에 대해 설명하며, 도 12a 내지 도 13b에서는 본 발명의 제2 실시예로서, 희생막 제거용 트렌치(T3)가 완전히 매립되도록 게이트 전극용 도전막을 매립하는 경우의 게이트 전극 형성 방법에 대해 설명하도록 한다.
본 발명의 제1 실시예에 따른 게이트 전극 형성 방법에 대해 살펴보면, 다음과 같다.
도 10a 및 도 10b에 도시된 바와 같이, 전하차단막 사이의 오픈된 영역을 매립하되, 희생막 제거용 트렌치(T3)의 중심 영역(C)이 오픈되도록 게이트 전극용 도 전막(45)을 형성한다. 그에 따라, 중심 영역(C)은 홀타입의 트렌치 형상을 갖게 되며, 그 내벽을 따라 게이트 전극용 도전막(45)이 형성되어 있게 된다.
여기서, 게이트 전극용 도전막(45)은 다결정 실리콘막, 금속막, 다결정 실리콘과 금속 산화물의 조합 또는 금속화합물로 이루어지는 것이 바람직하며, 금속화합물은 예를 들어, CoSix 또는 NiSi로 이루어지는 것이 더욱 바람직하다.
도 11a 및 도 11b에 도시된 바와 같이, 오픈된 중심 영역(C)의 내벽을 따라 형성된 게이트 전극용 도전막(45)을 제거하여, 채널을 따라 적층된 복수의 메모리 셀들의 게이트 전극(45A) 각각을 분리시킨다.
여기서, 내벽을 따라 형성된 게이트 전극용 도전막(45)은 건식식각 공정 또는 습식 식각 공정에 의해 제거되는 것이 바람직하다.
이어서, 내벽을 따라 형성된 게이트 전극용 도전막(45)이 제거된 중심 영역(C) 내에 절연막(46)을 매립한다. 여기서, 절연막(46)은 복수층의 게이트 전극을 각각 분리시키는 게이트 전극 분리막으로서, 산화막으로 이루어지는 것이 바람직하다.
본 발명의 제2 실시예에 따른 게이트 전극 형성 방법에 대해 살펴보면, 다음과 같다.
도 12a 및 도 12b에 도시된 바와 같이, 터널절연막, 전하포획막 및 전하차단막(44)이 형성된 결과물의 전체 구조상에, 게이트 전극용 도전막(45)을 형성한다. 이때, 게이트 전극용 도전막(45)에 의해 희생막 제거용 트렌치(T3)가 완전히 매립 된다.
도 13a 및 도 13b에 도시된 바와 같이, 게이트 전극용 도전막(45)을 선택적으로 식각하여, 채널(43)을 따라 적층되는 복수의 메모리 셀의 게이트 전극(45A)을 각각 분리시킨다.
여기서, 게이트 전극용 도전막(45)의 식각 공정은 전면 식각(blanket etch)공정에 의해 수행되는 것이 바람직하다. 이와 같이 전면 식각을 수행하는 경우, 메모리 셀(MC) 영역의 최상부에 형성된 터널절연막, 전하포획막 및 전하차단막(44)이 식각 베리어로서의 역할을 하게 되므로, 메모리 셀(MC)들 사이에 매립된 게이트 전극용 도전막(45)만이 선택적으로 식각된다. 따라서, 별도의 마스크 패턴을 형성할 필요없이, 메모리 셀(MC)들의 게이트 전극을 각각 분리시킬 수 있다.
이어서, 게이트 전극용 도전막(45)이 식각된 영역 내에 절연막(46)을 매립한다. 여기서, 절연막(46)은 복수층의 게이트 전극을 각각 분리시키는 게이트 전극 분리막으로서, 산화막으로 이루어지는 것이 바람직하다.
이로써, 기판(40) 상에 층간절연막(41)과 교대로 적층된 게이트 전극(45A); 복수층의 게이트 전극(45A) 및 층간절연막(41) 내에 매립되고, 기판(40)으로부터 수직으로 돌출된 채널(43); 및 게이트 전극(45A)과 채널(43)의 측벽 간에 개재된 터널절연막, 전하포획막 및 전하차단막(44)을 포함하는 메모리 셀이 형성된다. 또한, 채널(43)을 따라 적층된 복수의 메모리 셀(MC)을 통해, 기판(40)으로부터 수직으로 배열되는 스트링(ST) 구조가 형성된다.
여기서, 채널(43)을 따라 적층된 복수의 메모리 셀(MC)은 게이트 전극(45A) 및 층간절연막(41)내에 매립된 절연막(46) 즉, 게이트 전극 분리막에 의해 게이트 전극(45A)이 각각 분리된다. 또한, 동일한 층에 형성된 복수의 메모리 셀(MC)은 게이트 전극(45A)은 공유하므로, 하나의 페이지(PAGE)로서 리드 동작을 수행하게 된다.
이때, 메모리 셀(MC)의 게이트 전극(45A) 측벽에는 터널절연막, 전하포획막 및 전하차단막(44)으로 이루어지는 스페이서(SP)가 구비되는데, 스페이서(SP)는 예를 들어, ONO(Oxide-Nitride-Oxide)막으로 이루어질 수 있다.
전술한 바와 같은 본 발명에 따르면, 채널(43)을 먼저 형성한 후에, 터널절연막, 전하트랩막 및 전하차단막(44)을 차례로 형성할 수 있다. 따라서, 터널절연막의 막질을 향상시킬 수 있으며, 단결정 실리콘으로 이루어진 채널(43)을 형성하여 채널(43)에서의 전류 흐름을 개선하고 문턱 전압 분포의 균일성을 향상시킬 수 있다.
특히, 홀타입의 희생막 제거용 트렌치를 형성하여 메모리 소자의 집적도를 향상시킬 수 있으며, 나아가, 동일한 층에 형성된 복수의 메모리 셀이 하나의 페이지로 동작되도록 형성함으로써, 워드라인 형성을 위해 요구되는 면적을 감소시켜 메모리 소자의 집적도를 더욱 향상시킬 수 있다.
도 14a 내지 도 14c는 본 발명의 일 실시예에 따른 비트라인 및 워드라인 형 성 공정을 설명하기 위한 도면이다.
도 14a는 비트라인이 형성된 중간결과물의 단면도를 나타낸다. 도시된 바와 같이, 채널(43)의 표면을 노출시킨 후, 채널(43)과 연결되는 즉, 복수의 채널(43)들을 연결시키는 비트라인(47)을 형성한다. 물론, 채널(43)과 연결되는 콘택 플러그를 형성한 후에, 비트라인을 형성할 수 있다.
도 14b는 워드라인이 형성된 중간결과물의 단면도를 나타내며, 도 14c는 워드라인이 형성된 중간결과물의 사시도를 나타낸다. 도시된 바와 같이, 층간절연막(41), 터널절연막, 전하포획막 및 전하차단막(44), 게이트 전극(45A) 등의 기 형성된 막들을 패터닝하여, 채널(43)을 따라 적층된 복수의 메모리 셀의 게이트 전극 각각을 노출시킨다.
이어서, 복수의 메모리 셀의 각 게이트 전극으로 연결되는 워드라인(48)을 형성한다. 물론, 각 게이트 전극으로 연결되는 콘택 플러그를 형성한 후에, 워드라인을 형성할 수 있다.
이때, 동일한 층에 형성된 복수의 메모리 셀이 하나의 페이지(PAGE)로 동작되도록 형성되므로, 하나의 층에 대해 하나의 워드라인(48)이 형성된다. 따라서, 종래에 비해 워드라인(48)의 갯수를 줄일 수 있으며, 그에 따라, 워드라인 형성을 위해 요구되는 면적을 종래에 비해 상당히 감소시킬 수 있다. 즉, 메모리 소자의 집적도를 더욱 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었 으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 4b는 종래기술에 따른 수직채널형 비휘발성 메모리 소자 제조 방법을 설명하기 위한 도면.
도 5는 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 워드라인 형성 공정을 설명하기 위한 사시도.
도 6a 내지 도 13b는 본 발명의 일 실시예에 따른 수직채널형 비휘발성 메모리 소자 제조 방법을 설명하기 위한 도면.
도 14a 내지 도 14c는 본 발명의 일 실시예에 따른 비트라인 및 워드라인 형성 공정을 설명하기 위한 도면.
[도면의 주요 부분에 대한 부호의 설명]
40: 기판 41: 층간절연막
42: 희생막 43: 채널
44: 터널절연막, 전하포획막 및 전하차단막
45: 게이트 전극용 도전막 45A: 게이트 전극
46: 절연막

Claims (17)

  1. 기판 상에, 복수의 희생막 및 층간절연막을 교대로 형성하는 단계;
    상기 복수의 희생막 및 층간절연막을 식각하여 상기 기판을 노출시키는 복수의 홀타입 채널용 트렌치를 형성하는 단계;
    상기 홀타입 채널용 트렌치 내에 채널용 막을 매립하여 상기 기판으로부터 돌출되는 복수의 채널을 형성하는 단계;
    상기 복수의 희생막 및 층간절연막을 식각하여, 상기 복수의 채널 사이에 위치하는 홀타입 희생막 제거용 트렌치를 형성하는 단계;
    상기 홀타입 희생막 제거용 트렌치에 의해 노출되는 상기 복수의 희생막을 제거하여, 상기 채널의 측벽을 노출시키는 단계;
    상기 노출된 채널의 측벽 상에 터널절연막, 전하포획막, 전하차단막 및 게이트 전극용 도전막을 차례로 형성하는 단계
    를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 희생막은,
    상기 층간절연막보다 식각률이 큰 물질로 이루어지는
    수직채널형 비휘발성 메모리 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 희생막은,
    질화막 또는 비정질 탄소막으로 이루어지고,
    상기 층간절연막은,
    산화막으로 이루어지는
    수직채널형 비휘발성 메모리 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 터널절연막, 전하포획막, 전하차단막 및 게이트 전극용 도전막 형성 단계는,
    상기 채널의 측벽이 노출된 결과물의 전면을 따라 상기 터널절연막, 전하포획막 및 전하차단막을 차례로 형성하는 단계;
    상기 전하차단막 사이의 오픈된 영역 내에 게이트 전극용 도전막을 매립하여 상기 채널을 따라 적층되는 복수의 메모리 셀의 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극이 형성된 희생막 제거용 트렌치 내에 절연막을 매립하는 단계
    를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 게이트 전극 형성 단계는,
    상기 희생막 제거용 트렌치의 중심 영역이 오픈되도록 게이트 전극용 도전막을 형성하는 단계; 및
    오픈된 상기 중심 영역의 내벽을 따라 형성된 게이트 전극용 도전막을 제거하여 상기 게이트 전극을 각각 분리시키는 단계
    를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 터널절연막, 전하포획막, 전하차단막 및 게이트 전극용 도전막 형성 단계는,
    상기 채널의 측벽이 노출된 결과물의 전면을 따라 상기 터널절연막, 전하포획막 및 전하차단막을 차례로 형성하는 단계;
    상기 터널절연막, 전하포획막 및 전하차단막이 형성된 결과물의 전체 구조 상에, 게이트 전극용 도전막을 형성하는 단계;
    상기 게이트 전극용 도전막을 선택적으로 식각하여, 상기 채널을 따라 적층되는 복수의 메모리 셀의 게이트 전극을 각각 분리시키는 단계; 및
    상기 게이트 전극용 도전막이 식각된 영역 내에 절연막을 매립하는 단계
    를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 터널절연막, 전하포획막, 전하차단막 및 게이트 전극용 도전막 형성 단계 후에,
    상기 채널과 연결되는 비트라인을 형성하는 단계
    를 더 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
  8. 제 1 항에 있어서,
    상기 터널절연막, 전하포획막, 전하차단막 및 게이트 전극용 도전막 형성 단계 후에,
    기형성된 막들을 패터닝하여, 상기 채널을 따라 적층된 복수의 메모리 셀의 게이트 전극을 노출시키는 단계; 및
    상기 복수의 메모리 셀의 각 게이트 전극과 연결되는 워드라인을 형성하는 단계
    를 더 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
  9. 제 1 항에 있어서,
    상기 희생막 제거용 트렌치는,
    적어도 최하층의 상기 희생막을 노출시킬 수 있는 깊이로 형성되는
    수직채널형 비휘발성 메모리 소자 제조 방법.
  10. 제 1 항에 있어서,
    상기 채널은,
    단결정 실리콘막 또는 다결정 실리콘막으로 이루어지는
    수직채널형 비휘발성 메모리 소자 제조 방법.
  11. 제 1 항에 있어서,
    상기 전하포획막은,
    질화막 또는 다결정 실리콘막으로 이루어지는
    수직채널형 비휘발성 메모리 소자 제조 방법.
  12. 제 1 항에 있어서,
    상기 터널절연막, 전하포획막, 전하 차단막 및 게이트 전극용 도전막 형성 단계는,
    상기 게이트 전극용 도전막과 층간절연막 사이에, 스페이서로서, 상기 터널절연막, 전하포획막 및 전하 차단막을 개재시키는
    수직채널형 비휘발성 메모리 소자 제조 방법.
  13. 삭제
  14. 삭제
  15. 기판으로부터 수직으로 돌출된 채널;
    상기 채널을 따라 적층된 복수의 메모리 셀을 포함하는 스트링
    을 포함하며,
    동일한 층에 형성된 복수의 메모리 셀은 하나의 페이지로서 동작되고,
    상기 메모리 셀은,
    상기 기판 상에 층간절연막과 교대로 적층된 게이트 전극;
    복수층의 상기 게이트 전극 및 층간절연막 내에 매립되는 상기 채널; 및
    상기 게이트 전극과 채널의 측벽 간에 개재된 터널절연막, 전하포획막 및 전하차단막을 포함하고,
    상기 채널을 따라 적층된 복수의 메모리 셀은,
    상기 게이트 전극 및 층간절연막 내에 매립된 게이트 전극 분리막에 의해 게이트 전극이 각각 분리된
    수직채널형 비휘발성 메모리 소자.
  16. 제 15 항에 있어서,
    상기 메모리 셀은,
    상기 층간절연막과 게이트 전극 간에 개재된 스페이서
    를 더 포함하는 수직채널형 비휘발성 메모리 소자.
  17. 제 16 항에 있어서,
    상기 스페이서는,
    상기 터널절연막, 전하포획막 및 전하 차단막으로 이루어지는
    수직채널형 비휘발성 메모리 소자.
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