KR20100078776A - 수직셀구조의 전하트랩형 비휘발성메모리장치 제조 방법 - Google Patents
수직셀구조의 전하트랩형 비휘발성메모리장치 제조 방법 Download PDFInfo
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Abstract
본 발명은 수직셀의 틀을 안정적으로 형성할 수 있는 수직셀구조의 전하트랩형 비휘발성메모리장치 제조 방법을 제공하기 위한 것으로, 본 발명의 전하트랩형 비휘발성메모리장치 제조 방법은 반도체기판 상부에 비정질카본막과 산화막을 번갈아 적층하여 수직셀 틀을 형성하는 단계; 상기 수직셀 틀을 식각하여 상기 반도체기판을 노출시키는 제1트렌치를 형성하는 단계; 상기 제1트렌치 내에 매립되며 서로 분리된 수직채널을 형성하는 단계; 상기 수직셀 틀을 식각하여 수직셀 스트링을 분리하는 제2트렌치를 형성하는 단계; 상기 제2트렌치에 의해 노출된 상기 수직셀틀의 비정질카본막을 제거하여 상기 수직채널의 측벽을 노출시키는 언더컷을 형성하는 단계; 및 상기 언더컷에 터널절연막, 전하트랩막, 전하 차단막 및 게이트 전극을 차례로 형성하는 단계를 포함하고, 상술한 본 발명은 식각 선택비가 거의 무한대에 가깝기 때문에 산화막의 손상이 거의 발생하지 않으며, 이에 따라 수직셀틀의 구조를 안정적으로 확보하여 신뢰성을 향상시킬 수 있는 효과가 있다.
전하트랩형, 비휘발성메모리장치, 수직셀, 언더컷, 비정질카본막
Description
본 발명은 비휘발성메모리장치 제조 방법에 관한 것으로서, 특히 수직셀 구조의 전하트랩형 비휘발성메모리장치 제조 방법에 관한 것이다.
수직셀(Vertical Cell) 구조의 전하트랩형 비휘발성메모리장치를 형성하기 위해서는 서로 다른 두개의 층을 연속해서 반복적으로 적층한 후 채널(Channel)을 형성하고 두 개의 층 중에서 하나를 제거하여 남아 있는 층은 절연층으로 사용하고 제거된 공간에 실리콘 산화막과 전하트랩층(Charge Trap)인 실리콘 질화막, 블록킹층(Blocking Layer)인 실리콘 산화막을 적층하여 수직셀을 형성한다.
도 1은 종래기술에 따른 수직셀구조의 전하트랩형 비휘발성메모리장치를 도시한 평면도이고, 도 2a 내지 도 2e는 종래기술에 따른 수직셀구조의 전하트랩형 비휘발성메모리장치를 도시한 도면이다. 이하, 도 2a 내지 도 2e는 도 1의 A-A' 방향 및 B-'방향에 따른 공정단면도를 동시에 도시하고 있다.
도 2a에 도시된 바와 같이, 반도체기판(11) 상에 제1층간절연막(12)을 형성한 후, 반도체기판(11) 내에 이온주입을 진행하여 소스라인(source line, 13)을 형성한다.
이어서, 제1층간절연막(12) 상에 질화막(14)과 산화막(15)을 번갈아 수회 적층한다.
이어서, 수직셀 구조를 형성하기 위해 번갈아 적층된 산화막과 질화막의 적층구조물을 식각하여 소스라인(13)을 노출시키는 제1트렌치(도시 생략)를 형성한다. 이어서, 제1트렌치를 매립하도록 수직채널용 실리콘막(16)을 성장시킨다.
도 2b에 도시된 바와 같이, 실리콘막을 선택적으로 식각하여 서로 분리되는 수직채널(16A)을 형성한다.
도 2c에 도시된 바와 같이, 수직채널 사이의 공간을 매립하는 제2층간절연막(17)을 형성한 후, 수직셀 및 게이트라인을 형성하기 위한 마스크 및 식각을 진행한다. 이에 따라, 제2트렌치(18)가 형성된다.
도 2d에 도시된 바와 같이, 제2트렌치를 통해 습식식각을 진행하여 질화막(14)을 선택적으로 제거한다. 이에 따라 언더컷(Undercut, 19)이 형성된다.
도 2e에 도시된 바와 같이, 터널절연막, 전하트랩막 및 블록킹막을 순차적으로 형성한 후 셀분리 식각을 진행한다. 이에 따라, 언더컷 내부에만 터널절연막, 전하트랩막 및 블록킹막이 잔류한다. 설명의 편의상 터널절연막, 전하트랩막 및 블록킹막을 통틀어 도면부호 '20'으로 도시하기로 한다.
이어서, 언더컷이 채워지도록 제2트렌치 내부에 게이트전극(21)용 도전막을 형성한 후 에치백한다. 이에 따라, 언더컷에만 게이트전극(21)이 잔류한다.
종래 기술에서는 두 개의 적층 물질로 질화막(14)과 산화막(15)을 사용하여 습식 식각을 이용하여 질화막(14)을 제거하는 방법을 사용하였다.
그러나, 종래기술은 습식 식각에 의해서 질화막(14) 식각시 산화막(15)이 어느 정도 식각되기 때문에 그 형태를 유지하지 못하고 막질이 깨지는 문제가 발생한다. 이에 따라 수직셀의 틀이 구조적으로 불안정해진다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 수직셀의 틀을 안정적으로 형성할 수 있는 수직셀구조의 전하트랩형 비휘발성메모리장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 전하트랩형 비휘발성메모리장치 제조 방법은 반도체기판 상부에 비정질카본막과 산화막을 번갈아 적층하여 수직셀 틀을 형성하는 단계; 상기 수직셀 틀을 식각하여 상기 반도체기판을 노출시키는 제1트렌치를 형성하는 단계; 상기 제1트렌치 내에 매립되며 서로 분리된 수직채널을 형성하는 단계; 상기 수직셀 틀을 식각하여 수직셀 스트링을 분리하는 제2트렌치를 형성하는 단계; 상기 제2트렌치에 의해 노출된 상기 수직셀틀의 비정질카본막을 제거하여 상기 수직채널의 측벽을 노출시키는 언더컷을 형성하는 단계; 및 상기 언더컷에 터널절연막, 전하트랩막, 전하 차단막 및 게이트 전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 언더컷은 상기 비정질카본막을 플라즈마식각으로 제거하여 형성하는 것을 특징으로 하며, 상기 플라즈마식각은 다운스트림(Down stream) 방식을 이용하는 것을 특징으로 한다.
상술한 본 발명은 언더컷을 갖는 수직셀틀을 형성하기 위해 비정질카본막을 건식 식각 방식으로 제거하기 때문에 공정이 단순하다.
또한, 종래 습식 식각에서 수직셀의 틀이 되는 산화막이 손상 되기 쉽지만 본 발명은 비정질카본막 식각시 산화막의 식각 선택비가 거의 무한대에 가깝기 때문에 산화막의 손상이 거의 발생하지 않는다. 이에 따라 수직셀틀의 구조를 안정적으로 확보하여 신뢰성을 향상시킬 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 수직셀의 틀을 형성하기 위해 산화막과 질화막의 적층 대신 산화막과 비정질카본막을 사용한다. 이 경우 산화막을 남기고 비정질카본막을 제거하면 된다. 특히 비정질 카본막은 다운스트림(Down Stream) 방식의 플라즈마(Plasma)에 의한 건식 식각 방식으로 제거 할 수 있다. 다운스트림 방식의 플라즈마 식각은 공정이 단순할 뿐아니라 산화막의 손상이 없기 때문에 수직셀틀의 모양을 안정적으로 보전하기 용이하다.
도 3은 본 발명의 실시예에 따른 수직셀구조의 전하트랩형 비휘발성메모리장치를 도시한 평면도이고, 도 4a 내지 도 4g는 본 발명의 실시예에 따른 전하트랩형 비휘발성메모리장치의 제조 방법을 도시한 공정 단면도이다. 이하, 도 4a 내지 도 4g는 도 3의 A-A' 방향 및 B-'방향에 따른 공정단면도를 동시에 도시하고 있다.
도 4a에 도시된 바와 같이, 반도체기판(31) 상에 제1층간절연막(32)을 형성한 후, 반도체기판(31) 내에 이온주입을 진행하여 소스라인(source line, 33)을 형성한다.
이어서, 제1층간절연막(32) 상에 비정질카본막(34)과 산화막(35)을 번갈아 수회 적층하여 수직셀 틀(100)을 형성한다. 여기서, 번갈아 적층할 때 그 횟수는 4회 내지 64회 정도로 한다. 산화막(35)은 실리콘산화막을 포함할 수 있다. 제1층간절연막(32)이 산화막인 경우, 설명의 편의상 수직셀 틀(100)은 제1층간절연막(32)도 포함한다고 가정한다.
이어서, 수직셀 구조를 형성하기 위해 번갈아 적층된 산화막(35)과 비정질카본막(34)의 수직셀틀(100)을 식각하여 소스라인(33)을 노출시키는 제1트렌치(36)를 형성한다. 도 5a는 제1트렌치의 모양을 도시한 평면도로서, 수직셀틀(100)을 식각하여 라인형태의 제1트렌치(36)가 복수개 형성된다.
도 4b에 도시된 바와 같이, 제1트렌치(36)를 매립하도록 수직채널용 실리콘막(37)을 성장시킨다. 이때, 수직채널용 실리콘막(37)은 단결정실리콘막 또는 다결정실리콘막을 포함할 수 있으며, 선택적에피택셜성장(Selective Epitaxial Growth) 공정을 통해 형성할 수 있다. 도 5b는 실리콘막의 모양을 도시한 평면도로서, 수직셀틀(100)에 형성된 제1트렌치를 실리콘막(37)이 채우고 있다.
도 4c에 도시된 바와 같이, 실리콘막(37)을 선택적으로 식각하여 이웃하는 것끼리 서로 분리되는 수직채널(37A)을 형성한다. 수직채널(37A)은 기둥(pillar) 형태를 갖는다. 도 5c는 수직채널의 모양을 도시한 평면도로서, 수직셀틀(100)에 형성된 제1트렌치를 수직채널(37A)이 채우고 있으며, 수직채널(37A)은 이웃한 것끼리 서로 분리됨을 알 수 있다. 수직채널(37A)이 형성된 후에 제1트렌치(36)의 일부(36A)가 다시 개방될 수 있다.
도 4d에 도시된 바와 같이, 수직채널(37A) 사이의 공간(도 4c의 36A)을 매립하는 제2층간절연막(38)을 형성한 후, 수직셀 및 게이트라인을 형성하기 위한 마스크 및 식각을 진행한다. 이에 따라, 수직 채널(37A) 사이에 제2트렌치(39)가 형성된다. 도 5d는 제2트렌치의 모양을 도시한 평면도로서, 수직채널(37A) 사이에 제2트렌치(39)가 라인형태를 갖고 형성된다. 제2트렌치(39)는 이웃하는 수직셀 스트링(String)을 서로 분리시키는 역할을 한다.
도 4e에 도시된 바와 같이, 제2트렌치에 의해 노출된 비정질카본막(34)을 선택적으로 제거한다. 이에 따라 수직채널(37A)의 측벽을 노출시키는 언더컷(Undercut, 40)이 형성된다. 결국, 언더컷(40)을 갖는 수직셀틀(100A)이 완성된다.
비정질카본막(34)을 제거하기 위해 산화막(35)의 손상을 방지할 수 있는 식각 방법을 적용한다. 바람직하게, 비정질카본막(34)은 건식식각 방법으로 제거하며, 더욱 바람직하게는 다운스트림 방식의 플라즈마(Down stream plasma)에 의한 건식식각 방법을 이용하여 제거한다. 다운스트림 방식의 플라즈마식각시 O2와 같은 산소계열의 가스를 이용한다.
다운스트림방식의 플라즈마를 이용한 건식식각은 산화막(35)의 손상을 방지하면서도 식각공정이 단순하기 때문에 수직셀틀(100A)의 모양을 보전하기가 용이하다. 다운스트림 방식의 플라즈마를 이용한 건식식각은 O2와 같은 산소계열의 가스를 이용하여 진행할 수 있다.
도 4f에 도시된 바와 같이, 언더컷을 포함한 전면에 터널절연막, 전하트랩막 및 블록킹막을 순차적으로 형성한 후 셀분리 식각을 진행한다. 이에 따라, 언더컷 내부에만 터널절연막, 전하트랩막 및 블록킹막이 잔류한다. 설명의 편의상 터널절연막, 전하트랩막 및 블록킹막을 통틀어 도면부호 '41'으로 도시하기로 한다.
도 4g에 도시된 바와 같이, 언더컷이 채워지도록 게이트전극(42)용 도전막을 형성한 후 에치백하여 각각의 셀별로 게이트전극을 분리시킨다. 이에 따라, 언더컷에만 게이트전극(42)이 잔류하며, 게이트전극(42)은 각각의 수직셀의 게이트전극이 된다. 도 5e는 게이트전극의 모양을 도시한 평면도로서, 수직채널(37A)의 양쪽 측벽에 게이트전극(42)이 라인형태를 갖고 형성된다.
게이트전극(42)은 컨트롤게이트(Control gate)라 일컫는다.
도시하지 않았지만, 후속 공정으로 제2트렌치를 매립하도록 제2층간절연막을 형성한 후 각각의 스트링을 분리시킨다. 이후, 비트라인 및 금속배선 등을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 수직셀구조의 전하트랩형 비휘발성메모리장치를 도시한 평면도.
도 2a 내지 도 2e는 종래기술에 따른 수직셀구조의 전하트랩형 비휘발성메모리장치를 도시한 도면.
도 3은 본 발명의 실시예에 따른 수직셀구조의 전하트랩형 비휘발성메모리장치를 도시한 평면도.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 전하트랩형 비휘발성메모리장치의 제조 방법을 도시한 공정 단면도.
도 5a는 제1트렌치의 모양을 도시한 평면도.
도 5b는 실리콘막의 모양을 도시한 평면도.
도 5c는 수직채널의 모양을 도시한 평면도.
도 5d는 제2트렌치의 모양을 도시한 평면도.
도 5e는 게이트전극의 모양을 도시한 평면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 제1층간절연막
33 : 소스라인 34 : 비정질카본막
35 : 산화막 36 : 제1트렌치
37A : 수직채널 39 : 제2트렌치
42 : 게이트전극 100A : 수직셀 틀
Claims (7)
- 반도체기판 상부에 비정질카본막과 산화막을 번갈아 적층하여 수직셀 틀을 형성하는 단계;상기 수직셀 틀을 식각하여 상기 반도체기판을 노출시키는 제1트렌치를 형성하는 단계;상기 제1트렌치 내에 매립되며 서로 분리된 수직채널을 형성하는 단계;상기 수직셀 틀을 식각하여 수직셀 스트링을 분리하는 제2트렌치를 형성하는 단계;상기 제2트렌치에 의해 노출된 상기 수직셀틀의 비정질카본막을 제거하여 상기 수직채널의 측벽을 노출시키는 언더컷을 형성하는 단계; 및상기 언더컷에 터널절연막, 전하트랩막, 전하 차단막 및 게이트 전극을 차례로 형성하는 단계를 포함하는 전하트랩형 비휘발성메모리장치 제조 방법.
- 제1항에 있어서,상기 언더컷은,상기 비정질카본막을 플라즈마식각으로 제거하여 형성하는 전하트랩형 비휘발성메모리장치 제조 방법.
- 제2항에 있어서,상기 플라즈마식각은 다운스트림(Down stream) 방식을 이용하는 전하트랩형 비휘발성메모리장치 제조 방법.
- 제3항에 있어서,상기 다운스트림방식의 플라즈마식각은 산소 계열의 가스를 이용하는 전하트랩형 비휘발성메모리장치 제조 방법.
- 제1항에 있어서,상기 비정질카본막과 산화막은 4회 내지 64회 번갈아 적층하는 전하트랩형 비휘발성메모리장치 제조 방법.
- 제1항에 있어서,상기 수직채널은 단결정실리콘막 또는 다결정실리콘막을 포함하는 전하트랩형 비휘발성메모리장치 제조 방법.
- 제1항에 있어서,상기 산화막은 실리콘산화막을 포함하는 전하트랩형 비휘발성메모리장치 제조 방법.
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| KR1020080137131A KR20100078776A (ko) | 2008-12-30 | 2008-12-30 | 수직셀구조의 전하트랩형 비휘발성메모리장치 제조 방법 |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102479791A (zh) * | 2010-11-19 | 2012-05-30 | 海力士半导体有限公司 | 非易失性存储器件及其制造方法 |
| US9111799B2 (en) | 2010-05-25 | 2015-08-18 | Samsung Electronics Co., Ltd. | Semiconductor device with a pick-up region |
| KR20150108179A (ko) * | 2014-03-17 | 2015-09-25 | 에스케이하이닉스 주식회사 | 반도체 장치 |
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-
2008
- 2008-12-30 KR KR1020080137131A patent/KR20100078776A/ko not_active Application Discontinuation
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