KR101984449B1 - 실리콘-온-인슐레이터 기판으로 임베디드 메모리 디바이스를 제조하는 방법 - Google Patents

실리콘-온-인슐레이터 기판으로 임베디드 메모리 디바이스를 제조하는 방법 Download PDF

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Abstract

동일한 실리콘-온-인슐레이터 기판 상에 메모리 셀들 및 로직 디바이스들을 갖는 반도체 디바이스를 형성하는 방법이 개시된다. 본 방법은, 실리콘, 실리콘 바로 위의 제1 절연 층, 및 제1 절연 층 바로 위의 실리콘 층을 포함하는 기판을 제공하는 단계를 포함한다. 실리콘은, 실리콘 층이 기판의 제2 (로직 디바이스) 영역에 대해 기판의 제1 (메모리) 영역에서 더 두껍도록 기판의 제1 영역에서는 실리콘 층 상에서 에피텍셜로 성장되지만 기판의 제2 영역에서는 성장되지 않는다. 메모리 셀들은 기판의 제1 영역에 형성되고, 로직 디바이스들은 기판의 제2 영역에 형성된다.

Description

실리콘-온-인슐레이터 기판으로 임베디드 메모리 디바이스를 제조하는 방법
관련 출원
본 출원은 2015년 10월 7일자로 출원되고 본 명세서에 참고로 포함되는 미국 가출원 제62/238,638호의 이익을 주장한다.
기술분야
본 발명은 임베디드 비휘발성 메모리 디바이스들에 관한 것이다.
벌크 실리콘 반도체 기판 상에 형성되는 비휘발성 메모리 디바이스들은 주지되어 있다. 예를 들어, 미국 특허 제6,747310호, 제7,868,375호 및 제7,927,994호는 4개의 게이트들(플로팅 게이트, 제어 게이트, 선택 게이트, 및 소거 게이트)이 벌크 반도체 기판 상에 형성되어 있는 메모리 셀들을 개시한다. 소스 및 드레인 영역들은 기판 내로의 확산 주입 영역들로서 형성되어, 기판 내에서 그들 사이에 채널 영역을 한정한다. 플로팅 게이트는 채널 영역의 제1 부분 위에 배치되어 이를 제어하고, 선택 게이트는 채널 영역의 제2 부분 위에 배치되어 이를 제어하고, 제어 게이트는 플로팅 게이트 위에 배치되고, 소거 게이트는 소스 영역 위에 배치된다. 벌크 기판들은 이러한 타입의 메모리 디바이스들에 대해 이상적인데, 그 이유는 소스 및 드레인 영역 접합부를 형성하기 위해 기판 내로의 깊은 확산이 이용될 수 있기 때문이다. 이러한 3개의 특허들은 모든 목적을 위해 본 명세서에 참고로 포함된다.
SOI(Silicon on insulator) 디바이스들은 마이크로일렉트로닉스 분야에 주지되어 있다. SOI 디바이스들은, 기판이 고체 실리콘인 것 대신에 실리콘 표면 아래에 임베디드 절연 층으로 적층된다(즉, 실리콘-절연체-실리콘)는 점에서 벌크 실리콘 기판 디바이스들과는 상이하다. SOI 디바이스들에서, 실리콘 접합부는 실리콘 기판 내에 매립되어 있는 전기 절연체 위에 배치된 얇은 실리콘 층에 형성된다. 절연체는 전형적으로 이산화규소(산화물)이다. 이러한 기판 구성은 기생 디바이스 커패시턴스를 감소시켜서, 성능을 개선한다. SOI 기판들은 SIMOX(separation by implantation of oxygen)(산소 이온 빔 주입을 이용하여 산소의 주입에 의해 분리함 - 미국 특허 제5,888,297호 및 제5,061,642호 참조), 웨이퍼 접합(산화된 실리콘을 제2 기판과 접합시키고 제2 기판의 대부분을 제거함 - 미국 특허 제4,771,016호 참조), 또는 시딩(seeding)(절연체 바로 위에 최상측 실리콘 층을 성장시킴 - 미국 특허 제5,417,180호 참조)에 의해 제조될 수 있다. 이러한 4개의 특허들은 모든 목적을 위해 본 명세서에 참고로 포함된다.
비휘발성 메모리 디바이스들(즉, 전형적으로, 임베디드 메모리 디바이스들로 지칭됨)과 동일한 실리콘 기판 상에 코어 로직 디바이스들, 고전압 디바이스들, 입력/출력 및/또는 아날로그 디바이스들을 형성하는 것은 공지되어 있다. 디바이스 기하구조들이 계속해서 축소됨에 따라, 코어 로직 디바이스들은 SOI 기판들의 이점들로부터 크게 이익을 얻을 수 있다. 그러나, 비휘발성 메모리 디바이스들은 SOI 기판들에 도움이 되지 않는다. SOI 기판 상에 형성된 코어 로직 디바이스들의 이점들을 실리콘 벌크 기판들 상에 형성된 메모리 디바이스들과 결합시킬 필요가 있다.
전술된 문제들 및 필요성들은 반도체 디바이스를 형성하는 방법에 의해 다루어지며, 본 방법은 실리콘, 실리콘 바로 위의 제1 절연 층, 및 제1 절연 층 바로 위의 실리콘 층을 포함하는 기판을 제공하는 단계, 실리콘 층이 기판의 제2 영역에 대해 기판의 제1 영역에서 더 두껍도록 기판의 제1 영역에서는 실리콘 층 상에서 실리콘을 에피텍셜로 성장시키지만 기판의 제2 영역에서는 성장시키지 않는 단계, 기판의 제1 영역에 메모리 셀들을 형성하는 단계, 및 기판의 제2 영역에 로직 디바이스들을 형성하는 단계를 포함한다. 메모리 셀들 각각을 형성하는 단계는, 기판의 제1 영역 내의 실리콘 층에 이격된 제1 소스 영역 및 제1 드레인 영역을 형성하고 그들 사이에 채널 영역을 한정하는 단계, 채널 영역의 제1 부분 위에 있으면서 그로부터 절연되는 플로팅 게이트를 형성하는 단계, 및 채널 영역의 제2 부분 위에 있으면서 그로부터 절연되는 선택 게이트를 형성하는 단계를 포함한다. 로직 디바이스들 각각을 형성하는 단계는, 기판의 제2 영역 내의 실리콘 층에 이격된 제2 소스 영역 및 제2 드레인 영역을 형성하는 단계, 및 실리콘 층의 일부분의 위에 있으면서 그로부터 절연되는 전도성 게이트를 제2 소스 영역과 제2 드레인 영역 사이에 형성하는 단계를 포함한다.
본 발명의 다른 목적들 및 특징들은 명세서, 청구범위, 및 첨부된 도면의 검토에 의해 명백해질 것이다.
도 1 내지 도 9, 도 11, 도 13 및 도 15는 본 발명의 임베디드 메모리 디바이스를 제조하기 위해 수행되는 프로세싱 단계들을 순차적으로 도시하는, 로직 영역 및 메모리 영역의 측단면도들이다.
도 10, 도 12, 도 14 및 도 16은 본 발명의 임베디드 메모리 디바이스를 제조하기 위해 수행되는 다음 프로세싱 단계들을 도시하는, 메모리 영역의, 도 9, 도 11, 도 13 및 도 15의 도면들에 각각 직교하는 측단면도들이다.
본 발명은 비휘발성 메모리 셀들이 SOI 기판 상의 로직 디바이스들 옆에 형성되는 임베디드 메모리 디바이스이다. 절연체 상의 실리콘은 메모리 어레이 영역에서만 융기되는(즉, 두께가 증가되는) 한편, 로직 디바이스는 SOI 기판의 얇은 실리콘 층 상에 형성된 상태로 남아 있다. 융기된 실리콘은 열 산화, CVD, 또는 양측 모두의 조합을 이용함으로써 플로팅 게이트 산화물의 형성을 허용하는데, 그 이유는 열 산화가 실리콘을 산화시키고 그를 더 얇게 만들 것이기 때문이다. 융기된 실리콘은, 또한, 로직 N+ 접합부의 경우에 비해 더 높은 항복 전압을 지속시키기에 충분히 깊은 소스 라인(SL) 접합부의 형성을 허용한다. SL 접합부는 보다 두꺼운 실리콘 및 보다 높은 HVII 주입 에너지로 인해 로직 N+ 접합부보다 더 깊을 것이다.
SOI 기판 상에 임베디드 메모리 디바이스들을 형성하는 공정은 도 1에 도시된 바와 같이 SOI 기판(10)을 제공함으로써 시작된다. SOI 기판은 하기의 3개의 부분들을 포함한다: 하부(벌크) 실리콘(12), 벌크 실리콘(12) 위의 절연 재료(예컨대, 산화물 - 매립형 산화물(BOX)로 지칭됨) 층(14), 및 절연체 BOX 층(14) 위의 실리콘(Si)의 얇은 층(16). SOI 기판들을 형성하는 것은 전술된 바와 같이 본 기술 분야에 그리고 앞서 확인된 미국 특허들에서 주지되어 있으며, 따라서 본 명세서에서 추가로 기술되지 않는다.
도 2에 도시된 바와 같이, 산화물 층(18)(패드 Ox)이 얇은 실리콘 층(16) 상에 형성되고, 질화물 층(20)(패드 질화물)이 산화물 층(18) 상에 증착된다. 질화물 층(20) 상에 포토레지스트 재료를 형성하고, 그 뒤에 광 마스크를 사용하여 포토레지스트 재료를 광에 선택적으로 노출시키고, 그 뒤에 포토레지스트 재료의 부분들을 선택적으로 제거하여 하부 재료(즉, 질화물 층(20))의 부분들을 노출시키는 것을 포함하는 포토리소그래피 공정이 수행된다. 포토리소그래피는 본 기술 분야에 주지되어 있다. 이어서, 일련의 질화물, 산화물, 및 실리콘 이방성 에칭들이 포토레지스트에 의해 노출된 상태로 남겨진 부분들에서 수행되어, 질화물(20), 산화물(18), 얇은 실리콘(16), 절연재(14) 및 벌크 실리콘(12)의 노출된 부분을 제거하여, 이들 층들을 통해서 SOI 기판(10) 내로 연장되는 트렌치들(22)을 형성하게 한다. 추가적인 질화물 에칭(예컨대, 등방성)이 특정 풀백(pull-back) 양(예컨대, 40 내지 100 옹스트롬)만큼 층들에 대해 질화물 층(20)의 에지들을 밑으로 풀백하도록 수행되어, 산화물(18)에서는 제외하고 질화물 층(20)에서 트렌치들(22)을 넓히게 한다. (포토레지스트 제거 후의) 생성된 구조물이 도 3에 도시되어 있다. 트렌치들(22)의 간격, 폭, 및 배향은 기판(10)의 메모리 영역(24)(여기에 메모리 셀들이 형성될 것임)과 기판(10)의 로직 영역(26)(여기에 로직 디바이스들이 형성될 것임) 사이에서 변화한다.
이어서, 트렌치들(22)은 산화물 증착 및 산화물 에칭(예컨대, 에칭 정지부로서 질화물(20)을 사용하는 화학기계적 연마 - CMP)에 의해 CVD 산화물(예컨대, HDP(High Density Plasma) 산화물, 또는 HARP(High-Aspect-Ratio Process) 산화물)과 같은 절연 재료(28)로 충전된다. 바람직하게는, 리세스 에칭이 이용되어, STI 산화물(28)의 상단들을 질화물 층(20)의 상단 아래로 낮추어, 도 4에 도시된 구조물을 생성하게 한다. 이러한 STI 절연 재료는 로직 영역(26) 및 메모리 영역(24) 양측 모두에 대한 분리 영역들로서의 역할을 한다.
다음, 질화물 에칭이 수행되어, 도 5에 도시된 바와 같이, 질화물 층(20)을 제거하여, STI 산화물(28)의 기둥부(pillar)들 사이에 제2 트렌치들(30)을 남긴다. 절연 재료 층(32)(예컨대, 질화물 - 캡 질화물)이, 예를 들어 질화물 증착에 의해 구조물의 노출된 표면들 위에 형성된다. 구조물 위에 포토레지스트를 형성하고, 그 뒤에 구조물의 메모리 영역(24)으로부터 포토레지스트를 제거하지만 로직 영역(26)으로부터는 제거하지 않는 마스킹 단계가 이어지는 포토리소그래피 공정이 수행된다. 질화물 에칭이 수행되어, (포토레지스트 제거 후에) 도 6에 도시된 바와 같이, 메모리 영역(24)으로부터 질화물 층(32)을 제거하게 한다. 산화물 에칭이 수행되어, 메모리 영역 내의 제2 트렌치들의 저부에서 산화물 층(18)을 제거하게 한다. 산화물 에칭은, 또한, 메모리 영역(24) 내의 STI 산화물(28)의 높이를 감소시킬 수 있다. 산화물 층(18)은 로직 디바이스 영역(26) 내의 질화물 층(32)에 의해 보호되고 유지된다. 이어서, 도 7에 도시된 바와 같이, 실리콘이 메모리 영역(24) 내의 제2 트렌치들(30)의 저부에서 노출된 얇은 실리콘 층(16) 상에 에피텍셜로 성장되어, 보다 두꺼운 실리콘 층(16a)을 획득하게 한다. 이러한 실리콘 에피텍셜 성장은 로직 영역(26) 내의 BOX 층(14) 위의 실리콘 층(16)의 두께에 영향을 미치지 않으면서 메모리 영역(24) 내의 BOX 층(14) 위의 실리콘 층(16a)의 두께를 효과적으로 증가시킨다.
이어서, 산화물 형성 단계(예컨대, 산화)가 이용되어, 메모리 영역(24) 내의 후막화된 실리콘 층(16a) 상에 산화물 층(FG Ox)(34)(메모리 셀 플로팅 게이트들이 형성되는 산화물임)을 형성한다. 폴리실리콘이 구조물 위에 형성되고, 그 뒤에 폴리 에칭(예컨대, CMP)이 이어져서, 로직 영역(26) 및 메모리 영역(24) 양측 모두 내의 (STI 산화물 스택들(28) 사이에서의) 제2 트렌치들에 폴리 층(36)을 남긴다. 포토리소그래피 마스킹 단계가 이용되어, 메모리 영역(24)만을 커버하여, (포토레지스트 제거 후에) 도 8에 도시된 바와 같이, 폴리 에칭이 수행되어 로직 영역(26)에서 폴리 층(36)의 높이를 감소시킬 수 있게 하고 메모리 영역(24) 및 로직 영역(36) 내의 폴리 층(36)의 두께가 대략적으로 동일하게 한다. 이는 메모리 영역 및 로직 영역 양측 모두에서의 후속 폴리 에칭이 동시에 행해지게 한다. 이러한 단계는 폴리 층 두께가 폴리 에칭(예컨대, CMP) 이후에 이미 거의 동일한 경우에는 건너뛸 수 있다.
다음, 메모리 영역(24)에서의 메모리 셀 형성을 완료하도록 일련의 프로세싱 단계들이 수행되는데, 이들은 본 기술 분야에 주지되어 있다. 구체적으로, 메모리 영역(24) 내의 폴리실리콘(36)은 메모리 셀 플로팅 게이트들을 형성한다. 선택적 산화물 에칭이 이용되어, 메모리 영역(24) 내의 STI 산화물(28)의 상단들을 낮출 수 있다. 메모리 스택 구조물들은 폴리실리콘(36) 및 STI 산화물(28) 위에 복합 절연 재료(예컨대, 산화물/질화물/산화물 - ONO)(38)를 형성하는 것으로 시작해서 형성된다. 전도성 제어 게이트(CG)(40)(예컨대, 폴리실리콘)가 메모리 영역(24) 내의 복합 절연 층(38) 상에 그리고 FG 폴리(36) 위에 형성되고, 하드 마스크 재료(42)(CG 하드 마스크, 예컨대 질화물, 또는 질화물, 산화물, 및 질화물의 복합 층)가 제어 게이트(40) 위에 형성된다. CG 하드 마스크(42), 제어 게이트 폴리(40), ONO 절연재(38) 및 FG 폴리(36)는 메모리 셀 스택 에칭 동안에 로직 영역(26)으로부터 제거된다. 이어서, 터널 산화물 층(44)이 메모리 영역(24) 및 로직 영역(26) 양측 모두에서 (CVD 증착에 의해) 형성된다. 도 9 및 도 10은 생성된 구조물을 도시한다(도 10은 메모리 영역(24)에 형성되는 메모리 셀들을 도시하는 도 9의 도면에 수직인 도면이다).
소스 접합부(SL)(46)가 (예컨대, 패턴화된 포토레지스트를 사용하여 기판(10)의 다른 노출된 영역들에서의 주입을 방지하여) 메모리 영역(24)의 두께 증강된 실리콘 층(16a)에서 인접 플로팅 게이트들(FG 폴리)(36) 사이에 형성(예컨대, 주입)된다. 이어서, 포토레지스트(48)가 (포토레지스트의 포토리소그래피 노출 및 선택적 제거에 의해) 형성되어 메모리 셀들의 쌍들을 부분적으로 커버한다. 이어서, 산화물 및 질화물 에칭들이 수행되어, 포토레지스트에 의해 보호되지 않는 산화물 층들(18, 44) 및 질화물 층(32)의 부분들을 제거하여, SOI 기판(10)의 로직 영역(26)의 얇은 실리콘 층(16)을 노출시킨다. 산화물 층(44)의 스페이서들이 플로팅 게이트(36), 제어 게이트(40), 및 하드 마스크(42)의 측벽들을 따라서 유지된다. 도 11 및 도 12는 생성된 구조물들을 도시한다.
이어서, 포토레지스트(48)의 제거 후, 절연 층(50)(예컨대, 산화물)이, 예를 들어 열 산화에 의해, 로직 영역(26) 내의 노출된 실리콘(16) 및 메모리 영역(24) 내의 노출된 실리콘(16a) 상에 형성된다. 이어서, 폴리실리콘 층이 증착 및 에칭백되어, (포토리소그래피 패턴화 및 에칭 공정들을 이용하여) 메모리 영역(24)에서는 소스 영역들(46) 위에 소거 게이트들(EG)(52)을, 플로팅 게이트들(36)의 다른 측면들 상에 워드 라인(선택) 게이트들(54)을, 그리고 로직 영역(26)에서는 로직 게이트들(56)을 형성하게 한다. 바람직하게는, 이들 폴리 게이트들은 하기와 같이 형성된다. 첫째, 폴리실리콘 층이 구조물 위에 증착된다. 산화물과 같은 보호 절연체가 폴리실리콘 상에 증착된다. 보호 산화물은 포토리소그래피 및 산화물 에칭 공정들을 이용하여 메모리 영역(24)에서는 제거되지만 로직 영역(26)에서는 제거되지 않는다. 이어서, 더미 폴리실리콘이 구조물 위에 증착된다. 폴리 CMP 및 에칭백 공정들이 이용되어, 메모리 영역(24)에 게이트 폴리(52/54)를 형성한다. 로직 영역(26) 내의 보호 산화물은 (일단 더미 폴리실리콘이 제거되면) 폴리 에칭 및 에칭백 공정들이 로직 영역(26) 내의 폴리실리콘에 영향을 미치는 것을 방지한다. 이어서, 포토리소그래피 및 에칭 공정들이 이용되어, 로직 영역(26)에서 폴리실리콘을 패턴화하여 로직 게이트(56)를 형성하고, 메모리 영역(24)에 WL 게이트들(54)을 형성하는 것을 완료하게 한다. 생성된 구조물이 도 13 및 도 14에 도시되어 있다.
다음, 기판(10) 내로의 LLD 주입이 수행되고, 그 뒤에 메모리 영역(24)에서 WL 게이트들(54)을 따라서 LDD 스페이서들(58)(예컨대, 산화물)의 형성이 이어진다. 이어서, N+ 주입이 수행되어, 메모리 영역(24)에서는 WL 게이트들(54)에 인접한 기판에서의 드레인 확산 영역들(60)의 형성을, 그리고 로직 영역(26)에서는 로직 디바이스들을 완성하기 위해 얇은 실리콘 층(16)에서의 소스 및 드레인 확산 영역들(62/64)의 형성을 완료한다. 구조물의 노출된 폴리 및 실리콘 부분들은 금속화 공정에 노출되어, 향상된 전도성을 위한 실리사이드 층(66)을 형성하게 할 수 있다. 최종 구조물들이 도 15 및 도 16에 도시되어 있다.
메모리 영역(24)에서, 소스 및 드레인 영역들(46/60)은 그들 사이에 채널 영역(68)을 한정하는데, 이때 플로팅 게이트(36)는 채널 영역(68)의 제1 부분 위에 배치되어 이를 제어하고, 선택 게이트(54)는 채널 영역(68)의 제2 부분 위에 배치되어 이를 제어한다. 이러한 메모리 셀들의 형성은 본 기술 분야에 공지되어 있고(상기에서 본 명세서에 참고로 포함된 미국 특허 제6,747310호, 제7,868,375호 및 제7,927,994호 참조), 본 명세서에서 추가로 기술되지 않는다. 메모리 셀들은 각각 플로팅 게이트(36), 제어 게이트(40), 소스 영역(46), 선택 게이트(54), 소거 게이트(52), 및 드레인 영역(60)을 갖는다. 로직 영역에서, 각각의 로직 디바이스는 전도성 게이트(56), 소스 영역(62) 및 드레인 영역(64)을 포함한다.
전술된 제조 공정은 동일한 SOI 기판 상에 메모리 셀들 및 로직 디바이스들을 형성하는데, 여기서 SOI 기판의 임베디드 절연체 층 상의 실리콘 층은 로직 영역 내의 실리콘 층에 대해 두께가 증대되어 있다. 이러한 구성은 메모리 셀들의 소스 및 드레인 영역들이 로직 영역 내의 소스 및 드레인 영역들보다 실리콘 내로 더 깊이 연장되어, 로직 N+ 접합부에 대한 것에 비해 더 높은 항복 전압을 유지하게 한다. 이 공정은, 또한, 메모리 영역의 소거 및 선택 게이트들 및 로직 영역의 로직 게이트를 형성하기 위해 동일한 폴리실리콘 증착 공정을 허용한다. 융기된 실리콘은 열 산화, CVD, 또는 양측 모두의 조합을 이용함으로써 플로팅 게이트 산화물의 형성을 허용하는데, 그 이유는 열 산화가 실리콘을 산화시키고 그를 더 얇게 만들 것이기 때문이다. SL 접합부는 보다 두꺼운 실리콘 및 보다 높은 HVII 주입 에너지로 인해 로직 N+ 접합부보다 더 깊을 것이다.
본 발명은 전술되고 본 명세서에 도시된 실시예(들)로 제한되지 않는다는 것을 이해해야 한다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 하나 이상의 청구항들에 의해 궁극적으로 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 모든 방법 단계들은 예시된 정확한 순서로 수행되어야 하는 것이 아니라, 보다 정확히 말해서, 본 발명의 메모리 셀 영역 및 로직 영역의 적절한 형성을 허용하는 임의의 순서로 수행되면 된다. 메모리 셀들은 전술되고 도면에 예시된 것보다 추가의 또는 더 적은 게이트들을 포함할 수 있다. 예를 들어, 메모리 셀들은 제어 게이트 및/또는 소거 게이트를 배제할 수 있다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 역도 성립한다.
본 명세서에 사용되는 바와 같이, "~ 위에" 및 "~ 상에"라는 용어들 양쪽 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음) 및 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두고 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (8)

  1. 반도체 디바이스를 형성하는 방법으로서,
    실리콘, 상기 실리콘 바로 위의 제1 절연 층, 및 상기 제1 절연 층 바로 위의 실리콘 층을 포함하는 기판을 제공하는 단계,
    상기 실리콘 층이 상기 기판의 제2 영역에 비해 상기 기판의 제1 영역에서 더 두껍도록 상기 기판의 제1 영역에서는 상기 실리콘 층 상에서 실리콘을 에피텍셜로 성장시키지만 상기 기판의 제2 영역에서는 성장시키지 않는 단계;
    상기 기판의 제1 영역에서 메모리 셀들을 형성하는 단계 - 상기 메모리 셀들 각각을 형성하는 단계는,
    상기 기판의 제1 영역 내의 실리콘 층에 이격된 제1 소스 영역 및 제1 드레인 영역을 형성하고 그들 사이에 채널 영역을 한정하는 단계,
    상기 채널 영역의 제1 부분 위에 있으면서 그로부터 절연되는 플로팅 게이트를 형성하는 단계, 및
    상기 채널 영역의 제2 부분 위에 있으면서 그로부터 절연되는 선택 게이트를 형성하는 단계를 포함함 -; 및
    상기 기판의 제2 영역에 로직 디바이스들을 형성하는 단계 - 상기 로직 디바이스들 각각을 형성하는 단계는,
    상기 기판의 제2 영역 내의 실리콘 층에 이격된 제2 소스 영역 및 제2 드레인 영역을 형성하는 단계, 및
    상기 실리콘 층의 일부분의 위에 있으면서 그로부터 절연되는 전도성 게이트를 상기 제2 소스 영역과 상기 제2 드레인 영역 사이에 형성하는 단계를 포함함 - 를 포함하는, 반도체 디바이스를 형성하는 방법.
  2. 청구항 1에 있어서,
    상기 제1 소스 영역 및 상기 제1 드레인 영역은 상기 제2 소스 영역 및 상기 제2 드레인 영역이 연장되는 것보다 상기 실리콘 층 내로 더 깊게 연장되는, 반도체 디바이스를 형성하는 방법.
  3. 청구항 1에 있어서,
    상기 제1 소스 및 상기 제1 드레인 영역은 각각 상기 제2 소스 영역 및 상기 제2 드레인 영역 각각의 항복 전압보다 더 큰 항복 전압을 갖는, 반도체 디바이스를 형성하는 방법.
  4. 청구항 1에 있어서,
    상기 메모리 셀들 각각을 형성하는 단계는,
    상기 플로팅 게이트 위에 있으면서 그로부터 절연되는 제어 게이트를 형성하는 단계; 및
    상기 제1 소스 영역 위에 있으면서 그로부터 절연되는 소거 게이트를 형성하는 단계를 추가로 포함하는, 반도체 디바이스를 형성하는 방법.
  5. 청구항 4에 있어서,
    상기 전도성 게이트, 상기 선택 게이트 및 상기 소거 게이트를 형성하는 단계는,
    상기 기판의 제1 영역 및 제2 영역을 따라서 연장되는 폴리실리콘 층을 형성하는 단계; 및
    상기 기판의 제1 영역 내의 상기 폴리실리콘 층의 남은 부분들이 상기 선택 게이트 및 상기 소거 게이트를 구성하고 상기 기판의 제2 영역 내의 상기 폴리실리콘 층의 남은 부분들이 상기 전도성 게이트를 구성하도록 상기 폴리실리콘 층의 부분들을 선택적으로 제거하는 단계를 추가로 포함하는, 반도체 디바이스를 형성하는 방법.
  6. 청구항 1에 있어서,
    상기 에피텍셜로 성장시키는 단계는,
    상기 기판의 제1 영역 및 제2 영역 내의 상기 실리콘 층 위에 제2 절연 층을 형성하는 단계;
    상기 기판의 제2 영역에서는 상기 제2 절연 층을 유지시키면서 상기 기판의 제1 영역으로부터는 상기 제2 절연 층을 제거하는 단계;
    상기 기판의 제1 영역 내의 상기 실리콘 층 상에서 상기 실리콘을 성장시키지만 상기 기판의 제2 영역 내의 상기 실리콘 층 상에서는 성장시키지 않는 에피텍셜 성장 공정을 수행하는 단계; 및
    상기 기판의 제2 영역으로부터 상기 제2 절연 층을 제거하는 단계를 추가로 포함하는, 반도체 디바이스를 형성하는 방법.
  7. 청구항 1에 있어서,
    상기 에피텍셜로 성장시키는 단계는,
    상기 기판의 제1 영역 및 제2 영역 내의 상기 실리콘 층 바로 위에 제2 절연 층을 형성하는 단계;
    상기 기판의 제1 영역 및 제2 영역 내의 상기 제2 절연 층 바로 위에 제3 절연 층을 형성하는 단계;
    상기 기판의 제1 영역 및 제2 영역에서 상기 제3 절연 층, 상기 제2 절연 층, 상기 실리콘 층, 및 상기 제1 절연 층을 통해서 그리고 상기 실리콘 내로 각각이 연장되는 트렌치들을 형성하는 단계;
    상기 트렌치들을 절연 재료로 적어도 부분적으로 충전하는 단계;
    상기 기판의 제1 영역 및 제2 영역으로부터 상기 제3 절연 층을 제거하는 단계;
    상기 기판의 제1 영역 및 제2 영역 내의 상기 제2 절연 층 위에 제4 절연 층을 형성하는 단계;
    상기 기판의 제2 영역에서는 상기 제4 절연 층을 유지시키면서 상기 기판의 제1 영역으로부터는 상기 제4 절연 층을 제거하는 단계;
    상기 기판의 제1 영역으로부터 상기 제2 절연 층을 제거하는 단계;
    상기 기판의 제1 영역 내의 상기 실리콘 층 상에서 상기 실리콘을 성장시키지만 상기 기판의 제2 영역 내의 상기 실리콘 층 상에서는 성장시키지 않는 에피텍셜 성장 공정을 수행하는 단계; 및
    상기 기판의 제2 영역으로부터 상기 제4 절연 층을 제거하는 단계를 추가로 포함하는, 반도체 디바이스를 형성하는 방법.
  8. 청구항 7에 있어서,
    상기 트렌치들을 형성하는 단계는,
    상기 제3 절연 층에서는 상기 트렌치들을 넓히지만 상기 제2 절연 층에서는 넓히지 않는 등방성 에칭을 수행하는 단계를 추가로 포함하는, 반도체 디바이스를 형성하는 방법.
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