JP2018535543A - シリコンオンインシュレータ基板を備えた埋め込みメモリデバイスを製造する方法 - Google Patents

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Abstract

同じシリコンオンチップインシュレータ基板上にメモリセル及び論理セルを備えた半導体デバイスを形成する方法である。この方法は、シリコンと、シリコンの直ぐ上方にある第１の絶縁層と、第１の絶縁層の直ぐ上方にあるシリコン層とを含む基板を準備する工程を含む。シリコンは、シリコン層が基板の第２の（論理デバイス）エリアと比べて基板の第１の（メモリ）エリア内で厚くなるように、基板の第２のエリアではなく基板の第１のエリア内のシリコン層上にエピタキシャル成長させられる。メモリセルは、基板の第１のエリアに形成され、論理デバイスは、基板の第２のエリアに形成される。

Description

〔関連出願〕
本願は、２０１５年１０月７日付けで出願され、参照により本書に組み込まれた米国仮出願第６２／２３８，６３８号の優先権を主張する。
本発明は、埋め込み不揮発性メモリデバイスに関する。
バルクシリコン半導体基板上に形成された不揮発性メモリデバイスは、周知である。例えば、米国特許第６，７４７，３１０号、同第７，８６８，３７５号、及び同第７，９２７，９９４号は、バルク半導体基板上に形成された４つのゲート（浮遊ゲート、制御ゲート、選択ゲート、及び消去ゲート）を備えたメモリセルを開示する。ソース及びドレイン領域は、基板への拡散注入領域として形成され、基板においてそれらの間にチャネル領域を画定する。浮遊ゲートは、チャネル領域の第１の部分の上方に配設され、第１の部分を制御し、選択ゲートは、チャネル領域の第２の部分の上方に配設され、第２の部分を制御し、制御ゲートは、浮遊ゲートの上方に配設され、消去ゲートは、ソース領域の上方に配設される。基板への深い拡散は、ソース及びドレイン領域接合部の形成に使用することができるので、バルク基板は、これらのタイプのメモリデバイスに最適である。これらの３件の特許は、全ての目的のために参照により本明細書に援用される。
シリコンオンインシュレータ（ＳＯＩ）デバイスは、マイクロエレクトロニクスの分野において周知である。ＳＯＩデバイスは、固体のシリコンではなくて、シリコン面の下で基板と埋め込み絶縁層とが積層される（すなわち、シリコン−絶縁体−シリコン）という点において、バルクシリコン基板デバイスと異なる。ＳＯＩデバイスを使用して、シリコン接合部は、シリコン基板に埋め込まれている電気絶縁体の上方に配設された薄いシリコン層に形成される。絶縁体は、典型的には二酸化シリコン（酸化物）である。この基板構成は、寄生デバイスの容量を低減して、性能を向上させる。ＳＯＩ基板は、ＳＩＭＯＸ（酸素イオンビーム注入を用いた酸素注入による分離、米国特許第５，８８８，２９７号及び同第５，０６１，６４２号を参照されたい）、ウェハ接合（酸化シリコンを第２の基板と接合し、第２の基板の大部分を除去、米国特許第４，７７１，０１６号を参照されたい）、又はシーディング（絶縁体の上に直接成長したシリコンの最上層、米国特許第５，４１７，１８０号を参照されたい）によって製造することができる。これらの４件の特許は、全ての目的のために参照により本明細書に援用される。
コア論理デバイス、高電圧デバイス、入力／出力デバイス、及び／又は、アナログデバイスを不揮発性メモリデバイス（即ち、典型的に、埋め込みメモリデバイスと称される）と同じシリコン基板上に形成することは公知である。デバイスの形状は縮小し続けているので、コア論理デバイスは、ＳＯＩ基板の長所から大いに恩恵を受けることがあり得る。しかしながら、不揮発性メモリデバイスは、ＳＯＩ基板の役に立たない。ＳＯＩ基板上に形成されたコア論理デバイスの長所をシリコンバルク基板上に形成されたメモリデバイスと組み合わせることが必要である。
前述の課題及び必要は、シリコンと、シリコンの直ぐ上方にある第１の絶縁層と、第１の絶縁層の直ぐ上方にあるシリコン層とを含む基板を準備することと、シリコン層が基板の第２のエリアと比べて基板の第１のエリア内で厚くなるように、基板の第２のエリア内ではなく基板の第１のエリア内のシリコン層上でシリコンをエピタキシャル成長させることと、基板の第１のエリアにメモリセルを形成することと、基板の第２のエリアに論理デバイスを形成することとを含む、半導体デバイスを形成する方法によって対処される。メモリセルを１つずつ形成することは、基板の第１のエリア内のシリコン層に相隔たった第１のソース領域及び第１のドレイン領域を形成することと、これらの領域の間にチャネル領域を画定することと、チャネル領域の第１の部分の上方にそれとは絶縁された浮遊ゲートを形成することと、チャネル領域の第２の部分の上方にそれとは絶縁された選択ゲートを形成することとを含む。論理デバイスを１つずつ形成することは、基板の第２のエリア内のシリコン層に相隔たった第２のソース領域及び第２のドレイン領域を形成することと、第２のソース領域と第２のドレイン領域との間にあるシリコン層の一部分の上方にそれとは絶縁された導電性ゲートを形成することとを含む。
本発明の他の目的及び特徴は、明細書、請求項、添付図面を精読することによって明らかになるであろう。
本発明の埋め込みメモリデバイスを製造する処理工程を順番に図示する論理エリア及びメモリエリアの側断面図である。 本発明の埋め込みメモリデバイスを製造する処理工程を順番に図示する論理エリア及びメモリエリアの側断面図である。 本発明の埋め込みメモリデバイスを製造する処理工程を順番に図示する論理エリア及びメモリエリアの側断面図である。 本発明の埋め込みメモリデバイスを製造する処理工程を順番に図示する論理エリア及びメモリエリアの側断面図である。 本発明の埋め込みメモリデバイスを製造する処理工程を順番に図示する論理エリア及びメモリエリアの側断面図である。 本発明の埋め込みメモリデバイスを製造する処理工程を順番に図示する論理エリア及びメモリエリアの側断面図である。 本発明の埋め込みメモリデバイスを製造する処理工程を順番に図示する論理エリア及びメモリエリアの側断面図である。 本発明の埋め込みメモリデバイスを製造する処理工程を順番に図示する論理エリア及びメモリエリアの側断面図である。 本発明の埋め込みメモリデバイスを製造する処理工程を順番に図示する論理エリア及びメモリエリアの側断面図である。 図９の側断面図に直交した、本発明の埋め込みメモリデバイスを製造するために実行される次の処理工程を図示するメモリエリアの側断面図である。 本発明の埋め込みメモリデバイスを製造する処理工程を順番に図示する論理エリア及びメモリエリアの側断面図である。 図１１の側断面図に直交した、本発明の埋め込みメモリデバイスを製造するために実行される次の処理工程を図示するメモリエリアの側断面図である。 本発明の埋め込みメモリデバイスを製造する処理工程を順番に図示する論理エリア及びメモリエリアの側断面図である。 図１３の側断面図に直交した、本発明の埋め込みメモリデバイスを製造するために実行される次の処理工程を図示するメモリエリアの側断面図である。 本発明の埋め込みメモリデバイスを製造する処理工程を順番に図示する論理エリア及びメモリエリアの側断面図である。 図１５の側断面図に直交した、本発明の埋め込みメモリデバイスを製造するために実行される次の処理工程を図示するメモリエリアの側断面図である。
本発明は、不揮発性メモリセルがＳＯＩ基板上に論理デバイスと一緒に形成されている埋め込みメモリデバイスである。シリコンオンインシュレータは、メモリアレイエリアだけで隆起させられるが（即ち、厚さが増大させられるが）、論理デバイスは、ＳＯＩ基板の薄いシリコン層上に形成されたままである。熱酸化は、シリコンを酸化させ、シリコンを薄くするものであるので、隆起したシリコンは、熱酸化、ＣＶＤ、又は両者の組み合わせを使用する浮遊ゲート酸化物の形成を可能にさせる。隆起したシリコンは、論理Ｎ＋接合の破壊電圧より高い破壊電圧を持続するために十分に深いソースライン（ＳＬ）接合の形成も可能にさせる。ＳＬ接合は、論理Ｎ＋接合よりシリコンが厚く、且つ、ＨＶＩＩ注入エネルギーが高いので、論理Ｎ＋接合より深くなるであろう。
ＳＯＩ基板上に埋め込みメモリデバイスを形成するプロセスは、図１に例示されるように、ＳＯＩ基板１０を準備することによって開始する。ＳＯＩ基板は、３つの部分、すなわち、下層（バルク）シリコン１２、バルクシリコン１２の上方にある絶縁体層１４（例えば、埋め込み酸化物と呼ばれる酸化物ＢＯＸ）、及び絶縁体ＢＯＸ層１４の上方にあるシリコン（Ｓｉ）薄層１６を含む。ＳＯＩ基板の形成は、上述のように当該技術分野において、及び上記に示した米国特許において周知であり、したがって本明細書では更なる記述は行わない。
図２に示された通り、酸化物層１８（パッド酸化物）がシリコン薄層１６上に形成され、窒化物層２０（パッド窒化物）が酸化物層１８上に被覆される。窒化物層２０上にフォトレジスト材料を形成することと、続いて、光マスクを使用して、フォトレジスト材料に光を選択的に照射することと、続いて、下層材料（即ち、窒化物層２０）の部分を露出させるためにフォトレジスト材料の部分を選択的に除去することと、を含むフォトリソグラフィープロセスが行われる。フォトリソグラフィーは、当業界では周知である。次に、一連の窒化物、酸化物、及びシリコン異方性エッチングが、窒化物２０、酸化物１８、薄いシリコン１６、絶縁体１４、及びバルクシリコン１２の露出部分を除去するために、フォトレジストによって露出されたままの部分で行われて、これらの層を通ってＳＯＩ基板１０の中へ広がるトレンチ２２を形成する。付加的な窒化物エッチング（例えば、等方性）は、窒化物層２０のエッジを下にある層より特定のプルバック量（例えば、４０〜１００オングストローム）だけプルバックして、酸化物１８の場所ではなく窒化物層２０の場所でトレンチ２２を広げるために行われる。結果として得られた構造体は、図３（フォトレジスト除去後）に示されている。トレンチ２２の間隔、幅及び向きは、（メモリセルが形成されることになる）基板１０のメモリエリア２４と（論理デバイスが形成されることになる）基板１０の論理エリア２６との間で変動する。
トレンチ２２は、次に、酸化物被覆及び酸化物エッチング（例えば、エッチング停止として窒化物２０を使用する−化学機械研磨−ＣＭＰ）によってＣＶＤ酸化物（例えば、ＨＤＰ酸化物−高密度プラズマ、又はＨＡＲＰ酸化物−高アスペクト比プロセス）などの絶縁体２８が充填される。好ましくは、ＳＴＩ酸化物２８の最上部を窒化物層２０の最上部より低くするためにリセスエッチングが使用され、図４に示された構造体を生じさせる。このＳＴＩ絶縁体は、論理エリア２６及びメモリエリア２４の両方のための隔離領域としての役割を果たす。
窒化物エッチングが次に窒化物層２０を除去するために行われ、図５に示された通り、ＳＴＩ酸化物２８のピラーの間に第２のトレンチ３０を残す。絶縁体層３２（例えば、窒化物−キャップ窒化物）が、例えば、窒化物被覆によって、構造体の露出した表面の上方に形成される。フォトリソグラフィープロセスが構造体の上方にフォトレジストを形成するために行われ、続いて、フォトレジストが構造体の論理エリア２６ではなくメモリエリア２４から除去されるマスキング工程が行われる。窒化物エッチングは、図６（フォトレジスト除去後）に示された通り、メモリエリア２４から窒化物層３２を除去するために行われる。酸化物エッチングは、メモリエリア内の第２のトレンチの最下部で酸化物層１８を除去するために行われる。酸化物エッチングは、メモリエリア２４内のＳＴＩ酸化物２８の高さも縮小することがある。酸化物層１８は、論理デバイスエリア２６内の窒化物層３２によって保護され、維持される。シリコンは、図７に示された通り、メモリエリア２４内の第２のトレンチ３０の最下部で露出したシリコン薄層１６上にエピタキシャル成長させられ、より厚いシリコン層１６ａをもたらす。このシリコンエピタキシャル成長は、論理エリア２６内のＢＯＸ層１４の上方でシリコン層１６の厚さに影響を与えることなく、メモリエリア２４内のＢＯＸ層１４の上方でシリコン層１６ａの厚さを効果的に増大させる。
酸化物形成工程（例えば、酸化）は、次に、（メモリセル浮遊ゲートが上に形成されることになる酸化物である）メモリエリア２４内の厚くされたシリコン層１６ａ上に酸化物層（ＦＧ Ｏｘ）３４を形成するために使用される。ポリシリコンが構造体の上方に形成され、続いて、ポリエッチング（例えば、ＣＭＰ）を行い、論理エリア２６及びメモリエリア２４のどちらでも（ＳＴＩ酸化物積層体２８の間で）第２のトレンチ内のポリ層３６をそのままにする。フォトリソグラフィーマスキング工程は、図８（フォトレジスト除去後）に示される通り、メモリエリア２４だけを覆うために使用されるので、ポリエッチングは、論理エリア２６内のポリ層３６の高さを縮小するために行うことが可能であり、メモリエリア２４及び論理エリア３６内のポリ層３６の厚さは、概ね等しい。これは、メモリエリア及び論理エリアの両方で後続のポリエッチングが同時に行われることを可能にする。この工程は、ポリ層厚さがポリエッチング（例えば、ＣＭＰ）後に既におおよそ同じである場合、飛ばされる可能性がある。
次に、当該技術分野において周知である一連の処理工程がメモリエリア２４内のメモリセル形成を完了するために行われる。具体的には、メモリエリア２４内のポリシリコン３６は、メモリセル浮遊ゲートを形成する。選択自由の酸化物エッチングは、メモリエリア２４内のＳＴＩ酸化物２８の最上部を低くするために使用され得る。メモリ積層構造体は、ポリシリコン３６及びＳＴＩ酸化物２８の上方に複合絶縁層（例えば、酸化物／窒化物／酸化物−ＯＮＯ）３８を形成することから始めて形成される。導電性制御ゲートＣＧ４０（例えば、ポリシリコン）は、メモリエリア２４内の複合絶縁層３８上、及び、ＦＧポリ３６の上方に形成され、ハードマスク材料４２（例えば、窒化物、又は、窒化物、酸化物及び窒化物の複合層などのＣＧハードマスク）が制御ゲート４０の上方に形成される。ＣＧハードマスク４２、制御ゲートポリ４０、ＯＮＯ絶縁体３８、及びＦＧポリ３６は、メモリセル積層エッチング中に論理エリア２６から除去される。トンネル酸化物層４４は、その後、（ＣＶＤ成膜によって）メモリエリア２４及び論理エリア２６の両方に形成される。図９及び図１０は、結果として得られた構造体である（図１０は、メモリエリア２４内に形成されているメモリセルを示す図９の表示ビューに直交した表示ビューである）。
ソース接合ＳＬ４６は、（例えば、基板１０の他の露出エリアにおける注入を防ぐためにパターン化されたフォトレジストを使用して）隣接する浮遊ゲート（ＦＧポリ）３６の間でメモリエリア２４の厚さが増したシリコン層１６ａ内に形成（例えば、注入）される。フォトレジスト４８は、次に、（例えば、フォトリソグラフィック露光及びフォトレジストの選択的除去により）メモリセルのペアを部分的に覆いながら形成される。酸化物エッチング及び窒化物エッチングは、次に、フォトレジストによって保護されていない酸化物層１８及び４４と窒化物層３２の一部分を除去するために行われ、ＳＯＩ基板１０の論理エリア２６のシリコン薄層１６を露出させる。酸化物層４４のスペーサが浮遊ゲート３６、制御ゲート４０及びハードマスク４２の側壁に沿って残る。図１１及び図１２は、結果として得られた構造体を示す。
フォトレジスト４８の除去後、絶縁層５０（例えば、酸化物）が、次に、例えば、熱酸化によって論理エリア２６内の露出したシリコン１６及びメモリエリア２４内の露出したシリコン１６ａに形成される。ポリシリコン層が、次に、被覆され、エッチバックされ、（フォトリソグラフィパターニング及びエッチングプロセスを使用して）メモリエリア２４においてソース領域４６の上方に消去ゲートＥＧ５２と浮遊ゲート３６の反対側にワードライン（選択）ゲート５４とを、論理エリア２６において論理ゲート５６を形成する。好ましくは、これらのポリゲートは、以下の通り形成される。最初に、ポリシリコン層が構造体の上方に被覆される。酸化物などの保護絶縁体がポリシリコン上に被覆される。保護酸化物は、フォトリソグラフィープロセス及び酸化物エッチングプロセスを使用してメモリエリア２４内で除去されるが、論理エリア２６内では除去されない。ダミーポリシリコンが次に構造体の上方に被覆される。ポリＣＭＰプロセス及びエッチバックプロセスがメモリエリア２４内にゲートポリ５２／５４を形成するために使用される。論理エリア２６内の保護酸化物は、（ダミーポリシリコンが除去されると）ポリエッチングプロセス及びエッチバックプロセスが論理領域２６内のポリシリコンに影響を与えることを防止する。次に、フォトリソグラフィープロセス及びエッチングプロセスが使用され、論理ゲート５６を形成するために論理エリア２６内のポリシリコンをパターン化し、メモリエリア２４内のＷＬゲート５４の形成を完了する。結果として得られた構造体が図１３及び図１４に示されている。
基板１０へのＬＬＤ注入が次に行われ、その後に、メモリエリア２４内のＷＬゲート５４に沿ってＬＤＤスペーサ５８（例えば、酸化物）の形成が続く。Ｎ＋注入が次に行われ、メモリエリア２４においてＷＬゲート５４に隣接した基板内のドレイン拡散領域６０の形成を完了し、論理エリア２６内に論理デバイスを完成するためにシリコン薄層１６内のソース拡散領域及びゲート拡散領域６２／６４の形成を完了する。構造体のうちの露出したポリ部分及びシリコン部分は、導電性を高めるためのシリサイド層６６を形成するためにメタライゼーションプロセスにさらされる。最終構造体は、図１５及び図１６に示されている。
メモリエリア２４では、ソース領域及びドレイン領域４６／６０は、これらの間に、浮遊ゲート３６が上方に配設され、チャネル領域６８の第１の部分を制御し、選択ゲート５４が上方に配設され、チャネル領域６８の第２の部分を制御するチャネル領域６８を画定する。これらのメモリセルの形成は、当該技術分野において周知であり（上記参照により本明細書に援用される米国特許第６，７４７３１０号、同第７，８６８，３７５号、及び同第７，９２７，９９４号を参照されたい）、本明細書では更なる記述は行わない。メモリセルはそれぞれが浮遊ゲート３６、制御ゲート４０、ソース領域４６、選択ゲート５４、消去ゲート５２、及びドレイン領域６０を有する。論理エリアでは、各論理デバイスは、導電性ゲート５６、ソース領域６２、及びドレイン領域６４を有する。
前述の製造プロセスは、同じＳＯＩ基板上にメモリセル及び論理デバイスを形成し、ＳＯＩ基板の埋め込み絶縁層上のシリコン層は、論理エリア内のシリコン層と比べて厚さが増大されている。この構成は、メモリセルのソース領域及びドレイン領域は、ソース領域及びドレイン領域が論理エリアの中へ広がるより深くシリコンの中へ広がり、論理Ｎ＋接合の破壊電圧と比べてより高い破壊電圧を持続することを可能にする。このプロセスは、同じポリシリコン被覆プロセスがメモリエリア内に消去ゲート及び選択ゲートを形成し、論理エリア内に論理ゲートを形成することを可能にする。隆起したシリコンは、熱酸化がシリコンを酸化し、シリコンを薄化することになるので、熱酸化、ＣＶＤ、又は両方の組み合わせを使用することにより浮遊ゲート酸化物の形成を可能にする。ＳＬ接合は、論理Ｎ＋接合よりシリコンが厚く、且つ、ＨＶＩＩ注入エネルギーが高いので、論理Ｎ＋接合より深くなるであろう。
本発明は、上述の、及び本明細書に例示の実施形態（複数可）に限定されないことが理解されよう。例えば、本書における本発明への言及は、請求項又は請求項用語の範囲を限定するものではなく、むしろ、最終的には１つ以上の請求項の対象となるかもしれない１つ以上の特徴に言及しているだけである。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。更に、全ての工程が例示された順番通りに行われる必要があるとは限らず、むしろ、メモリセルエリア及び論理エリアの適切な形成を許すいかなる順番でもよい。メモリセルは、前述されたゲートと図示されたゲートより多い、又は、より少ないゲートを含むことがあり得る。例えば、メモリセルは、制御ゲート及び／又は消去ゲートを除外することがあり得る。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
本明細書で使用される場合、「の上方に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「の上に間接的に」（中間材料、要素、又は空間がそれらの間に配設される）を包括的に含むことに留意するべきである。同様に、「隣接する」という用語は、「直接隣接する」（中間材料、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に隣接する」（中間材料、要素、又は空間がそれらの間に配置される）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。

Claims (8)

  1. 半導体デバイスを形成する方法であって、
    シリコンと前記シリコンの直ぐ上方にある第１の絶縁層と前記第１の絶縁層の直ぐ上方にあるシリコン層とを含む基板を準備する工程と、
    前記シリコン層が前記基板の第２のエリアと比べて前記基板の第１のエリア内で厚くなるように、前記基板の前記第２のエリア内ではなく前記基板の前記第１のエリア内の前記シリコン層上でシリコンをエピタキシャル成長させる工程と、
    前記基板の前記第１のエリアにメモリセルを形成する工程であって、前記メモリセルを１つずつ形成する工程が、
    前記基板の前記第１のエリア内の前記シリコン層に相隔たった第１のソース領域及び第１のドレイン領域を形成する工程と、
    前記チャネル領域の第１の部分の上方にそれとは絶縁された浮遊ゲートを形成する工程と、
    前記チャネル領域の第２の部分の上方にそれとは絶縁された選択ゲートを形成する工程とを含む、前記基板の前記第１のエリアに前記メモリセルを形成する工程と、
    前記基板の前記第２のエリアに論理デバイスを形成する工程であって、前記論理デバイスを１つずつ形成する工程は、
    前記基板の前記第２のエリア内の前記シリコン層に相隔たった第２のソース領域及び第２のドレイン領域を形成する工程と、
    前記第２のソース領域と前記第２のドレイン領域との間にある前記シリコン層の一部分の上方にそれとは絶縁された導電性ゲートを形成する工程とを含む、前記基板の前記第２のエリアに前記論理デバイスを形成する工程と、
    を含む半導体デバイスを形成する方法。
  2. 前記第１のソース領域及び前記第１のドレイン領域は、前記第２のソース領域及び前記第２のドレイン領域が広がるより深く前記シリコン層の中へ広がる、請求項１に記載の方法。
  3. 前記第１のソース領域及び第２のドレイン領域はそれぞれ、前記第２のソース領域及び前記第２のドレイン領域のそれぞれの破壊電圧より大きな破壊電圧を有する、請求項１に記載の方法。
  4. 前記メモリセルのそれぞれを形成する前記工程が、
    前記浮遊ゲートの上方にそれとは絶縁された制御ゲートを形成する工程と、
    前記第１のソース領域の上方にそれとは絶縁された消去ゲートを形成する工程と、を更に含む、
    請求項１に記載の方法。
  5. 前記導電性ゲート、前記選択ゲート及び前記消去ゲートを形成する前記工程が、
    前記基板の前記第１のエリア及び前記第２のエリアに沿って広がるポリシリコン層を形成する工程と、
    前記基板の前記第１のエリア内の前記ポリシリコン層の残りの部分が前記選択ゲート及び前記消去ゲートを構成し、前記基板の前記第２のエリア内の前記ポリシリコン層の残りの部分が前記導電性ゲートを構成するように、前記ポリシリコン層の一部分を選択的に除去する工程と、
    を更に含む、請求項４に記載の方法。
  6. 前記エピタキシャル成長させる工程が、
    前記基板の前記第１のエリア及び前記第２のエリア内の前記シリコン層の上方に第２の絶縁層を形成する工程と、
    前記基板の前記第２のエリア内の前記第２の絶縁層を維持したまま前記基板の前記第１のエリアから前記第２の絶縁層を除去する工程と、
    前記基板の前記第２のエリア内の前記シリコン層上ではなく、前記基板の前記第１のエリア内の前記シリコン層上の前記シリコンを成長させるエピタキシャル成長プロセスを行う工程
    と、
    前記基板の前記第２のエリアから前記第２の絶縁層を除去する工程と、
    を更に含む、請求項１に記載の方法。
  7. 前記エピタキシャル成長させる工程が、
    前記基板の前記第１のエリア及び前記第２のエリア内の前記シリコン層の直ぐ上に第２の絶縁層を形成する工程と、
    前記基板の前記第１のエリア及び前記第２のエリア内の前記第２の絶縁層の直ぐ上に第３の絶縁層を形成する工程と、
    前記基板の前記第１のエリア及び前記第２のエリアにおいて、前記第３の絶縁層、前記第２の絶縁層、前記シリコン層、前記第１の絶縁層を介して前記シリコンの中へそれぞれ広がるトレンチを形成する工程と、
    絶縁体を前記トレンチに少なくとも部分的に充填する工程と、
    前記基板の前記第１のエリア及び前記第２のエリアから前記第３の絶縁層を除去する工程と、
    前記基板の前記第１のエリア及び前記第２のエリア内の前記第２の絶縁層の上方に第４の絶縁層を形成する工程と、
    前記基板の前記第２のエリア内の前記第４の絶縁層を維持したまま前記基板の前記第１のエリアから前記第４の絶縁層を除去する工程と、
    前記基板の前記第１のエリアから前記第２の絶縁層を除去する工程と、
    前記基板の前記第２のエリア内の前記シリコン層上ではなく、前記基板の前記第１のエリア内の前記シリコン層上の前記シリコンを成長させるエピタキシャル成長プロセスを行う工程
    と、
    前記基板の前記第２のエリアから前記第４の絶縁層を除去する工程と、
    を更に含む、請求項１に記載の方法。
  8. 前記トレンチを形成する工程が、
    前記第２の絶縁層の場所ではなく前記第３の絶縁層の場所で前記トレンチを広げるために等方性エッチングを行う工程を更に含む、請求項７に記載の方法。
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