JP2018509000A - スプリットゲート型フラッシュメモリアレイ及びロジックデバイスの集積化 - Google Patents
スプリットゲート型フラッシュメモリアレイ及びロジックデバイスの集積化 Download PDFInfo
- Publication number
- JP2018509000A JP2018509000A JP2017546127A JP2017546127A JP2018509000A JP 2018509000 A JP2018509000 A JP 2018509000A JP 2017546127 A JP2017546127 A JP 2017546127A JP 2017546127 A JP2017546127 A JP 2017546127A JP 2018509000 A JP2018509000 A JP 2018509000A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- gate
- logic
- forming
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010354 integration Effects 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 152
- 238000000034 method Methods 0.000 claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 89
- 239000000463 material Substances 0.000 claims description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 239000011241 protective layer Substances 0.000 claims description 16
- 229910021332 silicide Inorganic materials 0.000 claims description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 239000012212 insulator Substances 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims 3
- 239000007769 metal material Substances 0.000 claims 3
- 229920002120 photoresistant polymer Polymers 0.000 description 39
- 150000004767 nitrides Chemical class 0.000 description 27
- 238000005530 etching Methods 0.000 description 21
- 230000002093 peripheral effect Effects 0.000 description 21
- 125000006850 spacer group Chemical group 0.000 description 11
- 238000000151 deposition Methods 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 230000008021 deposition Effects 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000002513 implantation Methods 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 125000001475 halogen functional group Chemical group 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
本出願は米国仮出願第62/128,322号(2015年3月4日に出願)の利益を主張する。なおこの文献は本明細書において参照により援用されている。
Claims (18)
- メモリデバイスであって、
メモリ区域とロジックデバイス区域とを有する半導体基板であって、前記メモリ区域における前記基板の上面は、前記ロジックデバイス区域における前記基板の上面よりも低くくぼんでいる、半導体基板と、
前記基板の前記メモリ区域内に形成された複数のメモリセルであって、前記メモリセルのそれぞれは、
前記基板内に形成された第1のソース領域と、
前記基板内に形成された第1のドレイン領域であって、第1のチャネル領域が前記第1のソース領域と前記第1のドレイン領域との間の前記基板内に画定されている第1のドレイン領域と、
前記ソース領域に隣接する前記第1のチャネル領域の第1の部分上に配設され、これから絶縁されている浮遊ゲートと、
前記浮遊ゲート上に配設され、これから絶縁されている制御ゲートと、
前記ドレイン領域に隣接する前記第1のチャネル領域の第2の部分上に配設され、これから絶縁されている選択ゲートと、
前記ソース領域上に配設され、これから絶縁されている消去ゲートと、を含む複数のメモリセルと、
前記基板の前記ロジックデバイス区域内に形成された複数のロジックデバイスであって、前記ロジックデバイスのそれぞれは、
前記基板内に形成された第2のソース領域と、
前記基板内に形成された第2のドレイン領域であって、第2のチャネル領域が前記第2のソース領域と前記第2のドレイン領域との間の前記基板内に画定されている第2のドレイン領域と、
前記第2のチャネル領域上に配設され、これから絶縁されている論理ゲートと、を含む複数のロジックデバイスと、を含む、メモリデバイス。 - 前記基板に対して前記選択ゲートの最上表面は前記論理ゲートの最上表面と同じ高さである、請求項1に記載のメモリデバイス。
- 前記制御ゲートのそれぞれの上に配設された絶縁材料のブロックを更に含み、前記基板に対して絶縁体の前記ブロックの最上表面は前記選択ゲートの前記最上表面及び前記論理ゲートの前記最上表面と同じ高さである、請求項2に記載のメモリデバイス。
- 前記浮遊ゲート、前記消去ゲート、及び前記制御ゲートはポリシリコンで形成され、
前記選択ゲート及び前記論理ゲートは金属材料で形成されている、請求項1に記載のメモリデバイス。 - 前記選択ゲートは少なくとも酸化物層及び高K材料層によって前記基板から絶縁されている、請求項4に記載のメモリデバイス。
- 前記消去ゲートのそれぞれの上面上のシリサイド層と、
前記第1のドレイン領域上の前記基板表面の部分上のシリサイド層と、
前記第2のソース領域及び前記第2のドレイン領域上の前記基板表面の部分上のシリサイド層と、を更に含む、請求項1に記載のメモリデバイス。 - メモリデバイスを形成する方法であって、
メモリ区域とロジックデバイス区域とを有する半導体基板の表面上に1つ以上の保護層を形成することと、
前記基板の前記メモリデバイス区域から前記1つ以上の保護層を除去し、一方で、前記基板の前記ロジックデバイス区域内の前記1つ以上の保護層を保持することと、
前記メモリ区域内の前記基板表面上に酸化物層を形成する酸化プロセスを行なうことであって、前記酸化プロセスは、前記メモリ区域内の前記基板表面の高さを消費して下げて、前記メモリ区域内の前記基板の前記表面が前記ロジックデバイス区域内の前記基板の前記表面よりも低くくぼむようにする、行なうことと、
前記基板の前記ロジックデバイス区域から前記1つ以上の保護層を除去することと、
前記基板の前記メモリ区域から前記酸化物層を除去することと、
前記基板の前記メモリ区域内に複数のメモリセルを形成することであって、前記メモリセルのそれぞれは、
前記基板内に形成された第1のソース領域と、
前記基板内に形成された第1のドレイン領域であって、第1のチャネル領域が前記第1のソース領域と前記第1のドレイン領域との間の前記基板内に画定されている第1のドレイン領域と、
前記ソース領域に隣接する前記第1のチャネル領域の第1の部分上に配設され、これから絶縁されている浮遊ゲートと、
前記浮遊ゲート上に配設され、これから絶縁されている制御ゲートと、
前記ドレイン領域に隣接する前記第1のチャネル領域の第2の部分上に配設され、これから絶縁されている選択ゲートと、
前記ソース領域上に配設され、これから絶縁されている消去ゲートと、を含む、形成することと、
前記基板の前記ロジックデバイス区域内に複数のロジックデバイスを形成することであって、前記ロジックデバイスのそれぞれは、
前記基板内に形成された第2のソース領域と、
前記基板内に形成された第2のドレイン領域であって、第2のチャネル領域が前記第2のソース領域と前記第2のドレイン領域との間の前記基板内に画定されている第2のドレイン領域と、
前記第2のチャネル領域上に配設され、これから絶縁されている論理ゲートと、を含む、形成することと、を含む、方法。 - 前記基板に対して前記選択ゲートの最上表面は前記論理ゲートの最上表面と同じ高さである、請求項7に記載の方法。
- 前記制御ゲートのそれぞれの上に絶縁材料のブロックを形成することを更に含み、前記基板に対して絶縁体の前記ブロックの最上表面は前記選択ゲートの前記最上表面及び前記論理ゲートの前記最上表面と同じ高さである、請求項8に記載の方法。
- 前記浮遊ゲート、前記消去ゲート、及び前記制御ゲートはポリシリコンで形成され、
前記選択ゲート及び前記論理ゲートは金属材料で形成されている、請求項7に記載の方法。 - 前記選択ゲートは少なくとも酸化物層及び高K材料層によって前記基板から絶縁されている、請求項10に記載の方法。
- 前記消去ゲートのそれぞれの上面上にシリサイド層を形成することと、
前記第1のドレイン領域上の前記基板表面の部分上にシリサイド層を形成することと、
前記第2のソース領域及び前記第2のドレイン領域上の前記基板表面の部分上にシリサイド層を形成することと、を更に含む、請求項7に記載の方法。 - メモリデバイスを形成する方法であって、
メモリ区域とロジックデバイス区域とを有する半導体基板の表面上に1つ以上の保護層を形成することと、
前記基板の前記ロジックデバイス区域から前記1つ以上の保護層を除去し、一方で、前記基板の前記メモリ区域内の前記1つ以上の保護層を保持することと、
前記ロジック領域内の前記基板表面上にシリコンを成長させるエピタキシャル成長プロセスを行なうことであって、前記エピタキシャル成長プロセスは、前記ロジックデバイス区域内の前記基板表面の高さを上げて、前記ロジックデバイス区域内の前記基板の前記表面が前記メモリ区域内の前記基板の前記表面よりも高く上げられる、行なうことと、
前記基板の前記メモリ区域から前記1つ以上の保護層を除去することと、
前記基板の前記メモリ区域内に複数のメモリセルを形成することであって、前記メモリセルのそれぞれは、
前記基板内に形成された第1のソース領域と、
前記基板内に形成された第1のドレイン領域であって、第1のチャネル領域が前記第1のソース領域と前記第1のドレイン領域との間の前記基板内に画定されている第1のドレイン領域と、
前記ソース領域に隣接する前記第1のチャネル領域の第1の部分上に配設され、これから絶縁されている浮遊ゲートと、
前記浮遊ゲート上に配設され、これから絶縁されている制御ゲートと、
前記ドレイン領域に隣接する前記第1のチャネル領域の第2の部分上に配設され、これから絶縁されている選択ゲートと、
前記ソース領域上に配設され、これから絶縁されている消去ゲートと、を含む、形成することと、
前記基板の前記ロジックデバイス区域内に複数のロジックデバイスを形成することであって、前記ロジックデバイスのそれぞれは、
前記基板内に形成された第2のソース領域と、
前記基板内に形成された第2のドレイン領域であって、第2のチャネル領域が前記第2のソース領域と前記第2のドレイン領域との間の前記基板内に画定されている第2のドレイン領域と、
前記第2のチャネル領域上に配設され、これから絶縁されている論理ゲートと、を含む、形成することと、を含む、方法。 - 前記基板に対して前記選択ゲートの最上表面は前記論理ゲートの最上表面と同じ高さである、請求項13に記載の方法。
- 前記制御ゲートのそれぞれの上に絶縁材料のブロックを形成することを更に含み、前記基板に対して絶縁体の前記ブロックの最上表面は前記選択ゲートの前記最上表面及び前記論理ゲートの前記最上表面と同じ高さである、請求項14に記載の方法。
- 前記浮遊ゲート、前記消去ゲート、及び前記制御ゲートはポリシリコンで形成され、
前記選択ゲート及び前記論理ゲートは金属材料で形成されている、請求項13に記載の方法。 - 前記選択ゲートは少なくとも酸化物層及び高K材料層によって前記基板から絶縁されている、請求項16に記載の方法。
- 前記消去ゲートのそれぞれの上面上にシリサイド層を形成することと、
前記第1のドレイン領域上の前記基板表面の部分上にシリサイド層を形成することと、
前記第2のソース領域及び前記第2のドレイン領域上の前記基板表面の部分上にシリサイド層を形成することと、を更に含む、請求項13に記載の方法。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201562128322P | 2015-03-04 | 2015-03-04 | |
US62/128,322 | 2015-03-04 | ||
US15/057,590 US9793280B2 (en) | 2015-03-04 | 2016-03-01 | Integration of split gate flash memory array and logic devices |
US15/057,590 | 2016-03-01 | ||
PCT/US2016/020455 WO2016141060A1 (en) | 2015-03-04 | 2016-03-02 | Integration of split gate flash memory array and logic devices |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018509000A true JP2018509000A (ja) | 2018-03-29 |
JP6503471B2 JP6503471B2 (ja) | 2019-04-17 |
Family
ID=55588575
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017546127A Active JP6503471B2 (ja) | 2015-03-04 | 2016-03-02 | スプリットゲート型フラッシュメモリアレイ及びロジックデバイスの集積化 |
Country Status (7)
Country | Link |
---|---|
US (1) | US9793280B2 (ja) |
EP (1) | EP3266039B1 (ja) |
JP (1) | JP6503471B2 (ja) |
KR (1) | KR102004636B1 (ja) |
CN (1) | CN107408557B (ja) |
TW (1) | TWI618226B (ja) |
WO (1) | WO2016141060A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021529439A (ja) * | 2018-07-05 | 2021-10-28 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | 三次元finfet構造体を有する分割ゲート不揮発性メモリセル、及びその製造方法 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107305892B (zh) * | 2016-04-20 | 2020-10-02 | 硅存储技术公司 | 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法 |
US10032786B2 (en) | 2016-09-16 | 2018-07-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
US10504912B2 (en) | 2017-07-28 | 2019-12-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Seal method to integrate non-volatile memory (NVM) into logic or bipolar CMOS DMOS (BCD) technology |
DE102018107908B4 (de) | 2017-07-28 | 2023-01-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Verfahren zum Bilden eines integrierten Schaltkreises mit einer Versiegelungsschicht zum Bilden einer Speicherzellenstruktur in Logik- oder BCD-Technologie sowie ein integrierter Schaltkreis mit einer Dummy-Struktur an einer Grenze einer Vorrichtungsregion |
US10608090B2 (en) * | 2017-10-04 | 2020-03-31 | Silicon Storage Technology, Inc. | Method of manufacturing a split-gate flash memory cell with erase gate |
US10714634B2 (en) | 2017-12-05 | 2020-07-14 | Silicon Storage Technology, Inc. | Non-volatile split gate memory cells with integrated high K metal control gates and method of making same |
CN108598082A (zh) * | 2018-05-22 | 2018-09-28 | 武汉新芯集成电路制造有限公司 | 闪存制备方法 |
US11069693B2 (en) * | 2018-08-28 | 2021-07-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for improving control gate uniformity during manufacture of processors with embedded flash memory |
US10937794B2 (en) * | 2018-12-03 | 2021-03-02 | Silicon Storage Technology, Inc. | Split gate non-volatile memory cells with FinFET structure and HKMG memory and logic gates, and method of making same |
US20210193671A1 (en) | 2019-12-20 | 2021-06-24 | Silicon Storage Technology, Inc. | Method Of Forming A Device With Split Gate Non-volatile Memory Cells, HV Devices Having Planar Channel Regions And FINFET Logic Devices |
US11588031B2 (en) * | 2019-12-30 | 2023-02-21 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure for memory device and method for forming the same |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006310725A (ja) * | 2005-03-31 | 2006-11-09 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2014522122A (ja) * | 2011-08-05 | 2014-08-28 | シリコン ストーリッジ テクノロージー インコーポレイテッド | 高k誘電体と金属ゲートとを有する不揮発性メモリセル |
US20150041875A1 (en) * | 2013-08-08 | 2015-02-12 | Freescale Seminconductor, Inc | Nonvolatile Memory Bitcell With Inlaid High K Metal Select Gate |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5029130A (en) | 1990-01-22 | 1991-07-02 | Silicon Storage Technology, Inc. | Single transistor non-valatile electrically alterable semiconductor memory device |
US6952034B2 (en) | 2002-04-05 | 2005-10-04 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with buried source line and floating gate |
US6747310B2 (en) | 2002-10-07 | 2004-06-08 | Actrans System Inc. | Flash memory cells with separated self-aligned select and erase gates, and process of fabrication |
KR100539247B1 (ko) * | 2004-02-04 | 2005-12-27 | 삼성전자주식회사 | 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법 |
US7315056B2 (en) | 2004-06-07 | 2008-01-01 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with program/erase and select gates |
US8809179B2 (en) | 2006-04-13 | 2014-08-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for reducing topography of non-volatile memory and resulting memory cells |
KR100849362B1 (ko) * | 2006-07-12 | 2008-07-29 | 동부일렉트로닉스 주식회사 | 플래시 메모리 및 그 제조 방법 |
US20090039410A1 (en) | 2007-08-06 | 2009-02-12 | Xian Liu | Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing |
KR20100072405A (ko) * | 2008-12-22 | 2010-07-01 | 주식회사 동부하이텍 | 반도체 소자, 이의 제조방법 및 플래시 메모리 소자 |
US8518775B2 (en) | 2011-10-03 | 2013-08-27 | Globalfoundries Singapore Pte. Ltd. | Integration of eNVM, RMG, and HKMG modules |
US9293359B2 (en) * | 2013-03-14 | 2016-03-22 | Silicon Storage Technology, Inc. | Non-volatile memory cells with enhanced channel region effective width, and method of making same |
US9837322B2 (en) | 2013-05-28 | 2017-12-05 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor arrangement and method of forming |
US9583591B2 (en) * | 2014-03-14 | 2017-02-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Si recess method in HKMG replacement gate technology |
US9543153B2 (en) * | 2014-07-16 | 2017-01-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Recess technique to embed flash memory in SOI technology |
US9484352B2 (en) * | 2014-12-17 | 2016-11-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming a split-gate flash memory cell device with a low power logic device |
-
2016
- 2016-03-01 US US15/057,590 patent/US9793280B2/en active Active
- 2016-03-02 WO PCT/US2016/020455 patent/WO2016141060A1/en active Application Filing
- 2016-03-02 CN CN201680013626.3A patent/CN107408557B/zh active Active
- 2016-03-02 JP JP2017546127A patent/JP6503471B2/ja active Active
- 2016-03-02 EP EP16711425.5A patent/EP3266039B1/en active Active
- 2016-03-02 KR KR1020177028015A patent/KR102004636B1/ko active IP Right Grant
- 2016-03-03 TW TW105106493A patent/TWI618226B/zh active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006310725A (ja) * | 2005-03-31 | 2006-11-09 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2014522122A (ja) * | 2011-08-05 | 2014-08-28 | シリコン ストーリッジ テクノロージー インコーポレイテッド | 高k誘電体と金属ゲートとを有する不揮発性メモリセル |
US20150041875A1 (en) * | 2013-08-08 | 2015-02-12 | Freescale Seminconductor, Inc | Nonvolatile Memory Bitcell With Inlaid High K Metal Select Gate |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021529439A (ja) * | 2018-07-05 | 2021-10-28 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | 三次元finfet構造体を有する分割ゲート不揮発性メモリセル、及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR20170121288A (ko) | 2017-11-01 |
WO2016141060A1 (en) | 2016-09-09 |
EP3266039A1 (en) | 2018-01-10 |
TW201644040A (zh) | 2016-12-16 |
KR102004636B1 (ko) | 2019-07-26 |
EP3266039B1 (en) | 2019-10-16 |
US20160260728A1 (en) | 2016-09-08 |
TWI618226B (zh) | 2018-03-11 |
CN107408557B (zh) | 2020-10-09 |
CN107408557A (zh) | 2017-11-28 |
JP6503471B2 (ja) | 2019-04-17 |
US9793280B2 (en) | 2017-10-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6503471B2 (ja) | スプリットゲート型フラッシュメモリアレイ及びロジックデバイスの集積化 | |
KR102364667B1 (ko) | 통합된 하이 k 금속 제어 게이트들을 갖는 비휘발성 분리형 게이트 메모리 셀들 및 제조 방법 | |
TWI641116B (zh) | 集成鰭式場效電晶體(finfet) cmos裝置與嵌入式非揮發性記憶體單元之方法 | |
US11107832B2 (en) | Apparatuses including memory cells and related methods | |
JP6732901B2 (ja) | 別個のワード線及び消去ゲートを有するフラッシュメモリを形成する方法 | |
JP6407488B1 (ja) | 統合された高k金属ゲートを有する不揮発性分割ゲートメモリセル及びそれを作製する方法 | |
KR20170086634A (ko) | 동시에 형성되는 저전압 및 고전압 로직 디바이스들을 구비한 비휘발성 메모리 어레이 | |
US20170103991A1 (en) | Method of forming memory array and logic devices | |
TWI794807B (zh) | 在基板上製造記憶體單元、高電壓裝置和邏輯裝置的方法 | |
US11444091B2 (en) | Method of making memory cells, high voltage devices and logic devices on a substrate | |
US20190348427A1 (en) | Method of Making Embedded Memory Device With Silicon-On-Insulator Substrate | |
JP7425927B2 (ja) | 導電性ブロックにシリサイドを備える基板にメモリセル、高電圧デバイス、及び論理デバイスを作製する方法 | |
US20230262975A1 (en) | Method of forming a semiconductor device with memory cells, high voltage devices and logic devices on a substrate using a dummy area | |
US20230292504A1 (en) | Method of forming memory cells, high voltage devices and logic devices on a semiconductor substrate | |
KR20230110363A (ko) | 기판 상에 메모리 셀, 고전압 디바이스 및 논리 디바이스를갖는 반도체 디바이스를 형성하는 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180925 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180920 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20181225 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190225 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190325 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6503471 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |