KR102004636B1 - 분리형 게이트 플래시 메모리 어레이 및 로직 디바이스들의 집적 - Google Patents
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Abstract
메모리 디바이스 및 방법은 메모리 영역(16) 및 로직 디바이스 영역(18)을 갖는 반도체 기판을 포함한다. 메모리 영역에 복수의 메모리 셀들이 형성되고, 메모리 셀들 각각은 제1 채널 영역을 그 사이에 갖는 제1 소스 및 드레인 영역들, 제1 채널 영역의 제1 부분 위에 배치되는 플로팅 게이트, 플로팅 게이트 위에 배치되는 제어 게이트, 제1 채널 영역의 제2 부분 위에 배치되는 선택 게이트, 및 소스 영역 위에 배치되는 소거 게이트를 포함한다. 로직 디바이스 영역에 복수의 로직 디바이스들이 형성되고, 로직 디바이스들 각각은 제2 채널 영역을 그 사이에 갖는 제2 소스 및 드레인 영역들, 및 제2 채널 영역 위에 배치되는 로직 게이트를 포함한다. 기판 상부 표면은 로직 디바이스 영역에서보다 메모리 영역에서 더 낮게 리세스되어, 더 높은 메모리 셀들이 로직 디바이스들의 상부 높이와 유사한 상부 높이를 갖도록 한다.
Description
관련 출원
본 출원은 2015년 3월 4일자로 출원되고 본 명세서에 참고로 포함되는 미국 가출원 제62/128,322호의 이익을 주장한다.
기술분야
본 발명은 플래시 메모리 셀 어레이들에 관한 것으로, 더 구체적으로는 로직 디바이스들과 동일한 웨이퍼 상의 플래시 메모리 어레이의 집적에 관한 것이다.
고전압의 입/출력 및/또는 아날로그 디바이스들과 같은 코어 로직 디바이스들을 비휘발성 메모리 디바이스들(즉, 전형적으로, 임베디드 메모리 디바이스들로 지칭됨)과 동일한 기판 상에 형성하는 것은 공지되어 있다. 이는 메모리 셀 아키텍처가 게이트들이 다른 게이트들 위에 부분적으로 또는 전체적으로 적층되는 것을 포함하는 분리형 게이트(split gate) 비휘발성 메모리 디바이스들에 특히 해당된다. 그러나, 로직 디바이스들의 디바이스 지오메트리들이 계속해서 축소됨에 따라, 기판 표면 위의 플래시 메모리 셀들의 높이가 동일한 기판 상에 형성된 로직 디바이스들의 높이보다 훨씬 더 커지고 있다. 로직 디바이스들과 동일한 비율로 기판 표면 위의 메모리 셀들의 높이를 축소하려고 시도하면 누설 또는 다른 유해한 영향들을 초래할 수 있다.
전술한 문제들은 메모리 영역 및 로직 디바이스 영역을 갖는 반도체 기판 - 메모리 영역 내의 기판의 상부 표면이 로직 디바이스 영역 내의 기판의 상부 표면보다 더 낮게 리세스(recess)됨 -, 기판의 메모리 영역에 형성되는 복수의 메모리 셀들, 및 기판의 로직 디바이스 영역에 형성되는 복수의 로직 디바이스들을 갖는 메모리 디바이스에 의해 해결된다. 메모리 셀들 각각은 기판에 형성되는 제1 소스 영역, 기판에 형성되는 제1 드레인 영역 - 기판에서 제1 소스 영역과 제1 드레인 영역 사이에 제1 채널 영역이 한정됨 -, 소스 영역에 인접한 제1 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트, 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트, 드레인 영역에 인접한 제1 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트, 및 소스 영역 위에 배치되면서 그로부터 절연되는 소거 게이트를 포함한다. 로직 디바이스들 각각은 기판에 형성되는 제2 소스 영역, 기판에 형성되는 제2 드레인 영역 - 기판에서 제2 소스 영역과 제2 드레인 영역 사이에 제2 채널 영역이 한정됨 -, 및 제2 채널 영역 위에 배치되면서 그로부터 절연되는 로직 게이트를 포함한다.
메모리 디바이스를 형성하는 방법은 메모리 영역 및 로직 디바이스 영역을 갖는 반도체 기판의 표면 상에 하나 이상의 보호 층들을 형성하는 단계, 기판의 로직 디바이스 영역 내의 하나 이상의 보호 층들을 보존하면서 기판의 메모리 디바이스 영역으로부터 하나 이상의 보호 층들을 제거하는 단계, 메모리 영역 내의 기판 표면 상에 산화물 층을 형성하는 산화 공정을 수행하는 단계 - 산화 공정은 메모리 영역 내의 기판 표면을 소실(consume)시키고 그의 높이를 낮추어서 메모리 영역 내의 기판의 표면이 로직 디바이스 영역 내의 기판의 표면보다 더 낮게 리세스되게 함 -, 기판의 로직 디바이스 영역으로부터 하나 이상의 보호 층들을 제거하는 단계, 기판의 메모리 영역으로부터 산화물 층을 제거하는 단계, 기판의 메모리 영역에 복수의 메모리 셀들을 형성하는 단계, 및 기판의 로직 디바이스 영역에 복수의 로직 디바이스들을 형성하는 단계를 포함한다. 메모리 셀들 각각은 기판에 형성되는 제1 소스 영역, 기판에 형성되는 제1 드레인 영역 - 기판에서 제1 소스 영역과 제1 드레인 영역 사이의 제1 채널 영역이 한정됨 -, 소스 영역에 인접한 제1 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트, 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트, 드레인 영역에 인접한 제1 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트, 및 소스 영역 위에 배치되면서 그로부터 절연되는 소거 게이트를 포함한다. 로직 디바이스들 각각은 기판에 형성되는 제2 소스 영역, 기판에 형성되는 제2 드레인 영역 - 기판에서 제2 소스 영역과 제2 드레인 영역 사이에 제2 채널 영역이 한정됨 -, 및 제2 채널 영역 위에 배치되면서 그로부터 절연되는 로직 게이트를 포함한다.
메모리 디바이스를 형성하는 방법은 메모리 영역 및 로직 디바이스 영역을 갖는 반도체 기판의 표면 상에 하나 이상의 보호 층들을 형성하는 단계, 기판의 메모리 영역 내의 하나 이상의 보호 층들을 보존하면서 기판의 로직 디바이스 영역으로부터 하나 이상의 보호 층들을 제거하는 단계, 로직 영역 내의 기판 표면 상에서 실리콘을 성장시키는 에피택셜 성장 공정을 수행하는 단계 - 에피택셜 성장 공정은 로직 디바이스 영역 내의 기판 표면의 높이를 상승시켜서 로직 디바이스 영역 내의 기판의 표면이 메모리 영역 내의 기판의 표면보다 더 높게 상승되게 함 -, 기판의 메모리 영역으로부터 하나 이상의 보호 층들을 제거하는 단계, 기판의 메모리 영역에 복수의 메모리 셀들을 형성하는 단계, 및 기판의 로직 디바이스 영역에 복수의 로직 디바이스들을 형성하는 단계를 포함한다. 메모리 셀들 각각은 기판에 형성되는 제1 소스 영역, 기판에 형성되는 제1 드레인 영역 - 기판에서 제1 소스 영역과 제1 드레인 영역 사이에 제1 채널 영역이 한정됨 -, 소스 영역에 인접한 제1 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트, 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트, 드레인 영역에 인접한 제1 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트, 및 소스 영역 위에 배치되면서 그로부터 절연되는 소거 게이트를 포함한다. 로직 디바이스들 각각은 기판에 형성되는 제2 소스 영역, 기판에 형성되는 제2 드레인 영역 - 기판에 제2 소스 영역과 제2 드레인 영역 사이에 제2 채널 영역이 한정됨 -, 및 제2 채널 영역 위에 배치되면서 그로부터 절연되는 로직 게이트를 포함한다.
본 발명의 다른 목적들 및 특징들은 명세서, 청구범위, 및 첨부된 도면의 검토에 의해 명백해질 것이다.
도 1 내지 도 30은 본 발명의 메모리 디바이스를 형성하는 데 있어서의 단계들을 도시한 측단면도들이다.
도 31 및 도 32는 본 발명의 메모리 디바이스를 형성하는 데 있어서의 단계들의 대안적인 실시예를 도시한 측단면도들이다.
도 31 및 도 32는 본 발명의 메모리 디바이스를 형성하는 데 있어서의 단계들의 대안적인 실시예를 도시한 측단면도들이다.
본 발명은 메모리 셀들의 상단 높이가 로직 디바이스들의 높이와 비슷하게 되도록 동일한 기판 상에 메모리 셀들 및 로직 디바이스들을 형성하는 기법이다.
도 1 내지 도 30은 동일한 기판 상에 메모리 셀들 및 로직 디바이스들을 형성하는 공정을 도시한다. 공정은 실리콘 기판(10) 상에 실리콘 이산화물(산화물)의 층(12)을 형성함으로써 시작된다. 질화물의 층(14)이, 도 1에 도시된 바와 같이, 산화물 층(12) 상에 형성된다. 포토리소그래피 및 질화물 에칭 공정이 수행되어 기판의 로직 디바이스 영역(주변 영역)(18)에 질화물 층(14)을 유지하는 한편, 기판의 메모리 셀 영역(MCEL 영역)(16) 내의 질화물 층(14)을 선택적으로 제거한다. 이어서, 도 2에 도시된 바와 같이, LOCOS 산화가 수행되어 MCEL 영역(16)에 산화물의 두꺼운 층(20)을 생성한다. 이러한 산화는 기판의 노출된 부분을 소실시켜서, 그에 따라 MCEL 영역(16) 내의 기판의 상부 표면의 높이를 주변 영역(18)의 높이에 비해 감소시킨다. 질화물 에칭이 수행되어 질화물 층(14)을 제거하고, 그 후에 산화물 에칭이 후속하여 산화물(20)을 제거한다. 생성된 구조물이 도 3에 도시되어 있는데, 여기서 MCEL 영역(16) 내의 기판 상부 표면은 주변 영역(18) 내의 기판 상부 표면에 대해 (예컨대, 깊이 D - 예컨대 700Å만큼) 리세스된다.
산화물 형성 공정이 수행되어 기판 상에 산화물 층(22)(패드 산화물)을 형성한다. 이어서, 패드 산화물 층(22) 상에 질화물 층(24)이 형성된다. 이어서, 포토레지스트(26)가 구조물 위에 형성되고, 포토리소그래피를 이용하여 선택적으로 노출 및 에칭되어 질화물 층(24)의 선택된 부분들을 노출된 상태 상태로 남긴다. 도 4에 도시된 바와 같이, 질화물, 산화물 및 실리콘 에칭들이 수행되어 질화물 및 산화물 층들을 통해서 그리고 기판 내로 트렌치들(28)을 형성한다. 트렌치들을 STI 산화물(30)로 충전하기 위해 산화물 증착, 그리고 그 후에 산화물 화학적 기계 연마(chemical mechanical polish, CMP) 에칭이 수행된다. CMP 에칭 정지물로서 주변 영역 내의 패드 질화물을 사용함으로써, (포토레지스트의 제거 후에) 도 5에 도시된 바와 같이, 산화물의 층(32)이 MCEL 영역 내의 질화물 층 상에 남는다.
포토레지스트가 구조물 위에 형성되고 MCEL 영역(16)으로부터 제거된다. 산화물 에칭을 이용하여, 산화물(32)을 제거한다(그리고 MCEL 영역(16) 내의 STI 산화물(30) 일부의 상부 표면을 낮춘다). 포토레지스트가 제거된 후에, 질화물 에칭을 이용하여, 질화물 층(24)을 제거한다. 도 6에 도시된 바와 같이, 폴리실리콘 층(34)이 구조물 위에 증착되고, 그 후에 이러한 폴리 층(FG 폴리 층으로 지칭되는데, 그 이유는 그 층이 최종적으로 메모리 셀들의 플로팅 게이트들을 형성할 이러한 폴리실리콘이기 때문임) 내로의 주입이 후속한다. 폴리실리콘 CMP 에칭이 그 다음으로 수행되는데, 이는 MCEL 및 주변 영역들에 폴리실리콘(34)의 선택적인 부분들을 남긴다. 폴리 에칭이 수행되어, STI 산화물(30) 위에 폴리 층(34)을 제거하지만 MCEL 및 주변 영역들 내의 패드 산화물 층(22) 위에 얇은 층을 남긴다. 포토레지스트(36)가 구조물 위에 증착되고, 포토리소그래피 공정을 이용하여 MCEL 영역(16)을 노출시키기 위해 선택적으로 제거된다. 산화물 에칭을 이용하여, STI 산화물(30)을 낮춘다(에칭백한다). 생성된 구조물이 도 7에 도시되어 있다.
포토레지스트(36)가 제거된 후에, 도 8에 도시된 바와 같이, ONO 층(38)(즉, 산화물, 질화물, 산화물 서브 층들)이 구조물 위에 형성되고, 그 후에 ONO 층(38) 위의 폴리 층(40)의 형성, 및 폴리 층(40) 위의 질화물 층(42)의 형성이 후속한다. 구조물은 포토레지스트로 커버되고, 그 포토레지스트는 MCEL 영역(16) 내의 선택된 부분들을 제외하고는 질화물 층(42)을 노출시키도록 선택적으로 제거된다. 질화물, 폴리, 산화물, 질화물 및 산화물 에칭들이 수행되어 포토레지스트에 의해 보호되는 이러한 부분들을 제외하고는 구조물로부터 질화물, 폴리 및 ONO 층들을 제거하여, MCEL 영역(16) 내에 그러한 층들의 스택들(S1, S2)의 쌍들을 남긴다. (포토레지스트의 제거 후에) 생성된 구조물이 도 9에 도시되어 있다. 스택들(S1, S2) 사이의 영역은 SL(소스 라인) 면으로 지칭되고, 스택들(S1, S2) 외측의 영역들은 WL(워드 라인) 면들로 지칭된다. 한 쌍의 스택들(S1, S2)만이 도시되어 있지만, MCEL 영역(16)에는 그러한 스택 쌍들의 어레이가 있다.
이어서, 스택들(S1, S2)의 측벽들을 따라 스페이서들이 형성된다. 스페이서들의 형성은 본 기술분야에 널리 공지되어 있고, 구조물 위의 재료의 층의 증착, 그리고 그 후에 이방성 에칭을 수반하여 구조물의 수평 부분들로부터 재료를 제거하지만 구조물의 수직 표면들을 따라 (굴곡된 상부 표면을 가진) 재료를 손상되지 않은 상태로 남긴다. 산화물의 층 및 질화물의 층을 증착시키고, 그 후에 이방성 질화물 에칭이 후속하여, 질화물 스페이서들(44)을 남김으로써, 스택들(S1, S2)을 따른 스페이서들이 형성된다. 추가적인 희생 산화물 스페이서들(SAC 스페이서들)(46)이 산화물 증착 및 에칭에 의해 질화물 스페이서들(44)을 따라 형성된다. 생성된 구조물이 도 10에 도시되어 있다.
도 11에 도시된 바와 같이, 포토레지스트가 구조물 위에 형성되고, 포토리소그래피 공정을 이용하여 선택적으로 노출 및 에칭 제거되어, MCEL 영역 내의 스택들(S1, S2)의 SL 면 및 주변 영역 위에 포토레지스트(48)를 남긴다. 이어서, 스택들(S1, S2)의 노출된 WL 면들 상에 Vt 주입이 수행된다. 이어서, 산화물 에칭이 수행되어 스택들(S1, S2)의 WL 면들로부터 희생 산화물 스페이서들(46)을 제거한다. 포토레지스트가 제거된 후에, 폴리 에칭을 이용하여, 폴리 층(34)의 노출된 부분들을 제거한다(단지 스택들(S1, S2)의 일부로서의 폴리 층(34) - FG 폴리 - 만 남음). 생성된 구조물이 도 12에 도시되어 있다.
이어서, 도 13에 도시된 바와 같이 산화물 형성 및 에칭에 의해 스택들(S1, S2)의 측벽들을 따라 산화물 스페이서들(50)이 형성된다. 이어서, 도 14에 도시된 바와 같이, 포토레지스트(52)가 구조물 위에 형성되고 포토리소그래피 노출 및 에칭에 의해 스택들(S1, S2)의 SL 면 상에서만 제거된다. 이어서, 고전압 주입 및 어닐(anneal)이 수행되어 기판에서 스택들(S1, S2) 사이에 소스 영역(54)을 형성한다. 산화물 에칭을 이용하여, 스택들(S1, S2)의 SL 면 상의 산화물(22)을 제거한다. 이어서, 산화물 증착을 이용하여, 기판 및 폴리 층(34)의 노출된 부분들 위에(그리고 질화물 스페이서들의 측면들을 따라) 산화물의 얇은 층(56)(터널링에 적합함)을 형성한다. (포토레지스트의 제거 후에) 생성된 구조물이 도 15에 도시되어 있다.
포토레지스트가 구조물 위에 형성되고, 포토리소그래피 공정을 이용하여 선택적으로 노출 및 에칭 제거되어, MCEL 영역 내의 스택들(S1, S2)의 SL 면 및 주변 영역 위에 포토레지스트(58)를 남긴다. 이어서, 도 16에 도시된 바와 같이, 산화물 에칭이 수행되어 산화물의 노출된 부분들을 제거한다(산화물 스페이서들(50)의 박막화를 포함함). 포토레지스트 재료(58)가 제거된 후에, 절연 층이 구조물 위에 형성된다. 바람직하게는, 절연 층은 계면 층(interfacial layer)으로서의 얇은 산화물의 제1 층(60), 및 하이(high) K 재료(즉, HfO2, ZrO2, TiO2, Ta2O5, 또는 다른 적절한 재료들 등과 같은 산화물의 유전 상수보다 더 큰 유전 상수 K를 가짐)의 제2 층(62)을 포함한다. 산화물 층(60) 두께는 분리형 게이트 플래시 셀의 선택 게이트에 대해 상이한 임계 전압들을 달성하도록 가변될 수 있다. 게이트 유전체에 대한 습기 조절을 향상시키기 위해 선택적 열처리가 이어질 수 있다. TiN, TaN, TiSiN과 같은 캡핑(capping) 층(64)이 구조물 상에 증착되어, 후속의 프로세싱 단계들에서의 손상으로부터 하이-K 재료(62)를 보호할 수 있다. 캡핑 층(64), 하이-K 재료 층(62) 및 산화물 층(60)은 포토리소그래피 에칭을 이용하여 스택들(S1, S2)의 SL 면으로부터 제거될 수 있다(스택들(S1, S2)의 SL 면으로부터 제거되는 포토레지스트(66)를 형성하고, 그 후에 에칭이 후속하지만, 이는 선택적임). 생성된 구조물이 도 17에 도시되어 있다.
폴리실리콘의 층(68)이 구조물 상에 증착되고, 그 후에 폴리실리콘(68) 상의 캡 산화물 층(70)의 증착이 후속한다. 이어서, 캡 산화물 층(70)이 포토리소그래픽 에칭에 의해 MCEL 영역으로부터 제거된다. 추가적인 폴리실리콘이 MCEL 영역 내의 폴리 층 상에 증착되고(폴리(68)의 후막화(thickening)) 주변 영역 내의 캡 산화물 층 상에 폴리 층(72)으로서 증착된다. 생성된 구조물이 도 18에 도시되어 있다. 도 19에 도시된 바와 같이, 캡 산화물(70)을 에칭 정지물로서 사용하여, 폴리 CMP 에칭이 수행되어, 캡 산화물(70) 위의 폴리실리콘 층(72)을 제거한다. 산화물 에칭을 이용하여, 캡 산화물(70)을 제거한다. 이어서, 폴리 층(68)이 포토리소그래피를 이용하여 패터닝되어, 스택들(S1, S2) 사이의 폴리실리콘의 블록(EG 폴리(68a)), 스택들(S1, S2)의 어느 한 면 상의 폴리실리콘의 블록들(WL 폴리(68b)), 및 주변 영역 내의 폴리실리콘의 블록(68c)(로직 폴리)을 남긴다. (포토리소그래피 레지스트가 제거된 후의) 생성된 구조물이 도 20에 도시되어 있다.
선택적인 N+ 폴리 사전주입이 수행될 수 있다. 이에 뒤이어, 도 21에 도시된 바와 같이, 포토레지스트 코팅, 마스크 노광 및 선택적 제거가 후속하여, 포토레지스트(74)에 의해 커버된 주변 영역 및 포토레지스트에 의해 노출된 MCEL 영역을 남긴다. 셀 할로(Cell Halo) 및 LDD 주입이 WL 폴리 블록들(68b)에 인접한 기판(10)의 노출된 부분들에서 수행된다. 비교적 두꺼운 EG 폴리(68a)는 터널 산화물(56)이 셀 할로 및 LDD 주입에 의해 손상되는 것을 방지한다. 포토레지스트(74)가 제거되고, 새로운 포토레지스트(78)가 형성되고, 선택적으로 에칭되어 스택들(S1, S2) 사이의 영역을 노출시킨다. 이어서, 도 22에 도시된 바와 같이, 폴리 에칭이 이용되어 EG 폴리 블록(68a)의 높이를 감소시킨다.
포토레지스트(78)가 제거된 후에, 산화물 및 질화물 증착들 및 에칭들이 수행되어 WL 폴리 블록들(68b) 및 로직 폴리 블록들(68c)을 따라 산화물 및 질화물의 절연 스페이서들(80)을 형성한다. 도 23에 도시된 바와 같이, 메모리 셀 스택들(S1/S2) 및 로직 폴리 블록들(68c)에 인접한 기판의 노출된 부분들에 LDD 주입이 적용될 수 있다. 포토레지스트가 형성되고 패터닝되어 로직 폴리 블록들 및 메모리 셀 스택들(S1/S2)에 인접하지 않은 기판의 노출된 영역들을 커버한다. 이어서, (포토레지스트 제거 후에) 도 24에 도시된 바와 같이, N+/P+ 주입 및 어닐이 수행되어, MCEL 영역 내의 WL 폴리 블록들(68b)에 인접한 드레인 영역들(82)을 기판에 형성하고, 주변 영역 내의 로직 폴리 블록(68c)에 인접한 소스/드레인 영역들(84/86)을 기판에 형성한다.
도 25에 도시된 바와 같이, 금속화 공정이 수행되어 기판 및 폴리 블록들의 노출된 부분들 상에 실리사이드(88)를 형성한다. 질화물의 층(90), 그리고 그 후에 층간 유전체(inter-layer dielectric, ILD) 재료(92)가 구조물 위에 형성된다. 이어서, 도 26에 도시된 바와 같이, CMP 에칭이 수행되어 WL 폴리 블록들(68b) 위의 질화물(90) 및 ILD(92)의 부분들을 제거하고(또한 이러한 폴리 블록들 상의 실리사이드(88)도 제거함), 스택들(S1, S2) 및 폴리 블록들(68b)의 높이를 감소시켜서, 이들이 주변 영역 내의 로직 폴리 블록(68c)과 동일 높이로 된다.
이어서, 도 27에 도시된 바와 같이, 폴리 에칭이 수행되어 WL 폴리 블록들(68b) 및 로직 폴리 블록들(68c)을 제거하여, 개방된 트렌치들(94)을 뒤에 남긴다. TiAlN1-x와 같은 일함수 금속 게이트 재료(96)의 층이 구조물 상에 증착된다. 그의 일함수는 산소 공공(oxygen vacancy)들 또는 질소 농도를 변화시킴으로써 추가로 조정될 수 있다. 게이트 임계 전압들은 일함수의 조정을 통해 조절될 수 있다. 금속(예컨대, 알루미늄, Ti, TiAlN, TaSiN 등)의 두꺼운 층이 구조물 상에 증착되고, 그 후에 CMP 에칭백이 후속하여, 부분적으로 MCEL 영역 내의 드레인 영역들(82) 위에 있는 트렌치들을 충전하는 금속 블록들(98), 및 주변 영역 내의 소스/드레인 영역들 사이의 영역의 트렌치들을 충전하는 금속 블록들(100)을 남긴다. 메모리 셀들 및/또는 로직 디바이스들의 성능을 최적화시키기 위해 금속 후열 처리(post-metal thermal treatment)가 적용될 수 있다. 생성된 구조물이 도 28에 도시되어 있다.
절연 층(예컨대, ILD)(102)이 구조물 위에 형성되고, CMP 에칭을 이용하여 평탄화된다. 적절한 포토레지스트 코팅, 마스크 노광, 선택적 포토레지스트 에칭 및 ILD 에칭을 이용하여, 콘택트 개구들이 MCEL 영역 내의 드레인 영역들(82) 위의 실리사이드에 이르기까지 ILD 층을 통해서 아래로 형성되어 그 실리사이드를 노출시킨다. 콘택트 개구들은 전기 콘택트들(104)을 형성하도록 적절한 증착 및 CMP 에칭을 이용하여 전도성 재료(예컨대, 텅스텐)로 충전된다. 이어서, 도 29에 도시된 바와 같이, 금속 콘택트 라인(예컨대, 구리)(106)이 ILD 층(102) 위에 그리고 전기 콘택트들(104)과 접촉하여 형성된다.
도 30에 도시된 바와 같이, 메모리 셀들이 공통 소스 영역(54) 및 공통 소거 게이트(68a)를 공유하는 쌍들로 형성된다. 각각의 메모리 셀은, 소스 영역(54)과 드레인 영역(82) 사이에서 연장되고 플로팅 게이트(34) 아래에 배치되는 제1 부분 및 선택 게이트(98)(워드 라인 게이트(WL)로도 또한 지칭됨) 아래에 배치되는 제2 부분을 갖는 채널 영역(108)을 포함한다. 제어 게이트(40)는 플로팅 게이트(34) 위에 배치된다. 선택 게이트들(98) 밑의 절연 층이 산화물(60) 및 하이-K 필름(62)으로 형성됨과 함께, 선택 게이트들(98)이 금속으로 형성되게 하고 실리사이드(88)가 콘택트들(104)을 드레인 영역들(82)과 접속시키게 함으로써, 메모리 셀의 속도 및 성능은 선택 게이트들 아래의 게이트 유전체로서의 종래의 산화물 및 종래의 폴리실리콘 게이트들을 갖는 메모리 셀들보다 향상된다. 더욱이, 메모리 셀 쌍이 로직 디바이스들을 포함하는 주변 영역의 기판 표면에 비해 리세스된 기판 표면의 일부분 상에 형성되기 때문에, 각각의 하단들이 서로 정렬되지 않지만(즉, 메모리 셀들의 하단들이 로직 디바이스들의 하단들보다 더 낮음), 각각의 상단들은 기판에 대해 높이에 있어서 대략 동일 높이로 되어, 메모리 셀들 및 로직 디바이스들을 동일한 칩 상에 보다 양호하게 집적시킨다. 단지 하나의 쌍의 메모리 셀들 및 하나의 로직 디바이스만이 상기에 도시 및 설명되지만, 당업자는 그러한 메모리 셀 쌍들의 어레이 및 복수의 그러한 로직 디바이스들이 동시에 형성될 것임을 이해할 것이라는 것에 유의해야 한다.
도 31 및 도 32는 로직 디바이스들보다 더 큰 메모리 셀들을 보상하기 위해 기판의 계단식 상부 표면을 형성하는 데 있어서의 대안적인 실시예를 도시한다. 구체적으로, MCEL 영역에서 기판의 상부 표면을 에칭하여 그것을 리세스하는 것 대신에, 에피택셜 성장에 의해 주변 영역에서 실리콘 기판의 높이가 상승되어 동일한 결과를 효과적으로 달성할 수 있다. 이는, 도 31에 도시된 바와 같이, 구조물 위에 산화물 층(110)을 그리고 산화물 층(110) 상에 포토레지스트(112)를 형성하고, 이어서 포토레지스트(112) 및 산화물 층(110)을 패터닝하여 기판의 주변 영역(18)만이 노출된 상태로 남겨지게 함으로써 달성된다. 이어서, (포토레지스트(112) 및 산화물(110)이 제거된 후에) 도 34에 도시된 바와 같이, 실리콘(114)이 주변 영역(18) 내의 노출된 기판 표면 상에서 에피택셜 성장되어, 기판 표면의 그 영역을 MCEL 영역 내의 기판 표면보다 더 높은 상태로 남긴다.
본 발명은 전술되고 본 명세서에 도시된 실시예(들)로 제한되지 않는다는 것을 이해해야 한다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 하나 이상의 청구항들에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 임의의 청구항들을 제한하는 것으로 간주되어서는 안 된다. 추가로, 모든 방법 단계들이 도시된 정확한 순서로 수행될 필요는 없다. 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 역도 가능하다. 마지막으로, 본 발명이 특정 4 게이트, 분리형 게이트, 메모리 셀 구성과 관련하여 설명되지만, 수반된 로직 디바이스들의 전체 높이보다 더 큰 전체 높이를 갖는 임의의 메모리 셀 구성에도 동일하게 적용가능하다.
본 명세서에 사용되는 바와 같이, "~ 위에" 및 "~ 상에"라는 용어들 양쪽 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 유의해야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, "~에 실장되는"이라는 용어는 "~에 직접적으로 실장되는"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "~에 간접적으로 실장되는"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, 그리고 "전기적으로 커플링되는"이라는 용어는 "~에 전기적으로 직접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 어떠한 중간의 재료들 또는 요소들도 없음)과 "~에 전기적으로 간접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 중간의 재료들 또는 요소들이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두고 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.
Claims (18)
- 메모리 디바이스로서,
메모리 영역 및 로직 디바이스 영역을 갖는 반도체 기판 - 상기 메모리 영역 내의 기판의 상부 표면은 상기 로직 디바이스 영역 내의 기판의 상부 표면보다 더 낮게 리세스(recess)됨 -;
상기 기판의 상기 메모리 영역에 형성되는 복수의 메모리 셀들 - 상기 메모리 셀들 각각은,
상기 기판에 형성되는 제1 소스 영역,
상기 기판에 형성되는 제1 드레인 영역 - 상기 기판에서 상기 제1 소스 영역과 상기 제1 드레인 영역 사이에 제1 채널 영역이 한정됨 -,
상기 소스 영역에 인접한 상기 제1 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트,
상기 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트,
상기 드레인 영역에 인접한 상기 제1 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트, 및
상기 소스 영역 위에 배치되면서 그로부터 절연되는 소거 게이트를 포함함 -; 및
상기 기판의 상기 로직 디바이스 영역에 형성되는 복수의 로직 디바이스들 - 상기 로직 디바이스들 각각은,
상기 기판에 형성되는 제2 소스 영역,
상기 기판에 형성되는 제2 드레인 영역 - 상기 기판에서 상기 제2 소스 영역과 상기 제2 드레인 영역 사이에 제2 채널 영역이 한정됨 -, 및
상기 제2 채널 영역 위에 배치되면서 그로부터 절연되는 로직 게이트를 포함함 - 을 포함하며,
상기 플로팅 게이트들, 상기 소거 게이트들 및 상기 제어 게이트들은 폴리실리콘으로 형성되고,
상기 선택 게이트들 및 상기 로직 게이트들은 금속 재료로 형성되는, 메모리 디바이스. - 청구항 1에 있어서,
상기 선택 게이트들의 상단 표면들은 상기 기판에 대해 상기 로직 게이트들의 상단 표면들과 동일 높이인, 메모리 디바이스. - 청구항 2에 있어서,
상기 제어 게이트들 각각의 위에 배치되는 절연 재료의 블록을 추가로 포함하고, 상기 절연의 블록들의 상단 표면들은 상기 기판에 대해 상기 선택 게이트들의 상단 표면들과 그리고 상기 로직 게이트들의 상단 표면들과 동일 높이인, 메모리 디바이스. - 삭제
- 청구항 1에 있어서,
상기 선택 게이트들은 적어도 산화물의 층과 하이(high) K 재료의 층에 의해 상기 기판으로부터 절연되는, 메모리 디바이스. - 청구항 1에 있어서,
상기 소거 게이트들 각각의 상부 표면 상의 실리사이드(Silicide)의 층;
상기 제1 드레인 영역들 위의 기판 표면의 부분들 상의 실리사이드의 층; 및
상기 제2 소스 영역들 및 상기 제2 드레인 영역들 위의 기판 표면의 부분들 상의 실리사이드의 층을 추가로 포함하는, 메모리 디바이스. - 메모리 디바이스를 형성하는 방법으로서,
메모리 영역 및 로직 디바이스 영역을 갖는 반도체 기판의 표면 상에 하나 이상의 보호 층들을 형성하는 단계;
상기 기판의 상기 로직 디바이스 영역 내의 상기 하나 이상의 보호 층들을 보존하면서 상기 기판의 상기 메모리 영역으로부터 상기 하나 이상의 보호 층들을 제거하는 단계;
상기 메모리 영역 내의 기판 표면 상에 산화물 층을 형성하는 산화 공정을 수행하는 단계 - 상기 산화 공정은 상기 메모리 영역 내의 기판 표면을 소실(consume)시키고 그의 높이를 낮추어서 상기 메모리 영역 내의 기판의 표면이 상기 로직 디바이스 영역 내의 기판의 표면보다 더 낮게 리세스되게 함 -;
상기 기판의 상기 로직 디바이스 영역으로부터 상기 하나 이상의 보호 층들을 제거하는 단계;
상기 기판의 상기 메모리 영역으로부터 상기 산화물 층을 제거하는 단계;
상기 기판의 상기 메모리 영역에 복수의 메모리 셀들을 형성하는 단계 - 상기 메모리 셀들 각각은,
상기 기판에 형성되는 제1 소스 영역,
상기 기판에 형성되는 제1 드레인 영역 - 상기 기판에서 상기 제1 소스 영역과 상기 제1 드레인 영역 사이에 제1 채널 영역이 한정됨 -,
상기 소스 영역에 인접한 상기 제1 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트,
상기 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트,
상기 드레인 영역에 인접한 상기 제1 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트, 및
상기 소스 영역 위에 배치되면서 그로부터 절연되는 소거 게이트를 포함함 -; 및
상기 기판의 상기 로직 디바이스 영역에 복수의 로직 디바이스들을 형성하는 단계 - 상기 로직 디바이스들 각각은,
상기 기판에 형성되는 제2 소스 영역,
상기 기판에 형성되는 제2 드레인 영역 - 상기 기판에서 상기 제2 소스 영역과 상기 제2 드레인 영역 사이에 제2 채널 영역이 한정됨 -, 및
상기 제2 채널 영역 위에 배치되면서 그로부터 절연되는 로직 게이트를 포함함 - 를 포함하는, 방법. - 청구항 7에 있어서,
상기 선택 게이트들의 상단 표면들은 상기 기판에 대해 상기 로직 게이트들의 상단 표면들과 동일 높이인, 방법. - 청구항 8에 있어서,
상기 제어 게이트들 각각 위에 절연 재료의 블록을 형성하는 단계를 추가로 포함하고, 상기 절연의 블록들의 상단 표면들은 상기 기판에 대해 상기 선택 게이트들의 상단 표면들과 그리고 상기 로직 게이트들의 상단 표면들과 동일 높이인, 방법. - 청구항 7에 있어서,
상기 플로팅 게이트들, 상기 소거 게이트들 및 상기 제어 게이트들은 폴리실리콘으로 형성되고,
상기 선택 게이트들 및 상기 로직 게이트들은 금속 재료로 형성되는, 방법. - 청구항 10에 있어서,
상기 선택 게이트들은 적어도 산화물의 층과 하이-K 재료의 층에 의해 상기 기판으로부터 절연되는, 방법. - 청구항 7에 있어서,
상기 소거 게이트들 각각의 상부 표면 상에 실리사이드의 층을 형성하는 단계;
상기 제1 드레인 영역들 위의 기판 표면의 부분들 상에 실리사이드의 층을 형성하는 단계; 및
상기 제2 소스 영역들 및 상기 제2 드레인 영역들 위의 기판 표면의 부분들 상에 실리사이드의 층을 형성하는 단계를 추가로 포함하는, 방법. - 메모리 디바이스를 형성하는 방법으로서,
메모리 영역 및 로직 디바이스 영역을 갖는 반도체 기판의 표면 상에 하나 이상의 보호 층들을 형성하는 단계;
상기 기판의 상기 메모리 영역 내의 상기 하나 이상의 보호 층들을 보존하면서 상기 기판의 상기 로직 디바이스 영역으로부터 상기 하나 이상의 보호 층들을 제거하는 단계;
상기 로직 디바이스 영역 내의 기판 표면 상에서 실리콘을 성장시키는 에피택셜 성장 공정을 수행하는 단계 - 상기 에피택셜 성장 공정은 상기 로직 디바이스 영역 내의 기판 표면의 높이를 상승시켜서 상기 로직 디바이스 영역 내의 기판의 표면이 상기 메모리 영역 내의 기판의 표면보다 더 높게 상승되게 함 -;
상기 기판의 상기 메모리 영역으로부터 상기 하나 이상의 보호 층들을 제거하는 단계;
상기 기판의 상기 메모리 영역에 복수의 메모리 셀들을 형성하는 단계 - 상기 메모리 셀들 각각은,
상기 기판에 형성되는 제1 소스 영역,
상기 기판에 형성되는 제1 드레인 영역 - 상기 기판에서 상기 제1 소스 영역과 상기 제1 드레인 영역 사이에 제1 채널 영역이 한정됨 -,
상기 소스 영역에 인접한 상기 제1 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트,
상기 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트,
상기 드레인 영역에 인접한 상기 제1 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트, 및
상기 소스 영역 위에 배치되면서 그로부터 절연되는 소거 게이트를 포함함 -; 및
상기 기판의 상기 로직 디바이스 영역에 복수의 로직 디바이스들을 형성하는 단계 - 상기 로직 디바이스들 각각은,
상기 기판에 형성되는 제2 소스 영역,
상기 기판에 형성되는 제2 드레인 영역 - 상기 기판에서 상기 제2 소스 영역과 상기 제2 드레인 영역 사이에 제2 채널 영역이 한정됨 -, 및
상기 제2 채널 영역 위에 배치되면서 그로부터 절연되는 로직 게이트를 포함함 - 를 포함하는, 방법. - 청구항 13에 있어서,
상기 선택 게이트들의 상단 표면들은 상기 기판에 대해 상기 로직 게이트들의 상단 표면들과 동일 높이인, 방법. - 청구항 14에 있어서,
상기 제어 게이트들 각각 위에 절연 재료의 블록을 형성하는 단계를 추가로 포함하고, 상기 절연의 블록들의 상단 표면들은 상기 기판에 대해 상기 선택 게이트들의 상단 표면들과 그리고 상기 로직 게이트들의 상단 표면들과 동일 높이인, 방법. - 청구항 13에 있어서,
상기 플로팅 게이트들, 상기 소거 게이트들 및 상기 제어 게이트들은 폴리실리콘으로 형성되고,
상기 선택 게이트들 및 상기 로직 게이트들은 금속 재료로 형성되는, 방법. - 청구항 16에 있어서,
상기 선택 게이트들은 적어도 산화물의 층과 하이-K 재료의 층에 의해 상기 기판으로부터 절연되는, 방법. - 청구항 13에 있어서,
상기 소거 게이트들 각각의 상부 표면 상에 실리사이드의 층을 형성하는 단계;
상기 제1 드레인 영역들 위의 기판 표면의 부분들 상에 실리사이드의 층을 형성하는 단계; 및
상기 제2 소스 영역들 및 상기 제2 드레인 영역들 위의 기판 표면의 부분들 상에 실리사이드의 층을 형성하는 단계를 추가로 포함하는, 방법.
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