TWI618226B - 分離閘快閃記憶體陣列及邏輯裝置之整合 - Google Patents

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Abstract

一種記憶體裝置及方法包括具有記憶體及邏輯裝置區域的一半導體基材。形成複數個記憶體單元於該記憶體區域中，該等記憶體單元各包括：第一源極區及汲極區，其等之間具有一第一通道區；一浮閘，其設置於該第一通道之一第一部分上方；一控制閘，其設置於該浮閘上方；一選擇閘，其設置於該第一通道區之一第二部分上方；以及一抹除閘，其設置於該源極區上方。形成複數個邏輯裝置於該邏輯裝置區域中，該等邏輯裝置各包括：第二源極區及汲極區，其等之間具有一第二通道區；以及一邏輯閘，其設置於該第二通道區上方。在該記憶體區域中之該基材上表面凹陷而低於該基材在該邏輯裝置區域中之上表面，以使較高的該等記憶體單元具有相似於該等邏輯裝置之上高度的一上高度。

Description

分離閘快閃記憶體陣列及邏輯裝置之整合 相關申請案之交互參照
本申請案主張於2015年3月4日申請之美國專利臨時申請案第62/128,322號的權利，該案以引用方式併入本文中。
本發明關於快閃記憶體單元陣列，且更具體地關於與邏輯裝置在相同晶圓上之一快閃記憶體陣列的整合。
已知將核心邏輯裝置(諸如高電壓裝置、輸入/輸出裝置、及/或類比裝置)形成在與非揮發性記憶體裝置(即，一般稱為嵌入式記憶體裝置)相同之基材上。分離閘非揮發性記憶體裝置尤其如此，其中記憶體單元架構包括部分或完全堆疊於其他閘極上方之閘極。然而，隨著邏輯裝置之幾何構造持續縮小，基材表面上方之快閃記憶體單元的高度變得比形成於相同基材上之邏輯裝置的高度要大得多。若企圖將基材表面上方之記憶體單元的高度以與邏輯裝置相同的比率縮小，可導致漏電或其他有害的效應。
前述問題係以一種記憶體裝置解決，該記憶體裝置具有一半導體基材，該半導體基材具有：一記憶體區域及一邏輯裝置區 域，其中該基材在該記憶體區域中之一上表面凹陷而低於該基材在該邏輯裝置區域中之一上表面；複數個記憶體單元，其等形成於該基材之該記憶體區域中；以及複數個邏輯裝置，其等形成於該基材之該邏輯裝置區域中。該等記憶體單元之各者包括：形成於該基材中的一第一源極區、形成於該基材中的一第一汲極區，其中一第一通道區經界定於該基材中之該第一源極區與該第一汲極區之間；一浮閘，其設置於與該源極區相鄰的該第一通道區之一第一部分上方並與該第一部分絕緣；一控制閘，其設置於該浮閘上方且與其絕緣；一選擇閘，其設置於與該汲極區相鄰的該第一通道區之一第二部分上方且與該第二部分絕緣；以及一抹除閘，其設置於該源極區上方且與其絕緣。該等邏輯裝置之各者包括：形成於該基材中的一第二源極區、形成於該基材中的一第二汲極區，其中一第二通道區經界定於該基材中之該第二源極區與該第二汲極區之間；及一邏輯閘，其設置於該第二通道區上方且與其絕緣。
一種形成一記憶體裝置之方法，其包括：形成一或多個保護層於一半導體之一表面上，該半導體基材具有一記憶體區域及一邏輯裝置區域；從該基材之該記憶體裝置區域移除該一或多個保護層，同時保存該基材之該邏輯裝置區域中的該一或多個保護層；執行形成一氧化物層於在該記憶體區域中之該基材表面上的一氧化製程，其中該氧化製程消耗並降低該基材表面在該記憶體區域中的一高度，以使該基材在該記憶體區域中之該表面凹陷而低於該基材在該邏輯裝置區域中之該表面；從該基材之該邏輯裝置區域移除該一或多個保護 層；從該基材之該記憶體區域移除該氧化物層；在該基材之該記憶體區域中形成複數個記憶體單元；以及在該基材之該邏輯裝置區域中形成複數個邏輯裝置。該等記憶體單元之各者包括：形成於該基材中的一第一源極區、形成於該基材中的一第一汲極區，其中一第一通道區經界定於該基材中之該第一源極區與該第一汲極區之間；一浮閘，其設置於與該源極區相鄰的該第一通道區之一第一部分上方並與該第一部分絕緣；一控制閘，其設置於該浮閘上方且與其絕緣；一選擇閘，其設置於與該汲極區相鄰的該第一通道區之一第二部分上方且與該第二部分絕緣；以及一抹除閘，其設置於該源極區上方且與其絕緣。該等邏輯裝置之各者包括：形成於該基材中的一第二源極區、形成於該基材中的一第二汲極區，其中一第二通道區經界定於該基材中之該第二源極區與該第二汲極區之間；及一邏輯閘，其設置於該第二通道區上方且與其絕緣。
一種形成一記憶體裝置之方法，其包括：形成一或多個保護層於一半導體之一表面上，該半導體基材具有一記憶體區域及一邏輯裝置區域；從該基材之該邏輯裝置區域移除該一或多個保護層，同時保存該基材之該記憶體區域中的該一或多個保護層；執行將矽生長於在該邏輯區域中之該基材表面上的一磊晶生長製程(epitaxial growth process)，其中該磊晶生長製程增高該基材表面在該邏輯裝置區域中的一高度，以使該基材在該記憶體區域中之該表面增高而高於該基材在該記憶體區域中之該表面；從該基材之該記憶體區域移除該一或多個保護層；在該基材之該記憶體區域中形成複數個記憶體單 元；以及在該基材之該邏輯裝置區域中形成複數個邏輯裝置。該等記憶體單元之各者包括：形成於該基材中的一第一源極區、形成於該基材中的一第一汲極區，其中一第一通道區經界定於該基材中之該第一源極區與該第一汲極區之間；一浮閘，其設置於與該源極區相鄰的該第一通道區之一第一部分上方並與該第一部分絕緣；一控制閘，其設置於該浮閘上方且與其絕緣；一選擇閘，其設置於與該汲極區相鄰的該第一通道區之一第二部分上方且與該第二部分絕緣；以及一抹除閘，其設置於該源極區上方且與其絕緣。該等邏輯裝置之各者包括：形成於該基材中的一第二源極區、形成於該基材中的一第二汲極區，其中一第二通道區經界定於該基材中之該第二源極區與該第二汲極區之間；及一邏輯閘，其設置於該第二通道區上方且與其絕緣。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍、及隨附圖式而變得顯而易見。
10‧‧‧矽基材；基材
12‧‧‧二氧化矽(「氧化物」)；氧化物層
14‧‧‧氮化物層
16‧‧‧記憶體單元區域(MCEL區域)
18‧‧‧邏輯裝置區域(周邊區域)
20‧‧‧氧化物
22‧‧‧氧化物層；氧化物
24‧‧‧氮化物層
26‧‧‧光阻
28‧‧‧渠溝
30‧‧‧STI氧化物
32‧‧‧氧化物
34‧‧‧多晶矽層；FG多晶矽；浮閘
36‧‧‧光阻
38‧‧‧ONO層
40‧‧‧多晶矽層；控制閘
42‧‧‧氮化物層
44‧‧‧氮化物間隔物
46‧‧‧犧牲氧化物間隔物(SAC間隔物)
48‧‧‧光阻
50‧‧‧氧化物間隔物
52‧‧‧光阻
54‧‧‧源極區
56‧‧‧氧化物
58‧‧‧光阻；光阻材料
60‧‧‧氧化物層；氧化物；薄氧化物層
62‧‧‧高K材料層；高K材料；高K膜
64‧‧‧遮蔽層
66‧‧‧光阻
68‧‧‧多晶矽；多晶矽層
68a‧‧‧EG多晶矽；EG多晶矽區塊；抹除閘
68b‧‧‧WL多晶矽；WL多晶矽區塊
68c‧‧‧多晶矽區塊；邏輯多晶矽區塊
70‧‧‧遮蔽氧化物層；遮蔽氧化物
72‧‧‧多晶矽層
74‧‧‧光阻
78‧‧‧光阻
80‧‧‧絕緣間隔物
82‧‧‧汲極區
84‧‧‧源極區
86‧‧‧汲極區
88‧‧‧矽化物
90‧‧‧氮化物
92‧‧‧層間介電質(ILD)材料；ILD
94‧‧‧渠溝
96‧‧‧功函數金屬閘極材料層
98‧‧‧金屬區塊；選擇閘
100‧‧‧金屬區塊
102‧‧‧絕緣層；ILD
104‧‧‧接觸件；電氣接觸件
106‧‧‧金屬接觸線
108‧‧‧通道區
110‧‧‧氧化物層；氧化物
112‧‧‧光阻
114‧‧‧矽
D‧‧‧深度*
S1‧‧‧堆疊；記憶體單元堆疊
S2‧‧‧堆疊；記憶體單元堆疊
圖1至圖30係側剖面圖，展示形成本發明之記憶體裝置之步驟。
圖31至圖32係側剖面圖，展示形成本發明之記憶體裝置之步驟的替代實施例。
本發明係一種形成記憶體單元及邏輯裝置於相同基材上的技術，以使該等記憶體單元之頂部高度可與該等邏輯裝置之頂部高度比較。
圖1至圖30展示形成該等記憶體單元及該等邏輯裝置於相同基材上的製程。該製程開始於形成一層二氧化矽(「氧化物」)12於矽基材10上。形成氮化物層14於氧化物層12上，如圖1所示。執行微影術及氮化物蝕刻製程，以選擇性地移除該基材之記憶體單元區域(MCEL區域)16中之氮化物層14，同時保留該基材之邏輯裝置區域(周邊區域)18中之氮化物層14。接著執行LOCOS氧化以產生一厚層之氧化物20於MCEL區域16中，如圖2所示。此氧化消耗該基材之經暴露部分，從而減少該基材在MCEL區域16中之上表面相對於該基材在周邊區域18中之上表面的高度。執行氮化物蝕刻以移除氮化物層14，後續進行氧化物蝕刻以移除氧化物20。所得之結構展示於圖3中，其中該基材在MCEL區域16之上表面相對於該基材在周邊區域18之上表面係凹陷(例如，一深度D-諸如700Å)的。
執行氧化物形成製程以形成氧化物層22(墊氧化物)於該基材上。接著形成氮化物層24於墊氧化物層22上。接著形成光阻26於該結構上方並經使用微影術選擇性地暴露及蝕刻，以使氮化物層24之經選擇部分暴露。執行氮化物、氧化物及矽蝕刻以形成穿過該等氮化物層及氧化物層並至該基材中的渠溝28，如圖4所示。執行氧化物沉積、後續執行一氧化物化學機械研磨(chemical mechanical polish,CMP)來以STI氧化物30填充該等渠溝。藉由將墊氮化物作為該CMP蝕刻在周邊區域中之停止器使用，留下一層氧化物32在MCEL區域中之該氮化物層上，如圖5所示(移除該光阻後)。
形成光阻於該結構上方，並自MCEL區域16移除該光阻。使用氧化物蝕刻以移除氧化物32(並降低STI氧化物30在MCEL區域16中之部分的上表面)。移除該光阻後，使用氮化物蝕刻以移除氮化物層24。沉積一多晶矽層34於該結構上方，後續進行一植入至此多晶矽(poly)層(稱為FG多晶矽層，因為最終形成該等記憶體單元之浮閘的會是此多晶矽)中，如圖6所示。接下來執行多晶矽CMP蝕刻，其使該多晶矽34之經選擇部分留在MCEL區域及周邊區域中。執行多晶矽蝕刻以移除STI氧化物30上方之多晶矽層34，但留下一薄層在MCEL區域及周邊區域中之墊氧化物層22上方。沉積光阻36於該結構上方，並使用微影術製程選擇性地移除光阻36以暴露MCEL區域16。使用氧化物蝕刻以降低(回蝕)STI氧化物30。所得結構展示於圖7中。
移除光阻36後，形成一ONO層38(即，氧化物子層、氮化物子層、氧化物子層)於該結構上方，後續形成一多晶矽層40於該ONO層38上方、並形成一氮化物層42於該多晶矽層40上方，如圖8所示。以光阻覆蓋該結構，該光阻經選擇性地移除以暴露氮化物層42(在MCEL區16中之經選擇部分除外)。執行氮化物蝕刻、多晶矽蝕刻、氧化物蝕刻、氮化物蝕刻及氧化物蝕刻以從該結構移除該等氮化物層、多晶矽層及ONO層(經該光阻保護的彼等部分除外)，在MCEL區域16中留下此等層之堆疊S1及堆疊S2之對。所得結構展示於圖9中(移除該光阻後)。介於堆疊S1與堆疊S2之間的區域稱為SL(源極線)側，而在堆疊S1及堆疊S2之外的區域稱 為WL(字線)側。雖然僅展示一堆疊對S1及S2，但在MCEL區域16中有一此類堆疊對的陣列。
接著沿著堆疊S1及堆疊S2的側壁形成間隔物。間隔物的形成係所屬技術領域中所熟知，且其涉及沉積一層材料於結構上方，後續進行各向異性蝕刻以從該結構之水平部分移除該材料，但沿著該結構之垂直表面的該材料則保留完好(其上表面彎曲)。藉由沉積一層氧化物及一層氮化物，後續進行各向異性氮化物蝕刻，留下氮化物間隔物44，來形成沿著堆疊S1及堆疊S2之該等間隔物。藉由氧化物沉積及氧化物蝕刻，沿著氮化物間隔物44形成額外的犧牲氧化物間隔物(SAC間隔物)46。所得結構展示於圖10中。
形成光阻於該結構上方，且使用微影術製程選擇性地暴露及蝕刻光阻，在周邊區域上方及MCEL區域中之堆疊S1及堆疊S2的SL側留下光阻48，如圖11所示。接著對堆疊S1及堆疊S2之經暴露WL側執行Vt植入。接著執行氧化物蝕刻以從堆疊S1及堆疊S2之該等WL側移除犧牲氧化物間隔物46。移除該光阻後，使用多晶矽蝕刻以移除多晶矽層34之經暴露部分(僅留下為堆疊S1及堆疊S2之部分的多晶矽層34(FG多晶矽))。所得結構展示於圖12中。
接著藉由氧化物形成及氧化物蝕刻沿著堆疊S1及堆疊S2之側壁形成氧化物間隔物50，如圖13所示。接著形成光阻52於該結構上方並僅在堆疊S1及堆疊S2的SL側上以微影術曝光及微影術蝕刻移除光阻52，如圖14所示。接著執行高電壓植入及退火以形成源極區54於該基材之介於堆疊S1與堆疊S2之間。使用氧化物蝕刻以 移除堆疊S1及堆疊S2之SL側上的氧化物22。接著使用氧化物沉積以形成一薄層氧化物56(適用於穿隧)於該基材及多晶矽層34之經暴露部分上方(及沿著氮化物間隔物之側)。所得結構展示於圖15中(移除該光阻後)。
形成光阻於該結構上方，且使用微影術製程選擇性地暴露及蝕刻光阻，在周邊區域上方及MCEL區域中之堆疊S1及堆疊S2的SL側留下光阻58。接著執行氧化物蝕刻以移除氧化物之經暴露部分(包括薄化氧化物間隔物50)，如圖16所示。移除光阻材料58後，形成絕緣層於該結構上方。較佳地，絕緣層包括第一薄氧化物層60作為介面層及第二高K材料(high K material)層62(即，具有大於氧化物之介電常數K，該氧化物諸如HfO2、ZrO2、TiO2、Ta2O5、或其他適當的材料等等)。可改變氧化物層60之厚度以達到用於分離閘快閃單元之選擇閘的不同臨界電壓。可接著進行可選用的熱處理以增強閘極介電質上的濕度控制。可沉積諸如TiN、TaN、TiSiN之遮蔽層64於結構上以保護高K材料62免於在隨後製造步驟中受損。可使用微影術蝕刻從堆疊S1及堆疊S2之SL側移除遮蔽層64、高K材料層62及氧化物層60(形成光阻66，其經從堆疊S1及堆疊S2移除，後續進行蝕刻，不過此為可選的)。所得結構展示於圖17中。
沉積一層多晶矽68於該結構上，後續沉積一遮蔽氧化物層70於該多晶矽68上。接著以微影蝕刻從MCEL區域移除該遮蔽氧化物層70。沉積額外的多晶矽於MCEL區域中之該多晶矽層上(增厚多晶矽68)及周邊區域中之該遮蔽氧化物層上作為多晶矽層72。所 得結構展示於圖18中。將該遮蔽氧化物70作為蝕刻停止器使用來執行多晶矽CMP蝕刻，以移除該遮蔽氧化物70之上的多晶矽層72，如圖19所示。使用氧化物蝕刻以移除遮蔽氧化物70。接著，使用微影術將多晶矽層68圖案化，留下一個多晶矽區塊在堆疊S1與堆疊S2之間(EG多晶矽68a)、數個多晶矽區塊在堆疊S1及堆疊S2之兩側中之一者上(WL多晶矽68b)、以及一個多晶矽區塊68c在周邊區域中(邏輯多晶矽)。所得結構展示於圖20中(移除該微影術光阻後)。
可執行可選的N+多晶矽預植入(pre-implant)。此後續進行光阻塗布、遮罩曝光及選擇性移除，以使周邊區域由光阻74覆蓋且MCEL區域經該光阻暴露，如圖21所示。於相鄰於WL多晶矽區塊68b之基材10的經暴露部分中執行單元鹵素(halo)及LDD植入。該相對厚的EG多晶矽68a保護穿隧氧化物56免受該單元鹵素及LDD植入之損壞。移除光阻74，形成新的光阻78並選擇性地蝕刻新的光阻78以暴露介於堆疊S1與堆疊S2之間的區域。接著使用多晶矽蝕刻以減少EG多晶矽區塊68a的高度，如圖22所示。
移除光阻78後，執行氧化物及氮化物沉積及蝕刻以形成沿靠WL多晶矽區塊68b及邏輯多晶矽區塊68c之氧化物及氮化物的絕緣間隔物80。可施加LDD植入至基材相鄰於多晶矽區塊68c及記憶體單元堆疊S1/S2之經暴露部分，如圖23所示。形成並圖案化光阻以覆蓋該基材未相鄰於該等記憶體堆疊S1/S2及該等邏輯多晶矽區塊之經暴露區域。接著，執行N+/P+植入及退火以相鄰於MCEL區域中之WL多晶矽區塊68b形成汲極區82於該基材中、及相鄰於周邊區 中之邏輯多晶矽區塊68c形成源極區84/汲極區86於該基材中，如圖24所示(移除光阻後)。
執行金屬化製程以形成矽化物88於該基材及該等多晶矽區塊之經曝露部分上，如圖25所示。形成一層氮化物90於該結構上方，後續形成一層間介電質(ILD)材料92。接著執行CMP蝕刻以移除氮化物90及ILD 92於WL多晶矽區塊68b之上的部分(其亦移除彼等多晶矽區塊上之矽化物88)，並減少堆疊S1及堆疊S2及多晶矽區塊68b之高度，以使其等與周邊區域中的邏輯多晶矽區塊68c平整，如圖26所示。
接著執行多晶矽蝕刻以移除WL多晶矽區塊68b及邏輯多晶矽區塊68c，留下開放的渠溝94，如圖27所示。沉積諸如TiAlN1-x的功函數金屬閘極材料層96在該結構上。可進一步藉由改變氧空缺(oxygen vacancies)或氮濃度來調整其功函數。透過調整功函數可調整閘臨界電壓。沉積一金屬厚層(例如，鋁、Ti、TiAlN、TaSiN等)在該結構上，後續進行CMP回蝕，使金屬區塊98填充部分位於MCEL區域中之汲極區82上方的渠溝，且使金屬區塊100填充介於周邊區域中之該等源極/汲極區之間的區域中的渠溝。可施加一後金屬熱處理以最佳化記憶體單元及/或邏輯裝置的效能。所得結構展示於圖28中。
形成絕緣層(例如，ILD)102於該結構上方，並使用CMP蝕刻將絕緣層102平坦化。使用適合的光阻塗布、遮罩曝光、選擇性光阻蝕刻、以及ILD蝕刻形成往下穿透ILD層至MCEL區域中 之汲極區82上方之矽化物的接觸開口並暴露矽化物。使用適合的沉積和CMP蝕刻以導電材料(例如鎢)填充該等接觸開口，而形成電氣接觸件104。接著形成金屬接觸線(例如，銅)106於ILD層102上方，金屬接觸線106與電氣接觸件104接觸，如圖29所示。
如圖30所示，記憶體單元係成對形成，該等對共用一共同的源極區54以及共同的抹除閘68a。各記憶體單元包括通道區108，通道區108在源極區54與汲極區82之間延伸並具有經設置在浮閘34下方的第一部分以及經設置在選擇閘98下方的第二部分(亦稱為字線閘WL)。控制閘40係經設置在浮閘34上方。藉由以金屬形成選擇閘98、並用矽化物88連接接觸件104與汲極區82，加上在以氧化物60及高K膜62形成的選擇閘98之下的絕緣層，記憶體單元的速度與效能比起習用多晶矽閘極及習用氧化物作為選擇閘下方的閘極介電質之記憶體單元係增強的。此外，因為該記憶體單元對係形成於該基材表面凹陷的一部分(相較於含有該等邏輯裝置之該周邊區域的該基材表面)，雖然各記憶體單元之底部並非彼此對齊(即，該等記憶體單元之底部低於該等邏輯裝置之底部)，但各記憶體單元之頂部的高度相對於該基材係大致上平整的，使記憶體單元及邏輯裝置更好整合在相同的晶片上。應注意的是，雖然以上僅展示及描述一對記憶體單元及一邏輯裝置，但所屬技術領域中具有通常知識者應明白將同時形成許多的此類記憶體單元對及複數個此類邏輯裝置。
圖31至圖32繪示形成該基材之階梯式上表面的一替代實施例，其用以補償該等記憶體單元高於該等邏輯裝置。具體而言， 與其蝕刻基材在MCEL區域中之上表面以使其凹陷，可以磊晶生長增高矽基材在周邊區域中之高度來有效地達到相同的結果。達成這點是藉由形成一氧化物層110於該結構上方及形成光阻112於該氧化物層110上，再接著圖案化光阻112及氧化物層110以使僅留下基材之周邊區域18係暴露的，如圖31所示。接著磊晶生長矽114於在周邊區域18中之經暴露基材表面上，使彼區域之該基材表面比在MCEL區域中之該基材表面高，如圖34所示(移除光阻112及氧化物110後)。
應理解，本發明不限於上文描述及本文闡釋之實施例。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍用語之範疇，而僅是用以對可由一或多項請求項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、製程及數值實例僅為例示性，且不應視為對任何申請專利範圍之限制。進一步，不需要依所闡釋之精確順序來執行所有方法步驟。單一材料層可形成為多個具有此類或類似材料之層，且反之亦然。最後，雖然發明係相關於一具體四閘極、分離閘、記憶體單元之組態描述，但其對於任何記憶體單元之整體高度大於其隨附邏輯裝置之整體高度的記憶體單元均同等適用。
應注意的是，如本文中所使用，「在...上方(over)」及「在...上(on)」之用語皆含括性地包括了「直接在...之上」(無居中的材料、元件或間隔設置於其間)及「間接在...之上」(有居中的材料、元件或間隔設置於其間)的含意。同樣地，「相鄰的(adjacent)」一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的 含意，「安裝於(mounted to)」一詞則包括了「直接安裝於」(無居中的材料、元件或間隔設置於其間)及「間接安裝於」(有居中的材料、元件或間隔設置於其間)的含意，以及「電耦接(electrically coupled)」一詞則包括了「直接電耦接」(無居中的材料或元件於其間將各元件電性相連接)及「間接電耦接」(有居中的材料或元件於其間將各元件電性相連接)的含意。例如，「在一基材上方」形成一元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。

Claims (15)

  1. 一種記憶體裝置，其包含：一半導體基材，其具有一記憶體區域及一邏輯裝置區域，其中該基材在該記憶體區域中之一上表面凹陷而低於該基材在該邏輯裝置區域中之一上表面；複數個記憶體單元，其等形成於該基材之該記憶體區域中，其中該等記憶體單元之各者包括：一第一源極區，其形成於該基材中，一第一汲極區，其形成於該基材中，其中一第一通道區經界定於該基材中之該第一源極區與該第一汲極區之間，一浮閘，其設置於與該源極區相鄰的該第一通道區之一第一部分上方且與該第一部分絕緣，一控制閘，其設置於該浮閘上方且與其絕緣，一選擇閘，其設置於與該汲極區相鄰的該第一通道區之一第二部分上方且與該第二部分絕緣，以及一抹除閘，其設置於該源極區上方且與其絕緣；複數個邏輯裝置，其等形成於該基材之該邏輯裝置區域中，其中該等邏輯裝置之各者包括：一第二源極區，其形成於該基材中，一第二汲極區，其形成於該基材中，其中一第二通道區經界定於該基材中之該第二源極區與該第二汲極區之間，及 一邏輯閘，其設置於該第二通道區上方且與其絕緣；其中該等浮閘、該等抹除閘及該等控制閘係以多晶矽形成；該等選擇閘及該等邏輯閘係以一金屬材料形成；以及該等選擇閘係以至少一層氧化物及一層高K材料(high K material)與該基材絕緣；以及其中該記憶體裝置進一步包含：在該等抹除閘之各者的一上表面上之一層矽化物；在該基材表面在該等第一汲極區上方之部分上之一層矽化物；以及在該基材表面在該等第二源極區及該等第二汲極區上方之部分上之一層矽化物。
  2. 如請求項1之記憶體裝置，其中相對於該基材，該等選擇閘之頂部表面與該等邏輯閘之頂部表面係平整的。
  3. 如請求項2之記憶體裝置，其進一步包含：一絕緣材料區塊，其設置於該等控制閘之各者上方，其中相對於該基材，該等絕緣區塊之頂部表面與該等選擇閘之該等頂部表面及該等邏輯閘之該等頂部表面係平整的。
  4. 一種形成記憶體裝置之方法，其包含：形成一或多個保護層於一半導體之一表面上，該半導體基材具有一記憶體區域及一邏輯裝置區域； 從該基材之該記憶體裝置區域移除該一或多個保護層，同時保存該基材之該邏輯裝置區域中的該一或多個保護層；執行形成一氧化物層於在該記憶體區域中之該基材表面上的一氧化製程，其中該氧化製程消耗並降低該基材在該記憶體區域中的一高度，以使該基材在該記憶體區域中之該表面凹陷而低於該基材在該邏輯裝置區域中之該表面；從該基材之該邏輯裝置區域移除該一或多個保護層；從該基材之該記憶體區域移除該氧化物層；形成複數個記憶體單元於該基材之該記憶體區域中，其中該等記憶體單元之各者包括：一第一源極區，其形成於該基材中，一第一汲極區，其形成於該基材中，其中一第一通道區經界定於該基材中之該第一源極區與該第一汲極區之間，一浮閘，其設置於與該源極區相鄰的該第一通道區之一第一部分上方且與該第一部分絕緣，一控制閘，其設置於該浮閘上方且與其絕緣，一選擇閘，其設置於與該汲極區相鄰的該第一通道區之一第二部分上方且與該第二部分絕緣，以及一抹除閘，其設置於該源極區上方且與其絕緣；形成複數個邏輯裝置於該基材之該邏輯裝置區域中，其中該等邏輯裝置之各者包括： 一第二源極區，其形成於該基材中，一第二汲極區，其形成於該基材中，其中一第二通道區經界定於該基材中之該第二源極區與該第二汲極區之間，及一邏輯閘，其設置於該第二通道區上方且與其絕緣。
  5. 如請求項4之方法，其中相對於該基材，該等選擇閘之頂部表面與該等邏輯閘之頂部表面係平整的。
  6. 如請求項5之方法，其進一步包含：形成一絕緣材料區塊於該等控制閘之各者上方，其中相對於該基材，該等絕緣區塊之頂部表面與該等選擇閘之該等頂部表面及該等邏輯閘之該等頂部表面係平整的。
  7. 如請求項4之方法，其中：該等浮閘、該等抹除閘及該等控制閘係以多晶矽形成；以及該等選擇閘及該等邏輯閘係以一金屬材料形成。
  8. 如請求項7之方法，其中該等選擇閘係以至少一層氧化物及一層高K材料與該基材絕緣。
  9. 如請求項4之方法，其進一步包含：形成一層矽化物於該等抹除閘之各者的一上表面上；形成一層矽化物於該基材表面在該等第一汲極區上方之部分上；以及形成一層矽化物於該基材表面在該等第二源極區及該等第二汲極區上方之部分上。
  10. 一種形成記憶體裝置之方法，其包含：形成一或多個保護層於一半導體之一表面上，該半導體基材具有一記憶體區域及一邏輯裝置區域；從該基材之該邏輯裝置區域移除該一或多個保護層，同時保存該基材之該記憶體區域中的該一或多個保護層；執行將矽生長於在該邏輯區域中之該基材表面上的一磊晶生長製程(epitaxial growth process)，其中該磊晶生長製程增高該基材表面在該邏輯裝置區域中的一高度，以使該基材在該邏輯裝置區域中之該表面增高而高於該基材在該記憶體區域中之該表面；從該基材之該記憶體區域移除該一或多個保護層；形成複數個記憶體單元於該基材之該記憶體區域中，其中該等記憶體單元之各者包括：一第一源極區，其形成於該基材中，一第一汲極區，其形成於該基材中，其中一第一通道區經界定於該基材中之該第一源極區與該第一汲極區之間，一浮閘，其設置於與該源極區相鄰的該第一通道區之一第一部分上方且與該第一部分絕緣，一控制閘，其設置於該浮閘上方且與其絕緣，一選擇閘，其設置於與該汲極區相鄰的該第一通道區之一第二部分上方且與該第二部分絕緣，以及一抹除閘，其設置於該源極區上方且與其絕緣； 形成複數個邏輯裝置於該基材之該邏輯裝置區域中，其中該等邏輯裝置之各者包括：一第二源極區，其形成於該基材中，一第二汲極區，其形成於該基材中，其中一第二通道區經界定於該基材中之該第二源極區與該第二汲極區之間，及一邏輯閘，其設置於該第二通道區上方且與其絕緣。
  11. 如請求項10之方法，其中相對於該基材，該等選擇閘之頂部表面與該等邏輯閘之頂部表面係平整的。
  12. 如請求項11之方法，其進一步包含：形成一絕緣材料區塊於該等控制閘之各者上方，其中相對於該基材，該等絕緣區塊之頂部表面與該等選擇閘之該等頂部表面及該等邏輯閘之該等頂部表面係平整的。
  13. 如請求項10之方法，其中：該等浮閘、該等抹除閘及該等控制閘係以多晶矽形成；以及該等選擇閘及該等邏輯閘係以一金屬材料形成。
  14. 如請求項13之方法，其中該等選擇閘係以至少一層氧化物及一層高K材料與該基材絕緣。
  15. 如請求項10之方法，其進一步包含：形成一層矽化物於該等抹除閘之各者的一上表面上；形成一層矽化物於該基材表面在該等第一汲極區上方之部分上；以及 形成一層矽化物於該基材表面在該等第二源極區及該等第二汲極區上方之部分上。
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