CN100490158C - 半导体结构及其制造方法 - Google Patents
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Abstract
本发明提供了一种半导体结构及其制造方法。首先，形成快闪存储单元的栅极堆叠在基板上，其中栅极堆叠的顶部包括覆盖层。接着，形成栅极，其至少有一部分位于覆盖层之上；以及，减少栅极位于覆盖层上至少一部分厚度。如此，可减少同一芯片上快闪存储单元与金属氧化物半导体元件的高度差异。
Description
技术领域
本发明涉及半导体元件，且特别涉及一种闪存的结构与制法。
背景技术
闪存近年来大为流行。标准的闪存包括许多以区块排列的存储单元所构成的存储阵列。每一存储单元包含一具有控制栅极与浮动栅极的场效应晶体管。浮动栅极用来储存电荷，与基板的源极/漏极以薄氧化层隔开。电子从漏极穿过薄氧化层注入浮动栅极时，可使存储单元带电。在进行擦除操作时，浮动栅极的电子则穿过薄氧化层到达源极。因此，通过浮动栅极的电荷存在与否便可进行数据的写入与擦除。
闪存主要分成两大类，堆叠栅极闪存与分离栅极闪存。图1显示三栅极(tri-gate)分离栅极存储单元2的结构，包括浮动栅极12、控制栅极14、及选择栅极16。由于选择栅极16通常连接至存储阵列的字线，因此一般又称为字线16。分离栅极闪存的性能优于堆叠栅极闪存，因为分离栅极闪存的存取是通过字线16来控制，可以避免过度擦除(over-erase)的情形。
快闪存储单元通常是跟其他非存储电路(如核心电路)一起制作，如图1所示的金属氧化物半导体(MOS)元件18，其具有栅极20。由于快闪存储单元包含的层数较多，其高度通常高于非存储电路区的金属氧化物半导体(MOS)元件18，使两者之间产生高度差TH。对于线宽较大(例如130nm或以上)的集成电路工艺来说，此高度差虽然会造成工艺上的困难，但并非无法克服。但对于线宽小的工艺(例如90nm或以下)来说，这样的高度差就变得难以克服。以45nm工艺为例，所造成的高度差TH可高达
，但此时聚焦深度(Depth of Focus，DOF)约
，因此任何微小的工艺差异都会导致光阻曝光不足。
另外，表面高度不均也会导致曝光机台不易测量及对准芯片。
为解决上述问题，业界需要针对闪存的结构与制法提出改良。
发明内容
本发明提供一种半导体结构，包括：基板，包括存储单元区与非存储单元区；快闪存储单元，位于存储单元区，其中快闪存储单元包括第一栅极与栅极堆叠，且第一栅极为选择栅极；金属氧化物半导体元件，位于非存储单元区，金属氧化物半导体元件包括第二栅极，其中第一栅极与第二栅极为同一材料层图案化后分开的两部分，其中第一栅极直接位于该栅极堆叠上的厚度为第一厚度，第二栅极的厚度为第二厚度，且第一厚度实质上小于第二厚度。
根据本发明的半导体结构，其中所述第一栅极的上表面与所述第二栅极的上表面实质上等高。
根据本发明的半导体结构，其中所述第一栅极的上表面高于所述第二栅极的上表面。
根据本发明的半导体结构，其中所述栅极堆叠还包括位于所述基板上的隧穿层，以及位于所述隧穿层上的浮动栅极，且其中所述第一栅极包括位于所述浮动栅极的侧壁的垂直部分，以及位于沟道介电层上的较低部分，其中所述沟道介电层位于所述基板上。
根据本发明的半导体结构，其中所述栅极堆叠还包括位于所述浮动栅极上的阻挡层，以及位于所述阻挡层上的控制栅极。
根据本发明的半导体结构，其中所述垂直部分的上表面与所述栅极堆叠的上表面实质上等高。
根据本发明的半导体结构，其中所述第一栅极还包括直接位于所述栅极堆叠上方的较高部分。
根据本发明的半导体结构，其中还包括位于隔离区的虚设栅极，其中所述虚设栅极包括与所述第一栅极及第二栅极相同的材料，且其中所述虚设栅极具有较高部分，且所述较高部分的厚度与所述第一厚度及所述第二厚度相异。
根据本发明的半导体结构，其中所述第一厚度与所述第二厚度的差异小于约
本发明另提供一种半导体结构，包括快闪存储单元在基板上，其中该快闪存储单元包括沟道介电层在该基板上、栅极堆叠在该基板上且邻接该沟道介电层、以及字线。字线包括实质平坦的上表面、垂直部分位于该栅极堆叠的侧壁、以及水平部分位于该沟道介电层上。该字线与该堆叠栅极的上表面具有垂直距离，该垂直距离小于字线水平部分的厚度。
本发明又提供一种半导体结构，包括基板，包括存储单元区与非存储单元区；快闪存储单元在存储单元区，其中快闪存储单元包括第一栅极(选择栅极)；第一虚设图案在存储单元区且位于第一隔离区上，其中第一虚设图案包括第一虚设栅极；金属氧化物半导体元件在非存储单元区，其中金属氧化物半导体元件包括第二栅极；第二虚设图案在非存储单元区且位于第二隔离区上，其中第二虚设图案包括第二虚设栅极。第一栅极、第二栅极、第一虚设栅极、以及第二虚设栅极同时形成，因此包含相同材料。第一栅极与第一虚设栅极至少其一具有顶部(top portion)，该顶部的厚度小于第二栅极的厚度。
本发明也提供一种半导体结构的制造方法，包括：提供基板；形成快闪存储单元的栅极堆叠在基板上，其中栅极堆叠的顶部包括覆盖层；形成栅极，栅极至少有一部分位于覆盖层之上；以及，减少栅极位于覆盖层上至少一部分厚度。
根据本发明的半导体结构的制造方法，其中所述减少厚度的步骤是以化学机械研磨方式进行。
根据本发明的半导体结构的制造方法，其中所述减少厚度的步骤是以干蚀刻方式进行。
根据本发明的半导体结构的制造方法，其中所述减少厚度的步骤完全去除所述栅极位于所述覆盖层上的部分。
根据本发明的半导体结构的制造方法，其中所述栅极为选择栅极，所述选择栅极具有设在所述栅极堆叠的侧壁的垂直部分，且其中所述栅极堆叠还包括位于所述基板上的浮动栅极。
根据本发明的半导体结构的制造方法，其中所述栅极堆叠还包括位于所述浮动栅极上的控制栅极。
本发明另提供一种半导体结构的制造方法，包括：提供基板，包括存储单元区与非存储单元区；形成快闪存储单元的第一栅极堆叠在存储单元区，其中第一栅极堆叠的顶部包括覆盖层；形成第一栅极，其至少具有较高部分位于该覆盖层上；形成金属氧化物半导体元件的栅极介电层在非存储单元区；形成第二栅极在栅极介电层上，其中第二栅极与第一栅极同时形成；减少第一栅极的厚度，以降低第一栅极与第二栅极的高度差。
如此，可减少同一芯片上快闪存储单元与金属氧化物半导体元件的高度差异。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下：
附图说明
图1显示已知技术中快闪存储单元与金属氧化物半导体元件之间的高度差。
图2～图12为一系列剖面图，用以说明本发明实施例中制作快闪存储单元与金属氧化物半导体元件的中间流程。
图13显示降低快闪存储单元字线的高度，其中字线位于栅极堆叠的顶部完全被去除，而位于非存储单元区的栅极堆叠则保持原来高度。
图14显示降低快闪存储单元字线的高度，其中字线位于栅极堆叠的顶部被去除一部分，而位于非存储单元区的栅极堆叠则保持原来高度。
图15显示以干蚀刻降低快闪存储单元字线的高度，而位于非存储单元区的栅极堆叠则保持原来高度。
图16显示快闪存储单元的栅极堆叠低于非存储单元区的栅极堆叠。
图17显示降低图16的字线的高度，其中字线的顶部与非存储单元的栅极堆叠等高。
图18显示降低图16的字线的高度，其中存储单元区与非存储单元区的栅极堆叠的高度同时被降低，且所有的栅极堆叠实质上等高。
图19显示降低双栅极分离栅极快闪存储单元的高度。
图20显示同时降低字线与导电插塞的高度。
图21显示同时降低字线与擦除栅极的高度。
其中，附图标记说明如下：
2～三栅极分离栅极存储单元 12～浮动栅极
16～选择栅极(字线) 18～金属氧化物半导体元件
20～栅极TH～高度差
I～存储单元区 II～非存储单元区
22～半导体基板 28～垫层
29～沟槽 30～掩模层
31～介电材料 STI1～浅沟槽隔离区
ST12～浅沟槽隔离区 32～隧穿层
34～浮动栅极层 36～阻挡层
38～控制栅极层 40～覆盖层
42～间隔层 46、48、50～虚设图案
56～栅极层 58～栅极介电质
60～栅极 62～虚设栅极介电质
64～虚设栅极 66～沟道介电层
68～选择栅极(字线) 681～字线较高部分
682～字线垂直部分 683～字线较低部分
72～虚设栅极 74～漏极
76～源极 78～源极/漏极
80，86～虚设图案 81～间隔层
82～快闪存储单元 84～金属氧化物半导体元件
90，92，94，96～上表面 TG，TG’～厚度
TH～高度差 CS～共同源极
104～导电插塞 106～擦除栅极
具体实施方式
图2至图6显示浅沟槽隔离区(STI)的制作。图2为半导体基板22的部分剖面图，包括存储单元区I与非存储单元区II，其中存储单元区I是用来形成快闪存储单元，而非存储单元区II则是用来形成其他元件，例如核心元件。在优选实施例中，基板22为硅基板；在其他实施例中，基板22可为其他材料，包括Si、C、Ge、Ga、As、N、A1、In、及/或P。基板22以是块状基板(bu1k substrate)或绝缘层上半导体(SO1)基板。
在基板22上形成选择性(optiona1)的垫层28与掩模层30。垫层28优选是以热工艺形成，可用来缓冲掩模层30与基板22之间的应力，并在后续作为蚀刻停止层。掩模层30优选是以低压化学气相沉积法(LPCVD)形成的氮化硅，但也可用等离子加强化学气相沉积法(PECVD)、硅的热氮化处理、或以氮气-氢气进行等离子阳极氮化(plasma anodic nitridation)来形成掩模层30。掩模层30的厚度优选约
垫层28的厚度优选约
请参照图3，在基板22中形成沟槽29。沟槽29优选是用非等向性蚀刻形成。当基板22为SOI基板时，沟槽29的深度最好要达到底下的埋层氧化物，如此后续形成的元件才能被介电材料包围以避免漏电流。
请参照图4，在沟槽29中填入介电材料31。介电材料31优选为高密度等离子(HDP)所形成的氧化硅，但也可使用其他材料，例如氮氧化硅。利用化学机械研磨(CMP)或选择性回蚀刻去除多余的材料后，便可得到图5所示的结构。留下来的介电材料31便成为浅沟槽隔离区(STI)。在其他实施例中，也可使用局部氧化工艺(LOCOS)形成场氧化物以取代浅沟槽隔离区。
在附图中，位于存储单元区I与非存储单元区II的浅沟槽隔离区分别用ST11与ST12表示。ST11用来隔离出快闪存储单元的主动区，而ST12用来隔离出非存储MOS元件的主动区。此外，ST11与ST12也可用来隔离出形成虚设(dummy)元件的区域，以降低微负载效应(micro-loading effects)。
图6显示选择性蚀刻步骤以去除掩模层30与垫层28。去除之后，STI的上表面会高于基板22的上表面，造成阶梯高度SH。
请参照图7，接着形成隧穿层32与浮动栅极层34。隧穿层32可以是利用氧化程序形成的氧化层，例如湿式或干式热氧化、或是以临场蒸汽产生技术(ISSG；In Situ Steam Generation)在H2O、NO、或其组合的环境下形成。另外，也可利用四乙基硅酸盐(TEOS)与氧气作为前驱物以化学气相沉积(CVD)形成。隧穿层32也可包含高介电常数材料，例如HfO2、氮化硅、氮氧化硅等。隧穿层32的厚度优选小于
然而，本领域技术人员可以了解，此处举例的尺寸数值将会随着元件的关键尺寸而改变。
接着，在隧穿层32上形成浮动栅极层34(也称为储存层34)。浮动栅极层34优选是具有高电荷捕获密度的介电材料，例如氮化物。另外，浮动栅极也可包含导电材料，如多晶硅、金属、金属硅化物、金属氮化硅等。
以CMP或选择性回蚀刻去除多余的材料后可得到图8的结构。此时浮动栅极层34与ST11与ST12大致上共平面。因此，阶梯高度SH决定了隧穿层32与浮动栅极层34两者相加的厚度。
图9A显示在浮动栅极层34上依序形成阻挡层36、控制栅极层38、及覆盖层40。阻挡层36优选包括一低漏电的介电材料如HfO2，但也可为其他介电材料如氧化硅。阻挡层36的形成方式包括物理气相沉积(PVD)、原子层化学气相沉积(ALCVD)、有机金属化学气相沉积(MOCVD)等。阻挡层36的有效氧化厚度优选小于
控制栅极层38优选包含掺杂多晶硅，但也可为金属硅化物、导电金属氧化物、金属、或金属合金等，可利用PVD方式形成。覆盖层40为介电材料，例如氧化物、氮化物、氮氧化物、或前述的组合。
在本发明另一实施例中，在形成图6的结构后，不进行CMP，而是依序形成32、34、36、38、40的堆叠层，以得到图9B的结构。在此实施例中，浮动栅极34的上表面可能高于或低于STI1与ST12的上表面，而芯片的表面高度也会因此不同。
将图9A的堆叠层图案化后可得到图10的结构，其中在存储单元区I留下堆叠层作为闪存的堆叠栅极，而非存储单元区II的堆叠层则加以去除。为了降低微负载效应，将STI1上的堆叠层图案化形成包含46、48、50的虚设图案。接着，在栅极堆叠的侧壁形成间隔层42，其材质可为氧化物、氮化物、氮氧化物及/或其他常用的介电材料。之后形成沟道介电层66。
请参照图11，在非存储单元区II形成栅极介电层54，然后毯覆性(blanketly)形成栅极层56。栅极介电层54可为氧化物、氮化物、氮氧化物，且优选为高介电常数材料。栅极介电层54的厚度优选小于
。栅极层56优选为多晶硅层，但也可为非晶硅、金属氮化物、金属硅化物、或其他常用的导电材料。
请参照图12，将栅极介电层54与栅极层56图案化，以在非存储单元区II形成包含栅极介电质58与栅极60的栅极堆叠；在STI1上形成虚设栅极介电质62与虚设栅极64以降低微负载效应；在存储单元区I形成字线68(也称为选择栅极68)；并在ST11上形成虚设栅极72。之后，形成源极76与漏极74以完成快闪存储单元82，形成间隔层81与源极/漏极78以完成MOS元件84。由于字线68、栅极60、虚设栅极72、虚设栅极64同时形成，因此具有相同厚度、相同材料、相同组成。字线68的上表面与基板22的距离优选小于
在图12的结构中，虚设图案80具有上表面90，快闪存储单元82具有上表面92，MOS元件84具有上表面94，虚设图案86具有上表面96。这些上表面90、92、94、96通常不会等高，例如，MOS元件84与快闪存储单元82的高度差TH可能非常大而导致后续光刻困难甚至失败。因此，最好能降低，甚至完全消除此高度差。
由于图6高度差SH的影响与堆叠层32、34、36、38、40的厚度差异，存储单元区I的覆盖层40可能会高于或低于栅极60的上表面94(和/或虚设图案86的上表面96)因此在降低高度差时也有不同的实施方式。在第一实施例中，如图12所示，覆盖层40高于上表面94、96。为了降低高度差，先进行CMP或选择性回蚀刻以降低上表面92及/或90的高度跟覆盖层40等高，如图13所示。由于上表面94、96较低，因此在此步骤中不受影响。
在第二实施例中，前述的CMP或是选择性回蚀刻在尚未露出覆盖层40前即停止，如图14所示。此时，上表面92、90会高于图13所示的第一实施例。
字线68优选包含三部分，较高部分681直接位于浮动栅极34上方，垂直部分682，以及较低部分683位于沟道区上。681及683可具有大致平坦的上表面。在CMP之前，字线68的较高部分681及较低部分683与栅极60大抵具有相同的厚度TG。在CMP之后，栅极60与字线较低部分683的厚度TG会大于字线较高部分681的厚度TG’。在图13中，字线较高部分681的厚度TG’则降到零。
请参照图15，在第三实施例中，利用干蚀刻降低上表面92、90的高度，其中虚线代表字线68与虚设栅极72原本的位置。经过蚀刻后，字线68与虚设栅极72的厚度TG’大致上呈等量减少，并低于非存储单元区II栅极60的厚度TG。蚀刻后，厚度TG’加上34、36、38、40各层的总厚度最好小于TG的150％。TG与TG’的差异最好小于约
如前文中所述，覆盖层40的上表面也可能会低于栅极60的上表面94及/或虚设图案86的上表面96，如图16所示。在本发明的第四实施例中，是将这些上表面90、92、94、96研磨成等高，如图17所示。在此实施例中，是将栅极60与虚设栅极64至少其一加以研磨以减少其厚度。为了准确控制厚度，可在栅极60及/或虚设栅极64上形成保护氧化层以避免过度研磨。
请参照图18，在第五实施例中，进行CMP或选择性回蚀刻直到露出存储单元区I的覆盖层40，使得上表面90、92、94、96等高。在此实施例中字线68的较高部分681(参照图16)完全被去除，而字线68的垂直部分682与覆盖层40的上表面等高。在此实施例中，是将栅极60与虚设栅极64至少其一加以研磨或蚀刻以降低其高度。
本领域技术人员应该了解，由于各个图案的高度差可能有各种不同的排列组合，因此除了前述的实施例外尚有许多种不同的实施例，在此虽未能一一列举，但其基本精神都是至少要减少一个栅极堆叠的高度以达到更均匀的表面。
另外，前述的实施例是以三栅极分离栅极快闪存储单元(包含浮动栅极34、控制栅极38、选择栅极68)为例进行说明，但本领域技术人员应该了解，本发明也可应用在只有浮动栅极34与选择栅极68的双栅极分离栅极快闪存储单元，两者的差异只在于未形成控制栅极38与阻挡层36。图19显示只有浮动栅极34与选择栅极68的双栅极分离栅极快闪存储单元，此结构对等于图14的三栅极实施例。本领域技术人员应该了解，图15、图17、图18也有对等的双栅极结构。
图20显示在共同源极CS上形成导电插塞104的实施例。如图中所示，字线68与导电插塞104被研磨成等高。图21则显示形成擦除栅极(erasegate)106的实施例。应注意的是，在此实施例中浮动栅极34与擦除栅极106之间的介电层比控制栅极38与擦除栅极106之间的介电层薄，因此电荷可以从浮动栅极被擦除至擦除栅极106。本领域技术人员应该了解相关的工艺步骤，故在此不予赘述。
此外，本发明降低快闪存储单元的高度以减少高度差的概念也可应用在其他的快闪存储单元，例如堆叠栅极存储单元、擦除栅极存储单元等。举例而言，可减少堆叠栅极存储单元的控制栅极的高度，使其与周边电路的MOS元件等高。
虽然本发明已以多个优选实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作任意的改动与修饰，因此本发明的保护范围当视后附的权利要求所界定者为准。
Claims (15)
1.一种半导体结构，包括：
基板，包括存储单元区与非存储单元区；
快闪存储单元，位于所述存储单元区，其中所述快闪存储单元包括第一栅极与栅极堆叠，且所述第一栅极为选择栅极；
金属氧化物半导体元件，位于所述非存储单元区，所述金属氧化物半导体元件包括第二栅极，其中所述第一栅极与所述第二栅极为同一材料层图案化后分开的两部分；以及
其中所述第一栅极直接位于所述栅极堆叠上的厚度为第一厚度，所述第二栅极的厚度为第二厚度，且所述第一厚度小于所述第二厚度。
2.如权利要求1所述的半导体结构，其中所述第一栅极的上表面与所述第二栅极的上表面等高。
3.如权利要求1所述的半导体结构，其中所述第一栅极的上表面高于所述第二栅极的上表面。
4.如权利要求1所述的半导体结构，其中所述栅极堆叠还包括位于所述基板上的隧穿层，以及位于所述隧穿层上的浮动栅极，且其中所述第一栅极包括位于所述浮动栅极的侧壁的垂直部分，以及位于沟道介电层上的较低部分，其中所述沟道介电层位于所述基板上。
5.如权利要求4所述的半导体结构，其中所述栅极堆叠还包括位于所述浮动栅极上的阻挡层，以及位于所述阻挡层上的控制栅极。
6.如权利要求4所述的半导体结构，其中所述垂直部分的上表面与所述栅极堆叠的上表面等高。
7.如权利要求4所述的半导体结构，其中所述第一栅极还包括直接位于所述栅极堆叠上方的较高部分。
8.如权利要求1所述的半导体结构，其中还包括位于隔离区的虚设栅极，其中所述虚设栅极包括与所述第一栅极及第二栅极相同的材料，且其中所述虚设栅极具有较高部分，且所述较高部分的厚度与所述第一厚度及所述第二厚度相异。
9.如权利要求1所述的半导体结构，其中所述第一厚度与所述第二厚度的差异小于
10.一种半导体结构的制造方法，包括：
提供基板；
形成快闪存储单元的栅极堆叠在所述基板上，其中所述栅极堆叠的顶部包括覆盖层；
形成栅极，所述栅极至少有一部分位于所述覆盖层之上；以及
减少所述栅极位于所述覆盖层上的至少一部分厚度。
11.如权利要求10所述的半导体结构的制造方法，其中所述减少厚度的步骤是以化学机械研磨方式进行。
12.如权利要求10所述的半导体结构的制造方法，其中所述减少厚度的步骤是以干蚀刻方式进行。
13.如权利要求10所述的半导体结构的制造方法，其中所述减少厚度的步骤完全去除所述栅极位于所述覆盖层上的部分。
14.如权利要求10所述的半导体结构的制造方法，其中所述栅极为选择栅极，所述选择栅极具有设在所述栅极堆叠的侧壁的垂直部分，且其中所述栅极堆叠还包括位于所述基板上的浮动栅极。
15.如权利要求10所述的半导体结构的制造方法，其中所述栅极堆叠还包括位于所述浮动栅极上的控制栅极。
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