CN115000072A - 在衬底上形成具有存储器单元、高电压设备和逻辑设备的半导体设备的方法 - Google Patents

在衬底上形成具有存储器单元、高电压设备和逻辑设备的半导体设备的方法 Download PDF

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CN115000072A CN202110226090.6A CN202110226090A CN115000072A CN 115000072 A CN115000072 A CN 115000072A CN 202110226090 A CN202110226090 A CN 202110226090A CN 115000072 A CN115000072 A CN 115000072A
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Abstract

本发明涉及一种形成半导体设备的方法，该方法通过以下步骤进行：使第一区域和第二区域而不是第三区域中的半导体衬底的上表面凹入；在该第三区域中形成第一导电层；在所有三个区域中形成第二导电层；从该第二区域中去除该第一导电层和该第二导电层并且从该第一区域中去除该第一导电层和该第二导电层的部分，从而形成堆叠结构对，每个堆叠结构对在浮栅上方具有控制栅；在所有三个区域中形成第三导电层；在该第一区域和该第二区域中形成保护层；以及然后从该第三区域中去除该第三导电层；然后在该第三区域中形成伪导电材料块；然后在该第一区域和该第二区域中进行蚀刻以形成选择栅和HV栅；并且然后用金属材料块替换这些伪导电材料块。

Description

在衬底上形成具有存储器单元、高电压设备和逻辑设备的半 导体设备的方法
技术领域
本发明涉及具有嵌入式非易失性存储器单元的半导体设备。
背景技术
形成在硅半导体衬底上的非易失性存储器半导体设备已为人们所熟知。例如，美国专利6747310、7868375和7927994公开了形成在半导体衬底上的具有四个栅极(浮栅、控制栅、选择栅和擦除栅)的存储器单元，这些专利出于所有目的以引用方式并入本文。源极区和漏极区形成为进入到衬底中的扩散注入区，从而将沟道区在衬底中限定在源极区和漏极区间。浮栅设置在沟道区的第一部分上方并且控制该第一部分的导电性，选择栅设置在沟道区的第二部分上方并且控制该第二部分的导电性，控制栅设置在浮栅上方，并且擦除栅设置在源极区上方并且与浮栅横向相邻。
还已知，在与非易失性存储器单元相同的衬底上形成低电压逻辑设备和高电压逻辑设备。参见例如美国专利9276005，其出于所有目的以引用方式并入本文。新栅极材料(诸如高K介电栅和金属栅)也用于提高性能。然而，形成存储器单元的加工步骤可能会对目前制造的逻辑设备造成不利影响，反之亦然。
需要一种在同一衬底上制造包括存储器单元、低电压逻辑设备和高电压设备的设备的改进的方法。
发明内容
前述问题和需求通过一种形成半导体设备的方法来解决，该方法包括：
提供半导体材料的衬底，所述半导体材料的衬底包括第一区域、第二区域和第三区域；
使所述第一区域中的所述衬底的上表面和所述第二区域中的所述衬底的上表面相对于所述第三区域中的所述衬底的上表面凹入；
形成第一导电层，所述第一导电层设置在所述第一区域、所述第二区域和所述第三区域中的所述上表面上方并且与所述上表面绝缘；
在所述第一区域、所述第二区域和所述第三区域中的所述第一导电层上形成绝缘层；
在所述第三区域中减薄所述绝缘层，而不在所述第一区域和所述第二区域中减薄所述绝缘层；
在所述第一区域、所述第二区域和所述第三区域中形成穿过所述绝缘层和所述第一导电层并进入所述衬底的沟槽；
用绝缘材料填充所述沟槽；
在填充所述沟槽之后，从所述第一区域、所述第二区域和所述第三区域去除所述绝缘层；
形成第二导电层，所述第二导电层设置在所述第一区域、所述第二区域和所述第三区域中的所述第一导电层上方并且与所述第一导电层绝缘；
执行一种或多种蚀刻以选择性地去除所述第一区域中的所述第一导电层和所述第二导电层的部分，以从所述第二区域和所述第三区域中完全去除所述第一导电层和所述第二导电层，其中所述一种或多种蚀刻导致在所述第一区域中形成堆叠结构对，其中所述堆叠结构中的每个堆叠结构包括所述第二导电层的控制栅，所述第二导电层的控制栅设置在所述第一导电层的浮栅上方并且与所述第一导电层的浮栅绝缘；
在所述衬底中形成第一源极区，每个第一源极区设置在所述堆叠结构对中的一个堆叠结构对之间；
形成第三导电层，所述第三导电层设置在所述第一区域、所述第二区域和所述第三区域中的所述衬底的所述上表面上方并且与所述衬底的所述上表面绝缘；
在所述第一区域和所述第二区域中的所述第三导电层上方形成保护绝缘层；
在所述形成所述保护绝缘层之后，从所述第三区域中去除所述第三导电层；
在从所述第三区域中去除所述第三导电层之后，形成伪导电材料块，所述伪导电材料块设置在所述第三区域中的所述上表面上方并且与所述上表面绝缘；
在于所述第三区域中形成所述伪导电材料块之后，蚀刻所述第一区域和所述第二区域中的所述保护绝缘层的部分和所述第三导电层的部分以形成所述第三导电层的多个选择栅，每个选择栅与所述堆叠结构中的一个堆叠结构相邻设置，并且形成所述第三导电层的多个HV栅，每个HV栅设置在所述第二区域中的所述衬底的所述上表面上方并且与所述衬底的所述上表面绝缘；
在所述衬底中形成第一漏极区，每个第一漏极区与所述选择栅中的一个选择栅相邻；
在所述衬底中形成第二源极区，每个第二源极区与所述HV栅中的一个HV栅相邻；
在所述衬底中形成第二漏极区，每个第二漏极区与所述HV栅中的一个HV栅相邻；
在所述衬底中形成第三源极区，每个第三源极区与所述伪导电材料块中的一个伪导电材料块相邻；
在所述衬底中形成第三漏极区，每个第三漏极区与所述伪导电材料块中的一个伪导电材料块相邻；以及
用金属材料块替换所述伪导电材料块中的每个伪导电材料块。
一种形成半导体设备的方法可包括：
提供半导体材料的衬底，所述半导体材料的衬底包括第一区域、第二区域和第三区域；
使所述第一区域中的所述衬底的上表面和所述第二区域中的所述衬底的上表面相对于所述第三区域中的所述衬底的上表面凹入；
在所述衬底上方形成绝缘层；
在所述第三区域中减薄所述绝缘层，而不在所述第一区域和所述第二区域中减薄所述绝缘层；
在所述第一区域、所述第二区域和所述第三区域中形成穿过所述绝缘层并进入所述衬底的沟槽；
用绝缘材料填充所述沟槽；
在填充所述沟槽之后，从所述第一区域和所述第二区域去除所述绝缘层；
形成第一导电层，所述第一导电层设置在所述第一区域和所述第二区域中的所述上表面上方并且与所述上表面绝缘；
形成第二导电层，所述第二导电层设置在所述第一区域和所述第二区域中的所述第一导电层上方并且与所述第一导电层绝缘；
执行一种或多种蚀刻以选择性地去除所述第一区域中的所述第一导电层和所述第二导电层的部分，以从所述第二区域中完全去除所述第一导电层和所述第二导电层，其中所述一种或多种蚀刻导致在所述第一区域中形成堆叠结构对，其中所述堆叠结构中的每个堆叠结构包括所述第二导电层的控制栅，所述第二导电层的控制栅设置在所述第一导电层的浮栅上方并且与所述第一导电层的浮栅绝缘；
在所述衬底中形成第一源极区，每个第一源极区设置在所述堆叠结构对中的一个堆叠结构对之间；
形成第三导电层，所述第三导电层设置在所述第一区域和所述第二区域中的所述衬底的所述上表面上方并且与所述衬底的所述上表面绝缘；
在所述第一区域和所述第二区域中的所述第三导电层上方形成保护绝缘层；
在所述形成所述保护绝缘层之后，从所述第三区域中去除所述保护绝缘层；
在从所述第三区域中去除所述保护绝缘层之后，形成伪导电材料块，所述伪导电材料块设置在所述第三区域中的所述上表面上方并且与所述上表面绝缘；
在于所述第三区域中形成所述伪导电材料块之后，蚀刻所述第一区域和所述第二区域中的所述保护绝缘层的部分和所述第三导电层的部分以形成所述第三导电层的多个选择栅，每个选择栅与所述堆叠结构中的一个堆叠结构相邻设置，并且形成所述第三导电层的多个HV栅，每个HV栅设置在所述第二区域中的所述上表面上方并且与所述上表面绝缘；
在所述衬底中形成第一漏极区，每个第一漏极区与所述选择栅中的一个选择栅相邻；
在所述衬底中形成第二源极区，每个第二源极区与所述HV栅中的一个HV栅相邻；
在所述衬底中形成第二漏极区，每个第二漏极区与所述HV栅中的一个HV栅相邻；
在所述衬底中形成第三源极区，每个第三源极区与所述伪导电材料块中的一个伪导电材料块相邻；
在所述衬底中形成第三漏极区，每个第三漏极区与所述伪导电材料块中的一个伪导电材料块相邻；以及
用金属材料块替换所述伪导电材料块中的每个伪导电材料块。
通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1A至图16A是存储器单元区域的剖视图，示出了形成存储器单元的步骤。
图1B至图16B是HV区域的剖视图，示出了形成HV设备的步骤。
图1C至图16C是逻辑区域的剖视图，示出了形成逻辑设备的步骤。
图17是存储器单元区域的剖视图，示出了成品存储器单元。
图18是HV区域的剖视图，示出了成品HV设备。
图19是逻辑区域的剖视图，示出了成品逻辑设备。
图20A至图25A是存储器单元区域的剖视图，示出了在另选实施方案中形成存储单元的步骤。
图20B至图25B是HV区域的剖视图，示出了在另选实施方案中形成HV设备的步骤。
图20C至图25C是逻辑区域的剖视图，示出了在另选实施方案中形成逻辑设备的步骤。
具体实施方式
本发明是一种通过在同一半导体衬底上同时形成存储器单元、低电压逻辑设备和高电压逻辑设备来形成半导体设备的工艺。下述工艺涉及在衬底10的一个或多个存储器单元区域2(也称为第一区域或MC区域2)中形成存储器单元、在衬底10的一个或多个高电压逻辑设备区域4(也称为第二区域或HV区域4)中形成高电压逻辑设备以及在衬底10的一个或多个低电压逻辑设备区域6(也称为第三区域或逻辑区域6)中形成低电压逻辑设备。描述了关于同时在MC区域2中形成一对存储器单元、在HV区域4中形成高电压逻辑设备以及在逻辑区域6中形成较低电压逻辑设备的工艺。然而，多个此类设备在每个区域中可同时形成。衬底10是半导体材料(例如，硅)的衬底。
MC区域2参见图1A至图16A，HV区域4参见图1B至图16B，并且逻辑区域6参见图1C至图16C，示出了制造半导体设备的工艺步骤的剖视图。该工艺一开始使MC区域2和HV区域4中的硅衬底10的上表面10a相对于逻辑区域6凹入凹入量R。衬底上表面10a的凹入可优选地通过在衬底上表面10a上形成二氧化硅(在本文中也称为“氧化物”)层以及在氧化物层上形成氮化硅(在本文中也称为“氮化物”)层来执行。执行光刻掩模步骤以用光刻胶覆盖逻辑区域6而不覆盖MC区域2和HV区域4(即在所有三个区域上形成光刻胶、选择性地暴露光刻胶的部分并且选择性地去除光刻胶的部分，从而使底层结构的部分暴露(在这种情况下，MC区域2和HV区域4中的氮化物层)，同时使底层结构的其他部分被光刻胶覆盖(在这种情况下，逻辑区域6中的氮化物层)。执行氮化物蚀刻和氧化物蚀刻以从MC区域2和HV区域4去除这些层，从而使这些区域中的上表面10a暴露。在去除光刻胶之后，然后执行热氧化以在MC区域2和HV区域4中的上表面10a的暴露部分上形成氧化物层，同时不影响逻辑区域6中的上表面10a(由氮化物和氧化物层保护)。该热氧化工艺消耗MC区域2和HV区域4中的衬底10的一些硅，从而以凹入量R有效地降低这些区域中的上表面10a。然后使用氮化物和氧化物蚀刻来去除所有氧化物层和氮化物层，从而得到图1A、图1B和图1C所示的结构。MC区域2和HV区域4中的上表面10a相对于逻辑区域6中的上表面10a凹入凹入量R(例如，约300A)。
接下来，在上表面10a上形成氧化物层12(例如，通过沉积或通过热生长等)。此后，在氧化物层12上形成导电层14(即，第一导电层)，诸如多晶硅层。导电层14可以替代地是原位掺杂或未掺杂的非晶硅。如果导电层14使用了多晶硅或非晶硅，则执行注入和退火。在导电层14上形成氧化物层18，然后在氧化物层18上形成氮化物层20。然后，执行光刻掩模步骤以用光刻胶21覆盖MC区域2和HV区域4，但使逻辑区域6暴露(即，作为掩模步骤的一部分，从逻辑区域6去除光刻胶21)。然后使用氮化物蚀刻来减薄逻辑区域6中的氮化物层20(即，减小该氮化物层的厚度)(例如，优选地设定蚀刻的时间，使得该蚀刻使逻辑区域6中的氮化物层20减薄大约等于凹入量R的量，使得所有三个区域2/4/6中的氮化物层20的顶表面基本上均匀)，如图2A、图2B和图2C所示。
在去除光刻胶21之后，使用光刻掩模步骤以用光刻胶选择性地覆盖每个区域的部分。使用氮化物蚀刻、氧化物蚀刻、多晶硅蚀刻和/或硅蚀刻以形成穿过氮化物层20、氧化物层18、导电层14、氧化物层12并进入硅衬底10的沟槽。然后，通过氮化物层20上的氧化物沉积和化学机械抛光(CMP)终止，用氧化物22填充这些沟槽，如图3A和图3B所示。填充有氧化物22的沟槽平行于MC区域2中的有源区延伸，并且因为图3C是这些有源区中的一个有源区的剖视图，所以填充有氧化物22的沟槽未在图3C中示出。氧化物22是也可称为STI(浅沟槽隔离)氧化物22的绝缘材料。STI氧化物22可包括在氧化物沉积之前通过热氧化形成的内衬氧化物。
可执行一系列注入以在区域2/4/6中的每一个区域中在衬底10中形成期望的阱(其中光刻胶在每次注入期间保护其他区域中的一个或多个区域)，接着执行氧化物回蚀以使STI氧化物22凹入在氮化物层20的顶部下方。然后，使用氮化物蚀刻以去除氮化物层20。然后，在该结构上方形成绝缘层24。优选地，绝缘层24是具有氧化物/氮化物/氧化物子层(由氧化物、氮化物、氧化物沉积和退火形成)的ONO复合层。然而，绝缘层24可替代地由其他介电层的复合物或无子层的单一介电材料形成。然后，在一个示例中，通过沉积在该结构上形成导电层26(即，第二导电层)，诸如多晶硅层。导电层26可以替代地是原位掺杂或未掺杂的非晶硅。如果导电层26使用了多晶硅或未掺杂的非晶硅，则执行注入和退火。然后，在导电层26上形成硬掩模层28。硬掩模层28可以是氮化物、SiCN，或者是氧化物、氮化物和/或SiCN层的复合物。所得的结构在图4A、图4B和图4C中示出。
使用光刻掩模步骤以在该结构上形成光刻胶30，其中从HV区域4和逻辑区域6中去除光刻胶并且从MC区域2中选择性地去除光刻胶，以使HV区域4和逻辑区域6中的硬掩模层28暴露并且使MC区域2中的硬掩模层28的仅部分暴露。使用一系列蚀刻以去除硬掩模层28、导电层26和绝缘层24的暴露部分，从而在MC区域2中留下硬掩模层28、导电层26和绝缘层24的间隔开的堆叠结构S1和S2对，并且从HV区域4和逻辑区域6中完全去除这些层。所得的结构在图5A、图5B和图5C中示出。
在去除光刻胶30之后，使用氧化物沉积或热氧化和蚀刻以在MC区域2中沿着堆叠S1和S2的侧面形成氧化物间隔物32。使用氮化物沉积和蚀刻以沿着氧化物间隔物32的侧面形成氮化物间隔物34。氧化物蚀刻和氮化物蚀刻可组合起来。执行蚀刻(诸如多晶硅蚀刻或硅蚀刻，具体取决于导电层14的材料)以去除导电层14的暴露部分，因此，每个间隔开的堆叠结构S1/S2包括来自MC区域2中的导电层14的剩余部分的导电材料块14a，并且导电层14从HV区域4/逻辑区域6完全去除。通过氧化物沉积和氧化物各向异性蚀刻，在堆叠结构S1/S2的侧面上(包括沿着导电层14a块的暴露端部)形成氧化物间隔物36，如图6A、图6B和图6C所示。
使用光刻掩模步骤以用光刻胶覆盖MC区域2和逻辑区域6，但使HV区域4暴露。使用氧化物蚀刻以从HV区域4中去除氧化物层12。在去除光刻胶之后，然后通过热生长和/或沉积在HV区域4中在衬底上表面10a上以及在MC区域2中的结构上和逻辑区域6中的绝缘层38顶部上形成绝缘层38。绝缘层38可以是氧化物和/或氧氮化物，并且将用作HV设备的栅极氧化物。然而，应当指出的是，用绝缘层38去除和替换氧化物层12是任选的，并且氧化物层12可替代地用作HV设备的栅极氧化物的一部分或全部。在去除光刻胶之后，在该结构上形成光刻胶40，并且仅从MC区域2中的堆叠S1和S2之间的区域(在本文称为内部堆叠区域)中去除该光刻胶。执行注入工艺以在衬底中在堆叠S1和S2之间形成(第一)源极区42。然后，使用氧化物蚀刻以去除内部堆叠区域中的绝缘层38、氧化物间隔物36和氧化物层12。所得的结构在图7A、图7B和图7C中示出。
去除光刻胶40之后，在该结构上形成隧道氧化物44。隧道氧化物44可以是通过沉积和/或热生长形成的氧化物和/或氮氧化物。由于源极区42中的较高掺杂剂水平的催化作用，隧道氧化物44可在源极区42上具有较厚部分44a。使用光刻掩膜步骤以用光刻胶覆盖HV区域4和逻辑区域6，以及MC区域2中的内部堆叠区域。堆叠结构S1和S2的相对于内部堆叠区域的另一侧上的区域(在本文称为外部堆叠区域)保持暴露。此时，可对衬底10的在外部堆叠区域中的部分(即，将在稍后形成的选择栅下方的那些衬底部分)执行注入。使用氧化物蚀刻以去除外部堆叠区域中的氧化物层12的暴露部分。在去除光刻胶之后，然后在该结构上形成绝缘层46。绝缘层46可以是通过沉积和/或热生长形成的氧化物和/或氮氧化物或任何其他适当的介电材料。绝缘层46的形成使隧道氧化物44和绝缘层38变厚或成为其一部分。所得的结构在图8A、图8B和图8C中示出。
在该结构上形成导电层48(即，第三导电层)，诸如多晶硅层。导电层48可以是原位掺杂或未掺杂的，并且可以替代地是非晶硅。如果导电层48使用了未掺杂的多晶硅或非晶硅，则将执行掺杂和退火。执行化学机械抛光(CMP)以使该结构的顶表面平坦化。另外的回蚀工艺用于使导电层48的上表面凹入在堆叠S1和S2的顶部下方，如图9A、图9B和图9C所示。
在这一阶段，完成了大多数存储单元的形成。在该结构上方形成保护绝缘层54。保护绝缘层54可以是氧化物、氮化物、SiCN或它们的组合。使用光刻掩模步骤以用光刻胶覆盖MC区域2和HV区域4，同时使逻辑区域6暴露。使用一种或多种蚀刻去除逻辑区域6中的保护层54、导电层48、绝缘层38和氧化物层12，如图10A、图10B和图10C所示(在去除光刻胶之后)。保护层54保护MC区域2和HV区域4免受该系列蚀刻。
此时，可执行注入以在逻辑区域6中在衬底10中形成掺杂的P阱和N阱。在逻辑区域6中在暴露的衬底上表面10a上形成介电层56(该介电层可用作逻辑设备的栅极电介质)。介电层56可以是氧化硅、氮氧化硅、高K介电层或它们的复合物。高K绝缘材料是介电常数K大于二氧化硅的介电常数的绝缘材料。高K绝缘材料的示例包括HfO2、ZrO2、TiO2、Ta2O5以及它们的组合。然后，在该结构上方形成伪导电层58诸如多晶硅层。然后在伪导电层58上形成绝缘层59(在本文中也称为逻辑绝缘层59)诸如氮化物和硬掩模层60。使用光刻掩模步骤以用光刻胶覆盖逻辑区域6的选定部分，从而使绝缘层59和硬掩模层60在整个MC区域2和HV区域4中以及在逻辑区域6的一部分中暴露。然后，使用蚀刻以在MC区域2、HV区域4和逻辑区域6中去除绝缘层59和硬掩模层60的暴露区域。在去除光刻胶之后，使用蚀刻以去除伪导电层58和介电层56的暴露部分(即，逻辑区域6中不受硬掩模层60的剩余部分保护的所有部分)，从而在逻辑区域6中留下逻辑堆叠结构LS1和LS2，这些逻辑堆叠结构包括设置在介电层56上的伪导电材料块58。通过沉积和蚀刻，在逻辑堆叠结构LS1/LS2的侧面上形成介电间隔物62(例如，氮化物)。此时，可在逻辑区域6中进行向衬底10的注入。所得的结构在图11A、图11B和图11C中示出。
使用光刻掩模步骤来用光刻胶64覆盖逻辑区域6、HV区域4的一部分和MC区域2的一部分(即，覆盖内部堆叠区域、堆叠结构S1和S2以及外部堆叠区域的紧邻堆叠结构S1和S2的那些部分)。使用蚀刻以去除保护层54和导电层48的暴露部分，如图12A、图12B和图12C所示。在去除光刻胶64之后，可在衬底10的不同的暴露部分中执行附加的选择性注入和蚀刻(即，通过附加的光刻掩模步骤和注入)。例如，可通过光刻胶覆盖逻辑区域6而使MC区域2和HV区域4暴露，并且对衬底10的仅被绝缘层38和46覆盖的部分进行注入。使用光刻掩模步骤覆盖逻辑区域6，从而使MC区域2和HV区域4暴露。然后使用蚀刻来减薄绝缘层38和46的暴露部分(其也减薄保护绝缘层54)，这可稍后在工艺中在HV区域4中提供更好的注入穿透。所得的结构在图13A、图13B和图13C中示出(在去除光刻胶之后)。
在该结构上形成半非保形层70。该层具有底层形貌的某些保形性，但与垂直表面和水平表面相交的位置相比，底层形貌的顶部更薄。为了实现这种变化的厚度，优选使用能够流动的材料来形成层70。用于半非保形层70的一种非限制性示例性材料是BARC材料(底部抗反射涂层)，其通常用于在光刻法期间减小抗蚀剂界面处的反射率。BARC材料是能够流动和能够润湿的，并且由于其相对于氧化物的高选择性而易于蚀刻和去除，且工艺损伤最小。其他能够用于半非保形层70的材料包括光刻胶或旋涂玻璃(SOG)。使用蚀刻(例如，各向异性)以从堆叠结构S1/S2和导电层48的剩余部分上的保护绝缘层54以及逻辑堆叠结构LS1/LS2上的硬掩模层60中去除半非保形层70并且使该保护绝缘层和该半非保形层暴露，同时使半非保形层70保持覆盖绝缘层38和46(即，半非保形层70的该部分用作下一蚀刻步骤的硬掩模)。使用蚀刻来去除逻辑堆叠结构LS1/LS2上的硬掩模层60。所得的结构在图14A、图14B和图14C中示出。
在去除半非保形层70之后，使用氧化物沉积和氮化物沉积，接着进行间隔物蚀刻以在MC区域2中在堆叠结构S1/S2的侧面上、在逻辑区域6中在堆叠结构LS1/LS2的侧面上以及在HV区域4中在这些结构的侧面上形成氧化物间隔物66和氮化物间隔物(未示出)。执行注入以在MC区域2中在衬底中与氧化物间隔物66相邻处形成(第一)漏极区74、在HV区域4中在与氧化物间隔物66相邻处形成(第二)源极区76和(第二)漏极区78以及在逻辑区域6中在与氧化物间隔物66相邻处形成(第三)源极区80和(第三)漏极区82。可通过以下操作来执行对任何给定区域的注入，即形成光刻胶以阻止对其他将要注入的区域的注入。例如，可通过以下操作来同时形成MC区域2中的漏极区74、HV区域4中的源极区76/漏极区78以及逻辑区域6中的相同掺杂类型的源极区80/漏极区82：在相反的源极/漏极掺杂类型的区域上形成光刻胶，然后在MC区域2、HV区域4和逻辑区域6中执行单注入。此时，可通过沉积、掩模步骤和蚀刻来形成阻挡层84，以阻挡下一步骤中的任何硅化。在上述蚀刻期间，也去除了MC区域2和HV区域4中未受阻挡层84保护的保护绝缘层54的任何剩余部分，从而使导电层48暴露于随后的硅化中。然后，执行金属沉积和退火以在导电层48、源极区76/80和漏极区74/78/82的暴露部分的顶表面上形成硅化物86。阻挡层84防止不需要形成硅化物的任何部分形成硅化物。任选地，可在源极/漏极区域74/76/78/80/82的选定部分和/或导电层48的部分中保持阻挡层84，以在这些选定区域中阻挡硅化物的形成。然后使用蚀刻诸如氮化物蚀刻来去除逻辑区域6中的氧化物间隔物66和绝缘层59上的氮化物间隔物(从而暴露伪导电层58块)和MC区域2中的硬掩模层28。所得的结构在图15A、图15B和图15C中示出。
在该结构上方形成层88(例如，氮化物)。然后，在层88上形成厚层间介电(ILD)绝缘材料层90。执行CMP以使ILD绝缘材料90平坦化并且凹入厚层，从而使逻辑区域6中的伪导电层58暴露。使用光刻掩模步骤以用光刻胶覆盖MC区域2和HV区域4，同时使逻辑区域6暴露。然后使用蚀刻诸如多晶硅蚀刻以去除逻辑区域6中的伪导电层58块。在该结构上方形成金属材料层诸如Al、Ti、TiAlN、TaSiN、TaN、TiN或其他合适的金属材料(非限制)或它们的复合物。然后执行CMP以去除金属栅材料层，从而在逻辑区域6中的电介质层56上留下金属材料块94。最终的结构在图16A、图16B和图16C中示出。
图17示出了MC区域2中的最终存储器单元结构，该最终存储器单元结构包括存储器单元对，每对存储器单元共享与两个漏极区74间隔开的源极区42，其中硅10中的沟道区96在它们之间延伸。每个存储器单元包括：浮栅14a(即，从导电层14剩余的导电材料块)，该浮栅设置在沟道区96的第一部分上方并且与该沟道区的第一部分绝缘以用于控制该第一部分的导电性；选择栅48a(即，其也可称为字线栅，并且为从导电层48剩余的导电材料块)，该选择栅设置在沟道区96的第二部分上方并且与该沟道区的第二部分绝缘以用于控制该第二部分的导电性；控制栅26a(即，从导电层26剩余的导电材料块)，该控制栅设置在浮栅14a上方并且与该浮栅绝缘；以及擦除栅48b(即，从导电层48剩余的导电材料块)，该擦除栅设置在源极区42上方并且与该源极区绝缘(由存储器单元对共享)。存储器单元对沿列方向(BL方向)延伸，并且形成存储器单元的列，其中在相邻列之间具有STI氧化物22。一行控制栅形成为连续控制栅线，该连续控制栅线将整行存储器单元的控制栅26a连接在一起。一行选择栅48a形成为连续选择栅线(也称为字栅线)，该连续选择栅线将整行存储器单元的选择栅48a连接在一起。一行擦除栅48b形成为连续擦除栅线，该连续擦除栅线将整行存储器单元对的擦除栅连接在一起。
最终的HV设备在图18中示出。每个HV设备包括间隔开的源极区76和漏极区78，其中硅衬底10的沟道区98在它们之间延伸。HV栅48c(即，从导电层48剩余的导电材料块)设置在沟道区98上方并且与该沟道区绝缘以用于控制该沟道区的导电性。
最终的逻辑设备在图19中示出。每个逻辑设备包括间隔开的源极区80和漏极区82，其中硅衬底10的沟道区100在它们之间延伸。金属材料块94为设置在沟道区100上方并且与该沟道区绝缘(通过介电层56)以用于控制该沟道区的导电性的金属栅94。
上面描述的在同一衬底上形成存储器单元、HV设备和逻辑设备的方法具有许多优点。在于逻辑区域6中形成金属栅94之前完成了存储器单元和HV设备的形成，使得逻辑区域6中的金属栅94不会由于存储器单元和HV设备的形成而受到不利影响。用于在MC区域2和HV区域4中形成栅极的工艺步骤与用于在逻辑区域6中形成栅极的工艺步骤是单独且独立的(并且可相对于用于在逻辑区域中形成栅极的工艺步骤进行定制)。在大部分存储器单元和HV设备的形成完成之后以及在逻辑区域6中的处理之前(即，在去除存储器单元和HV设备的形成在逻辑区域6中所留下的层之前以及在沉积和去除用于形成逻辑设备的层(包括伪多晶硅层去除)之前，非限制)，由保护绝缘层54覆盖MC区域2和HV区域4。衬底10的上表面10a在MC区域2和HV区域4中相对于在逻辑区域6中的衬底的上表面凹入，以在MC区域2/HV区域4中容纳较高结构(即，使得逻辑区域6中的较短逻辑设备的顶部与MC区域2/HV区域4中的较高存储器单元和HV设备的顶部基本上均匀，并且使得可使用跨所有三个区域的CMP进行处理，例如，在ILD 90的CMP期间，选择栅48a和HV栅48c的顶部与伪导电层58基本上均匀)。层88保护硅化物导电层48免受用于形成金属栅94的CMP的影响，并且导电层26作为此CMP的终止层进行协助。硅化物86提高了漏极区74以及源极区76/漏极区78、源极区80/漏极区82、选择栅48a、擦除栅48b和HV栅48c的导电性。在硬掩模层60从逻辑区域6去除时，半非保形层70保护MC区域2和HV区域的源极区/漏极区中的氧化物和硅。存储器单元选择栅48a、存储器单元擦除栅48b和HV栅48c使用单个导电材料沉积来形成(即，由单个多晶硅沉积形成的单个多晶硅层可用于形成所有三种类型的栅极)。此外，可使用相同的多晶硅蚀刻来限定每个选择栅48a的边缘中的一个边缘和每个HV栅48c的两个边缘。各种层46、12、38和56(用作栅极氧化物)的厚度彼此独立，每个层针对其相应的栅极操作进行了优化。例如，选择栅48a下方的绝缘层46优选地比浮栅14a下方的氧化物层12更薄。
对薄氮化物层20(参见图2A至图2C和相关描述)进行氮化物蚀刻使得氮化物层20的顶表面在MC区域2、HV区域4和逻辑区域6中基本上均匀，以便在所有三个区域上进行更好且更均匀的后续处理，即使MC区域2和HV区域4具有相对于逻辑区域6的凹入衬底上表面10a(并且氮化物层20下方的氧化物层12/18和导电层14形成于所有三个区域中)。用于使导电层48与堆叠结构S1和S2的顶部平坦化的CMP，之后进行蚀刻以使导电层48凹入在堆叠结构S1和S2的顶部下方(参见图9A至图9C和相关描述)提供了对MC区域2和HV区域4中的导电层48的高度的可靠控制(例如，在蚀刻工艺之前使用APC(自动工艺控制)来测量导电层48的厚度，然后基于蚀刻的蚀刻速率导出蚀刻时间)，从而避免了附加的掩模步骤。最后，在形成半非保形层70之后蚀刻MC区域2和HV区域4中的保护绝缘层54以及逻辑区域6中的硬掩模层60，从而避免在形成硅化物86之前需要附加的掩模步骤。
图20A至图25A、图20B至图25B和图20C至图25C公开了另选实施方案，从图1A至图1C所示的结构开始。通过氧化物沉积或热氧化在上表面10a上形成氧化物层101。然后在氧化物层101上形成氮化物层102。然后执行光刻掩模步骤以用光刻胶104覆盖MC区域2和HV区域4，但使逻辑区域6暴露。然后使用氮化物蚀刻来减薄逻辑区域6中的氮化物层102(即，减小其厚度)，使得氮化物层102的顶表面在所有三个区域(即MC区域2、HV区域4和逻辑区域6)中基本上均匀，如图20A、图20B和图20C所示。
在去除光刻胶104之后，使用光刻掩模步骤以用光刻胶选择性地覆盖每个区域的部分。使用氮化物蚀刻、氧化物蚀刻和硅蚀刻以形成穿过氮化物102、氧化物101并进入硅衬底10的沟槽。在去除光刻胶之后，然后通过在氮化物层102上氧化物沉积和化学机械抛光(CMP)终止，用STI氧化物106填充这些沟槽，如图21A、图21B和图21C所示。STI氧化物106可包括在氧化物沉积之前通过热氧化形成的内衬氧化物。
然后执行光刻掩模步骤以用光刻胶覆盖逻辑区域，但使MC区域2和HV区域4暴露。然后使用一种或多种蚀刻从MC区域2和HV区域4去除氮化物层102和氧化物层101。在去除光刻胶之后，例如通过热氧化在MC区域2和HV区域4中的衬底表面10a上形成氧化物层108。然后，通过例如沉积在该结构上形成导电层110诸如多晶硅层。导电层110可以替代地是原位掺杂或未掺杂的非晶硅。如果层110使用了未掺杂的多晶硅或非晶硅，则执行注入和退火。化学-机械抛光和回蚀用于使MC区域2和HV区域4中的导电层110平坦化和凹入，并且从逻辑区域6去除导电层110。然后可使用氧化物蚀刻来使STI氧化物106凹入。所得的结构在图22A、图22B和图22C中示出。
然后使用上文相对于图4A至图8A、图4B至图8B和图4C至图8C所述的步骤来执行绝缘层24、导电层26、硬掩模层28、堆叠结构S1和S2、氧化物间隔物32、氧化物间隔物36、绝缘层38、源极区42、隧道氧化物44和绝缘层46的形成。所得的结构在图23A、图23B和图23C中示出。然后执行如上所述的导电层48的形成(即，沉积、CMP和回蚀)，这将由于在逻辑区域6中存在氮化物层102而导致导电层48通过CMP从逻辑区域6完全去除，如图24A至图24C所示。然后如上所述在MC区域2和HV区域4中的导电层48上形成保护绝缘层54，之后进行蚀刻以从逻辑区域6去除绝缘层38、氧化物层101和氮化物层102，并且使逻辑区域6中的STI氧化物106凹入，如图25A至图25C所示。然后执行以上相对于图11A至图11C和图16A至图16C所述的处理步骤以完成该结构。该另选实施方案的优点在于，可使用更简单、更有效的蚀刻来形成待用STI氧化物106填充的沟槽(因为这些沟槽在到达衬底10之前仅通过两个层形成(参见图21A至图21C)，而不是到达衬底10之前的四个层(参见图3A至图3C))。
应当理解，本发明不限于上述的和在本文中示出的实施方案，而是涵盖落在所附权利要求书的范围内的任何和所有变型形式。举例来说，本文中对本发明的提及并不意在限制任何权利要求书或权利要求术语的范围，而是仅参考可由这些权利要求中的一项或多项权利要求涵盖的一个或多个特征。上文所述的材料、工艺和数值的示例仅为示例性的，而不应视为限制权利要求书。另外，根据权利要求和说明书显而易见的是，并非所有方法步骤都需要以所示出或所主张的精确顺序执行，而是需要以允许适当形成本发明的存储器单元区域和逻辑区域的任意顺序来执行，除非权利要求书另有规定。最后，单个材料层可被形成为多个此类或类似材料层，反之亦然。
应当指出，如本文所用，术语“在…上方”和“在…上”两者包容地包含“直接在…上”(之间未设置中间材料、元件或空间)和“间接在…上”(之间设置有中间材料、元件或空间)。同样，术语“相邻”包含“直接相邻”(两者间未设置中间材料、元件或空间)和“间接相邻”(两者间设置有中间材料、元件或空间)。例如，“在衬底上方”形成元件可包括在之间没有中间材料/元件的情况下在衬底上直接形成元件，以及在之间有一个或多个中间材料/元件的情况下在衬底上间接形成元件。

Claims (16)

1.一种形成半导体设备的方法，包括：
提供半导体材料的衬底，所述半导体材料的衬底包括第一区域、第二区域和第三区域；
使所述第一区域中的所述衬底的上表面和所述第二区域中的所述衬底的上表面相对于所述第三区域中的所述衬底的上表面凹入；
形成第一导电层，所述第一导电层设置在所述第一区域、所述第二区域和所述第三区域中的所述上表面上方并且与所述上表面绝缘；
在所述第一区域、所述第二区域和所述第三区域中的所述第一导电层上形成绝缘层；
在所述第三区域中减薄所述绝缘层，而不在所述第一区域和所述第二区域中减薄所述绝缘层；
在所述第一区域、所述第二区域和所述第三区域中形成穿过所述绝缘层和所述第一导电层并进入所述衬底的沟槽；
用绝缘材料填充所述沟槽；
在填充所述沟槽之后，从所述第一区域、所述第二区域和所述第三区域去除所述绝缘层；
形成第二导电层，所述第二导电层设置在所述第一区域、所述第二区域和所述第三区域中的所述第一导电层上方并且与所述第一导电层绝缘；
执行一种或多种蚀刻以选择性地去除所述第一区域中的所述第一导电层和所述第二导电层的部分，以从所述第二区域和所述第三区域中完全去除所述第一导电层和所述第二导电层，其中所述一种或多种蚀刻导致在所述第一区域中形成堆叠结构对，其中所述堆叠结构中的每个堆叠结构包括所述第二导电层的控制栅，所述第二导电层的控制栅设置在所述第一导电层的浮栅上方并且与所述第一导电层的浮栅绝缘；
在所述衬底中形成第一源极区，每个第一源极区设置在所述堆叠结构对中的一个堆叠结构对之间；
形成第三导电层，所述第三导电层设置在所述第一区域、所述第二区域和所述第三区域中的所述衬底的所述上表面上方并且与所述衬底的所述上表面绝缘；
在所述第一区域和所述第二区域中的所述第三导电层上方形成保护绝缘层；
在所述形成所述保护绝缘层之后，从所述第三区域中去除所述第三导电层；
在从所述第三区域中去除所述第三导电层之后，形成伪导电材料块，所述伪导电材料块设置在所述第三区域中的所述上表面上方并且与所述上表面绝缘；
在于所述第三区域中形成所述伪导电材料块之后，蚀刻所述第一区域和所述第二区域中的所述保护绝缘层的部分和所述第三导电层的部分以形成所述第三导电层的多个选择栅，每个选择栅与所述堆叠结构中的一个堆叠结构相邻设置，并且形成所述第三导电层的多个HV栅，每个HV栅设置在所述第二区域中的所述衬底的所述上表面上方并且与所述衬底的所述上表面绝缘；
在所述衬底中形成第一漏极区，每个第一漏极区与所述选择栅中的一个选择栅相邻；
在所述衬底中形成第二源极区，每个第二源极区与所述HV栅中的一个HV栅相邻；
在所述衬底中形成第二漏极区，每个第二漏极区与所述HV栅中的一个HV栅相邻；
在所述衬底中形成第三源极区，每个第三源极区与所述伪导电材料块中的一个伪导电材料块相邻；
在所述衬底中形成第三漏极区，每个第三漏极区与所述伪导电材料块中的一个伪导电材料块相邻；以及
用金属材料块替换所述伪导电材料块中的每个伪导电材料块。
2.根据权利要求1所述的方法，其中所述金属材料块中的每个金属材料块通过高K绝缘材料层与所述第三区域中的所述衬底的所述上表面绝缘。
3.根据权利要求1所述的方法，其中在所述替换之前，所述伪导电材料块中的每个伪导电材料块通过高K绝缘材料层与所述第三区域中的所述衬底的所述上表面绝缘，并且其中所述替换还包括在所述高K绝缘材料层上形成所述金属材料块中的每个金属材料块。
4.根据权利要求1所述的方法，其中对于所述堆叠结构对中的每个堆叠结构对，所述第三导电层的擦除栅设置在所述堆叠结构对之间，并且设置在所述源极区的一个源极区上方并且与所述源极区的所述一个源极区绝缘。
5.根据权利要求1所述的方法，其中所述第一导电层、所述第二导电层和所述第三导电层中的每一者由多晶硅或非晶硅形成。
6.根据权利要求1所述的方法，还包括：
在所述第一漏极区、所述第二漏极区和所述第三漏极区上以及在所述第二源极区和所述第三源极区上形成硅化物。
7.根据权利要求4所述的方法，还包括：
在所述替换之前，在所述选择栅、所述擦除栅和所述HV栅上形成硅化物。
8.根据权利要求1所述的方法，其中对于所述堆叠结构中的每个堆叠结构，所述控制栅通过ONO绝缘层与所述浮栅绝缘。
9.根据权利要求1所述的方法，其中所述形成所述伪导电材料块包括在所述导电材料块上形成逻辑绝缘层并且在所述逻辑绝缘层上形成硬掩模层。
10.根据权利要求9所述的方法，其中在所述替换之前，还包括：
在所述第一区域、所述第二区域和所述第三区域中形成能够流动的材料层；
去除所述能够流动的材料层的一部分以暴露所述硬掩模层；
去除所述硬掩模层；以及
去除所述能够流动的材料层。
11.根据权利要求10所述的方法，还包括：
在所述选择栅、所述擦除栅和所述HV栅上形成硅化物，其中所述逻辑绝缘层防止在所述导电材料块上形成硅化物。
12.一种形成半导体设备的方法，包括：
提供半导体材料的衬底，所述半导体材料的衬底包括第一区域、第二区域和第三区域；
使所述第一区域中的所述衬底的上表面和所述第二区域中的所述衬底的上表面相对于所述第三区域中的所述衬底的上表面凹入；
在所述衬底上方形成绝缘层；
在所述第三区域中减薄所述绝缘层，而不在所述第一区域和所述第二区域中减薄所述绝缘层；
在所述第一区域、所述第二区域和所述第三区域中形成穿过所述绝缘层并进入所述衬底的沟槽；
用绝缘材料填充所述沟槽；
在填充所述沟槽之后，从所述第一区域和所述第二区域去除所述绝缘层；
形成第一导电层，所述第一导电层设置在所述第一区域和所述第二区域中的所述上表面上方并且与所述上表面绝缘；
形成第二导电层，所述第二导电层设置在所述第一区域和所述第二区域中的所述第一导电层上方并且与所述第一导电层绝缘；
执行一种或多种蚀刻以选择性地去除所述第一区域中的所述第一导电层和所述第二导电层的部分，以从所述第二区域中完全去除所述第一导电层和所述第二导电层，其中所述一种或多种蚀刻导致在所述第一区域中形成堆叠结构对，其中所述堆叠结构中的每个堆叠结构包括所述第二导电层的控制栅，所述第二导电层的控制栅设置在所述第一导电层的浮栅上方并且与所述第一导电层的浮栅绝缘；
在所述衬底中形成第一源极区，每个第一源极区设置在所述堆叠结构对中的一个堆叠结构对之间；
形成第三导电层，所述第三导电层设置在所述第一区域和所述第二区域中的所述衬底的所述上表面上方并且与所述衬底的所述上表面绝缘；
在所述第一区域和所述第二区域中的所述第三导电层上方形成保护绝缘层；
在所述形成所述保护绝缘层之后，从所述第三区域中去除所述保护绝缘层；
在从所述第三区域中去除所述保护绝缘层之后，形成伪导电材料块，所述伪导电材料块设置在所述第三区域中的所述上表面上方并且与所述上表面绝缘；
在于所述第三区域中形成所述伪导电材料块之后，蚀刻所述第一区域和所述第二区域中的所述保护绝缘层的部分和所述第三导电层的部分以形成所述第三导电层的多个选择栅，每个选择栅与所述堆叠结构中的一个堆叠结构相邻设置，并且形成所述第三导电层的多个HV栅，每个HV栅设置在所述第二区域中的所述上表面上方并且与所述上表面绝缘；
在所述衬底中形成第一漏极区，每个第一漏极区与所述选择栅中的一个选择栅相邻；
在所述衬底中形成第二源极区，每个第二源极区与所述HV栅中的一个HV栅相邻；
在所述衬底中形成第二漏极区，每个第二漏极区与所述HV栅中的一个HV栅相邻；
在所述衬底中形成第三源极区，每个第三源极区与所述伪导电材料块中的一个伪导电材料块相邻；
在所述衬底中形成第三漏极区，每个第三漏极区与所述伪导电材料块中的一个伪导电材料块相邻；以及
用金属材料块替换所述伪导电材料块中的每个伪导电材料块。
13.根据权利要求12所述的方法，其中所述金属材料块中的每个金属材料块通过高K绝缘材料层与所述第三区域中的所述上表面绝缘。
14.根据权利要求12所述的方法，其中对于所述堆叠结构对中的每个堆叠结构对，所述第三导电层的擦除栅设置在所述堆叠结构对之间，并且设置在所述源极区的一个源极区上方并且与所述源极区中的所述一个源极区绝缘。
15.根据权利要求14所述的方法，还包括：
在所述第一漏极区、所述第二漏极区和所述第三漏极区、所述第二源极区和所述第三源极区、所述选择栅、所述擦除栅和所述HV栅上形成硅化物。
16.根据权利要求12所述的方法，其中对于所述堆叠结构中的每个堆叠结构，所述控制栅通过ONO绝缘层与所述浮栅绝缘。
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