JP2021529439A - 三次元finfet構造体を有する分割ゲート不揮発性メモリセル、及びその製造方法 - Google Patents
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
Description
本出願は、2018年7月5日に出願された「Split Gate Non−volatile Memory Cells With Three−Dimensional FINFET Structure,And Method Of Making Same」と題する米国特許出願第16/028,244号の優先権を主張する。
本発明は、不揮発性フラッシュメモリセルアレイに関する。
Claims (28)
- メモリデバイスであって、
複数の上向きに延在するフィンを有する上面を有する半導体基板であって、前記フィンの各々は、互いに対向し、かつ頂面で終端する第1及び第2の側面を含む、半導体基板と、
前記複数のフィンのうちの第1のフィンに形成されたメモリセルであって、
前記第1のフィンの離間されたソース領域及びドレイン領域であって、前記第1のフィンのチャネル領域は、前記ソース領域と前記ドレイン領域との間を、前記第1のフィンの前記頂面及び前記対向する側面に沿って延在する、ソース領域及びドレイン領域と、
前記チャネル領域の第1の部分に沿って延在する浮遊ゲートであって、前記浮遊ゲートは、前記第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁される、浮遊ゲートと、
前記チャネル領域の第2の部分に沿って延在する選択ゲートであって、前記選択ゲートは、前記第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁される、選択ゲートと、
前記浮遊ゲートに沿って延在し、かつ前記浮遊ゲートから絶縁される制御ゲートと、
前記ソース領域に沿って延在し、かつ前記ソース領域から絶縁される消去ゲートと、を含む、メモリセル、を備え、
前記複数のフィンのうちの第2のフィンは、第1の方向に延在する長さを有し、前記第1のフィンは、前記第1の方向に対して垂直である第2の方向に延在する長さを有しており、前記ソース領域は、前記第1のフィンと前記第2のフィンとの交点において、前記第1のフィンに形成される、メモリデバイス。 - 前記消去ゲートは、前記第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁され、前記第2のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記第2のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁される、請求項1に記載のメモリデバイス。
- 前記消去ゲートは、前記浮遊ゲートの上縁に沿って延在し、かつ前記浮遊ゲートの上縁から絶縁されており、前記消去ゲートは、前記浮遊ゲートの前記上縁に面する切り欠きを含む、請求項2に記載のメモリデバイス。
- 前記複数のフィンのうちの第3のフィンに形成された論理デバイスであって、
前記第3のフィンの離間された論理ソース領域及び論理ドレイン領域であって、前記第3のフィンの論理チャネル領域は、前記論理ソース領域と前記論理ドレイン領域との間を、前記第3のフィンの前記頂面及び前記対向する側面に沿って延在する、論理ソース領域及び論理ドレイン領域と、
前記論理チャネル領域に沿って延在する論理ゲートであって、前記論理ゲートは、前記第3のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記第3のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁される、論理ゲートと、を含む、論理デバイスを更に備える、請求項1に記載のメモリデバイス。 - 前記第3のフィンは、前記基板に対して、前記第1のフィン及び前記第2のフィンよりも高く延在する、請求項4に記載のメモリデバイス。
- 前記複数のフィンのうちの第4のフィンに形成された第2の論理デバイスであって、
前記第4のフィンの離間された第2の論理ソース領域及び第2の論理ドレイン領域であって、前記第4のフィンの第2の論理チャネル領域は、前記第2の論理ソース領域と前記第2の論理ドレイン領域との間を、前記第4のフィンの前記頂面及び前記対向する側面に沿って延在する、第2の論理ソース領域及び論理ドレイン領域と、
前記第2の論理チャネル領域に沿って延在する第2の論理ゲートであって、前記第2の論理ゲートは、前記第4のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記第4のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁される、第2の論理ゲートと、を含む、第2の論理デバイスを更に備える、請求項4に記載のメモリデバイス。 - 前記論理ゲートは、第1の絶縁材によって前記第3のフィンから絶縁され、
前記第2の論理ゲートは、第2の絶縁材によって前記第4のフィンから絶縁され、
前記第1の絶縁材は、前記第2の絶縁材の厚さよりも大きい厚さを有する、請求項6に記載のメモリデバイス。 - メモリデバイスであって、
複数の上向きに延在する第1のフィン、及び複数の上向きに延在する第2のフィンを有する上面を有する半導体基板であって、
前記第1のフィン及び前記第2のフィンの各々は、互いに対向し、かつ頂面で終端する第1の側面及び第2の側面を含み、
前記第1のフィンの各々は、第1の方向に延在する長さを有し、
前記第2のフィンの各々は、前記第1の方向に対して垂直である第2の方向に延在する長さを有し、
前記第1のフィンは、グリッドのような様式で前記第2のフィンと交差する、半導体基板と、
複数のメモリセルであって、前記複数のメモリセルの各々は、前記第1のフィンのうちの1つに形成され、
前記1つの第1のフィンの離間されたソース領域及びドレイン領域であって、前記1つの第1のフィンのチャネル領域は、前記ソース領域と前記ドレイン領域との間を、前記1つの第1のフィンの前記頂面及び前記対向する側面に沿って延在する、ソース領域及びドレイン領域と、
前記チャネル領域の第1の部分に沿って延在する浮遊ゲートであって、前記浮遊ゲートは、前記1つの第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記1つの第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁される、浮遊ゲートと、
前記チャネル領域の第2の部分に沿って延在する選択ゲートであって、前記選択ゲートは、前記1つの第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記1つの第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁される、選択ゲートと、
前記浮遊ゲートに沿って延在し、かつ前記浮遊ゲートから絶縁される制御ゲートと、
前記ソース領域に沿って延在し、かつ前記ソース領域から絶縁される消去ゲートであって、前記ソース領域は、前記1つの第1のフィンと、前記第2のフィンのうちの1つとの交点において形成される、消去ゲートと、を含む、複数のメモリセルと、を備える、メモリデバイス。 - 前記メモリセルは、前記第2の方向に延在する行、及び前記第1の方向に延在する列に配列され、前記第2のフィンの各々は、前記メモリセルの行の前記ソース領域を共に電気的に接続する、請求項8に記載のメモリデバイス。
- 前記メモリセルの各々について、前記消去ゲートは、前記1つの第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記1つの第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁され、前記1つの第2のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記1つの第2のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁される、請求項8に記載のメモリデバイス。
- 前記メモリセルの各々について、前記消去ゲートは、前記浮遊ゲートの上縁に沿って延在し、かつ前記浮遊ゲートの上縁から絶縁され、前記浮遊ゲートの前記上縁に面する切り欠きを含む、請求項10に記載のメモリデバイス。
- 前記半導体基板の上面は、複数の上向きに延在する第3のフィンを更に含み、
複数の論理デバイスであって、前記複数の論理デバイスの各々は、前記第3のフィンのうちの1つに形成され、
前記1つの第3のフィンの離間された論理ソース領域及び論理ドレイン領域であって、前記1つの第3のフィンの論理チャネル領域は、前記論理ソース領域と前記論理ドレイン領域との間を、前記1つの第3のフィンの前記頂面及び前記対向する側面に沿って延在する、論理ソース領域及び論理ドレイン領域と、
前記論理チャネル領域に沿って延在する論理ゲートであって、前記論理ゲートは、前記1つの第3のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記1つの第3のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁される、論理ゲートと、を含む、複数の論理デバイス、を更に備える、請求項8に記載のメモリデバイス。 - 前記複数の第3のフィンの各々は、前記基板に対して、前記複数の第1のフィンの各々、及び前記複数の第2のフィンの各々よりも高く延在する、請求項12に記載のメモリデバイス。
- 前記論理ゲートのうちの1つは、第1の絶縁材によって前記第3のフィンのうちの1つから絶縁され、前記論理ゲートのうちの別の1つは、第2の絶縁材によって前記第3のフィンのうちの別の1つから絶縁され、前記第1の絶縁材は、前記第2の絶縁材の厚さよりも大きい厚さを有する、請求項12に記載のメモリデバイス。
- メモリデバイスを形成する方法であって、
半導体基板の上面に複数の上向きに延在するフィンを形成するステップであって、前記フィンの各々は、互いに対向し、かつ頂面で終端する第1の側面及び第2の側面を含む、形成するステップと、
前記複数のフィンのうちの第1のフィンにメモリセルを形成するステップであって、
前記第1のフィンの離間されたソース領域及びドレイン領域を形成するステップであって、前記第1のフィンのチャネル領域は、前記ソース領域と前記ドレイン領域との間を、前記第1のフィンの前記頂面及び前記対向する側面に沿って延在する、形成するステップと、
前記チャネル領域の第1の部分に沿って延在する浮遊ゲートを形成するステップであって、前記浮遊ゲートは、前記第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁される、形成するステップと、
前記チャネル領域の第2の部分に沿って延在する選択ゲートを形成するステップであって、前記選択ゲートは、前記第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁される、形成するステップと、
前記浮遊ゲートに沿って延在し、かつ前記浮遊ゲートから絶縁される制御ゲートを形成するステップと、
前記ソース領域に沿って延在し、かつ前記ソース領域から絶縁される消去ゲートを形成するステップと、によって、形成するステップと、を含み、
前記複数のフィンのうちの第2のフィンは、第1の方向に延在する長さを有しており、前記第1のフィンは、前記第1の方向に対して垂直である第2の方向に延在する長さを有し、前記ソース領域は、前記第1のフィンと前記第2のフィンとの交点において、前記第1のフィンに形成される、方法。 - 前記消去ゲートは、前記第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁され、前記第2のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記第2のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁される、請求項15に記載の方法。
- 前記消去ゲートは、前記浮遊ゲートの上縁に沿って延在し、かつ前記浮遊ゲートの上縁から絶縁され、前記浮遊ゲートの前記上縁に面する切り欠きを含む、請求項16に記載の方法。
- 前記複数のフィンのうちの第3のフィンに論理デバイスを形成するステップであって、
前記第3のフィンの離間された論理ソース領域及び論理ドレイン領域を形成するステップであって、前記第3のフィンの論理チャネル領域は、前記論理ソース領域と前記論理ドレイン領域との間を、前記第3のフィンの前記頂面及び前記対向する側面に沿って延在する、形成するステップと、
前記論理チャネル領域に沿って延在する論理ゲートを形成するステップであって、前記論理ゲートは、前記第3のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記第3のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁される、形成するステップと、によって、形成するステップを更に含む、請求項15に記載の方法。 - 前記第3のフィンは、前記基板に対して、前記第1のフィン及び前記第2のフィンよりも高く延在する、請求項18に記載の方法。
- 前記複数のフィンのうちの第4のフィンに第2の論理デバイスを形成するステップであって、
前記第4のフィンの離間された第2の論理ソース領域及び第2の論理ドレイン領域を形成するステップであって、前記第4のフィンの第2の論理チャネル領域は、前記第2の論理ソース領域と前記第2の論理ドレイン領域との間を、前記第4のフィンの前記頂面及び前記対向する側面に沿って延在する、形成するステップと、
前記第2の論理チャネル領域に沿って延在する第2の論理ゲートを形成するステップであって、前記第2の論理ゲートは、前記第4のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記第4のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁される、形成するステップと、によって、形成するステップを更に含む、請求項18に記載の方法。 - 前記論理ゲートは、第1の絶縁材によって前記第3のフィンから絶縁され、
前記第2の論理ゲートは、第2の絶縁材によって前記第4のフィンから絶縁され、
前記第1の絶縁材は、前記第2の絶縁材の厚さよりも大きい厚さを有する、請求項20に記載の方法。 - メモリデバイスを形成する方法であって、
半導体基板の上面に、複数の上向きに延在する第1のフィン、及び複数の上向きに延在する第2のフィンを形成するステップであって、
前記第1のフィン及び前記第2のフィンの各々は、互いに対向し、かつ頂面で終端する第1の側面及び第2の側面を含み、
前記第1のフィンの各々は、第1の方向に延在する長さを有し、
前記第2のフィンの各々は、前記第1の方向に対して垂直である第2の方向に延在する長さを有し、
前記第1のフィンは、グリッドのような様式で前記第2のフィンと交差する、形成するステップと、
前記第1のフィンに複数のメモリセルを形成するステップであって、各メモリセルは、前記第1のフィンのうちの1つに、
前記1つの第1のフィンの離間されたソース領域及びドレイン領域を形成するステップであって、前記1つの第1のフィンのチャネル領域は、前記ソース領域と前記ドレイン領域との間を、前記1つの第1のフィンの前記頂面及び前記対向する側面に沿って延在する、形成するステップと、
前記チャネル領域の第1の部分に沿って延在する浮遊ゲートを形成するステップであって、前記浮遊ゲートは、前記1つの第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記1つの第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁される、形成するステップと、
前記チャネル領域の第2の部分に沿って延在する選択ゲートを形成するステップであって、前記選択ゲートは、前記1つの第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記1つの第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁される、形成するステップと、
前記浮遊ゲートに沿って延在し、かつ前記浮遊ゲートから絶縁される制御ゲートを形成するステップと、
前記ソース領域に沿って延在し、かつ前記ソース領域から絶縁される消去ゲートを形成するステップであって、前記ソース領域は、前記1つの第1のフィンと前記第2のフィンのうちの1つとの交点において形成される、形成するステップと、によって形成される、形成するステップと、を含む、方法。 - 前記メモリセルは、前記第2の方向に延在する行、及び前記第1の方向に延在する列に配列され、前記第2のフィンの各々は、前記メモリセルの行の前記ソース領域を共に電気的に接続する、請求項22に記載の方法。
- 前記メモリセルの各々について、前記消去ゲートは、前記1つの第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記1つの第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁され、前記1つの第2のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記1つの第2のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁される、請求項22に記載の方法。
- 前記メモリセルの各々について、前記消去ゲートは、前記浮遊ゲートの上縁に沿って延在し、かつ前記浮遊ゲートの上縁から絶縁され、前記浮遊ゲートの前記上縁に面する切り欠きを含む、請求項24に記載の方法。
- 前記半導体基板の前記上面に、複数の上向きに延在する第3のフィンを形成するステップと、
前記第3のフィンに複数の論理デバイスを形成するステップであって、前記論理デバイスの各々が、前記第3のフィンのうちの1つに、
前記1つの第3のフィンの離間された論理ソース領域及び論理ドレイン領域を形成するステップであって、前記1つの第3のフィンの論理チャネル領域は、前記論理ソース領域と前記論理ドレイン領域との間を、前記1つの第3のフィンの前記頂面及び前記対向する側面に沿って延在する、形成するステップと、
前記論理チャネル領域に沿って延在する論理ゲートを形成するステップであって、前記論理ゲートは、前記1つの第3のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記1つの第3のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁される、形成するステップと、によって形成される、形成するステップと、を更に含む、請求項22に記載の方法。 - 前記複数の第3のフィンの各々は、前記基板に対して、前記複数の第1のフィンの各々、及び前記複数の第2のフィンの各々よりも高く延在する、請求項26に記載の方法。
- 前記論理ゲートのうちの1つは、第1の絶縁材によって、前記第3のフィンのうちの1つから絶縁され、前記論理ゲートのうちの別の1つは、第2の絶縁材によって、前記第3のフィンのうちの別の1つから絶縁され、前記第1の絶縁材は、前記第2の絶縁材の厚さよりも大きい厚さを有する、請求項26に記載の方法。
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