TW202018957A - 具有三維鰭狀場效電晶體(finfet)結構之分離閘非揮發性記憶體單元及其製造方法 - Google Patents

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Abstract

一種記憶體裝置，其包括在一半導體基材上表面中的複數個向上延伸的鰭片。一記憶體單元形成在該等鰭片之一第一鰭片上，且包括在該第一鰭片中隔開的源極區及汲極區，其中一通道區域沿著該第一鰭片之頂部表面及相對側表面在該源極區與該汲極區之間延伸。一浮閘沿著該通道區的一第一部分延伸。一選擇閘沿著該通道區的一第二部分延伸。一控制閘沿著該浮閘延伸。一抹除閘沿著該源極區延伸。該等鰭片之一第二鰭片具有在垂直於一第二方向的一第一方向上延伸之一長度，該第一鰭片之一長度在該第二方向上延伸。該源極區係在該第一鰭片中在該第一鰭片與該第二鰭片之一相交處形成。

Description

具有三維鰭狀場效電晶體(FINFET)結構之分離閘非揮發性記憶體單元及其製造方法 相關申請案之交互參照
本申請案主張於2018年7月5日提出申請，名稱為「Split Gate Non-volatile Memory Cells With Three-Dimensional FINFET Structure,And Method Of Making Same」之美國專利申請案第16/028,244號的優先權。
本發明係關於非揮發性快閃記憶體單元陣列。
分離閘非揮發性記憶體裝置已為所屬技術領域中所熟知。例如，美國專利第7,927,994號揭示一種分離閘非揮發性記憶體單元。圖1繪示形成於一半導體基材12上之此一分離閘記憶體單元之一實例。源極區16及汲極區14形成為基材12中的擴散區，並在其等之間界定一通道區18。記憶體單元包括四個導電閘：一浮閘22，其設置於通道區18之一第一部分及源極區16之一部分上方且與該通道區之該第一部分及該源極區之該部分絕緣；一控制閘26，其設置於浮閘22上方且與該浮閘絕緣；一抹除閘24，其設置於源極區16上方且與該源極 區絕緣；及一選擇閘20，其設置於通道區18之一第二部分上方且與該通道區之該第二部分絕緣。可形成一導電接觸件10以電連接至汲極區14。因為該通道區係沿半導體基材之平坦表面而形成，所以隨著裝置幾何愈來愈小，該通道區之總面積(例如，寬度)亦愈來愈小。此減少源極區與汲極區之間流動之電流，因而需要更靈敏之感測放大器等以偵測記憶體單元之狀態。
因為收縮微影大小藉此減小通道寬度的問題影響了所有半導體裝置，所以已提出一種鰭狀場效電晶體(Fin-FET)類型結構。在一Fin-FET類型結構中，半導體材料之一鰭形狀構件連接源極區至汲極區。該鰭形狀構件具有終止於一頂部表面中之兩個側表面。然後自源極區至汲極區之電流可沿該兩個側表面及該頂部表面流動。該通道區之寬度因而增加，藉此增加電流動。然而，藉由將該通道區「摺疊」成兩個側表面及該頂部表面來增加該通道區之寬度，而不犧牲更多半導體實際面積(real estate)，藉此減小該通道區之「佔用面積(footprint)」。使用此種Fin-FET的非揮發性記憶體單元已經過揭示，其中浮閘設置在相鄰於該鰭形狀構件之側表面的一者。先前技術Fin-FET非揮發性記憶體結構之一些實例(雖然閘極的數目及組態與圖1中之上述平面實例不同)包括美國專利第7,423,310號、第7,410,913號、第8,461,640號、及美國專利公開案第2017/0345840號。另外，亦已提議將邏輯裝置形成在鰭形狀構件上。請參見例如美國專利公開案第2017/0125429號及待審美國專利申請案第15/933,124號。
然而，此等先前技術Fin-FET結構已揭示使用堆疊閘組態的浮閘、或使用俘獲材料(trapping material)、或使用SRO(silicon rich oxide，富矽氧化物)、或使用奈米晶體矽以儲存電荷、或其他更複雜的記憶體單元組態。
前述問題及需求藉由一記憶體裝置來克服，該記憶體裝置包括一半導體基材，其具有一上表面，該上表面具有複數個向上延伸的鰭片，其中該等鰭片之各者包括彼此相對且在一頂部表面上終止的第一側表面及第二側表面。一記憶體單元形成於該複數個鰭片之一第一鰭片上，該記憶體單元包括：在該第一鰭片中隔開的源極區及汲極區，其中該第一鰭片的一通道區沿著該第一鰭片之該頂部表面及該等相對側表面在該源極區與該汲極區之間延伸；一浮閘，其沿著該通道區之一第一部分延伸，其中該浮閘沿著該第一鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一鰭片之該第一側表面及該第二側表面及該頂部表面絕緣；一選擇閘，其沿著該通道區之一第二部分延伸，其中該選擇閘沿著該第一鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一鰭片之該第一側表面及該第二側表面及該頂部表面絕緣；一控制閘，其沿著該浮閘延伸且與該浮閘絕緣；及一抹除閘，其沿著該源極區延伸且與該源極區絕緣。該複數個鰭片之一第二鰭片具有在一第一方向上延伸的一長度，其中該第一鰭片具有在垂直於該第一方向之一第二方向上延伸的一長度，且其中該源極區在該第一鰭片中在該第一鰭片與該第二鰭片之一相交處形成。
一種記憶體裝置，其包括一半導體基材，該半導體基材具有一上表面，該上表面具有複數個向上延伸的第一鰭片及複數個向上延伸的第二鰭片。該等第一鰭片及該等第二鰭片之各者包括彼此相對且終止於一頂部表面中的第一側表面及第二側表面。該等第一鰭片之各者具有在一第一方向上延伸之一長度。該等第二鰭片之各者具有在垂直於該第一方向之一第二方向上延伸之一長度。該等第一鰭片以一網格狀方式與該等第二鰭片相交。複數個記憶體單元形成於該等第一鰭片上，其中該等記憶體單元之各者形成於該等第一鰭片之一者上且包括：在該第一鰭片中隔開的源極區及汲極區，其中該第一鰭片的一通道區沿著該第一鰭片之該頂部表面及該等相對側表面在該源極區與該汲極區之間延伸；一浮閘，其沿著該通道區之一第一部分延伸，其中該浮閘沿著該第一鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一鰭片之該第一側表面及該第二側表面及該頂部表面絕緣；一選擇閘，其沿著該通道區之一第二部分延伸，其中該選擇閘沿著該第一鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一鰭片之該第一側表面及該第二側表面及該頂部表面絕緣；一控制閘，其沿著該浮閘延伸且與該浮閘絕緣；及一抹除閘，其沿著該源極區延伸且與該源極區絕緣，其中該源極區形成於該第一鰭片與該等第二鰭片之一者之一相交處。
一種形成一記憶體裝置的方法，該方法包括：在一半導體基材的一上表面中形成複數個向上延伸的鰭片，其中該等鰭片之各者包括彼此相對且終止於一頂部表面中的第一側表面及第二側表面； 及在該複數個鰭片的一第一鰭片上形成一記憶體單元。該記憶體單元係藉由下列來形成：在該第一鰭片中形成間隔開的源極區及汲極區，其中該第一鰭片的一通道區沿著該第一鰭片之該頂部表面及該等相對側表面在該源極區與該汲極區之間延伸；形成一浮閘，其沿著該通道區之一第一部分延伸，其中該浮閘沿著該第一鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一鰭片之該第一側表面及該第二側表面及該頂部表面絕緣；形成一選擇閘，其沿著該通道區之一第二部分延伸，其中該選擇閘沿著該第一鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一鰭片之該第一側表面及該第二側表面及該頂部表面絕緣；形成一控制閘，其沿著該浮閘延伸且與該浮閘絕緣；及形成一抹除閘，其沿著該源極區延伸且與該源極區絕緣。該複數個鰭片之一第二鰭片具有在一第一方向上延伸的一長度，其中該第一鰭片具有在垂直於該第一方向之一第二方向上延伸的一長度，且其中該源極區在該第一鰭片中在該第一鰭片與該第二鰭片之一相交處形成。
一種形成一記憶體裝置之方法，該方法包括：在一半導體基材之一上表面中形成複數個向上延伸的第一鰭片及複數個向上延伸的第二鰭片，其中該等第一鰭片及該等第二鰭片之各者包括彼此相對且終止於一頂部表面中的第一側表面及第二側表面，該等第一鰭片之各者具有在一第一方向上延伸之一長度，該等第二鰭片之各者具有在垂直於該第一方向之一第二方向上延伸之一長度，且該等第一鰭片以一網格狀方式與該等第二鰭片相交。該方法進一步包括在該等第一 鰭片上形成複數個記憶體單元，其中各記憶體單元係藉由下列步驟形成於該等第一鰭片之一者上：在該第一鰭片中形成間隔開的源極區及汲極區，其中該第一鰭片的一通道區沿著該第一鰭片之該頂部表面及該等相對側表面在該源極區與該汲極區之間延伸；形成一浮閘，其沿著該通道區之一第一部分延伸，其中該浮閘沿著該第一鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一鰭片之該第一側表面及該第二側表面及該頂部表面絕緣；形成一選擇閘，其沿著該通道區之一第二部分延伸，其中該選擇閘沿著該第一鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一鰭片之該第一側表面及該第二側表面及該頂部表面絕緣；形成一控制閘，其沿著該浮閘延伸且與該浮閘絕緣；及形成一抹除閘，其沿著該源極區延伸且與該源極區絕緣，其中該源極區形成於該第一鰭片與該等第二鰭片之一者之一相交處。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍、及隨附圖式而變得顯而易見。
28‧‧‧浮閘
30‧‧‧控制閘
32‧‧‧選擇閘
34‧‧‧抹除閘
36‧‧‧源極區
38‧‧‧汲極區
38a‧‧‧凸起汲極區
40‧‧‧交叉鰭形狀部分/鰭形狀部分
41‧‧‧交叉鰭形狀部分
42‧‧‧半導體基材/基材
42a‧‧‧記憶體區域
42b‧‧‧HV區域/區域
42c‧‧‧邏輯核心區域/區域
42d‧‧‧邏輯IO區域/區域
46‧‧‧二氧化矽(氧化物)層/氧化物層/氧化物
48‧‧‧氮化矽(氮化物)層/氮化物層/氮化物
50‧‧‧硬遮罩材料
52‧‧‧光阻劑
54‧‧‧氧化物層
56‧‧‧溝槽/鰭片
58‧‧‧薄鰭結構/鰭片/基材鰭片
60‧‧‧絕緣材料/氧化物/多晶矽層
62‧‧‧硬遮罩層/氮化物層
64‧‧‧氧化物
66‧‧‧多晶矽(poly)適形層/多晶矽層/多晶矽
67‧‧‧絕緣層/ONO層
68‧‧‧多晶矽層/多晶矽區塊/多晶矽
69‧‧‧硬遮罩層/硬遮罩
70‧‧‧氧化物層
71‧‧‧氮化物層
72‧‧‧犧牲氧化物間隔物/氧化物間隔物/間隔物
74‧‧‧光阻
75‧‧‧氧化物間隔物/間隔物
80‧‧‧氧化物層/氧化物/閘極氧化物
86‧‧‧氧化物/閘極氧化物
88‧‧‧多晶矽層/多晶矽區塊
88a‧‧‧多晶矽區塊/多晶矽
88b‧‧‧多晶矽區塊/多晶矽
88c‧‧‧多晶矽區塊/多晶矽
88d‧‧‧多晶矽區塊
98‧‧‧絕緣物
100‧‧‧自對準矽化物
110‧‧‧金屬接觸件
112‧‧‧通道區
a‧‧‧方向
b‧‧‧方向
c‧‧‧方向
d‧‧‧方向
PR‧‧‧光阻
S1‧‧‧閘極堆疊/堆疊
S2‧‧‧閘極堆疊/堆疊
SL‧‧‧源極線
圖1為一習知的非揮發性記憶體單元之側視截面圖。
圖2為一繪示其他圖式的各種截面圖方向之記憶體區域的俯視圖。
圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A至圖11C、圖12A至12D、圖13A至圖13D、圖14A至圖14D、圖15A至圖15D、圖16A至圖16D、圖17A至圖17D、圖 18A至圖18D、圖19A至圖19D、圖20A至圖20D、圖22A至圖22D、圖23A至圖23D、圖24A至圖24D、圖25A至圖25D、圖26A至圖26B、圖27A至圖27B、及圖28係顯示形成本發明之記憶體裝置之步驟的記憶體區域之不同截面位置及方向的側截面圖。
圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11D、圖12E、圖13E、圖14E、圖15E、圖16E、圖17E、圖18E、圖19E、圖20E、圖21、圖22E、圖23E、圖24E、圖25E及圖26C係顯示形成本發明之記憶體裝置之步驟的邏輯裝置區域的側截面圖。
圖9C係繪示基材的垂直及水平延伸的鰭片之記憶體區域的俯視圖。
本發明係一種具有Fin-FET分離閘型記憶體單元之記憶體裝置，各單元各具有四個閘極：一浮閘28、控制閘30、一選擇閘32、及一抹除閘34。Fin-FET邏輯裝置係形成在與該等記憶體單元相同之基材上。圖2為一繪示在基材之記憶體區域中的記憶體單元之一鏡像對之組態的俯視圖。該記憶體單元的鏡像對共享共同的源極區36(亦即，基材之具有與基材的第一導電類型不同之第二導電類型的區域)，其中(第二導電類型的)汲極區38在相鄰的記憶體單元對(未圖示)之間共享。基材包括半導體基材42之上表面的交叉鰭形狀部分40及41。記憶體單元形成在鰭形狀部分40上。圖2進一步顯示用於隨後所述圖式的截面圖方向a、b、c、及d。
製造程序藉由選擇性地植入半導體基材42的不同區域而開始。基材42的各種區域顯示在圖3A及圖3B中(亦即，圖3A及 圖3B顯示相同基材42的不同區域)，其中該基材具有相關於記憶體單元及邏輯裝置的四個區域：記憶體區域42a(記憶體單元形成於其中)、HV區域42b(高電壓邏輯裝置形成於其中)、邏輯核心區域42c(核心邏輯裝置形成於其中)、及邏輯IO區域42d(輸入/輸出邏輯裝置形成於其中)。區域42b、42c、及42d在本文中統稱為邏輯區域。選擇性植入較佳地藉由使用遮罩材料覆蓋HV區域以外的基材而開始，該HV區域經受一或多個植入步驟(例如，反穿透植入，其將防止形成於此區域中之高電壓邏輯裝置中的源極至汲極洩漏)。此能針對記憶體區域予以重複(例如，使用遮罩材料覆蓋其他區域，並執行反穿透植入，其將防止形成於此區域中之記憶體單元中的源極至汲極洩漏)。
接著，使基材42之記憶體區域的上表面相較於該基材的邏輯區域凹陷(降低)，如圖4A及圖4B所示。此較佳地藉由下列步驟來完成：在基材42上形成材料(例如，氮化矽)的一層，接著一遮罩步驟(亦即，光阻沉積、選擇性微影蝕刻曝光、及選擇性光阻移除)，在邏輯區域中的氮化矽上留下光阻，但讓記憶體區域中的氮化矽保持暴露。使用氮化矽蝕刻以從記憶體區域移除氮化矽，並保持基材表面暴露。將基材42的暴露部分(在記憶體區域中)氧化，之後使用溼氧化物蝕刻以移除該基材的氧化部分，該蝕刻有效地移除基材的頂部部分(有效地使其上表面降低/凹陷)。可重複此等步驟，直到實現期望程度的表面凹陷R(例如，300至500nm)。接著使用氮化物蝕刻以移除氮化物。
接著將鰭片形成在基材上表面中。具體地，在記憶體區域中形成交叉鰭片，同時在邏輯區域中形成平行鰭片。將二氧化矽(氧化物)層46形成在基材42之所有四個區域(記憶體、HV、邏輯核心、及邏輯IO)中的上表面上。將氮化矽(氮化物)層48形成在氧化物層46上。硬遮罩材料(例如非晶碳)50係形成於氮化物層48上。將光阻劑52形成在該硬遮罩材料上並使用一遮罩步驟圖案化，以暴露該硬遮罩材料之條，如圖5A及圖5B所示。執行蝕刻以移除硬遮罩材料的經暴露部分，留下硬遮罩材料的條，如圖6A及圖6B中所示(在光阻劑移除之後)。
氧化物層54形成於結構上方。此層在邏輯區域中係適形的，因為硬遮罩材料的條之間的間距大於記憶體區域中的間距(其中該層填充硬遮罩材料條之間的空間)，如圖7A及圖7B所示。接著進行各向異性氧化物蝕刻，其在硬遮罩條之垂直側壁上留下間隔物。使用碳濕條蝕刻來移除碳硬遮罩材料，如圖8A及圖8B所示。在圖6A中記憶體區域中的兩個相鄰圖案之間的間距較佳地小於或等於氧化物層54之厚度的兩倍，以形成如圖8A所示之經合併的間隔物。將光阻劑形成在該等結構上方並進行圖案化，以留下覆蓋記憶體區域中的交替氧化物間隔物/區塊及可能的邏輯區域中的氧化物間隔物之一些的光阻劑條。接著執行氧化物蝕刻以移除由光阻劑保持暴露的該等氧化物間隔物。在移除光阻劑之後，接著執行一或多個蝕刻以移除氮化物48、氧化物46之該等部分及基材42之不位於氧化物間隔物下方的上部分，其導致延伸至基材中之溝槽56形成，在相鄰溝槽56之間留下 基材42的薄鰭結構58。鰭片58在記憶體區域中在垂直/行及水平/列方向兩者上延伸。所產生的結構顯示在圖9A至圖9B中(在移除氧化物間隔物之後)。圖9C顯示記憶體區域的俯視圖，其中鰭片58依一網格圖案在列方向及行方向上延伸(亦即，具有在行方向上延伸的長度的垂直延伸鰭片與具有在列方向上延伸的長度的水平延伸鰭片以網格狀方式相交)。在記憶體區域中，各鰭片58之最終寬度可係大約10至50nm。
雖然圖9B在HV區域、邏輯核心區域、及邏輯IO區域之各者中僅顯示一鰭片58，且圖9A在記憶體區域中僅顯示兩個鰭片58，許多多個鰭片係在各區域中形成。雖然未顯示，鰭片之間的間距將基於區域而變化。例如，邏輯核心區域中之相鄰鰭片間的距離較佳地係約為在記憶體區域中分開相鄰鰭片的距離之一半。將絕緣材料60(例如，氧化物)形成在結構上方(包括使用氧化物60填充溝槽56)，之後執行氧化物平坦化(例如，CMP)以移除在氮化物48的頂部之上的氧化物60之任何部分。將一硬遮罩層(例如，氮化物)62形成在邏輯區域上方，但不在記憶體區域上方。接著使用氧化物蝕刻以使記憶體區域中的氧化物60凹陷(亦即，移除該氧化物的上部分)。所產生的結構顯示於圖10A及圖10B中。
移除記憶體區域中的鰭片58之頂部上的氮化物48及氧化物46(使用光阻以保護邏輯區域中的氮化物層62)。接著將氧化物64的一層形成(例如，藉由氧化)在記憶體區域中各鰭片58的兩個側表面及頂部表面上。接著將多晶矽(poly)適形層66形成在結構上 (包括在氧化物64上)，如圖11A至圖11D所示。接著執行多晶矽層66的原位摻雜。執行一遮罩步驟及多晶矽蝕刻以移除在記憶體區域中的溝槽56之底部中的多晶矽層66之選定部分(在鰭片58之間)，如圖12A至圖12E所示。將絕緣層67(例如，ONO，具有氧化物-氮化物-氧化物(oxide-nitride-oxide)子層)形成在結構上。接著將一個厚的多晶矽層68形成在ONO層67(其可經受原位摻雜)上。接著將硬遮罩層69(例如，非晶碳)形成在多晶矽層68上。所得結構顯示於圖13A至圖13E中。
執行一遮罩步驟及一或多個蝕刻以沿著記憶體區域中的鰭片58之頂部移除硬遮罩層69、多晶矽層68、及ONO層67的選定部分，留下在記憶體區域中的各鰭片58之頂部表面上的閘極堆疊對S1及S2，如圖14A至圖14E所示。執行HTO沉積及退火以沿著閘極堆疊S1及S2的側面形成氧化物層70。執行氮化物沉積及蝕刻以沿著氧化物層70形成氮化物層71。藉由氧化物沉積及蝕刻使犧牲氧化物間隔物72沿著氮化物層71形成。所得結構顯示於圖15A至圖15E中。
使用一遮罩步驟在閘極堆疊對S1與S2的各者之間形成光阻74。接著執行WLVT植入，之後執行氧化物蝕刻以移除堆疊對S1及S2之外側上的氧化物間隔物72，如圖16A至圖16E所示。在移除光阻後，使用一多晶矽蝕刻以(從堆疊S1與S2之間)移除浮閘多晶矽層66的暴露部分，如圖17A至圖17E所示。接著藉由氧化物沉積及蝕刻沿著堆疊S1及堆疊S2之側邊形成氧化物間隔物75，如圖18A至圖18E所示。使用遮罩步驟在記憶體區域之部分上選擇性地形 成光阻，接著藉由蝕刻以從邏輯區域及記憶體區域的選定部分移除硬遮罩69、多晶矽層68及66、及ONO層67。在移除光阻之後，使用一遮罩步驟以利用光阻覆蓋HV區域以外的結構，該HV區域經受氧化物及氮化物蝕刻以移除鰭片58上的氮化物及氧化物，並使鰭片58之任一側上的氧化物60凹陷。接著將氧化物層80形成在HV區域中及在記憶體區域中的經暴露鰭片58上(例如，RTO+HTO及退火)，如圖19A至圖19E所示。
使用一遮罩步驟以利用光阻覆蓋在閘極堆疊對S1與S2的各者之間的區域以外的結構。在閘極堆疊對S1及S2之各者之間的基材中執行植入(即，用於形成源極線SL的源極線植入物，即，如在b截面中所示的源極區，及如在a及c截面中所示的在水平/列方向上延伸的鰭片58中的源極線)。接著使用氧化物蝕刻移除該相同區域中的間隔物75及72，接著使穿隧氧化物層84形成在多晶矽層66的暴露表面及閘極堆疊S1及S2的內側壁上(例如，藉由濕或部分濕沉積以加厚基材上的氧化物，接著HTO沉積以在多晶矽層66上實現所欲厚度及退火)，如圖20A至圖20E所示(在移除光阻之後)。
記憶體區域及HV區域係由光阻PR所覆蓋，且邏輯核心及邏輯IO區域經受氧化物蝕刻以使氧化物60凹陷，如圖21所示。接著執行一或多個植入(其較佳地包括一抗擊穿植入，其將防止在這些區域中形成的邏輯裝置中的源極至汲極洩漏)。在移除光阻之後，光阻PR形成在閘極堆疊S1與S2的各者之間的區域中及邏輯區域中，接著執行氧化物蝕刻以移除在堆疊對之外的基材鰭片58上的氧化物， 如圖22A至圖22E所示。接著將光阻形成在記憶體區域及HV區域上，接著執行氧化物及氮化物蝕刻以移除鰭片58上的氧化物及氮化物。接著將氧化物86形成在邏輯核心區域及邏輯IO區域中的經暴露鰭片58(及基材42的其他暴露部分)上，如圖23A至圖23E所示。邏輯核心區域及邏輯IO區域中之鰭片58上的氧化物86比HV區域中之該等鰭片上的氧化物80薄。
將多晶矽層88形成在結構上方，如圖24A至圖24E所示。使用化學機械研磨(chemical mechanical polish,CMP)以移除結構的上部分並平坦化該結構，如圖25A至圖25E所示。使用一遮罩步驟及多晶矽蝕刻以移除在閘極堆疊之相鄰對之間的多晶矽層88之一部分，留下在閘極堆疊S1與S2的各者之間的多晶矽區塊88a及在各對閘極堆疊S1及S2的外部部分上的多晶矽區塊88b及88c，如圖26A及圖26B所示。多晶矽蝕刻亦移除在邏輯區域中之鰭片58上的多晶矽層88之部分，留下多晶矽區塊88d，如圖26C所示。使用一或多個遮罩及植入步驟以選擇性地植入邏輯區域中的基材。
執行一或多個植入以在基材42中形成用於記憶體單元及邏輯裝置的源極區及汲極區。具體地，記憶體單元汲極區38經形成而相鄰於多晶矽區塊88b及88c。邏輯源極區及汲極區形成於HV、邏輯核心、及邏輯IO區域中而與剩餘的多晶矽區塊88d相鄰。將絕緣物(例如，氧化物)98的一層形成在結構上方並平坦化(例如，藉由CMP，使用多晶矽區塊88作為研磨終止)。較佳地在多晶矽區塊88 及68之暴露表面上形成自對準矽化物(salicide)100。所產生的結構顯示在圖27A及圖27B中。
額外的絕緣材料形成於結構上方。接觸孔形成於絕緣材料中，該等接觸孔延伸至汲極區38、以及多晶矽區塊88及68，並暴露該等汲極區、以及該等多晶矽區塊。較佳地，用於邏輯裝置之鰭片的源極區及汲極區以及記憶體單元之汲極區可至少部分地經蝕除，接著執行SiGe(用於PFet裝置)或SiC(用於NFet裝置)磊晶處理以形成用於記憶體單元的凸起汲極區38a及用於邏輯裝置的凸起源極區及汲極區，其導致改善移動性(即，減少串聯電阻)的壓縮應力或拉伸應力。接著以金屬填充接觸孔以形成電連接至汲極區38及多晶矽區塊88及68的金屬接觸件110，如圖28所示。
在記憶體區域42a中的鰭片58上之最終結構顯示在圖28中。記憶體單元對沿著各鰭片58端對端地形成。各記憶體單元包括在源極區36與汲極區38之間延伸的基材之通道區112(即，該基材之沿著源極區36與汲極區38之間的鰭片58之兩個側表面及頂部表面的該等部分)。多晶矽66係浮閘28，其設置在通道區112之一第一部分上方並與該第一部分絕緣。多晶矽68係控制閘30，其在浮閘28上方延伸並與該浮閘絕緣。多晶矽88b/c各自係選擇閘32，其之各者設置在通道區112之一第二部分上方並與該第二部分絕緣。多晶矽88a各自係抹除閘34，其之各者相鄰於一對浮閘28並與該對浮閘絕緣，且在源極區36上方並與該源極區絕緣。抹除閘34包括面向浮閘之一隅角的一凹口。鰭片58具有兩個相對側表面及一頂部表面。浮閘28 環繞鰭片58，使得其相鄰於鰭片58的兩個相對側表面以及頂部表面且與該等側表面及該頂部表面絕緣。選擇閘32亦環繞鰭片58，使得其相鄰於鰭片58的兩個相對側表面及頂部表面且與該等側表面及該頂部表面絕緣。因此，本組態的一個優點係通道區112的表面面積之於平面通道區上方之同等尺寸的記憶體單元在大小上更大(亦即，浮閘、選擇閘、及基材之間的表面重疊量大於由此等元件佔據之基材的水平面積)。
HV區域42b、邏輯核心區域42c、及邏輯IO區域42d中之鰭片58上及周圍的最終結構係相似的，因為閘極各自環繞各別鰭片58上使得其相鄰於鰭片58的兩個相對側表面及頂部表面且與該等側表面及該頂部表面絕緣。因此，本組態的另一優點係用於邏輯裝置之各者的通道區的表面面積之於平面通道區上方之同等尺寸的邏輯裝置在大小上更大(亦即，邏輯閘基材之間的表面重疊量大於由此元件佔據之基材的水平面積)。在HV區域中的閘極氧化物80比在其他邏輯區域中的閘極氧化物86厚，以用於較高電壓操作。各邏輯裝置包括邏輯源極區及邏輯汲極區，在其間具有一邏輯通道區。
其他優點包括將環繞鰭片58的頂部表面及兩個側表面之適形閘極形成在記憶體區域(即，浮閘及選擇閘)及邏輯區域(即，邏輯閘)二者中。進一步地，藉由使記憶體區域中的鰭片凹陷，即使記憶體單元的閘極堆疊高於邏輯裝置的邏輯閘，記憶體單元及邏輯裝置的頂部彼此大致相等。此外，記憶體單元及三種不同類型的邏輯裝置全部形成在相同半導體基材的鰭形基材結構上，其中各記憶體單元 形成在單一鰭片上，且各邏輯裝置形成在單一鰭片上，致使鰭至鰭間距能夠減少。
最後，源極線SL之各者沿著水平延伸的鰭片58之一者延伸且通過一列記憶體單元延伸，從而提供一連續源極線，其延伸橫跨相鄰單元之間的隔離區(在列方向上)。此允許縮小單元至一較小大小，此係因為此組態不需要形成用於各對記憶體單元之源極線接觸件。替代地，沿著鰭片延伸的連續源極線可透過週期性條接觸件(例如，每32或64行)電連接至一條。藉由每32或64行具有一接觸件，而非每行一個，記憶體單元且因此該等記憶體單元之一陣列的大小可顯著地減少。
應了解，本發明不受限於本文上述提及與描述的(多個)實施例，而是涵蓋屬於藉此支持之申請專利範圍之範疇內的任何及所有變化例。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍用語之範疇，而僅是用以對可由一或多項請求項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、製程及數值實例僅為例示性，且不應視為對任何申請專利範圍之限制。進一步，不需要依所闡釋之精確順序來執行所有方法步驟。鰭片能連續地在記憶體區域與邏輯區域之間延伸。例如，記憶體區域中的一或多個鰭片(記憶體單元形成於其上)能連續地從記憶體區域延伸出並進入邏輯區域(邏輯裝置形成於其上)中，在該情形中，記憶體裝置及邏輯裝置能形成在相同之連續形成的鰭片上。最後，單一材料層可形成為多個具有同樣或類似材料之層，且反之亦然。
應注意的是，如本文中所使用，「在…上方(over)」及「在…之上(on)」之用語皆含括性地包括「直接在…之上(directly on)」(無居中的材料、元件或間隔設置於其間)及「間接在…之上(indirectly on)」(有居中的材料、元件或間隔設置於其間)。同樣地，「相鄰的(adjacent)」一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意，「安裝於(mounted to)」一詞則包括了「直接安裝於(directly mounted to)」(無居中的材料、元件或間隔設置於其間)及「間接安裝於(indirectly mounted to)」(有居中的材料、元件或間隔設置於其間)的含意，以及「電耦接(electrically coupled)」一詞則包括了「直接電耦接(directly electrically coupled to)」(無居中的材料或元件於其間將各元件電性相連接)及「間接電耦接(indirectly electrically coupled to)」(有居中的材料或元件於其間將各元件電性相連接)的含意。舉例而言，「在基材上方(over a substrate)」形成元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
28‧‧‧浮閘
30‧‧‧控制閘
32‧‧‧選擇閘
34‧‧‧抹除閘
36‧‧‧源極區
38‧‧‧汲極區
40‧‧‧交叉鰭形狀部分/鰭形狀部分
41‧‧‧交叉鰭形狀部分
a、b、c、d‧‧‧方向

Claims (28)

  1. 一種記憶體裝置，其包含：一半導體基材，其具有一上表面，該上表面具有複數個向上延伸的鰭片，其中該等鰭片之各者包括彼此相對且在一頂部表面上終止的第一側表面及第二側表面；一記憶體單元，其形成在該複數個鰭片的一第一鰭片上，該記憶體單元包含：在該第一鰭片中隔開的源極區及汲極區，其中該第一鰭片的一通道區沿著該第一鰭片之該頂部表面及該等相對側表面在該源極區與該汲極區之間延伸，一浮閘，其沿著該通道區之一第一部分延伸，其中該浮閘沿著該第一鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一側表面及該第二側表面及該頂部表面絕緣，一選擇閘，其沿著該通道區之一第二部分延伸，其中該選擇閘沿著該第一鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一側表面及該第二側表面及該頂部表面絕緣，一控制閘，其沿著該浮閘延伸且與該浮閘絕緣，及一抹除閘，其沿著該源極區延伸且與該源極區絕緣；該複數個鰭片之一第二鰭片具有在一第一方向上延伸之一長度，其中該第一鰭片具有在垂直於該第一方向之一第二方向上延伸的一長度，且其中該源極區在該第一鰭片中在該第一鰭片與該第二鰭片之一相交處形成。
  2. 如請求項1之記憶體裝置，其中該抹除閘沿著該第一鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一側表面及該第二側表面及該頂部表面絕緣，且沿著該第二鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一側表面及該第二側表面及該頂部表面絕緣。
  3. 如請求項2之記憶體裝置，其中該抹除閘沿著該浮閘之一上邊緣延伸且與該上邊緣絕緣，且其中該抹除閘包括面向該浮閘之該上邊緣的一凹口。
  4. 如請求項1之記憶體裝置，其進一步包含：一邏輯裝置，其形成在該複數個鰭片的一第三鰭片上，該邏輯裝置包含：在該第三鰭片中隔開的邏輯源極區及邏輯汲極區，其中該第三鰭片的一邏輯通道區沿著該第三鰭片之該頂部表面及該等相對側表面在該邏輯源極區與該邏輯汲極區之間延伸，及一邏輯閘，其沿著該邏輯通道區延伸，其中該邏輯閘沿著該第三鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一側表面及該第二側表面及該頂部表面絕緣。
  5. 如請求項4之記憶體裝置，其中該第三鰭片相對於該基材延伸高於該第一鰭片及該第二鰭片。
  6. 如請求項4之記憶體裝置，其進一步包含：一第二邏輯裝置，其形成在該複數個鰭片的一第四鰭片上，該第二邏輯裝置包含： 在該第四鰭片中隔開的第二邏輯源極區及第二邏輯汲極區，其中該第四鰭片的一第二邏輯通道區沿著該第四鰭片之該頂部表面及該等相對側表面在該第二邏輯源極區與該第二邏輯汲極區之間延伸，及一第二邏輯閘，其沿著該第二邏輯通道區延伸，其中該第二邏輯閘沿著該第四鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一側表面及該第二側表面及該頂部表面絕緣。
  7. 如請求項6之記憶體裝置，其中：該邏輯閘藉由第一絕緣材料而與該第三鰭片絕緣；該第二邏輯閘藉由第二絕緣材料而與該第四鰭片絕緣；該第一絕緣材料具有大於該第二絕緣材料之厚度的一厚度。
  8. 一種記憶體裝置，其包含：一半導體基材，其具有一上表面，該上表面具有複數個向上延伸的第一鰭片及複數個向上延伸的第二鰭片，其中：該等第一鰭片及該等第二鰭片之各者包括彼此相對且終止於一頂部表面中的第一側表面及第二側表面，該等第一鰭片之各者具有在一第一方向上延伸之一長度，該等第二鰭片之各者具有在垂直於該第一方向之一第二方向上延伸之一長度，且該等第一鰭片以一網格狀方式與該等第二鰭片相交； 複數個記憶體單元，其等之各者形成在該等第一鰭片之一者上且包含：在該第一鰭片中隔開的源極區及汲極區，其中該第一鰭片的一通道區沿著該第一鰭片之該頂部表面及該等相對側表面在該源極區與該汲極區之間延伸，一浮閘，其沿著該通道區之一第一部分延伸，其中該浮閘沿著該第一鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一側表面及該第二側表面及該頂部表面絕緣，一選擇閘，其沿著該通道區之一第二部分延伸，其中該選擇閘沿著該第一鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一側表面及該第二側表面及該頂部表面絕緣，一控制閘，其沿著該浮閘延伸且與該浮閘絕緣，及一抹除閘，其沿著該源極區延伸且與該源極區絕緣，其中該源極區係形成在該第一鰭片與該等第二鰭片之一者的一相交處。
  9. 如請求項8之記憶體裝置，其中該等記憶體單元以列及行配置，該等列在該第二方向上延伸，該等行在該第一方向上延伸，且其中該等第二鰭片之各者使該等記憶體單元之一列的該等源極區域電連接在一起。
  10. 如請求項8之記憶體裝置，其中對於該等記憶體單元之各者，該抹除閘沿著該第一鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一側表面及該第二側表面及該頂部表面絕緣，且沿著 該第二鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一側表面及該第二側表面及該頂部表面絕緣。
  11. 如請求項10之記憶體裝置，其中對於該等記憶體單元之各者，該抹除閘沿著該浮閘之一上邊緣延伸且與該上邊緣絕緣，且包括面向該浮閘之該上邊緣的一凹口。
  12. 如請求項8之記憶體裝置，其進一步包含：該半導體基材上表面進一步包括複數個向上延伸的第三鰭片；複數個邏輯裝置，其等之各者形成在該等第三鰭片之一者上且包含：在該第三鰭片中隔開的邏輯源極區及邏輯汲極區，其中該第三鰭片的一邏輯通道區沿著該第三鰭片之該頂部表面及該等相對側表面在該邏輯源極區與該邏輯汲極區之間延伸，及一邏輯閘，其沿著該邏輯通道區延伸，其中該邏輯閘沿著該第三鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一側表面及該第二側表面及該頂部表面絕緣。
  13. 如請求項12之記憶體裝置，其中該複數個第三鰭片之各者相對於該基材延伸高於該複數個第一鰭片之各者及該複數個第二鰭片之各者。
  14. 如請求項12之記憶體裝置，其中該等邏輯閘之一者係藉由第一絕緣材料而與該等第三鰭片之一者絕緣，該等邏輯閘之另一者係藉由一第二絕緣材料而與該等第三鰭片的另一者絕緣，且該第一絕緣材料具有大於該第二絕緣材料之厚度之一厚度。
  15. 一種形成一記憶體裝置之方法，其包含：在一半導體基材的一上表面中形成複數個向上延伸的鰭片，其中該等鰭片之各者包括彼此相對且終止於一頂部表面中的第一側表面及第二側表面；藉由下列步驟在該複數個鰭片的一第一鰭片上形成一記憶體單元：在該第一鰭片中形成間隔開的源極區及汲極區，其中該第一鰭片的一通道區沿著該第一鰭片之該頂部表面及該等相對側表面在該源極區與該汲極區之間延伸，形成一浮閘，其沿著該通道區之一第一部分延伸，其中該浮閘沿著該第一鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一側表面及該第二側表面及該頂部表面絕緣，形成一選擇閘，其沿著該通道區之一第二部分延伸，其中該選擇閘沿著該第一鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一側表面及該第二側表面及該頂部表面絕緣，形成一控制閘，其沿著該浮閘延伸且與該浮閘絕緣，及形成一抹除閘，其沿著該源極區延伸且與該源極區絕緣；其中該複數個鰭片之一第二鰭片具有在一第一方向上延伸之一長度，其中該第一鰭片具有在垂直於該第一方向之一第二方向上延伸的一長度，且其中該源極區在該第一鰭片中在該第一鰭片與該第二鰭片之一相交處形成。
  16. 如請求項15之方法，其中該抹除閘沿著該第一鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一側表面及該第二側表面及該頂部表面絕緣，且沿著該第二鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一側表面及該第二側表面及該頂部表面絕緣。
  17. 如請求項16之方法，其中該抹除閘沿著該浮閘之一上邊緣延伸且與該上邊緣絕緣，且包括面向該浮閘之該上邊緣的一凹口。
  18. 如請求項15之方法，其進一步包含：藉由下列步驟在該複數個鰭片的一第三鰭片上形成一邏輯裝置：在該第三鰭片中形成間隔開的邏輯源極區及邏輯汲極區，其中該第三鰭片的一邏輯通道區沿著該第三鰭片之該頂部表面及該等相對側表面在該邏輯源極區與該邏輯汲極區之間延伸，及形成一邏輯閘，其沿著該邏輯通道區延伸，其中該邏輯閘沿著該第三鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一側表面及該第二側表面及該頂部表面絕緣。
  19. 如請求項18之方法，其中該第三鰭片相對於該基材延伸高於該第一鰭片及該第二鰭片。
  20. 如請求項18之方法，其進一步包含：藉由下列步驟在該複數個鰭片的一第四鰭片上形成一第二邏輯裝置： 在該第四鰭片中形成間隔開的第二邏輯源極區及第二邏輯汲極區，其中該第四鰭片的一第二邏輯通道區沿著該第四鰭片之該頂部表面及該等相對側表面在該第二邏輯源極區與該第二邏輯汲極區之間延伸，及形成一第二邏輯閘，其沿著該第二邏輯通道區延伸，其中該第二邏輯閘沿著該第四鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一側表面及該第二側表面及該頂部表面絕緣。
  21. 如請求項20之方法，其中：該邏輯閘藉由第一絕緣材料而與該第三鰭片絕緣；該第二邏輯閘藉由第二絕緣材料而與該第四鰭片絕緣；該第一絕緣材料具有大於該第二絕緣材料之厚度的一厚度。
  22. 一種形成一記憶體裝置之方法，其包含：在一半導體基材之一上表面中形成複數個向上延伸的第一鰭片及複數個向上延伸的第二鰭片，其中：該等第一鰭片及該等第二鰭片之各者包括彼此相對且終止於一頂部表面中的第一側表面及第二側表面，該等第一鰭片之各者具有在一第一方向上延伸之一長度，該等第二鰭片之各者具有在垂直於該第一方向之一第二方向上延伸之一長度，且該等第一鰭片以一網格狀方式與該等第二鰭片相交； 在該等第一鰭片上形成複數個記憶體單元，其中各記憶體單元係藉由下列步驟而形成在該等第一鰭片之一者上：在該第一鰭片中形成間隔開的源極區及汲極區，其中該第一鰭片的一通道區沿著該第一鰭片之該頂部表面及該等相對側表面在該源極區與該汲極區之間延伸，形成一浮閘，其沿著該通道區之一第一部分延伸，其中該浮閘沿著該第一鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一側表面及該第二側表面及該頂部表面絕緣，形成一選擇閘，其沿著該通道區之一第二部分延伸，其中該選擇閘沿著該第一鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一側表面及該第二側表面及該頂部表面絕緣，形成一控制閘，其沿著該浮閘延伸且與該浮閘絕緣，及形成一抹除閘，其沿著該源極區延伸且與該源極區絕緣，其中該源極區係形成在該第一鰭片與該等第二鰭片之一者的一相交處。
  23. 如請求項22之方法，其中該等記憶體單元以列及行配置，該等列在該第二方向上延伸，該等行在該第一方向上延伸，且其中該等第二鰭片之各者使該等記憶體單元之一列的該等源極區域電連接在一起。
  24. 如請求項22之方法，其中對於該等記憶體單元之各者，該抹除閘沿著該第一鰭片之該第一側表面及該第二側表面及該頂部表面延伸 且與該第一側表面及該第二側表面及該頂部表面絕緣，且沿著該第二鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一側表面及該第二側表面及該頂部表面絕緣。
  25. 如請求項24之方法，其中對於該等記憶體單元之各者，該抹除閘沿著該浮閘之一上邊緣延伸且與該上邊緣絕緣，且包括面向該浮閘之該上邊緣的一凹口。
  26. 如請求項22之方法，其進一步包含：在該半導體基材之該上表面中形成複數個向上延伸的第三鰭片；在該等第三鰭片上形成複數個邏輯裝置，其中該等邏輯裝置之各者係藉由下列步驟而形成在該等第三鰭片之一者上；在該第三鰭片中形成間隔開的邏輯源極區及邏輯汲極區，其中該第三鰭片的一邏輯通道區沿著該第三鰭片之該頂部表面及該等相對側表面在該邏輯源極區與該邏輯汲極區之間延伸，及形成一邏輯閘，其沿著該邏輯通道區延伸，其中該邏輯閘沿著該第三鰭片之該第一側表面及該第二側表面及該頂部表面延伸且與該第一側表面及該第二側表面及該頂部表面絕緣。
  27. 如請求項26之方法，其中該複數個第三鰭片之各者相對於該基材延伸高於該複數個第一鰭片之各者及該複數個第二鰭片之各者。
  28. 如請求項26之方法，其中該等邏輯閘之一者係藉由第一絕緣材料而與該等第三鰭片之一者絕緣，該等邏輯閘之另一者係藉由一第二 絕緣材料而與該等第三鰭片的另一者絕緣，且該第一絕緣材料具有大於該第二絕緣材料之厚度之一厚度。
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