JP2007201240A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2007201240A JP2007201240A JP2006018915A JP2006018915A JP2007201240A JP 2007201240 A JP2007201240 A JP 2007201240A JP 2006018915 A JP2006018915 A JP 2006018915A JP 2006018915 A JP2006018915 A JP 2006018915A JP 2007201240 A JP2007201240 A JP 2007201240A
- Authority
- JP
- Japan
- Prior art keywords
- region
- film
- semiconductor device
- soi
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 266
- 238000004519 manufacturing process Methods 0.000 title claims description 151
- 239000000758 substrate Substances 0.000 claims abstract description 73
- 210000000746 body region Anatomy 0.000 claims abstract description 47
- 230000000149 penetrating effect Effects 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 84
- 230000015572 biosynthetic process Effects 0.000 claims description 53
- 238000002955 isolation Methods 0.000 claims description 43
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 229920005591 polysilicon Polymers 0.000 claims description 20
- 150000004767 nitrides Chemical class 0.000 claims description 18
- 238000007517 polishing process Methods 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims description 2
- 239000012528 membrane Substances 0.000 claims 1
- 239000010408 film Substances 0.000 abstract description 666
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 148
- 229910052710 silicon Inorganic materials 0.000 abstract description 148
- 239000010703 silicon Substances 0.000 abstract description 148
- 239000010409 thin film Substances 0.000 abstract description 96
- 239000010410 layer Substances 0.000 description 165
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 160
- 229910052814 silicon oxide Inorganic materials 0.000 description 160
- 229910052581 Si3N4 Inorganic materials 0.000 description 117
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 117
- 125000006850 spacer group Chemical group 0.000 description 68
- 229910052751 metal Inorganic materials 0.000 description 43
- 239000002184 metal Substances 0.000 description 43
- 239000012535 impurity Substances 0.000 description 36
- 150000002500 ions Chemical class 0.000 description 33
- 238000000206 photolithography Methods 0.000 description 33
- 238000009792 diffusion process Methods 0.000 description 31
- 230000000694 effects Effects 0.000 description 28
- 238000005530 etching Methods 0.000 description 27
- 239000011229 interlayer Substances 0.000 description 22
- 229910021332 silicide Inorganic materials 0.000 description 17
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 17
- 230000003071 parasitic effect Effects 0.000 description 15
- 238000002513 implantation Methods 0.000 description 11
- 238000000137 annealing Methods 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 239000010949 copper Substances 0.000 description 7
- 238000000059 patterning Methods 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 238000009413 insulation Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 230000006870 function Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【解決手段】実施の形態1の半導体装置は、同一のSOI基板(シリコン支持基板1、埋込酸化膜2及びシリコン層3)上に、ボディ膜厚の異なるボディ厚膜トランジスタQ1とボディ薄膜トランジスタQ2とを形成している。ボディ厚膜トランジスタQ1はボディ膜厚は比較的厚く形成するが、ソース・ドレイン領域32の表面高さをボディ領域の表面高さ比べて低く配置したリセス構造を有することにより、ソース・ドレイン領域32のSOI膜厚をボディ薄膜トランジスタQ2のSOI膜厚と同程度に薄く形成している。一方、ボディ薄膜トランジスタQ2はSOI膜厚全体を比較的薄い膜厚で形成している。また、ソース・ドレイン領域32及び34はシリコン層3を貫通して形成している。
【選択図】図20
Description
<第1の態様>
(製造方法)
図1〜図20はこの発明の実施の形態1である半導体装置の製造方法の第1の態様を示す断面図である。以下、これらの図を参照して実施の形態1の第1の態様の製造方法を説明する。
実施の形態1の半導体装置は、同一のSOI基板(シリコン支持基板1、埋込酸化膜2及びシリコン層3)上に、ボディ膜厚の異なるボディ厚膜トランジスタQ1とボディ薄膜トランジスタQ2とを形成している。
また、第1の態様の製造方法は、図7,図8の工程で示すように、段差を有するシリコン窒化膜8を直接パターニングすることにより、製造工程数を必要最小限に抑えてボディ厚膜トランジスタQ1及びボディ薄膜トランジスタQ2を製造することができる。
(製造方法)
図21〜図44はこの発明の実施の形態1である半導体装置の製造方法の第2の態様を示す断面図である。以下、これらの図を参照して実施の形態1の製造方法の第2の態様を説明する。
第2の態様の製造方法では、図27〜図30に示すように、ポリシリコン膜22を形成した全面を平坦化した後に、シリコン窒化膜8のパターニング処理を行っているため、シリコン窒化膜8のパターニング精度向上を図ることにより、形成されるMOSトランジスタの寸法精度向上が実現する効果を奏する。
(製造方法)
図45〜図63はこの発明の実施の形態1である半導体装置の製造方法の第3の態様を示す断面図である。以下、これらの図を参照して実施の形態1の第3の態様の製造方法を説明する。
第3の態様の製造方法では、図50〜図52に示すように、シリコン窒化膜8を直接を平坦化した後に、シリコン窒化膜8のパターニング処理を行っているため、シリコン窒化膜8のパターニング精度向上を図るとともに、製造工程数を必要最小限に抑えることができる。
<第1の態様>
(製造方法)
図64〜図67はこの発明の実施の形態2である半導体装置の製造方法の第1の態様の一部を示す断面図である。以下、これらの図を参照して実施の形態2の製造方法を説明する。
実施の形態2の半導体装置は、実施の形態1と同様、同一のSOI基板上に、ボディ膜厚の異なるボディ厚膜トランジスタQ1とボディ薄膜トランジスタQ2とを形成している。その結果、実施の形態1と同等の効果を奏する。
また、第1の態様の製造方法は、図64の工程で示すように、シリコン酸化膜サイドウォール16,シリコン窒化膜サイドウォール17の形成前であるシリコン酸化膜スペーサ14の形成直後の状態で、不純物イオン24を注入して低濃度化領域27及び28を形成しているため、例えば、注入角度を0゜で不純物イオン24を打ち込むことにより位置精度良く低濃度化領域27及び28を形成することができる。
第1の態様では、図64の工程で示すように、シリコン酸化膜スペーサ14の形成直後の状態で不純物イオン24を注入しているが、図65,図66に示すように、シリコン酸化膜サイドウォール16及びシリコン窒化膜サイドウォール17並びにリセス部30を形成後に、第1の態様と同様な不純物プロファイルの低濃度化領域27及び28が形成可能な注入エネルギー及び注入角度(0゜〜60゜)で、不純物イオン24を注入することもできる。
また、第2の態様の製造方法は、図65,図66で示す状態、すなわち、シリコン酸化膜サイドウォール16,シリコン窒化膜サイドウォール17並びにリセス部30の形成後の状態で、不純物イオン24を注入して低濃度化領域27及び28を形成しているため、リセス部30を形成している分、注入エネルギーを低く抑えることができる効果を奏する。
図68はこの発明の実施の形態3である半導体装置の構造を示す断面図である。同図に示すように、シリコン支持基板1、埋込酸化膜2及びシリコン層3からあるSOI基板上にボディ厚膜トランジスタQ1及びQ3を形成している。
このように、実施の形態3の半導体装置はSOI構造に同一SOI膜厚のシリコン層3にリセス部30を有しソース・ドレイン領域32がシリコン層3を貫通して形成されるボディ厚膜トランジスタQ1と、リセス部30を有さずソース・ドレイン領域34がシリコン層3を貫通することなく形成されるボディ厚膜トランジスタQ3とを併せて形成している。
図69〜図71は実施の形態3の半導体装置の製造方法の一部を示す断面図である。以下、これらの図を参照して実施の形態3の半導体装置の製造方法を説明する。
(第1の態様)
図72はこの発明の実施の形態4である半導体装置の第1の態様の構造を示す断面図である。同図に示すように、シリコン支持基板1、埋込酸化膜2及びシリコン層3からあるSOI基板上にボディ厚膜トランジスタQ1を形成している。
図73はこの発明の実施の形態4である半導体装置の第2の態様の構造を示す断面図である。同図に示すように、バルクSi基板である単体構造の半導体基板61が分離絶縁膜62により素子分離された素子形成領域にリセス型トランジスタQ5を設けている。
図74はこの発明の実施の形態4である半導体装置の第3の態様の構造を示す断面図である。同図に示すように、サイドウォール67の側面にさらに第2スペーサ71を設けた点が第2の態様との大きな相違点である。
図75〜図80は実施の形態4における第3の態様の半導体装置の製造方法を示す断面図である。以下、これらの図を参照して、第3の態様の構造の製造方法の説明を行う。
(製造方法)
図81〜図94はこの発明の実施の形態5である半導体装置の製造方法の一部を示す断面図である。以下、これらの図を参照して実施の形態5の半導体装置の製造方法を説明する。
図95は実施の形態5の半導体装置の平面構造を示す平面図である。同図のA−A断面が図93に相当する。なお、図95では、トランジスタQ1〜Q3がNMOSトランジスタで構成される場合を示している。また、金属シリサイド領域18,29は説明の都合上、図95では図示していない。
実施の形態5の半導体装置は、同一のSOI基板(シリコン支持基板1、埋込酸化膜2及びシリコン層3)上に、ボディ膜厚の異なるボディ厚膜トランジスタQ1,Q3とボディ薄膜トランジスタQ2とを形成し、さらに、ボディ厚膜トランジスタQ1,Q3のソース・ドレイン領域32,36間を異なる構造にしている。すなわち、ソース・ドレイン領域32はリセス構造を有しシリコン層3を貫通するのに対し、ソース・ドレイン領域36はリセス構造を有さずシリコン層3を貫通させていない。
図97は実施の形態5の半導体装置を用いて構成される半導体集積回路の構成例を示す説明図である。
Claims (18)
- 半導体支持基板、埋込絶縁膜及び半導体層からなるSOI基板に形成される絶縁ゲート型の第1及び第2のトランジスタを含む半導体装置であって、
前記半導体層は第1及び第2の膜厚の第1及び第2のSOI領域を有し、前記第1の膜厚は前記第2の膜厚より厚く、
前記第1及び第2のトランジスタは第1及び第2のSOI領域に形成され、それぞれ
前記半導体層上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極下の前記半導体層の領域であるボディ領域を挟み、前記半導体層を貫通して形成されるソース・ドレイン領域とを備え、
前記第1のトランジスタの前記ソース・ドレイン領域は、その表面高さが前記ボディ領域の表面高さより低く配置されるリセス構造を有することを特徴とする、
半導体装置。 - 請求項1記載の半導体装置であって、
前記第1及び第2のトランジスタは、それぞれ
前記埋込絶縁膜の近傍領域における、前記ボディ領域と前記ソース・ドレイン領域との界面において、前記ソース・ドレイン領域と同一導電型の低濃度化領域をさらに備えることを特徴とする、
半導体装置。 - 請求項1あるいは請求項2記載の半導体装置であって、
前記第1のSOI領域に形成される第3のトランジスタをさらに備え、
前記第3のトランジスタは、
前記半導体層上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極下の前記半導体層の領域であるボディ領域を挟み、前記リセス構造を有さず、前記半導体層を貫通することなく下方に前記半導体層の一部を残して形成されるソース・ドレイン領域とを備える、
半導体装置。 - 請求項3記載の半導体装置であって、
前記第1ないし第3のトランジスタは、それぞれ
ボディ電位が付与されるボディコンタクト領域と、
前記半導体層の上層部に形成された絶縁物とその下層の半導体層である部分半導体領域とよりなる部分分離領域を備え、
前記ボディコンタクト領域は前記部分分離領域の前記部分半導体領域を介して前記ボディ領域と電気的に接続される、
半導体装置。 - 請求項1ないし請求項4のうち、いずれか1項に記載の半導体装置であって、
前記第1及び第2のSOI領域間において前記半導体層を貫通した絶縁膜よりなる完全分離領域をさらに備える、
半導体装置。 - 請求項3あるいは請求項4記載の半導体装置であって、
前記第1及び第3のトランジスタの形成領域間の前記第1のSOI領域を貫通した絶縁膜よりなる完全分離領域をさらに備える、
半導体装置。 - 半導体支持基板、埋込絶縁膜及び半導体層からなるSOI基板に形成される絶縁ゲート型の第1及び第2のトランジスタを含む半導体装置であって、
前記第1及び第2のトランジスタは、それぞれ
前記半導体層上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極下の前記半導体層の領域であるボディ領域を挟んで形成されるソース・ドレイン領域とを備え、
前記第1のトランジスタのソース・ドレイン領域は、その表面高さが前記ボディ領域の表面高さより低く配置されるリセス構造を有し、前記ソース・ドレイン領域は前記半導体層を貫通して形成され、
前記第2のトランジスタの前記ソース・ドレイン領域は、前記リセス構造を有さず、前記半導体層を貫通することなく下方に前記半導体層の一部を残して形成されることを特徴とする、
半導体装置。 - 半導体基板に形成される絶縁ゲート型のトランジスタを含む半導体装置であって、
前記トランジスタは、
前記半導体層上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極下の前記半導体層の領域であるボディ領域を挟んで形成されるソース・ドレイン領域とを備え、前記ソース・ドレイン領域は、その表面高さが前記ボディ領域の表面高さより低い位置関係となるリセス構造を有し、
前記リセス構造を含む前記トランジスタを覆い、窒化膜を少なくとも含む窒化膜形成部をさらに備える、
半導体装置。 - 請求項8記載の半導体装置であって、
前記半導体基板は、半導体支持基板、埋込絶縁膜及び半導体層からなるSOI基板を含み、
前記ソース・ドレイン領域は前記半導体層を貫通するソース・ドレイン領域を含み、
前記ゲート電極の側面に隣接して形成されたサイドウォール部をさらに備える、
半導体装置。 - 請求項8記載の半導体装置であって、
前記半導体基板は、単体の半導体基板を含み、
前記ソース・ドレイン領域は前記半導体基板の上層部に形成されるソース・ドレイン領域を含み、
前記ゲート電極の側面に隣接して形成されたサイドウォール部をさらに備える、
半導体装置。 - 請求項9あるいは請求項10記載の半導体装置であって、
前記サイドウォール部の側面に形成される第2のサイドウォール部をさらに備え、
前記ソース・ドレイン領域は、前記ボディ領域を基準として前記第2のサイドウォール部下より外側の領域において、前記リセス構造を有する、
半導体装置。 - 請求項8ないし請求項11のうち、いずれか1項に記載の半導体装置であって、
前記窒化膜形成部は、
前記リセス構造を含む前記トランジスタを覆って形成される酸化膜と、
前記酸化膜上に形成される前記窒化膜とを含む、
半導体装置。 - 請求項8ないし請求項11のうち、いずれか1項に記載の半導体装置であって、
前記窒化膜形成部は、
前記リセス構造を含む前記トランジスタを覆って直接形成される窒化膜を含む、
半導体装置。 - 絶縁ゲート型の第1及び第2のトランジスタを含む半導体装置の製造方法であって、
(a) 半導体支持基板、埋込絶縁膜及び半導体層からなるSOI基板を準備するステップと、
(b) 前記半導体層の一部の膜厚を変化させ、第1の膜厚の第1SOI領域と前記第1の膜厚より薄い第2の膜厚の第2のSOI領域を設けるステップと、
(c) 前記半導体層の上方において、前記第1及び第2のトランジスタの素子分離用パターンを形成するステップと、
(d) 前記素子分離用パターンに基づき、前記第1及び第2のトランジスタ用の素子分離領域を形成するステップと、
(e) 前記第1及び第2のSOI領域に第1及び第2のトランジスタを形成するステップとを含み、
前記ステップ(e) は、
(e-1) 前記第1及び第2のSOI領域それぞれ上にゲート絶縁膜及びゲート電極を順次選択的に形成するステップと、
(e-2) 前記第1のSOI領域において、前記ゲート電極下のボディ領域の外側のおいてリセス部を形成するステップと、
(e-3) 前記第1及び第2のSOI領域において、前記ボディ領域を挟み前記半導体層を貫通して形成されるソース・ドレイン領域を形成するステップとを備え、前記第1のSOI領域における前記ソース・ドレイン領域は少なくとも前記リセス部下に形成され、
前記第1及び第2のSOI領域に形成される、前記ゲート絶縁膜、前記ゲート電極及び前記ソース・ドレイン領域により、前記第1及び第2のトランジスタが規定される、
半導体装置の製造方法。 - 請求項14記載の半導体装置の製造方法であって、
前記ステップ(c) は、前記半導体層の上方を平坦化することなく、前記素子分離用パターンを形成するステップを含む、
半導体装置の製造方法。 - 請求項14記載の半導体装置の製造方法であって、
(f) 前記ステップ(b)後、前記ステップ(c) 前に実行され、前記半導体層上に形成され、前記第1及び第2のSOI領域上の形成高さを一致させ表面を平坦化する平坦化層を形成するステップをさらに備え、
前記ステップ(c) は、前記平坦化層上に前記素子分離用パターンを形成するステップを含む、
半導体装置の製造方法。 - 請求項16記載の半導体装置の製造方法であって、
前記平坦化層は、
下敷き膜と、
前記下敷き膜上に形成されたポリシリコン膜とを含み、
前記ステップ(f) は、
(f-1) 前記下敷き膜及び前記ポリシリコン膜を順次形成するステップと、
(f-2) 前記下敷き膜をストッパとした研磨処理により前記ポリシリコン膜を平坦化するステップとを含む、
半導体装置の製造方法。 - 請求項16記載の半導体装置の製造方法であって、
前記平坦化層は窒化膜を含み、
前記ステップ(f) は、
(f-1) 前記第1のSOI領域上における前記窒化膜の上層部を除去し開口部を設けるステップと、
(f-2) 研磨処理により前記開口部を有する前記窒化膜を平坦化するステップとを含む、
半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006018915A JP5005224B2 (ja) | 2006-01-27 | 2006-01-27 | 半導体装置及びその製造方法 |
US11/627,167 US8350331B2 (en) | 2006-01-27 | 2007-01-25 | Semiconductor device and manufacturing method for the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006018915A JP5005224B2 (ja) | 2006-01-27 | 2006-01-27 | 半導体装置及びその製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2007201240A true JP2007201240A (ja) | 2007-08-09 |
JP2007201240A5 JP2007201240A5 (ja) | 2009-02-26 |
JP5005224B2 JP5005224B2 (ja) | 2012-08-22 |
Family
ID=38321212
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006018915A Expired - Fee Related JP5005224B2 (ja) | 2006-01-27 | 2006-01-27 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8350331B2 (ja) |
JP (1) | JP5005224B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008041560A1 (fr) | 2006-09-29 | 2008-04-10 | Kabushiki Kaisha Kobe Seiko Sho | ProcÉDÉ de PRODUction d'un SÉPARATEUR POUR pile À combustible, SÉPARATEUR POUR pile À combustible ET pile A combustible |
JP2011049361A (ja) * | 2009-08-27 | 2011-03-10 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
CN103811322A (zh) * | 2012-11-13 | 2014-05-21 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
KR101442177B1 (ko) * | 2008-12-18 | 2014-09-18 | 삼성전자주식회사 | 커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법들 |
US9064742B2 (en) | 2011-03-29 | 2015-06-23 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
JP2018535543A (ja) * | 2015-10-07 | 2018-11-29 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | シリコンオンインシュレータ基板を備えた埋め込みメモリデバイスを製造する方法 |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20090008568A (ko) * | 2007-07-18 | 2009-01-22 | 주식회사 동부하이텍 | 반도체 소자의 제조방법 |
US8106459B2 (en) | 2008-05-06 | 2012-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs having dielectric punch-through stoppers |
US8120110B2 (en) * | 2008-08-08 | 2012-02-21 | International Business Machines Corporation | Semiconductor structure including a high performance FET and a high voltage FET on a SOI substrate |
US8012814B2 (en) * | 2008-08-08 | 2011-09-06 | International Business Machines Corporation | Method of forming a high performance fet and a high voltage fet on a SOI substrate |
US8293616B2 (en) * | 2009-02-24 | 2012-10-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of fabrication of semiconductor devices with low capacitance |
JP5465907B2 (ja) * | 2009-03-27 | 2014-04-09 | ラピスセミコンダクタ株式会社 | 半導体装置 |
US8680617B2 (en) * | 2009-10-06 | 2014-03-25 | International Business Machines Corporation | Split level shallow trench isolation for area efficient body contacts in SOI MOSFETS |
US8426278B2 (en) * | 2010-06-09 | 2013-04-23 | GlobalFoundries, Inc. | Semiconductor devices having stressor regions and related fabrication methods |
US8546208B2 (en) * | 2011-08-19 | 2013-10-01 | International Business Machines Corporation | Isolation region fabrication for replacement gate processing |
JP5837387B2 (ja) * | 2011-10-11 | 2015-12-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置および半導体集積回路装置の製造方法 |
US9412736B2 (en) | 2014-06-05 | 2016-08-09 | Globalfoundries Inc. | Embedding semiconductor devices in silicon-on-insulator wafers connected using through silicon vias |
US9543153B2 (en) * | 2014-07-16 | 2017-01-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Recess technique to embed flash memory in SOI technology |
US10504912B2 (en) * | 2017-07-28 | 2019-12-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Seal method to integrate non-volatile memory (NVM) into logic or bipolar CMOS DMOS (BCD) technology |
US11348944B2 (en) * | 2020-04-17 | 2022-05-31 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor wafer with devices having different top layer thicknesses |
US11398403B2 (en) | 2020-05-28 | 2022-07-26 | Taiwan Semiconductor Manufacturing Company Limited | Multiple thickness semiconductor-on-insulator field effect transistors and methods of forming the same |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001351995A (ja) * | 2000-06-08 | 2001-12-21 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置及び半導体集積回路 |
JP2003243662A (ja) * | 2002-02-14 | 2003-08-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法、半導体ウェハ |
JP2004241755A (ja) * | 2003-01-15 | 2004-08-26 | Renesas Technology Corp | 半導体装置 |
JP2005019453A (ja) * | 2003-06-23 | 2005-01-20 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2005353675A (ja) * | 2004-06-08 | 2005-12-22 | Fujitsu Ltd | 半導体装置とその製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4346433B2 (ja) * | 2003-12-24 | 2009-10-21 | Okiセミコンダクタ株式会社 | 半導体装置の製造方法 |
US7247547B2 (en) * | 2005-01-05 | 2007-07-24 | International Business Machines Corporation | Method of fabricating a field effect transistor having improved junctions |
US7491615B2 (en) * | 2005-09-23 | 2009-02-17 | United Microelectronics Corp. | Method of fabricating strained-silicon transistors and strained-silicon CMOS transistors |
US7326601B2 (en) * | 2005-09-26 | 2008-02-05 | Advanced Micro Devices, Inc. | Methods for fabrication of a stressed MOS device |
US7582947B2 (en) * | 2005-10-05 | 2009-09-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | High performance device design |
-
2006
- 2006-01-27 JP JP2006018915A patent/JP5005224B2/ja not_active Expired - Fee Related
-
2007
- 2007-01-25 US US11/627,167 patent/US8350331B2/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001351995A (ja) * | 2000-06-08 | 2001-12-21 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置及び半導体集積回路 |
JP2003243662A (ja) * | 2002-02-14 | 2003-08-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法、半導体ウェハ |
JP2004241755A (ja) * | 2003-01-15 | 2004-08-26 | Renesas Technology Corp | 半導体装置 |
JP2005019453A (ja) * | 2003-06-23 | 2005-01-20 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2005353675A (ja) * | 2004-06-08 | 2005-12-22 | Fujitsu Ltd | 半導体装置とその製造方法 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008041560A1 (fr) | 2006-09-29 | 2008-04-10 | Kabushiki Kaisha Kobe Seiko Sho | ProcÉDÉ de PRODUction d'un SÉPARATEUR POUR pile À combustible, SÉPARATEUR POUR pile À combustible ET pile A combustible |
KR101442177B1 (ko) * | 2008-12-18 | 2014-09-18 | 삼성전자주식회사 | 커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법들 |
JP2011049361A (ja) * | 2009-08-27 | 2011-03-10 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
US8278717B2 (en) | 2009-08-27 | 2012-10-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
US9064742B2 (en) | 2011-03-29 | 2015-06-23 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
CN103811322A (zh) * | 2012-11-13 | 2014-05-21 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
JP2018535543A (ja) * | 2015-10-07 | 2018-11-29 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | シリコンオンインシュレータ基板を備えた埋め込みメモリデバイスを製造する方法 |
Also Published As
Publication number | Publication date |
---|---|
US20070176235A1 (en) | 2007-08-02 |
US8350331B2 (en) | 2013-01-08 |
JP5005224B2 (ja) | 2012-08-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5005224B2 (ja) | 半導体装置及びその製造方法 | |
US9281395B2 (en) | Semiconductor device and fabrication method thereof | |
US7989302B2 (en) | Methods of forming a hyper-abrupt P-N junction and design structures for an integrated circuit | |
CN111900164B (zh) | 半导体结构及制备方法 | |
JPH1187664A (ja) | 半導体装置及びその製造方法 | |
US8053309B2 (en) | Methods of fabricating semiconductor devices | |
JP2008533705A (ja) | 高電圧コンポーネントを備えた、トレンチ絶縁されたsoi集積回路へのキャリア基板コンタクトの作製 | |
US20150340426A1 (en) | Component, for example nmos transistor, with an active region under relaxed compressive stress, and associated decoupling capacitor | |
US8907382B2 (en) | Semiconductor device and fabrication method thereof | |
JP2006344809A (ja) | 半導体装置及びその製造方法 | |
US20100255648A1 (en) | Semiconductor device and manufacturing method thereof | |
US7173302B2 (en) | Integrated circuit arrangement having capacitors and having planar transistors and fabrication method | |
US8198662B2 (en) | Semiconductor memory device and method of manufacturing the same | |
US10475740B2 (en) | Fuse structure of dynamic random access memory | |
JP2005175306A (ja) | 半導体集積回路装置及びその製造方法 | |
KR100311842B1 (ko) | 컨택트 형성 방법 및 반도체 장치 | |
JP2003218356A (ja) | Soi型半導体装置の製造方法、設計方法およびsoi型半導体装置 | |
JP2010123721A (ja) | 半導体装置 | |
JP2538856B2 (ja) | 半導体装置の製造方法 | |
JPH06334146A (ja) | 半導体装置 | |
US9006812B2 (en) | Nonvolatile semiconductor memory device and method for manufacturing the same | |
JPH11317506A (ja) | 半導体装置及びその製造方法 | |
JP2008172262A (ja) | 半導体装置 | |
JP2000349259A (ja) | 半導体装置及びその製造方法 | |
JP2004103637A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090109 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090109 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090109 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100524 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120228 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120301 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120427 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120522 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120523 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150601 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5005224 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |