CN102479791A - 非易失性存储器件及其制造方法 - Google Patents

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Abstract

本发明提供一种非易失性存储器件，包括：多个存储器单元，所述多个存储器单元沿着从衬底突伸出来的沟道层叠；第一选择晶体管，所述第一选择晶体管与所述多个存储器单元的一个端部连接；第一层间电介质层，所述第一层间电介质层用于耦接在源极线与第一选择晶体管之间；以及第二层间电介质层，所述第二层间电介质层设置在所述第一选择晶体管与所述多个存储器单元的另一个端部之间，并且被配置为包括第一凹陷区域。

Description

非易失性存储器件及其制造方法
相关申请的交叉引用
本申请要求2010年11月19日提交的韩国专利申请No.10-2010-0115592的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性涉及半导体器件及其制造方法，更具体而言，涉及3D(三维)非易失性存储器件及其制造方法。
背景技术
非易失性存储器件即使在断电时也保留其中所储存的数据。具有2D(二维)结构的存储器件的集成度的提高正在接近物理极限，其中所述2D结构是在硅衬底上以单个层来制造的。因此，正在开发一种3D非易失性存储器件，其中，存储器单元从硅衬底开始垂直地层叠。
下文中，将结合相关附图来描述现有的3D非易失性存储器件的结构及其特征。
图1是现有的垂直沟道型非易失性存储器件的剖视图。
如图1所示，现有的垂直沟道型非易失性存储器件包括沿着沟道CH层叠的多个存储器单元MC，所述沟道CH从包括源区S的衬底10突伸出来。存储器单元MC中的每个包括沟道CH、隧道绝缘层、电荷陷阱层、包围沟道CH的电荷阻挡层16、以及栅电极15。附图标记“14”表示层间电介质层。
所述多个存储器单元MC串联耦接在下选择晶体管LST与上选择晶体管UST之间，以形成一个串STRING。下选择晶体管LST和上选择晶体管UST包括沟道CH、包围沟道的栅绝缘层13和19、以及栅电极12和18。附图标记“11”和“17”表示层间电介质层。
每个存储串STRING的上选择晶体管UST的沟道与位线BL耦接。
在上述垂直沟道型非易失性存储器件中，由于串是从衬底垂直设置的，因此刻蚀深度根据存储器件的集成度增加而变深。因此，由于刻蚀工艺的限制导致在集成度的增加上有所限制。
另外，垂直沟道型非易失性存储器件利用将电子电荷捕获在电荷陷阱层内的深能级陷阱位置中的电荷陷阱型方法来储存数据。然而，电荷陷阱型方法的擦除速度要比将电子电荷储存在导带中的浮栅型方法的擦除速度慢。
具体而言，由于串STRING是从衬底垂直设置的，当执行擦除操作时，仅利用例如将捕获的电荷放电的方法可能无法使垂直沟道型非易失性存储器件获得足够的擦除速度。因此，当执行擦除操作时，要将捕获的电荷放电，并且同时要将由栅致漏极泄漏(GIDL)所产生的空穴注入电荷陷阱层。然而，在现有的结构中，由于GIDL产生的空穴不够，故擦除速度低下并且可能出现擦除错误的几率大。
图2A和图2B是常见的U形沟道型非易失性存储器件的剖视图。具体而言，图2A和图2B示出了存储器单元的沟道在结构中贯穿的例子。
如图所示，现有的U形沟道型非易失性存储器件设置有沿着U形沟道层叠的多个存储器单元MC。第一选择晶体管ST1和第二选择晶体管ST2设置在U形沟道的两个端部。这里，具有设置成U形的多个存储器单元MC的串形成在第一选择晶体管ST1与第二选择晶体管ST2之间。另外，位线BL与第一选择晶体管ST1的沟道耦接，源极线SL与第二选择晶体管ST2的沟道耦接。
U形沟道包括第一沟道CH1、一对第二沟道CH2和一对第三沟道CH3，所述第一沟道CH1掩埋在管道(pipe)栅20中，所述一对第二沟道CH2与第一沟道CH1耦接，所述一对第三沟道CH3分别与所述一对第二沟道CH2耦接。第一沟道CH1和第二沟道CH2的每个都从结构中贯穿并且在中央处具有孔。绝缘层22掩埋在中央区域中。第三沟道CH3具有沟槽形式或掩埋形式，这将在以下进行描述。
存储器单元MC中的每个都包括U形沟道、隧道绝缘层、电荷陷阱层、包围U形沟道的电荷阻挡层21、以及栅电极24。附图标记“23”表示层间电介质层。
第一选择晶体管ST1和第二选择晶体管ST2形成在U形沟道的两个端部，并被配置为包括沟道CH3、栅绝缘层21、以及包围沟道CH3的栅电极25。存储器单元MC的隧道绝缘层、电荷陷阱层、以及电荷阻挡层21与第一选择晶体管ST1和第二选择晶体管ST2的栅绝缘层21的附图标记相同，这是因为可以通过同时形成它们而使它们被形成为具有相同的材料。
这里，根据第一选择晶体管ST1和第二选择晶体管ST2的沟道CH3的形式，存储器件可以具有不同的结构。图2A示出了部分开槽的结构，并且示出了存储器单元MC的沟道部分地贯透结构、而选择晶体管ST1和ST2具有掩埋沟道的例子。即，选择晶体管ST1和ST2完全被包括了沟道CH3中央区域的沟道层掩埋。图2B示出了完全开槽的结构，并且示出了存储器单元MC以及第一选择晶体管ST1和第二选择晶体管ST2的沟道完全地贯穿结构的例子。即，存储单元MC以及第一选择晶体管ST1和第二选择晶体管ST2具有完全开槽的结构(即，贯穿结构而垂直地形成空的空间)，其中沟道CH1、CH2和CH3的中央区域是空的，绝缘层22被形成为填充该空的区域。
具有以上结构的U形沟道型非易失性存储器件在存储器件的集成度上比垂直沟道型非易失性存储器件更高。然而，正如在垂直沟道型非易失性存储器件中一样，U形沟道型非易失性存储器件可能无法通过GIDL产生足够的空穴量。这是因为鉴于U形沟道型非易失性存储器件的结构特性，不满足GIDL的产生条件。以下将对此进行说明。
首先，为了通过GIDL产生足够的空穴量，要将高浓度的N型杂质掺杂到第一选择晶体管ST1和第二选择晶体管ST2的沟道CH3中。
然而，在具有图2A所示结构的存储器件中，在用于沟道的沟槽的内壁上形成了从结构中贯穿的沟道，并且形成了掺杂有高浓度N型杂质的沟道CH3。因此，在沟槽沟道与沟道CH3的界面处形成了天然氧化物层，由此降低了器件特性。另外，在具有图2B所示结构的存储器件中，由于沟道CH3具有沟槽形状，因此要被掺杂的第一选择晶体管ST1和第二选择晶体管ST2的沟道CH3的面积狭窄。因此，可能无法注入高浓度的掺杂杂质，并且因此与具有图2A所示结构的存储器件相比可能出现擦除错误的几率高。
第二，在将高浓度的N型杂质掺杂到第一选择晶体管ST1和第二选择晶体管ST2的沟道CH3中之后，要在900℃或更高的温度下执行热处理工艺以激活N型杂质。在沟道具有高的高宽比(aspect ratio)的结构中，诸如在图2A和2B所示的结构中，如果在900℃或者更高的温度下执行热处理工艺，则沟道CH3的构成物(即，多晶硅)会迁移。另外，如果为了防止迁移而在800℃或更低的温度下执行热处理工艺，则杂质不能被充分激活。
第三，如果难以将高浓度的杂质掺杂到沟道CH3中，可以通过对位线BL或源极线SL施加高电压来产生GIDL。然而，如果对位线BL或源极线SL施加5V或更高的电压，则存储器件的可靠性会降低，这是因为会产生结击穿现象。
第四，在具有图2B所示结构的存储器件中，由于第一选择晶体管ST1和第二选择晶体管ST2具有形成为沟槽的沟道CH3，故沟道与位线BL或源极线SL的接触面积狭窄。这里，由于因接触电阻增大而造成电流降低，故存储器件的特性降低。
因此，在现有的U形沟道型非易失性存储器件中，难以通过GIDL来产生空穴。因此，会产生擦除错误，并且存储器件的特性降低。
图3A和图3B是示出现有的U形沟道型非易失性存储器件的编程/擦除特性的图。图3A的图所涉及的非易失性存储器件具有结合图2A所描述的部分沟槽结构，图3B的图所涉及的非易失性存储器件具有结合图2B所描述的完全沟槽结构。每个图中的X轴表示电压，每个图中的Y轴表示电流。另外，INI示出存储器单元的复位状态。
从这些图中可以看出，即使对选择晶体管的栅电极施加负电压，电流也不会上升。也就是，在现有的结构中，因为在擦除操作中GIDL产生得不足，故会产生擦除错误。另外，可以看出，如果为了产生GIDL而升高电压，会产生结击穿。
具体而言，可以看出，具有完全沟槽结构的非易失性存储器件具有不良的擦除特性，这是因为将要被掺杂的沟道面积狭窄并且接触电阻大。
发明内容
本发明的实例性实施例涉及一种利于通过GIDL产生空穴的3D非易失性存储器件以及其制造方法。
根据本发明的一个方面的非易失性存储器件包括：多个存储器单元，所述多个存储器单元沿着从衬底突伸出来的沟道层叠；第一选择晶体管，所述第一选择晶体管与所述多个存储器单元的一个端部连接；第一层间电介质层，所述第一层间电介质层用于耦接在源极线与第一选择晶体管之间；以及第二层间电介质层，所述第二层间电介质层设置在第一选择晶体管与所述多个存储器单元的另一个端部之间，并且被配置为包括第一凹陷区域。
根据本发明的另一个方面的制造非易失性存储器件的方法包括以下步骤：在衬底之上顺序地形成第一层间电介质层、第一导电层和第二层间电介质层；通过刻蚀第二层间电介质层、第一导电层和第一层间电介质层来形成用于沟道的沟槽，其中，第二层间电介质层包括第一凹陷区域；在沟槽的内壁上形成第一栅绝缘层；以及通过在第一栅绝缘层之上用沟道材料填充沟槽来形成沟道。
根据本发明的又一个方面的制造非易失性存储器件的方法包括以下步骤：形成多个存储器单元，所述多个存储器单元包括掩埋在管道栅中的第一沟道、以及与第一沟道耦接的一对第二沟道；在包括所述一对第二沟道中的一个的多个存储器单元之上形成第一层间电介质层、第一导电层和第二层间电介质层；通过刻蚀第二层间电介质层、第一导电层和第一层间电介质层来形成用于沟道的沟槽，其中，第二层间电介质层包括第一凹陷区域；在沟槽的内壁上形成栅绝缘层；以及通过在栅绝缘层之上用沟道材料填充沟槽来形成沟道。
附图说明
图1是现有的垂直沟道型非易失性存储器件的剖视图；
图2A和图2B是现有的U形沟道型非易失性存储器件的剖视图；
图3A和图3B是示出现有的U形沟道型非易失性存储器件的编程/擦除特性的图；
图4A是示出根据本发明的一个实施例的选择晶体管的结构的立体图；
图4B是说明在根据本发明的一个实施例的3D非易失性存储器件中产生GDIL的原理的能带图；
图5是说明根据本发明的一个实施例的3D非易失性存储器件的擦除操作的时序图；
图6是根据本发明的所述实施例的3D非易失性存储器件的特性的曲线图；
图7A至7G是说明根据本发明的第一实施例的制造3D非易失性存储器件的方法的剖视图；
图8A至8D是说明根据本发明的第二实施例的制造3D非易失性存储器件的方法的剖视图；
图9A和9B是说明根据本发明的第三实施例的制造3D非易失性存储器件的方法的剖视图；
图10A和10B是说明根据本发明的第四实施例的制造3D非易失性存储器件的方法的剖视图；
图11A和图11B中的每个示出说明了根据本发明的第五实施例的制造3D非易失性存储器件的方法的剖视图；以及
图12A至12H是说明根据本发明的第六实施例的制造3D非易失性存储器件的方法的剖视图。
具体实施方式
下文中，将结合附图具体描述本发明的一些实施例。提供附图以使本领域普通技术人员理解本发明实施例的范围，
图4A是示出根据本发明的一个实施例的选择晶体管的结构的立体图。出于说明的目的，省略了层间电介质层。
如图4A所示，根据本发明的所述实施例的选择晶体管ST包括沟道42、栅电极40和栅绝缘层41，所述沟道42被配置为在其侧壁上具有突出部，所述栅电极40被配置为具有被沟道42的突出部所包围的角部III，所述栅绝缘层41夹在栅电极40与沟道42之间。在此结构中，由于栅电极40延伸到沟道42中，因此在栅电极40与沟道42接合在一起的表面处是不平整的以形成凹凸状。在此附图中，这些突出部被图示为形成在沟道42的上部和下部。这里，所述突出部例如也可以仅形成在沟道42的上部。
这里，选择晶体管ST具有沟道42的整个表面被栅电极40包围的栅包围结构，并且具有如上所述的栅电极40与沟道42的接合面不平整的结构。根据此结构，由于在擦除操作中电场聚集在栅电极的角部III，故产生了能带弯曲。因此，易于产生GIDL(栅致漏极泄漏)。
因此，如果将具有以上结构的选择晶体管应用于3D非易失性存储器件，即使未将高浓度的N型杂质掺杂到沟道中、或未将高电压施加到位线或栅电极40的源极线，在擦除操作中也可以利用例如沟道42的不平整结构来产生足够的GIDL。
另外，由于沟道42的顶部具有宽阔的面积II，因此可以增加沟道42与位线(未示出)或源线(未示出，但形成在例如栅电极40之下)的接触面积。因此，由于增加了沟道的顶部面积，故可以降低接触电阻，并且可以易于进行掺杂。
图4B是说明在根据本发明的所述实施例的3D非易失性存储器件中产生GDIL的原理的能带图。
由于沟道42与栅电极40的接合面如上所述不平整，因此在擦除操作中电场聚集在栅电极40的角部。因此，当在擦除操作中对选择晶体管的栅电极施加电压时，能带由于聚集在栅电极40角部的高电场而陡峭地弯曲。因此，电荷借助于能带至能带隧穿(bandto band tunneling)而从Ev移动至Ec。具体而言，根据本发明，由于位线或源极线与栅电极40延伸的区域之间的间距窄(即，
Figure BSA00000616756300061
)，故电荷易于移动。也就是，即使使用了未经掺杂的本征沟道42，也可以产生足够的GIDL。
图5是说明根据本发明的一个实施例的3D非易失性存储器件的擦除操作的时序图。
首先，将源极电压施加至位线BL或源极线SL，并且将用于产生GIDL的通过电压(pass voltage)施加至选择晶体管的栅电极SG。这里，根据一个例子，源极电压具有正值，而通过电压具有负值。具体而言，由于GIDL是由源极电压与通过电压之间的差而产生的，故根据一个例子，源极电压与通过电压之差为10V或更高。
当在选择晶体管的不平整沟道中产生了GIDL时，将擦除电压施加给存储器单元的栅电极(即，字线WL)，从而使空穴注入存储器单元的电荷陷阱层。这里，根据一个例子，擦除电压具有负值，并且绝对值大于通过电压。
图6是根据本发明的所述实施例的3D非易失性存储器件的特性图。
左侧的图示出了选择晶体管的沟道不具有不平整结构的3D非易失性存储器件的特性，而右侧的图示出了选择晶体管具有根据本发明的所述实施例的不平整结构的3D非易失性存储器件的特性。在图6中，X轴表示电压，Y轴表示电流。
右侧的图示出了，当对选择晶体管的栅电极40施加负电压时，流经存储器单元MC的沟道的电流量首先减小，随后急剧增加。因此，可以看出，由于电流量急剧地增加，故产生了GIDL。
同时，左侧的图揭示出，即使向选择晶体管的栅电极施加负压，流经存储器单元MC的沟道的电流量也不会增加(即，不产生GIDL)。
图7A至7G是说明根据本发明的第一实施例的制造3D非易失性存储器件的方法的剖视图。
如图7A所示，在衬底(未示出)之上形成层间电介质层(未示出)和管道栅70。刻蚀管道栅70以形成第一沟槽。在第一沟槽中掩埋第一牺牲层71。第一牺牲层71可以是氮化物层。第一沟槽用于形成U形沟道。根据一个例子，可以考虑到要在后续工艺中形成的第二沟道之间的间距来形成第一沟道。
在填充有第一牺牲层71的所得结构上交替地形成多个第一材料层和多个第二材料层。
层叠第一材料层和第二材料层以用于形成层叠在衬底之上的多个字线。第一材料层中的每个用于形成将字线彼此分隔开的层间电介质层，第二材料层中的每个用于通过随后的工艺形成字线。
第一材料层和第二材料层是由刻蚀选择性大的材料制成的。例如，第一材料层可以由层间电介质层或牺牲层形成，第二材料层可以由用于字线的导电层或牺牲层形成。
在第一实施例中，第一材料层是层间电介质层72，第二材料层是导电层73。
根据一个例子的层间电介质层72和导电层73每个具有
Figure BSA00000616756300071
至
Figure BSA00000616756300072
的厚度，并且可以通过CVD或ALD法来沉积。
根据一个例子，层叠的层间电介质层72和层叠的导电层73各自的数量可以通过考虑要沿着U形沟道层叠的存储器单元的数量来确定。导电层73用于形成存储器单元的栅电极(即，字线)，并且可以是多晶硅层。
如图7B所示，刻蚀所述多个层间电介质层72和所述多个导电层73，以形成与第一沟槽耦接的一对第二沟槽。第二沟槽用于形成U形沟道。根据一个例子，这两个第二沟道要被包括在U形沟道中。例如，这两个沟槽可以被形成为使得它们通过第一沟槽而耦接成U形，而同时暴露出掩埋在第一沟槽中的第一牺牲层71的表面。
在该图中，对被刻蚀的层间电介质层指定附图标记“72A”，对被刻蚀的导电层指定附图标记“73A”。
将第二牺牲层74掩埋在第二沟槽中。第二牺牲层74可以是氮化物层。因此，形成了掩埋有牺牲层的用于U形沟道的沟槽。
在刻蚀了通过第一沟槽而耦接的两个第二沟槽之间的多个层间电介质层72A和多个导电层73A之后，将绝缘层75掩埋在被刻蚀的区域中。因此，位于两侧的导电层73A被分离开，以使彼此水平地相邻的存储器单元的栅电极相互分离。
如图7C所示，在掩埋有绝缘层75的所得结构之上顺序地形成第一层间电介质层76、第一导电层77和第二层间电介质层78。它们用于形成与源极线耦接的第一选择晶体管以及与位线耦接的第二选择晶体管。第一选择晶体管形成在层叠成U形的多个存储器单元之中的位于一侧的最高的存储器单元之上，第二选择晶体管形成在层叠成U形的多个存储器单元之中的位于另一侧的最高的存储器单元之上。
第一导电层77用于形成第一选择晶体管和第二选择晶体管的栅电极，并且可以是已掺杂的掺杂多晶硅层。根据一个例子，要在第二层间电介质层78上形成掩模图案79。掩模图案79可以是氮化物层。
通过利用掩模图案79作为刻蚀阻挡部来刻蚀第二层间电介质层78、第一导电层77和第一层间电介质层76来形成用于沟道的沟槽T1，第二牺牲层74的表面通过所述沟槽T1而被暴露。这里，根据一个例子的刻蚀工艺为干法刻蚀工艺。
如图7D所示，使第一层间电介质层76和第二层间电介质层76的暴露于沟槽T1内壁的部分凹陷至期望的厚度。当如上所述选择性地使第一层间电介质层76和第二层间电介质层78凹陷时，形成了包括凹陷区域的用于沟道的沟槽T2。
根据一个例子，第一层间电介质层76和第二层间电介质层78的每个被凹陷等于
Figure BSA00000616756300081
Figure BSA00000616756300091
至
Figure BSA00000616756300092
的厚度。根据一个例子，凹陷工艺可以是湿法刻蚀工艺。
在此附图中，对被部分地凹陷的第一层间电介质层指定附图标记“76A”，对被部分地凹陷的第二层间电介质层指定附图标记“78A”。
如图7E所示，通过去除暴露于沟槽T2底部的第二牺牲层74和第一牺牲层71来形成用于U形沟道的沟槽T3。根据一个例子，去除第一牺牲层71和第二牺牲层74的工艺可以是湿法浸出(wet dip-out)工艺或剥离工艺。在此工艺中，还可以去除掩模图案79。
沟槽T3是第一沟槽、第二沟槽和用于沟道的沟槽T2结合在一起的所得结构，并且被用来形成构成一个串的U形沟道。
如图7F所示，在沟槽T3的内壁上顺序地形成电荷阻挡层、电荷陷阱层以及隧道绝缘层80。根据一个例子，可以在形成电荷阻挡层、电荷陷阱层以及隧道绝缘层80的每个之前和之后执行等离子体氮化工艺。在此附图中，出于简便的缘故，将电荷阻挡层、电荷陷阱层和隧道绝缘层图示为一个层。
电荷阻挡层的作用是防止电荷陷阱层所捕获的电荷沿栅电极的方向移动。电荷阻挡层可以由SiO2或SiO2化合物制成，或者可以由高电介质常数(高K)材料，诸如Al2O3、La2O3、HfO2、TiO2、ZrO2或其混合物制成。根据一个例子，电荷阻挡层的厚度可以为
Figure BSA00000616756300093
或更小，并且可以利用CVD法或ALD法来沉积。
电荷陷阱层作用为一种将电荷捕获在深能级陷阱部位或将电荷放电的数据储存部位。例如，电荷陷阱层可以是氮化物层，并且N∶Si的组成比可以受到控制。在一些实施例中，电荷陷阱层可以由多晶硅层形成。另外，可以利用CVD法和ALD法来沉积电荷陷阱层。
隧道绝缘层起到能量势垒层的作用，所述能量势垒层用于电荷的福勒-诺德海姆(Fowler-Nordheim，F-N)隧穿效应。隧道绝缘层可以是利用高温氧化(HTO)法、自由基氧化法或等离子体氧化法形成的氧化物层，或者也可以是利用CVD法或ALD法沉积而成。
在形成有电荷阻挡层、电荷陷阱层以及隧道绝缘层80的整个结构上形成用于沟道的层81，由此填充沟槽T3。层81可以是尚未掺杂的未掺杂多晶硅层，或者可以是已掺杂N型杂质的多晶硅层。例如，N型杂质可以包括As或P。根据一个例子，杂质的浓度为5E18原子/cm3或更低。
然后，通过执行抛光工艺直到暴露出第二层间电介质层78A的表面来形成U形沟道。因此，形成了在上部和下部具有突出部的选择晶体管的沟道CH3。选择晶体管的沟道CH3借助于掩埋在凹陷区域中的上突出部和下突出部而包围导电层77A的顶角部和底角部。
这里，根据一个例子，可以在抛光工艺之前或之后利用离子注入工艺将N型杂质掺杂到层81中。N型杂质可以包括As或P。根据一个例子，杂质的浓度可以是1E20原子/cm3或更高。另外，根据一个例子，注入杂质的结深度被设置为使得其不到达第一导电层77，也不与第一导电层77部分地重合。
然后，部分地刻蚀U形沟道中的第二层间电介质层78A、第一导电层77和第一层间电介质层76A，以形成用于将位于U形沟道的一个端部的第一选择晶体管ST1的栅电极与位于U形沟道的另一个端部的第二选择沟道ST2的栅电极相互分隔开的缝隙。将绝缘层82掩埋在所述缝隙中。在此附图中，对被刻蚀的第二层间电介质层指定附图标记“78B”，对被刻蚀的第一导电层指定附图标记“77A”，对被刻蚀的第一层间电介质层指定附图标记“76A”。
也可以在形成第一选择晶体管ST1和第二选择晶体管ST2之前将栅电极相互分离开。换言之，U形沟道中的第二层间电介质层78A，第一导电层77和第一层间电介质层76A被刻蚀以形成缝隙。在将绝缘层82掩埋到所述缝隙中之后，可以形成第一选择晶体管ST1和第二选择晶体管ST2。
因此，U形沟道由掩埋在第一沟槽中的第一沟道CH1、掩埋在第二沟槽中的第二沟道CH2以及掩埋在用于沟道的沟槽T2中的第三沟道CH3构成。另外，多个存储器单元MC沿着U形沟道层叠，并且第一选择晶体管ST1和第二选择晶体管ST2形成在层叠为U形的存储器单元MC之上。这里，所述多个存储器单元MC串联耦接在第一选择晶体管ST1与第二选择晶体管ST2之间以形成一个串。
如图7G所示，形成源极线SL，所述源极线SL与层叠成U形的多个存储器单元MC之中的位于一侧的存储器单元MC之上的第一选择晶体管ST1的沟道CH3耦接。形成位线BL，所述位线BL与层叠成U形的多个存储器单元MC之中的位于另一侧的存储器单元MC之上的第二选择晶体管ST2的沟道CH3耦接。
在第一实施例中，虽然形成一个串的第一选择晶体管ST1和第二选择晶体管ST2被图示为具有不平整的表面，但是示例性实施例并不局限于此。在本发明的一些实施例中，也可以是一个串所包括的两个选择晶体管ST1和ST2中仅有一个具有不平整结构的沟道。例如，可以是只是与源极线SL接合的第一选择晶体管ST1具有不平整结构的沟道。
另外，在第一实施例中，描述了由电荷阻挡层、电荷捕获层和隧道绝缘层形成第一选择晶体管ST1和第二选择晶体管ST2的栅绝缘层的例子，但是本发明并不局限于此。在本发明的一些实施例中，也可以形成用于所述多个存储器单元MC的电荷阻挡层、电荷陷阱层和隧道绝缘层，并可以形成用于选择晶体管ST的栅绝缘层。例如，用于所述多个存储器单元MC的电荷阻挡层、电荷陷阱层和隧道绝缘层可以由氧化物层、氮化物层和氧化物层形成。用于第一选择晶体管ST1和第二选择晶体管ST2的栅绝缘层可以由氧化物层形成。
另外，在第一实施例中，虽然描述的是交替地形成多个层间电介质层72和多个导电层73以形成多个存储器单元MC的例子，但示例性实施例并不局限于此。例如，可以交替地形成多个层间电介质层和多个牺牲层以形成用于U形沟道的沟槽。然后，可以通过去除牺牲层来形成控制栅电极。这将结合图12A至12H来进行描述。
图8A至图8D是根据本发明第二实施例的制造3D非易失性存储器件的方法的剖视图。
如图8A所示，在形成第一沟槽和第二沟槽之后，将第一牺牲层和第二牺牲层掩埋在第一沟槽和第二沟槽中。到此为止的工艺与结合图7A和7B所描述的第一实施例相同，因此不再赘述。在此附图中，附图标记“90”表示管道栅，“91”表示第一牺牲层，“92”表示层间电介质层，“93”表示导电层，“94”表示第二牺牲层，“95”表示绝缘层。
接着，在掩埋有绝缘层95的所得结构之上顺序地形成第一层间电介质层96、第一导电层97和第二层间电介质层98。根据一个例子，在可以第二层间电介质层98上形成掩模图案99。
然后，通过利用掩模图案99作为刻蚀阻挡部来刻蚀第二层间电介质层98而形成用于沟道的沟槽的上部T1，第一导电层97的表面经由所述上部T1而暴露。
如图8B所示，第二层间电介质层98的暴露于用于沟道的沟槽上部T1内壁的部分被凹陷至预期的厚度。根据一个例子，凹陷工艺可以是湿法刻蚀工艺。根据一个例子，可以在刻蚀选择性在第二层间电介质层98、掩模图案99和第一导电层97中大的条件下执行凹陷工艺，使得仅选择性地凹陷第二层间电介质层98。因此，用于沟道的沟槽的每个上部的宽度延长(参见T2)。在此附图中，对被部分凹陷了的第二层间电介质层98指定附图标记“98A”。
如图8C所示，利用掩模图案99作为刻蚀阻挡部来刻蚀第一导电层97和第一层间电介质层96，从而形成用于沟道的沟槽的下部。根据一个例子，刻蚀工艺可以是干法刻蚀工艺。因此，形成了用于沟道的沟槽T3，其中的每个具有第二层间电介质层98A被进一步选择性凹陷了的凹陷区域。在此附图中，对被刻蚀了的导电层指定附图标记“97A”，对被刻蚀了的第一层间电介质层指定附图标记“96A”。
如图8D所示，去除暴露于用于沟道的沟槽T3的底表面的第二牺牲层94和第一牺牲层91，以形成用于U形沟道的沟槽。然后，在沿着沟槽的内表面顺序地形成电荷阻挡层、电荷陷阱层以及隧道绝缘层100之后，将用于沟道的层101掩埋在用于U形沟道的沟槽中。因此，形成了选择晶体管的沟道CH3，并且形成了包括选择晶体管的沟道CH3以及多个存储器单元的沟道CH1和CH2的U形沟道。
选择晶体管的沟道CH3的上部掩埋在凹陷区域中，并且被配置为包围选择晶体管的栅电极(即，导电层97A的顶角部)。
然后，刻蚀U形沟道内的第二层间电介质层98A、第一导电层97A和第一层间电介质层96A，以形成缝隙。因此，位于U形沟道两个端部的选择晶体管的栅电极由缝隙相互分隔开。然后，将绝缘层102掩埋在缝隙中。在一些实施例中，可以通过刻蚀U形沟道内的第二层间电介质层98A、第一导电层97A和第一层间电介质层96A来形成缝隙。在将绝缘层102掩埋到缝隙中之后，可以形成第一选择晶体管ST1和第二选择晶体管ST2。
形成位线BL和源极线SL，并且所述位线BL和源极线SL与选择晶体管ST1和ST2各自的沟道耦接。
根据第二实施例，通过仅凹陷第二层间电介质层98A而仅在例如沟道的上部形成突出部。因此，电场仅聚集在例如选择晶体管的栅电极的顶角部。因此，可以防止形成在选择晶体管之下的存储器单元的栅电极受到聚集在栅电极角部的强电场的影响。
图9A和图9B是说明根据本发明的第三实施例的制造3D非易失性存储器件的方法的剖视图。具体而言，以下将描述制造具有完全沟槽型U形沟道的非易失性存储器件的方法。
如图9A所示，形成用于U形沟道的沟槽。到此为止的工艺与结合第一实施例的图7A至7E所述的相同，因此不再赘述，在此附图中，附图标记“110”表示管道栅，“111”表示层间电介质层，“112”表示导电层，“113”表示绝缘层，“114”表示第一层间电介质层，“115”表示第一导电层，“116”表示第二层间电介质层。
沿着沟槽的内表面形成电荷阻挡层、电荷陷阱层以及隧道绝缘层117。然后，在形成有电荷阻挡层、电荷陷阱层以及隧道绝缘层117的整个表面上形成用于沟道的层118。根据一个例子，层118的沉积厚度可以被控制为使得沟槽的中央区域开放。例如，沉积厚度可以是至
Figure BSA00000616756300132
如图9B所示，将绝缘层119掩埋在形成有层118的沟槽中。绝缘层119可以是利用高温氧化(HTO)工艺形成的氧化物层、原硅酸四乙酯(TEOS)层、旋涂电介质(SOD)层、或旋涂玻璃(SOG)层。
因此，选择晶体管ST形成在沿着U形沟道层叠的存储器单元MC之上，存储器单元MC层叠成U形。U形沟道包括多个存储器单元MC的沟道CH1和CH2以及选择晶体管ST的沟道CH3，这些沟道全部具有沟槽状。
然后，刻蚀U形沟道内的第二层间电介质层116、第一导电层115和第一层间电介质层114。将绝缘层120掩埋在被刻蚀的区域中。在此附图中，对被刻蚀的第二层间电介质层指定附图标记“116A”，对被刻蚀的第一导电层指定附图标记“115A”，对被刻蚀的第一层间电介质层指定附图标记“114A”。
形成位线BL和源极线SL，所述位线BL和源极线SL耦接至选择晶体管ST各自的沟道。
根据第三实施例，虽然形成的是完全沟槽型沟道结构，但是可以通过第二层间电介质层116被凹陷的区域来增加沟道面积。因此，由于增加了沟道与位线之间的接触面积或沟道与源极线之间的接触面积，故可以减小接触电阻。
在第三实施例中，虽然描述的是利用第一实施例来形成具有不平整结构的沟道的方法，但是这仅仅是出于说明的目的，本发明并不局限于此。还可以将根据第二实施例的形成具有不平整结构的沟道的方法应用于根据第三实施例的方法中。
图10A和图10B是说明根据本发明的第四实施例的制造3D非易失性存储器件的方法的剖视图。具体而言，以下将描述制造具有部分沟槽型U形沟道的非易失性存储器件的方法。
如图10A所示，形成用于U形沟道的沟槽。到此为止的工艺与以上结合根据第一实施例的图7A至7E所述的相同，因此不再赘述。在此附图中，附图标记“130”表示管道栅，“131”表示层间电介质层，“132”表示导电层，“133”表示绝缘层，“134”表示第一层间电介质层，“135”表示第一导电层，“136”表示第二层间电介质层。
沿着沟槽的内表面形成电荷阻挡层、电荷捕获层以及隧道绝缘层137。在形成有电荷阻挡层、电荷陷阱层以及隧道绝缘层137的沟槽的整个表面上形成用于沟道的层138。将绝缘层139掩埋在形成有层138的沟槽中。
如图10B所示，回蚀(etch back)绝缘层139使得选择晶体管的沟道区开放。在此附图中，对被回蚀的绝缘层指定附图标记“139A”。然后，将用于沟道的层140掩埋在被回蚀的区域中，由此完成选择晶体管的沟道，所述沟道包括用于沟道的层140和用于沟道的层138。
因此，选择晶体管ST形成在沿着U形沟道的多个存储器单元MC之上，而存储器单元MC层叠成U形。这里，U形沟道包括存储器单元MC的沟道CH1和CH2以及选择晶体管ST的沟道CH3。存储器单元MC的沟道CH1和CH2具有沟槽状，层140具有直到选择晶体管ST的沟道CH3的中央区域的掩埋形式。
然后，刻蚀U形沟道内的第二层间电介质层136、第一导电层135和第一层间电介质层134。将绝缘层141掩埋在被刻蚀的区域中。在此附图中，对被刻蚀的第二层间电介质层指定附图标记“136A”，对被刻蚀的第一导电层指定附图标记“135A”，对被刻蚀的第一层间电介质层指定附图标记“134A”。
形成位线BL和源极线SL，并且所述位线BL和源极线SL与选择晶体管各自的沟道耦接。
在第四实施例中，虽然描述的利用第一实施例来制造具有不平整结构的沟道的方法，但是这仅仅是出于说明的目的，本发明并不局限于此。也可以将根据第二实施例的形成具有不平整结构的沟道的方法应用到根据第四实施例的方法中。
图11A和图11B每个图示说明了根据本发明的第五实施例的制造3D非易失性存储器件的方法的剖视图。具体而言，图11A和图11B每个图示了垂直沟道型非易失性存储器件的剖视图。
在包括源极线(未示出，但位于第一层间电介质层151之下并用于与沟道层155耦接)的衬底150之上顺序地形成第一层间电介质层151、第一导电层152和第二层间电介质层153，随后刻蚀第一层间电介质层151、第一导电层152和第二层间电介质层153以形成用于沟道的沟槽。暴露于沟槽内壁的第一层间电介质层151和第二层间电介质层153被凹陷至预期的厚度，从而形成用于沟道的沟槽，所述沟槽包括第一层间电介质层151和第二层间电介质层153被选择性地凹陷了的凹陷区域。
沿着包括凹陷区域的沟槽的内表面形成栅绝缘层154。然后，执行用于使衬底150暴露于沟槽底部的回蚀工艺。然后，将用于沟道的层155掩埋在沟槽中，以形成下选择晶体管LST的沟道。这里，掩埋在凹陷区域中的下选择晶体管LST的沟道的上突伸部和下突伸部包围导电层152(即，栅电极的顶角部和底角部)。
在形成有下选择晶体管LST的所得结构之上交替地形成多个层间电介质层156和多个导电层157。刻蚀所述多个层间电介质层156和所述多个导电层157以形成第一沟槽，所述下选择晶体管LST的沟道经由所述第一沟槽暴露。在第一沟槽的内壁之上顺序地形成电荷阻挡层、电荷陷阱层以及隧道绝缘层158。然后，将用于沟道的层159掩埋在第一沟槽中。因此，层叠了多个存储器单元MC，并且所述多个存储器单元MC沿着从衬底150突伸出来的沟道形成。
可以取代导电层157而形成牺牲层(例如，氮化物层)。在此情况下，在形成电荷阻挡层、电荷陷阱层、隧道绝缘层和沟道之后，可以去除牺牲层，随后可以形成控制栅电极。
在形成有所述多个存储器单元MC的所得结构之上顺序地形成第三层间电介质层160、第二导电层161和第四层间电介质层162，随后刻蚀第三层间电介质层160、第二导电层161和第四层间电介质层162以形成用于沟道的沟槽。在将栅绝缘层163形成在沟槽的内壁上之后，如图11A所示，在用于沟道的沟槽内形成用于沟道的层164。替代地，在图11B中，通过以下工艺将第三层间电介质层160和第四层间电介质层162凹陷：利用第四层间电介质层162上的掩模图案并利用所述掩模图案刻蚀第四层间电介质层162，随后将第四层间电介质层162凹陷(即，以与第一电介质层151和第二电介质层153相同的方式被凹陷)。以两种方式中的任何一种，形成上选择晶体管UST。这里，可以单独地形成绝缘层163、158和154，或通过在贯穿相应层而组合的单一的沟道上形成绝缘层而一次地同时形成绝缘层163、158和154。同样地，可以单独地形成绝缘层164、159和155，或通过在贯穿相应层而组合的单一的沟道上形成绝缘层而一次地同时形成绝缘层163、158和154。这里，可以单独地或同时将第三层间电介质层160和第四层间电介质层162凹陷。
在第五实施例中，已描述了利用第一实施例来形成具有不平整结构的沟道的方法，但这仅是出于说明的目的，本发明并不局限于此。也可以将根据第二实施例的形成不平整结构的沟道的方法应用于根据第五实施例的方法中。
另外，已描述的例子是仅用于例如下选择晶体管LST的沟道具有不平整结构。但是，举例而言，可以是仅用于上选择晶体管UST的沟道具有不平整结构，或可以是用于上选择晶体管UST以及下选择晶体管LST的沟道都具有不平整结构。
图12A至12H是说明根据本发明的第六实施例的制造3D非易失性存储器件的方法的剖视图。在根据第六实施例的制造方法中，交替地层叠多个层间电介质层和多个牺牲层以形成U形沟道，最终的非易失性存储器件与根据第一实施例的非易失性存储器件具有大体相同的结构。
如图12A所示，刻蚀管道栅170以形成第一沟槽，并用第一牺牲层171来填充第一沟槽。第一牺牲层171可以是氧化物层或氮化物层。
在填充有第一牺牲层171的所得结构之上交替地形成多个第一材料层和多个第二材料层173。
例如，第一材料层可以是牺牲层、诸如未掺杂的多晶硅层或未掺杂的非晶硅层，第二材料层可以是用于字线的导线层、诸如掺杂的多晶硅层或掺杂的非晶硅层。这里，术语“掺杂”的意思是掺杂了诸如硼(B)的杂质，术语“未掺杂”的意思是尚未掺杂。
对于另一个例子，第一材料层可以是层间电介质层、诸如氧化物层，第二材料层可以是牺牲层、诸如氮化物层。
在第六实施例中，下文假设第一材料层是层间电介质层172，第二材料层是第二牺牲层173。在一些实施例中，层间电介质层172可以由氮化物层形成，第二牺牲层173可以由氧化物层形成。
如图12B所示，刻蚀所述多个层间电介质层172和所述多个第二牺牲层173，以形成与第一沟槽耦接的一对第二沟槽。
在第二沟槽的内壁上形成第一保护层174。例如，可以通过以下工艺来形成第一保护层174：在形成有第二沟槽的所得结构的整个表面上形成保护材料的层，并且随后执行干法刻蚀工艺，使得保护材料的层例如仅保留在第二沟槽的内壁上。根据一个例子，第一保护层174由比第一牺牲层171、层间电介质层172、第二牺牲层173以及将在后续工艺中形成的第三牺牲层具有更大的刻蚀选择性的材料制成。例如，第一保护层174可以由TiN层形成。
将第三牺牲层175掩埋在形成有第一保护层174的第二沟槽中。第三牺牲层175可以是氧化物层或氮化物层。
如图12C所示，在掩埋有第三牺牲层175的所得结构之上形成第一层间电介质层176、第四牺牲层177和第二层间电介质层178。在第二层间电介质层178上形成掩模图案179。掩模图案179可以是氮化物层。另外，第四牺牲层177可以由与第二牺牲层172A相同的材料制成。
利用掩模图案179作为刻蚀阻挡部来刻蚀第二层间电介质层178、第四牺牲层177和第一层间电介质层176，由此形成用于沟道的沟槽T1，第三牺牲层175的表面经由所述沟槽T1而暴露。
如图12D所示，将暴露于沟槽T1内壁的第一层间电介质层176和第二层间电介质层178凹陷至预定的厚度，由此形成包括凹陷区域的、用于沟道的沟槽T2。在此附图中，对被凹陷至预定厚度的第一层间电介质层指定附图标记“176A”，对被凹陷至预定厚度的第二层间电介质层指定附图标记“178A”。
在沟槽T2的内壁上形成第二保护层180。第二保护层180可以由与第一保护层174相同的材料制成。
如图12E所示，去除暴露在沟槽T2底部的第三牺牲层175和第一牺牲层171，以形成用于U形沟道的沟槽T3。这里，举例而言，可以借助于形成在沟槽T2内壁上的第一保护层174和第二保护层180而仅选择性去除第一牺牲层171和第三牺牲层175。
然后，去除保留在沟槽T3内壁上的第一保护层174和第二保护层180。例如，利用剥离工艺来去除第一保护层174和第二保护层180。
如图12F所示，在沟槽T3的内壁之上顺序地形成电荷阻挡层、电荷陷阱层以及隧道绝缘层181。然后，在整个表面上形成用于沟道的层182以填充沟槽T3。然后，执行抛光工艺直到暴露第二层间电介质层178A的表面为止，由此形成U形沟道。
然后，刻蚀U形沟道内的第二层间电介质层178A、第四牺牲层177、第一层间电介质层176A、所述多个层间电介质层172A以及所述多个第二牺牲层173A，以形成用于去除牺牲层的缝隙T4。根据一个例子，缝隙T4的深度可以形成为能够使第四牺牲层177和所述多个第二牺牲层173A全部被暴露的程度。
在此附图中，对被刻蚀的第二层间电介质层指定附图标记“178B”，对被刻蚀的第四牺牲层指定附图标记“177A”，对被刻蚀的第一层间电介质层指定附图标记“176B”，对被刻蚀的所述多个层间电介质层指定附图标记“172B”，对被刻蚀的所述多个第二牺牲层指定附图标记“173B”。
如图12G所示，去除在缝隙T4的内壁上暴露的第四牺牲层177A和所述多个第二牺牲层173B。已去除了第二牺牲层173B的区域被称为“字线区域”，因为在后续工艺中要形成字线；已去除了第四牺牲层177A的区域被称为“选择线区域”，因为在后续工艺中要形成选择线。在此附图中，对由字线区域和选择线区域延长的、用于去除牺牲层的缝隙指定附图标记“T5”。
如图12H所示，用导电层填充所述多个字线区域和所述多个选择线区域，以形成多个字线183和多个选择线184。例如，可以通过用导电层来填充缝隙T5、并随后执行回蚀工艺来形成多个字线183和所述多个选择线184。导电层可以是金属层。
将绝缘层185掩埋在形成有所述多个字线183和所述多个选择线184的沟槽中。
然后，形成源极线SL，所述源极线SL与层叠成U形的多个存储器单元MC之中的形成在一侧的存储器单元MC之上的第一选择晶体管ST1的沟道CH3耦接。形成位线BL，所述位线BL与层叠成U形的多个存储器单元MC之中的形成在另一侧的存储器单元MC之上的第二选择晶体管ST2的沟道CH3耦接。
另外，如上所述，第一材料层可以是牺牲层，第二材料层可以是导电层。在此情况下，在形成缝隙之后去除第一材料层，并在通过去除第一材料层所形成的区域中形成绝缘层。
另外，在第六实施例中，描述的例子是利用牺牲层来形成所述多个存储器单元MC、第一选择晶体管ST1和第二选择晶体管ST2。然而，根据另一实施例，可以仅使用牺牲层中的一些。例如，可以利用以上结合第六实施例所述的牺牲层来形成所述多个存储器单元MC，并且可以利用以上结合第一实施例和第二实施例所述的导电层来形成第一选择晶体管ST1和第二选择晶体管ST2。即，可以对第一实施例至第六实施例进行组合来实施。
本发明的示例性实施例可以提供包括选择晶体管的3D非易失性存储器件，所述选择晶体管每个具有包围栅电极角部的沟道突伸部，换言之，可以提供具有栅电极突伸进沟道并包围沟道的整个表面的栅极包围结构的3D非易失性存储器件。
如上所述，由于选择晶体管的沟道的上部或下部突伸出来并包围栅电极的顶角部或底角部，因此栅电极与选择晶体管的沟道的接合面可以不平整。因此，由于电场聚集在突伸进沟道的栅电极的角部，可以借助于能带弯曲而易于产生GIDL。因此，在不用形成掺杂有高浓度N型杂质的沟道的情况下、或在不用向位线或源极线提供高电压的情况下，就能够充分满足利用本征沟道来产生GIDL的条件。此外，由于选择晶体管的沟道上部突伸出来并且沟道的上部面积增加，可以充分保证与位线或源极线的接触面积。
根据本发明，在编程或擦除操作中，存储器单元的阈值电压可以充分地偏移。即，可以保证8V或更高的编程-擦除窗口。因此，可以提高3D非易失性存储器件的擦除速度，因此可以实现多电平单元(MLC)驱动。

Claims (24)

1.一种非易失性存储器件，包括：
多个存储器单元，所述多个存储器单元沿着从衬底突伸出来的沟道层叠；
第一选择晶体管，所述第一选择晶体管与所述多个存储器单元的一个端部连接；
第一层间电介质层，所述第一层间电介质层用于耦接在源极线与所述第一选择晶体管之间；以及
第二层间电介质层，所述第二层间电介质层设置在所述第一选择晶体管与所述多个存储器单元的另一个端部之间，并且被配置为包括第一凹陷区域。
2.如权利要求1所述的非易失性存储器件，其中，所述第一层间电介质层包括第二凹陷区域。
3.如权利要求1所述的非易失性存储器件，还包括：
第二选择晶体管，所述第二选择晶体管与所述多个存储器单元的所述另一个端部连接；
第三层间电介质层，所述第三层间电介质层设置在所述第二选择晶体管与所述多个存储器单元的所述另一个端部之间；以及
第四层间电介质层，所述第四层间电介质层用于耦接在所述第二选择晶体管与位线之间，并且被配置为包括第三凹陷区域。
4.如权利要求3所述的非易失性存储器件，其中，所述第三层间电介质层包括第四凹陷区域。
5.如权利要求1所述的非易失性存储器件，还包括掩埋在沟道中央的绝缘层。
6.如权利要求1所述的非易失性存储器件，其中，所述沟道为U形沟道，所述U形沟道包括掩埋在管道栅中的第一沟道、以及与所述第一沟道耦接的一对第二沟道。
7.一种制造非易失性存储器件的方法，所述方法包括以下步骤：
在衬底之上顺序地形成第一层间电介质层、第一导电层和第二层间电介质层；
通过刻蚀所述第二层间电介质层、所述第一导电层和所述第一层间电介质层来形成用于沟道的沟槽，其中，所述第二层间电介质层包括第一凹陷区域；
在所述沟槽的内壁上形成第一栅绝缘层；以及
在所述第一栅绝缘层之上形成所述沟道。
8.如权利要求7所述的方法，其中，形成所述沟槽的步骤包括以下步骤：
在所述第二层间电介质层上形成掩模图案；
通过利用所述掩模图案作为刻蚀阻挡部来刻蚀所述第二层间电介质层，以便暴露出所述第一导电层的表面；
通过刻蚀所述第二层间电介质层来形成所述第一凹陷区域；以及
利用所述掩模图案作为刻蚀阻挡部来刻蚀所述第一导电层和所述第一层间电介质层。
9.如权利要求7所述的方法，其中，所述第一层间电介质层包括通过刻蚀所述第一层间电介质层而形成的第二凹陷区域。
10.如权利要求7所述的方法，还包括以下步骤：
在形成所述第一选择晶体管的所述第一沟道之后，在所述第一选择晶体管之上形成包括存储器单元沟道的多个存储器单元；
在形成有所述多个存储器单元的结构之上形成第三层间电介质层、第二导电层和第四层间电介质层；
在所述第四层间电介质上形成掩模图案；
通过利用所述掩模图案作为刻蚀阻挡部来刻蚀所述第四层间电介质层而形成沟槽，以便暴露出所述第二导电层的表面；
通过刻蚀暴露的所述第四层间电介质层来形成第三凹陷区域；以及
通过利用所述掩模图案作为刻蚀阻挡部来刻蚀所述第二导电层和所述第三层间电介质层而延长所述沟槽。
11.如权利要求7所述的方法，还包括以下步骤：
在所述第一选择晶体管之上形成包括存储器单元沟道的多个存储器单元；
在包括所述多个存储器单元的结构之上形成第三层间电介质层、第二导电层和第四层间电介质层；
在所述第四层间电介质层上形成掩模图案；
通过利用所述掩模图案作为刻蚀阻挡部来刻蚀所述第四层间电介质层、所述第二导电层和所述第三层间电介质层而形成沟槽；以及
刻蚀在所述沟槽内壁上暴露的所述第三层间电介质层和所述第四层间电介质层，使得所述第三层间电介质层包括第四凹陷区域并且所述第四层间电介质层包括第三凹陷区域。
12.如权利要求10所述的方法，其中，形成所述多个存储器单元的步骤包括以下步骤：
在包括所述第一沟道的所述第一选择晶体管之上交替地形成多个第一材料层和多个第二材料层；
通过刻蚀所述第一材料层和所述第二材料层来形成贯穿所述第一材料层和所述第二材料层的所述沟槽；以及
在所述沟槽的内壁之上形成电荷阻挡层、电荷陷阱层和隧道绝缘层。
13.如权利要求12所述的方法，其中，形成所述多个存储器单元的步骤还包括以下步骤：
通过刻蚀所述第一材料层和所述多个第二材料层来形成缝隙；
去除在所述缝隙的内壁上暴露的所述第二材料层；以及
在通过去除所述第二材料层而形成的区域中形成多个选择线或多个字线。
14.如权利要求13所述的方法，还包括以下步骤：
在形成贯穿所述第一材料层和所述第二材料层的所述沟槽之后，形成电荷阻挡层、电荷陷阱层和隧道绝缘层。
15.一种制造3D非易失性存储器件的方法，所述方法包括以下步骤：
形成多个存储器单元，所述多个存储器单元包括掩埋在管道栅中的第一沟道、以及与所述第一沟道耦接的一对第二沟道；
在包括所述一对第二沟道中的一个的多个存储器单元之上形成第一层间电介质层、第一导电层和第二层间电介质层；
通过刻蚀所述第二层间电介质层、所述第一导电层和所述第一层间电介质层来形成用于沟道的沟槽，其中，所述第二层间电介质层包括第一凹陷区域；
在所述沟槽的内壁上形成栅绝缘层；以及
在所述栅绝缘层之上形成所述沟道。
16.如权利要求15所述的方法，其中，形成所述沟槽的步骤包括以下步骤：
在所述第二层间电介质层上形成掩模图案；
利用所述掩模图案作为刻蚀阻挡部来刻蚀所述第二层间电介质层，以便暴露出所述第一导电层的表面；
通过刻蚀所述第二层间电介质层来形成所述第一凹陷区域；以及
利用所述掩模图案作为刻蚀阻挡部来刻蚀所述第一导电层和所述第一层间电介质层。
17.如权利要求15所述的方法，其中，所述第一层间电介质层包括通过刻蚀所述第一层间电介质层而形成的第二凹陷区域。
18.如权利要求15所述的方法，还包括以下步骤：
在多个存储器单元之上顺序地形成第三层间电介质层、第二导电层和第四层间电介质层；
在所述第四层间电介质层上形成掩模图案；
通过利用所述掩模图案作为刻蚀阻挡部来刻蚀所述第四层间电介质层而形成沟槽，以便暴露出所述第二导电层的表面。
通过刻蚀所述暴露的第四层间电介质层来形成第三凹陷区域；以及
通过利用所述掩模图案作为刻蚀阻挡部来刻蚀所述第二导电层和所述第三层间电介质层而延长所述沟槽。
19.如权利要求15所述的方法，还包括以下步骤：
在多个存储器单元之上顺序地形成第三层间电介质层、第二导电层和第四层间电介质层；
在所述第四层间电介质层上形成掩模图案；
通过利用所述掩模图案作为刻蚀阻挡部来刻蚀所述第四层间电介质层、所述第二导电层和所述第三层间电介质层而形成沟槽；
刻蚀在所述沟槽的内壁上暴露的所述第三层间电介质层和所述第四层间电介质层，使得所述第三层间电介质层包括第四凹陷区域并且所述第四层间电介质层包括第三凹陷区域。
20.如权利要求15所述的方法，其中，形成所述沟槽的步骤还包括以下步骤：
在包括所述一对第二沟道中的另一个的多个存储器单元之上形成第三层间电介质层、第二导电层和第四层间电介质层；以及
通过刻蚀所述第二层间电介质层、所述第一导电层、所述第一层间电介质层、以及所述第四层间电介质层、所述第二导电层和所述第三层间电介质层，来形成沟槽，其中，所述第二层间电介质层包括第一凹陷区域，所述第四层间电介质层包括第三凹陷区域。
21.如权利要求15所述的方法，其中，形成所述多个存储器单元的步骤包括以下步骤：
通过刻蚀所述管道栅来形成第一沟槽；
在所述第一沟槽内形成第一牺牲层；
在形成有所述第一牺牲层的结构之上交替地形成多个第一材料层和多个第二材料层；
通过刻蚀所述多个第一材料层和所述多个第二材料层来形成暴露所述第一牺牲层的一对第二沟槽；
去除暴露在所述第二沟槽的底部的所述第一牺牲层；
在所述第一沟槽和所述第二沟槽的内表面上形成电荷阻挡层、电荷陷阱层和隧道绝缘层；以及
通过在所述隧道绝缘层之上形成所述沟道材料而形成所述第一沟道和所述一对第二沟道。
22.如权利要求15所述的方法，其中，形成所述多个存储器单元的步骤包括以下步骤：
通过刻蚀所述管道栅来形成第一沟槽；
在所述第一沟槽内形成第一牺牲层；
在形成有所述第一牺牲层的结构之上交替地形成多个第一材料层和多个第二材料层；
通过刻蚀所述多个第一材料层和所述多个第二材料层来形成暴露所述第一牺牲层的一对第二沟槽；
去除暴露在所述第二沟槽的底部的所述第一牺牲层；
通过在所述第一沟槽和所述一对第二沟槽内形成用于沟道的层来形成所述第一沟道和所述一对第二沟道；
通过刻蚀所述多个第一材料层和所述多个第二材料层来形成缝隙；
去除在所述缝隙的内壁上暴露的所述多个第二材料层；以及
在通过去除所述多个第二材料层而形成的区域中形成多个选择线或多个字线。
23.如权利要求22所述的方法，还包括以下步骤：
在去除所述多个第二材料层之前，形成电荷阻挡层、电荷陷阱层和隧道绝缘层。
24.如权利要求22所述的方法，还包括以下步骤：在去除所述第一牺牲层之前，在所述一对第二沟槽的内壁上形成保护层。
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