KR101873181B1 - 하이-k 전하 트래핑 층을 갖는 메모리 셀을 형성하는 방법 - Google Patents
하이-k 전하 트래핑 층을 갖는 메모리 셀을 형성하는 방법 Download PDFInfo
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Abstract
하이-k 전하 저장 영역을 가지는 메모리 셀들을 갖는 비휘발성 저장 디바이스는 물론, 제조 방법들이 개시되어 있다. 전하 저장 영역은 3개 이상의 유전체 재료 층들을 갖는다. 적어도 하나의 층이 하이-k 재료이다. 하이-k 층(들)은 Si3N4에 비해 더 높은 트랩 밀도를 갖는다. 전하 저장 영역 내의 하이-k 유전체들은 메모리 셀 채널과의 용량성 결합을 향상시키고, 이는 메모리 셀 전류, 프로그래밍 속도, 및 소거 속도를 개선시킬 수 있다. 전하 저장 영역은 하이-로우-하이 전도 밴드 오프셋을 가지며, 이는 데이터 유지를 개선시킬 수 있다. 전하 저장 영역은 로우-하이-로우 가전자 밴드 오프셋을 가지며, 이는 소거를 개선시킬 수 있다.
Description
본 기술은 비휘발성 메모리에 관한 것이다.
한 유형의 비휘발성 메모리 셀은 정보를 저장하기 위해 전하 트래핑 영역을 사용한다. 일 예로서, 메모리 셀은 메모리 셀 채널에 인접한 막들의 스택을 갖는 트랜지스터이다. 채널로부터 멀어지는 방향으로 가면서, 터널 유전체(tunnel dielectric), 전하 트래핑 영역(charge trapping region), 차단 산화물(blocking oxide), 및 제어 게이트(control gate)가 있다. 메모리 셀은 전자들을 메모리 셀 채널로부터 전하 트래핑 영역 내로 주입(inject)하는 것에 의해 프로그래밍되고, 전하 트래핑 영역에서 전자들이 트래핑되어 저장된다. 이 저장된 전하는 이어서 검출가능한 방식으로 셀의 문턱 전압을 변화시킨다. 셀은 정공들을 채널로부터 전하 트래핑 영역 내로 주입하는 것에 의해 소거(erase)될 수 있고, 전하 트래핑 영역에서 정공들은 전자들과 재결합하며, 그로써 저장된 전하를 "상쇄(cancel)" 또는 감소시킨다. 셀은 또한 전하 트래핑 영역으로부터 전자들을 추출하는 것에 의해, 예컨대, 전자들이 전하 트래핑 영역으로부터 채널로 터널링하게 만드는 전계를 인가하는 것에 의해 소거될 수 있다. 이상의 2개의 메커니즘들의 조합에 의해 셀이 소거될 수 있다.
유사한 도면 번호가 부기된 요소들은 상이한 도면들에서의 공통의 컴포넌트들을 지칭한다.
도 1은 NAND 스트링(NAND string)의 회로 표현을 나타낸 도면.
도 2a는 반도체 기판 상에 형성된 2D NAND 스트링의 단면도.
도 2b는 도 2a로부터의 메모리 셀(318)의 일 실시예의 추가 상세들을 나타낸 도면.
도 2c는 3D 적층형 비휘발성 메모리 디바이스의 사시도.
도 3a는 U자 형상의 NAND 스트링들을 포함하는 도 2c의 블록(BLK0)의 일 실시예를 나타낸 도면.
도 3b는 도 3a의 3D 비휘발성 메모리 디바이스의 블록 중 도 3a의 NAND 스트링들의 SetA0의 단면도.
도 4a는 직선형 NAND 스트링들을 포함하는 도 2c의 블록(BLK0)의 일 실시예를 나타낸 도면.
도 4b는 직선형 스트링들을 갖는 도 4a의 3D 비휘발성 메모리 디바이스의 블록의 단면도.
도 4c는 직선형 스트링들을 갖는 3D 비휘발성 메모리 디바이스의 블록의 단면도.
도 5a는 드레인측 선택 트랜지스터(SGD0) 및 메모리 셀(MC6,0)을 보여주는, 도 4c의 열(C0)의 영역(669)의 확대도.
도 5b는 도 5a의 열(C0)의 단면도.
도 6a 및 도 6b는 도 5a 및 도 5b의 실시예에 대한 대안의 실시예를 나타낸 도면.
도 7a는 차단 층(blocking layer), 전하 트래핑 층(charge trapping layer), 터널 유전체 층(tunnel dielectric layer), 및 반도체 채널의 일 실시예의 추가 상세들을 나타낸 도면.
도 7b는 일 실시예의 반도체 채널과 비트 라인(bit line) 및 소스 라인(source line) 사이의 전기적 연결들을 나타낸 도면.
도 8a는 메모리 셀의 일 실시예의 에너지 밴드 다이어그램(energy band diagram)을 나타낸 도면.
도 8b는 프로그래밍 중인 메모리 셀의 일 실시예에 대한 에너지 밴드 다이어그램을 나타낸 도면.
도 8c는 소거 중인 메모리 셀의 일 실시예에 대한 에너지 밴드 다이어그램을 나타낸 도면.
도 8d는 개선된 데이터 유지를 보여주는 메모리 셀의 일 실시예에 대한 에너지 밴드 다이어그램을 나타낸 도면.
도 9a는 메모리 셀의 일 실시예의 에너지 밴드 다이어그램을 나타낸 도면.
도 9b는 전하 저장 층들 중 2개는 하이-k 유전체(high-k dielectric)이지만 전하 저장 층들 중 하나는 미드-k 유전체(mid-k dielectric)인 메모리 셀의 일 실시예의 에너지 밴드 다이어그램을 나타낸 도면.
도 9c는 전하 저장 층들 중 3개가 하이-k 유전체인 메모리 셀의 일 실시예의 에너지 밴드 다이어그램을 나타낸 도면.
도 9d는 전하 저장 층들 중 3개가 하이-k 유전체인 메모리 셀의 일 실시예의 에너지 밴드 다이어그램을 나타낸 도면.
도 9e는 전하 저장 층들 중 3개가 하이-k 유전체인 메모리 셀의 일 실시예의 에너지 밴드 다이어그램을 나타낸 도면.
도 10은 하이-k 전하 저장 영역을 갖는 메모리 디바이스를 제조하는 공정의 일 실시예의 플로차트.
도 11은 전하 저장 영역이 하이-k 유전체를 포함하는 3D 메모리 어레이를 제조하는 공정의 일 실시예의 플로차트.
도 12a 내지 도 12k는 도 11의 다양한 단계들 이후의 결과들을 나타낸 도면.
도 13a는 중간 전하 트래핑 층이 ZrO2인 공정의 일 실시예에 대한 온도 대 시간의 그래프를 나타낸 도면.
도 13b는 도 13a의 그래프에 대응하는 공정의 플로차트.
도 13c는 계면 트랩 밀도(interface trap density)를 감소시키고 그리고/또는 제어할 수 있는 일 실시예의 단계들의 플로차트.
도 13d는 입방정계상(cubic phase) 또는 정방정계상(tetragonal phase)을 안정화시킬 수 있는, 중간 하이-k 층 ZrO2에 양이온을 첨가하는 일 실시예의 플로차트.
도 13e는 k-값을 증가시킬 수 있는, 중간 하이-k 층 ZrO에 알루미늄을 첨가하는 일 실시예의 플로차트.
도 13f는 중간 하이-k 층 ZrO에 깊은 트랩(deep trap)들을 생성하는 일 실시예의 플로차트.
도 14a는 2D NAND 셀이 4개의 막들을 갖는 전하 저장 영역을 가지는 일 실시예를 나타낸 도면.
도 14b는 3D NAND 셀이 4개의 막들을 갖는 전하 저장 영역을 가지는 일 실시예를 나타낸 도면.
도 15는 하나 이상의 메모리 다이들 또는 칩들을 포함할 수 있는 비휘발성 저장 디바이스를 나타낸 도면.
도 1은 NAND 스트링(NAND string)의 회로 표현을 나타낸 도면.
도 2a는 반도체 기판 상에 형성된 2D NAND 스트링의 단면도.
도 2b는 도 2a로부터의 메모리 셀(318)의 일 실시예의 추가 상세들을 나타낸 도면.
도 2c는 3D 적층형 비휘발성 메모리 디바이스의 사시도.
도 3a는 U자 형상의 NAND 스트링들을 포함하는 도 2c의 블록(BLK0)의 일 실시예를 나타낸 도면.
도 3b는 도 3a의 3D 비휘발성 메모리 디바이스의 블록 중 도 3a의 NAND 스트링들의 SetA0의 단면도.
도 4a는 직선형 NAND 스트링들을 포함하는 도 2c의 블록(BLK0)의 일 실시예를 나타낸 도면.
도 4b는 직선형 스트링들을 갖는 도 4a의 3D 비휘발성 메모리 디바이스의 블록의 단면도.
도 4c는 직선형 스트링들을 갖는 3D 비휘발성 메모리 디바이스의 블록의 단면도.
도 5a는 드레인측 선택 트랜지스터(SGD0) 및 메모리 셀(MC6,0)을 보여주는, 도 4c의 열(C0)의 영역(669)의 확대도.
도 5b는 도 5a의 열(C0)의 단면도.
도 6a 및 도 6b는 도 5a 및 도 5b의 실시예에 대한 대안의 실시예를 나타낸 도면.
도 7a는 차단 층(blocking layer), 전하 트래핑 층(charge trapping layer), 터널 유전체 층(tunnel dielectric layer), 및 반도체 채널의 일 실시예의 추가 상세들을 나타낸 도면.
도 7b는 일 실시예의 반도체 채널과 비트 라인(bit line) 및 소스 라인(source line) 사이의 전기적 연결들을 나타낸 도면.
도 8a는 메모리 셀의 일 실시예의 에너지 밴드 다이어그램(energy band diagram)을 나타낸 도면.
도 8b는 프로그래밍 중인 메모리 셀의 일 실시예에 대한 에너지 밴드 다이어그램을 나타낸 도면.
도 8c는 소거 중인 메모리 셀의 일 실시예에 대한 에너지 밴드 다이어그램을 나타낸 도면.
도 8d는 개선된 데이터 유지를 보여주는 메모리 셀의 일 실시예에 대한 에너지 밴드 다이어그램을 나타낸 도면.
도 9a는 메모리 셀의 일 실시예의 에너지 밴드 다이어그램을 나타낸 도면.
도 9b는 전하 저장 층들 중 2개는 하이-k 유전체(high-k dielectric)이지만 전하 저장 층들 중 하나는 미드-k 유전체(mid-k dielectric)인 메모리 셀의 일 실시예의 에너지 밴드 다이어그램을 나타낸 도면.
도 9c는 전하 저장 층들 중 3개가 하이-k 유전체인 메모리 셀의 일 실시예의 에너지 밴드 다이어그램을 나타낸 도면.
도 9d는 전하 저장 층들 중 3개가 하이-k 유전체인 메모리 셀의 일 실시예의 에너지 밴드 다이어그램을 나타낸 도면.
도 9e는 전하 저장 층들 중 3개가 하이-k 유전체인 메모리 셀의 일 실시예의 에너지 밴드 다이어그램을 나타낸 도면.
도 10은 하이-k 전하 저장 영역을 갖는 메모리 디바이스를 제조하는 공정의 일 실시예의 플로차트.
도 11은 전하 저장 영역이 하이-k 유전체를 포함하는 3D 메모리 어레이를 제조하는 공정의 일 실시예의 플로차트.
도 12a 내지 도 12k는 도 11의 다양한 단계들 이후의 결과들을 나타낸 도면.
도 13a는 중간 전하 트래핑 층이 ZrO2인 공정의 일 실시예에 대한 온도 대 시간의 그래프를 나타낸 도면.
도 13b는 도 13a의 그래프에 대응하는 공정의 플로차트.
도 13c는 계면 트랩 밀도(interface trap density)를 감소시키고 그리고/또는 제어할 수 있는 일 실시예의 단계들의 플로차트.
도 13d는 입방정계상(cubic phase) 또는 정방정계상(tetragonal phase)을 안정화시킬 수 있는, 중간 하이-k 층 ZrO2에 양이온을 첨가하는 일 실시예의 플로차트.
도 13e는 k-값을 증가시킬 수 있는, 중간 하이-k 층 ZrO에 알루미늄을 첨가하는 일 실시예의 플로차트.
도 13f는 중간 하이-k 층 ZrO에 깊은 트랩(deep trap)들을 생성하는 일 실시예의 플로차트.
도 14a는 2D NAND 셀이 4개의 막들을 갖는 전하 저장 영역을 가지는 일 실시예를 나타낸 도면.
도 14b는 3D NAND 셀이 4개의 막들을 갖는 전하 저장 영역을 가지는 일 실시예를 나타낸 도면.
도 15는 하나 이상의 메모리 다이들 또는 칩들을 포함할 수 있는 비휘발성 저장 디바이스를 나타낸 도면.
하이-k 전하 저장 영역을 가지는 메모리 셀들을 갖는 비휘발성 저장 디바이스는 물론, 제조 방법들이 본원에 개시되어 있다. 일 실시예에서, 비휘발성 저장 디바이스는 2D NAND이다. 일 실시예에서, 비휘발성 저장 디바이스는 3D NAND이다.
NAND 스트링은 직렬로 있는 다수의 메모리 셀들을 갖는다. 각각의 메모리 셀은 전하 저장 영역을 갖는다. 전하 저장 영역과 NAND 채널 사이에 터널 유전체 막이 존재한다. 일 실시예에서, 전하 저장 영역은 몇 개의 재료 층들을 포함한다. 재료들 중 적어도 하나는 하이-k 유전체이다. 하이-k 유전체는, 본원에서 정의되는 바와 같이, 7.9 초과의 유전 상수를 갖는 재료이다. 일 실시예에서, 전하 저장 영역 내의 3개의 층들 중 중간 층은 하이-k 유전체이다. 일 실시예에서, 전하 저장 영역의 바깥쪽 2개의 층들도 하이-k 유전체이다. 유의할 점은, 전하 저장 영역에 4개 이상의 층들(또는 막들)이 있을 수 있다는 것이다.
일 실시예에서, 전하 저장 영역의 바깥쪽 2개의 층들은 미드-k 유전체이다(중간 층은 하이-k 유전체임). 미드-k 유전체는, 본원에서 정의되는 바와 같이, 3.9 초과 7.9 이하의 유전 상수를 갖는 재료이다. 로우-k 유전체(low-k dielectric)는, 본원에서 정의되는 바와 같이, 3.9 이하의 유전 상수를 갖는 재료이다. 유의할 점은, 중간 전하 저장 층이 하이-k 유전체인 경우, 바깥쪽 2개의 전하 저장 층들이 꽤 얇게 제조될 수 있다는 것이다.
실리콘 질화물을 비휘발성 메모리 셀 내의 전하 저장 영역을 위한 유일한 재료로서 사용하는 것이 제안되어 왔다. 실리콘 질화물은 비교적 낮은 트랩 밀도를 가질 수 있다. 실리콘 질화물이 너무 얇은 경우, 실리콘 질화물이 전하들을 트래핑(trap)하여 보유할 수 없을지도 모른다. 또한, 고온은 실리콘 질화물의 얇은 층들에 대해 데이터 유지를 악화시킬 수 있다. 이 한계들을 극복하기 위해 실리콘 질화물이 보다 두껍게 만들어질 수 있다. 그렇지만, 증가된 두께는 단점들을 갖는다. 보다 두꺼운 실리콘 질화물 층은 메모리 막의 전체 두께를 증가시킬 것이다. 또한, 보다 두꺼운 실리콘 질화물 층에 의해 게이트 커패시턴스(및 채널에의 용량성 결합(capacitive coupling))가 감소할 수 있어, 보다 낮은 셀 전류 및 보다 낮은 전체 셀 성능을 가져올 수 있다.
본원에 개시되는 실시예들의 전하 저장 영역 내의 하이-k 층(들)은 Si3N4와 비교하여 보다 높은 트랩 밀도를 갖는다. 보다 높은 트랩 밀도는 보다 큰 전하 저장 용량을 가능하게 한다. 이것에 의해 전하 저장 영역이 두께가 줄어들 수 있다. 또한, 하이-k 유전체를 갖는 전하 저장 영역은 동일한 두께의 Si3N4 전하 저장 영역보다 더 나은 용량성 결합을 갖는다.
일 실시예에서, 전하 저장 영역 내의 하이-k 유전체는 메모리 셀 채널과의 용량성 결합을 향상시킨다. 이것은, 동일한 프로그래밍 전압 및 소거 전압에 대해, 메모리 셀 전류, 프로그래밍 속도(program speed), 및 소거 속도(erase speed)를 개선시킬 수 있다. 대안적으로, 이것은, 동일한 메모리 셀 전류 그리고 프로그래밍 속도 및 소거 속도에 대해, 동작 전압들의 감소를 가능하게 할 수 있다. 따라서, 메모리 셀 전류, 프로그래밍 속도, 및 소거 속도의 얼마간의 개선을 여전히 제공하면서, 동작 전압들의 보다 작은 감소가 사용될 수 있다. 그에 부가하여, 동작 전압들의 감소는 3D NAND의 보다 나은 수직 스케일링은 물론, 보다 작은 칩 크기를 위한 CMOS 스케일링을 가능하게 할 것이다.
본원에 개시되는 일부 실시예들에서, 프로그래밍 효율, 소거 효율 및/또는 데이터 유지를 최적화하기 위해 밴드 갭 엔지니어링(band gap engineering)이 사용된다.
본원에 설명되는 기술을 구현할 수 있는 비휘발성 저장 시스템의 일 예는 2개의 선택 트랜지스터들 사이에 끼여 있는, 다수의 메모리 셀 트랜지스터들을 직렬로 배열하는 것을 포함하는, NAND 구조를 사용하는 플래시 메모리 시스템이다. 직렬로 된 메모리 셀 트랜지스터들 및 선택 트랜지스터들은 NAND 스트링이라고 지칭된다. 도 1은 NAND 스트링의 회로 표현이다. 도 1에 도시된 NAND 스트링은 (드레인측) 선택 트랜지스터(120)와 (소스측) 선택 트랜지스터(122) 사이에 끼여 있는, 직렬로 된 4개의 메모리 셀 트랜지스터들(100, 102, 104 및 106)을 포함한다.
선택 트랜지스터(120)는 NAND 스트링을 비트 라인(111)에 연결시킨다. 선택 트랜지스터(122)는 NAND 스트링을 소스 라인(128)에 연결시킨다. 선택 트랜지스터(120)는 적절한 전압들을 선택 라인(SGD)에 인가하는 것에 의해 제어된다. 선택 라인(SGD)은 선택 트랜지스터(120)의 제어 게이트 단자(120CG)에 연결된다. 선택 트랜지스터(122)는 적절한 전압들을 선택 라인(SGS)에 인가하는 것에 의해 제어된다. 선택 라인(SGS)은 선택 트랜지스터(122)의 제어 게이트 단자(122CG)에 연결된다. 유의할 점은, NAND 스트링의 각각의 단부에 하나 초과의 선택 트랜지스터가 있을 수 있고, 이들이 함께 NAND 스트링을 비트 라인 및 소스 라인에 연결/그로부터 분리시키는 스위치로서 동작한다는 것이다. 예를 들어, NAND 스트링의 각각의 단부에 직렬로 있는 다수의 선택 트랜지스터들이 있을 수 있다.
메모리 셀 트랜지스터들(100, 102, 104 및 106) 각각은 제어 게이트(CG) 및 전하 저장 영역(CSR)을 갖는다. 예를 들어, 메모리 셀 트랜지스터(100)는 제어 게이트(100CG) 및 전하 저장 영역(1600CSR)을 갖는다. 메모리 셀 트랜지스터(102)는 제어 게이트(102CG) 및 전하 저장 영역(102CSR)을 포함한다. 메모리 셀 트랜지스터(104)는 제어 게이트(104CG) 및 전하 저장 영역(104CSR)을 포함한다. 메모리 셀 트랜지스터(106)는 제어 게이트(106CG) 및 전하 저장 영역(106CSR)을 포함한다. 제어 게이트(100CG)는 워드 라인(WL3)에 연결되고, 제어 게이트(102CG)는 워드 라인(WL2)에 연결되며, 제어 게이트(104CG)는 워드 라인(WL1)에 연결되고, 제어 게이트(106CG)는 워드 라인(WL0)에 연결된다.
유의할 점은, 도 1이 NAND 스트링에 4개의 메모리 셀들을 도시하지만, 4개의 메모리 셀들의 사용이 일 예로서 제공된 것에 불과하다는 것이다. NAND 스트링은 4개 미만의 메모리 셀들 또는 4개 초과의 메모리 셀들을 가질 수 있다. 본원에서의 논의가 NAND 스트링에서의 임의의 특정 개수의 메모리 셀들로 제한되지 않는다. 일 실시예는 NAND 스트링들을 사용하고, 여기서 일부 메모리 셀들은 데이터를 저장하는 데 사용되며, 메모리 셀들 중 하나 이상은, 데이터를 저장하지 않기 때문에, 더미 메모리 셀(dummy memory cell)들이라고 지칭된다.
NAND 구조를 사용하는 플래시 메모리 시스템에 대한 전형적인 아키텍처는 많은 NAND 스트링들을 포함할 것이다. 각각의 NAND 스트링은 선택 라인(SGS)에 의해 제어되는 그의 소스 선택 트랜지스터에 의해 공통 소스 라인에 연결되고, 선택 라인(SGD)에 의해 제어되는 그의 드레인 선택 트랜지스터에 의해 그의 연관된 비트 라인에 연결될 수 있다. 전형적으로, 각각의 블록은 공통 소스 라인을 가질 수 있다. 각각의 블록에 대해 개별적인 소스 라인이 있을 수 있다. 비트 라인들이 다수의 NAND 스트링들과 공유될 수 있다. 비트 라인은 감지 증폭기에 연결될 수 있다.
전하 저장 영역(CSR)은 비휘발성 방식으로 전하를 저장하기 위해 비전도성 유전체 재료를 이용할 수 있다. 일 실시예에서, 전하 저장 영역은 상이한 유전체 재료들의 몇 개의(예컨대, 3개, 4개, 또는 그 이상의) 층들(또는 막들)을 포함한다. 일 실시예에서, 전하 저장 층들 중 적어도 하나는 하이-k 재료이다. 일 실시예에서, 전하 저장 층들 중 하나 이상은 미드-k 유전체이다.
메모리 셀 트랜지스터는 전하 저장 영역과 메모리 셀 트랜지스터의 채널 사이에 터널 유전체를 갖는다. 전자들이 프로그래밍 동안 채널로부터 CSR로 터널링할 수 있다. 터널 유전체는 하나 이상의 상이한 유전체 재료들을 포함할 수 있다. 일 실시예에서, 터널 유전체는 실리콘 산화물(예컨대, SiO2)의 단일 층을 포함한다. 일 실시예에서, 터널 유전체는 실리콘 산화물(예컨대, SiO2), 실리콘 질화물(예컨대, Si3N4), 및 실리콘 산화물(예컨대, SiO2)의 삼중 층(triple layer)을 포함한다. 터널 유전체가 이 예시적인 재료들로 제한되지 않는다.
메모리 셀 트랜지스터는 전하 저장 영역과 제어 게이트 사이에 제어 게이트 유전체를 갖는다. 제어 게이트 유전체는 하나 이상의 유전체 재료들을 가질 수 있다. 제어 게이트 유전체는 때때로 "차단 층" 또는 "차단 산화물"이라고도 지칭된다. 일 실시예에서, 제어 게이트 유전체 영역은 CSR로부터 제어 게이트로 또는 제어 게이트로부터 CSR로의 전자들의 바람직하지 않은 터널링을 차단시키는 차단 층으로서 Al2O3를 포함한다. 제어 게이트 유전체는, Al2O3 대신에 또는 그에 부가하여, 실리콘 산화물(예컨대, SiO2) 층을 포함한다. 제어 게이트 유전체는 이 예시적인 재료들로 제한되지 않는다.
셀은 전자들을 셀 채널(또는 NAND 스트링 채널)로부터 CSR 내로 주입하는 것에 의해 프로그래밍되고, CSR에서 전자들이 트래핑되어 제한된 영역에 저장된다. 이 저장된 전하는 이어서 검출가능한 방식으로 셀의 문턱 전압을 변화시킨다. 셀은 정공들을 채널로부터 CSR 내로 주입하는 것에 의해 소거될 수 있고, CSR에서 정공들은 전자들과 재결합하며, 그로써 저장된 전하를 "상쇄" 또는 감소시킨다. 셀은 또한 CSR로부터 전자들을 추출하는 것에 의해, 예컨대, 전자들이 CSR로부터 채널로 터널링하게 만드는 전계를 인가하는 것에 의해 소거될 수 있다. 이 메커니즘들 둘 다의 결합에 의해 셀들이 소거될 수 있다.
도 2a는 반도체 기판 상에 형성된 2D NAND 스트링의 단면도를 나타낸 것이다. 도면이 단순화되어 있고 축척대로 되어 있다. 도 2b는 메모리 셀들(318) 중 하나의 메모리 셀의 일 실시예의 상세들을 나타낸 것이다. 2D NAND 스트링(301)은, 반도체 기판(340) 상에 형성된, 소스측 선택 게이트(306), 드레인측 선택 게이트(324), 및 8개의 비휘발성 저장 요소들(308, 310, 312, 314, 316, 318, 320 및 322)을 포함한다. 다수의 소스/드레인 영역들 - 그의 일 예가 소스/드레인 영역(330)임 - 이 각각의 저장 요소 및 선택 게이트들(306 및 324)의 양측에 제공된다.
각각의 메모리 셀은 전하 저장 영역(CS0 내지 CS7) 및 제어 게이트(CG0 내지 CG7)를 포함한다. 각각의 전하 저장 영역은 터널 유전체와 제어 게이트 사이에 있는 스택으로 된 몇 개의 유전체 층들(또는 막들)을 포함할 수 있다. 도 2b는 메모리 셀 (318)이 전하 저장 영역(CS5) 내에 터널 전하 트래핑 층(CTL)(341), 중간 CTL(343), 및 게이트 CTL(345)을 갖는다는 것을 나타내고 있다. 일 실시예에서, 각각의 전하 저장 영역은 적어도 하나의 하이-k 재료를 포함한다. 일 실시예에서, 적어도 중간 전하 트래핑 층(343)은 하이-k 유전체이다. 유전체 재료들의 3개 초과의 층들이 있을 수 있다. 동일한 유전체 재료가 하나 초과의 층에 사용될 수 있다. 추가 상세들은 이하에서 논의된다.
반도체 채널(337)이 2개의 소스/드레인 영역들(330) 사이에 부기되어 있다. 잘 이해되는 바와 같이, 트랜지스터의 동작 중에, 2개의 소스/드레인 영역들(330) 사이에 채널이 형성된다. 본원에서, 용어 "반도체 채널" 등은 동작 중에 채널이 전형적으로 형성되는 메모리 셀 트랜지스터 내의 반도체 영역을 지칭한다. 반도체 채널(337)은, 실리콘, 게르마늄, 또는 III-V족 화합물(이들로 제한되지 않음)을 비롯한, 다양한 유형의 반도체들로 형성될 수 있다.
각각의 메모리 셀은 또한 전하 저장 영역과 반도체 채널(337) 사이에 터널 유전체(335)를 갖는다. 일 실시예에서, 터널 유전체(335)는 실리콘 산화물(예컨대, SiO2)의 층을 포함한다. 일 실시예에서, 터널 유전체(335)은 실리콘 산화물(예컨대, SiO2)의 단일 층으로 이루어져 있다. 즉, 터널 유전체(335)는 상이한 유전체 재료들의 다수의 층들을 가질 필요가 없다. 그렇지만, 상이한 유전체 재료들의 다수의 층들은 터널 유전체(335)에 대한 하나의 가능성이다.
각각의 메모리 셀은 또한 전하 저장 영역과 제어 게이트(351) 사이에 제어 게이트 유전체(333)를 갖는다. 제어 게이트 유전체(333)는 "차단 산화물"이라고도 지칭될 수 있다. 제어 게이트 유전체(333)는 하나 이상의 상이한 유전체 재료들을 포함할 수 있다. 제어 게이트 유전체(333)는 하나 이상의 유전체 재료들을 가질 수 있다. 제어 게이트 유전체(333)는 때때로 "차단 층" 또는 "차단 산화물"이라고 지칭된다. 일 실시예에서, 제어 게이트 유전체(333)는 CSR로부터 제어 게이트로의 또는 제어 게이트로부터 CSR로의 전자들의 바람직하지 않은 터널링을 차단하는 차단 층으로서 Al2O3을 포함한다. 제어 게이트 유전체(333)는, Al2O3 대신에 그에 부가하여, 실리콘 산화물(예컨대, SiO2) 층을 포함한다. 제어 게이트 유전체는 이 예시적인 재료들로 제한되지 않는다.
제어 게이트(351)는 금속 또는, 고농도로 도핑된 폴리실리콘(heavily doped polysilicon)과 같은, 다른 전도성 재료로 형성될 수 있다. 도 2b의 예에서, 제어 게이트(351)와 워드 라인(353)은 2개의 상이한 재료들로 형성된다. 일 실시예에서, 제어 게이트(351)는 고농도로 도핑된 폴리실리콘이다. 일 실시예에서, 제어 게이트(351)는 실리사이드, 예컨대, 텅스텐 실리사이드, 니켈 실리사이드 또는 다른 금속 실리사이드일 수 있다. 이 실시예에서, 워드 라인 (353)은 텅스텐 또는 어떤 다른 금속이다. 그렇지만, 제어 게이트(351)와 워드 라인(353)은 동일한 재료로 형성될 수 있다. 예를 들어, 영역들(351, 353) 둘 다가 금속으로 형성될 수 있다.
하나의 접근법에서, 기판(340)은 p-웰 영역(332)을 n-웰 영역(334) 내에 포함하고, n-웰 영역(334)이 차례로 p-형 기판 영역(336) 내에 있는 삼중 웰 기술(triple-well technology)을 이용한다. 2D NAND 스트링 및 그의 비휘발성 저장 요소들은, 적어도 부분적으로, p-웰 영역 상에 형성될 수 있다.
VBL의 전위를 갖는 비트 라인(326)에 부가하여, VSOURCE의 전위를 갖는 소스 공급 라인(source supply line)(304)이 제공된다. 보디 바이어스 전압(body bias voltage)들과 같은, 전압들이 또한 단자(302)를 통해 p-웰 영역(332)에 그리고/또는 단자(303)를 통해 n-웰 영역(334)에 인가될 수 있다. 전압들이 다양한 동작들(판독, 프로그래밍, 소거) 동안 메모리 셀들의 제어 게이트들에 인가될 수 있다. VSGS 및 VSGD는, 각각, 선택 게이트(SGS(306)) 및 선택 게이트(SGD(324))에 인가된다.
최근에, 메모리 셀들의 스트링들을 갖는 3D 적층형 메모리 구조를 사용하는 초고밀도 저장 디바이스들이 제안되었다. 하나의 이러한 저장 디바이스는 때때로 BiCS(Bit Cost Scalable) 아키텍처라고 지칭된다. 예를 들어, 3D NAND 적층형 메모리 디바이스는 교대로 있는 도체 층들과 절연체 층들의 어레이로 형성될 수 있다. 하나의 기법에서, 많은 메모리 층들을 동시에 정의하기 위해 층들에 메모리 홀(memory hole)이 천공(drill)된다. NAND 스트링이 이어서 메모리 홀을 적절한 재료들로 채우는 것에 의해 형성된다. 직선형 NAND 스트링은 하나의 메모리 홀에 연장되는 반면, 파이프 형상의 또는 U자 형상의 NAND 스트링(P-BiCS)은, 2개의 메모리 홀들에 연장되고 파이프 연결부(pipe connection)에 의해 접합(join)되는, 한 쌍의 수직 메모리 셀 열(vertical column of memory cells)들을 포함한다. 파이프 연결부는 도핑되지 않은 폴리실리콘으로 이루어질 수 있다. 유전체와 백 게이트(back gate)는 파이프 연결부를 둘러싸서, 파이프 연결부의 도통을 제어하는 백 게이트 트랜지스터를 형성할 수 있다. 메모리 셀들의 제어 게이트들은 도체 층들에 의해 제공된다.
예시적인 3D 메모리 디바이스에 대한 이하의 논의는 실시예들이 실시될 수 있는 하나의 가능한 아키텍처로서 제시된다. 이 예들은 3D NAND 메모리 디바이스를 포함한다. 도 2c는 3D 적층형 비휘발성 메모리 디바이스의 사시도이다. 3D 메모리 디바이스(200)는 기판(201)을 포함한다. 일 실시예에서, 기판(201)은 실리콘과 같은 반도체로 형성된다. 기판(201)은 반도체 웨이퍼로 형성될 수 있다. 일 실시예에서, 기판(201)은 본원에서 수평 평면이라고 지칭될 것에 연장되는 주 표면을 갖는다. 도 2c에서, x-축과 y-축은 수평 평면을 정의한다.
기판(201) 상에는 메모리 셀들의 예시적인 블록들(BLK0 및 BLK1)과 블록들에 의해 사용하기 위한 회로부를 갖는 주변 구역(206)이 있다. 기판(201)은 또한, 회로부의 신호들을 전달하는 전도성 경로들로 패터닝되는 하나 이상의 하부 금속 층들과 함께, 블록들 아래에 있는 회로부를 담고 있을 수 있다. 블록들은 메모리 디바이스의 중간 영역(intermediate region)(202)에 형성된다. 메모리 셀들의 동작과 연관된 회로부는 기판(201) 위쪽에 또는 그 내에 있을 수 있다. 일 실시예에서, 비휘발성 메모리 디바이스는 기판(201) 위쪽에 배치된 활성 구역을 가지는 메모리 셀 어레이들의 하나 이상의 물리적 레벨(physical level)들에 모놀리식 방식으로(monolithically) 형성된다.
메모리 디바이스의 상부 영역(203)에, 하나 이상의 상부 금속 층들이 회로부의 신호들을 전달하는 전도성 경로들로 패터닝된다. 각각의 블록은 메모리 셀들의 적층된 구역을 포함하고, 여기서 스택의 교대로 있는 레벨(level)들은 워드 라인들을 나타낸다. 하나의 가능한 접근법에서, 각각의 블록은 반대쪽에 있는 계층화된 측면(tiered side)들을 가지며, 전도성 경로들에의 연결부들을 형성하기 위해 수직 콘택들이 이 계층화된 측면들로부터 위쪽으로 상부 금속 층까지 연장된다. y-방향(또는 비트 라인(BL) 방향), x-방향(또는 워드 라인(WL) 방향)은 물론 z-방향을 나타내는 xyz 좌표계가 도시되어 있다. 2개의 블록들이 일 예로서 도시되어 있지만, x-방향 및/또는 y-방향으로 연장되는, 부가 블록들이 사용될 수 있다.
하나의 가능한 접근법에서, x-방향에서의 평면의 길이는 워드 라인들까지의 신호 경로들이 하나 이상의 상부 금속 층들에서 연장되는 방향을 나타내고, y-방향에서의 평면의 폭은 비트 라인들까지의 신호 경로들이 하나 이상의 상부 금속 층들에서 연장되는 방향을 나타낸다. z-방향은 메모리 디바이스의 높이를 나타낸다.
일 실시예에서, NAND 스트링들은 U자 형상을 갖는다. 다른 실시예에서, NAND 스트링들은 직선 형상을 갖는다. 도 3a는 U자 형상의 NAND 스트링들을 포함하는 도 2c의 블록(BLK0)의 일 실시예를 나타낸 것이다. 블록(BLK0A)은 세트들(SetA0, ..., SetAn, 여기서 블록에 n+1개의 NAND 스트링 세트들이 있음)로 배열된 U자 형상의 NAND 스트링들을 포함한다. 각각의 NAND 스트링 세트는 하나의 비트 라인(BLA0, BLA1, BLA2, BLA3, ..., BLAn)과 연관되어 있다. 일 실시예에서, 각각의 NAND 스트링은 NAND 스트링을 그의 비트 라인에 연결(connect)/그로부터 분리(disconnect)시킬 수 있는 드레인측 선택 트랜지스터를 갖는다. NAND 스트링 세트 내의 드레인측 선택 트랜지스터들은, 주어진 때에 세트 내의 하나의 NAND 스트링이 선택될 수 있도록, 개별적으로 선택가능할 수 있다. 하나의 접근법에서, 하나의 비트 라인과 연관되어 있는 블록 내의 모든 NAND 스트링들은 동일한 세트에 있다. 따라서, 각각의 U자 형상의 NAND 스트링은 2개의 메모리 셀 열들 - 드레인측 열과 소스측 열 - 을 갖는다. 예를 들어, SetA0은 NAND 스트링들 NSA0(드레인측 열(C0) 및 소스측 열(C1)을 가짐), NSA1(드레인측 열(C3) 및 소스측 열(C2)을 가짐), NSA2(드레인측 열(C4) 및 소스측 열(C5)을 가짐), NSA3(드레인측 열(C7) 및 소스측 열(C6)을 가짐), NSA4(드레인측 열(C8) 및 소스측 열(C9)을 가짐) 및 NSA5(드레인측 열(C11) 및 소스측 열(C10)을 가짐)를 포함한다. 소스 라인들은 비트 라인들과 교차하여 연장되고, SLA0, SLA1 및 SLA2를 포함한다. 소스 라인들은 세트 내의 인접한 NAND 스트링의 소스측 열들을 접합시킨다. 예를 들어, SLA0은 C1과 C2를 접합시키고, SLA1은 C5와 C6을 접합시키며, SLA2는 C9와 C10을 접합시킨다. 하나의 접근법에서, 블록 내의 소스 라인들은 서로 접합되어 하나의 드라이버에 의해 구동된다. 이 예에서, 비트 라인들과 소스 라인들은 메모리 셀 어레이 위쪽에 있다.
도 3b는 도 3a의 3D 비휘발성 메모리 디바이스의 블록 중 도 3a의 NAND 스트링들의 SetA0의 단면도를 나타낸 것이다. 메모리 셀 열들(C0 내지 C11)이 다층 스택(multi-layer stack)으로 도시되어 있다. 스택(377)은 기판(201), 기판(201) 상의 절연 막(409), 및 절연 막 상의, 전도성 층인, 백 게이트 층(BG)을 포함한다. U자 형상의 NAND 스트링의 메모리 셀 열들의 쌍들 아래에 있는 백 게이트의 부분들에 트렌치가 제공된다. 메모리 셀들을 형성하기 위해 열들에 제공되는 재료들의 층들이 또한 트렌치들에 제공되고, 트렌치들 내의 나머지 공간은 열들을 연결시키는 연결 부분들(463 내지 468)을 제공하기 위해 반도체 재료로 채워진다. 백 게이트는, 적절히 바이어싱될 때, 백 게이트 트랜지스터가 파이프 연결부를 통해 연결될 수 있게 하고, 따라서 각각의 U자 형상의 NAND 스트링의 2개의 열들을 연결시킬 수 있게 한다. 예를 들어, NSA0은 열들(C0 및 C1)과 연결 부분(463)을 포함한다. NSA0은 드레인 단부(378)와 소스 단부(379)를 갖는다. NSA1은 열들(C2 및 C3)과 연결 부분(464)을 포함한다. NSA1은 드레인 단부(366)와 소스 단부(374)를 갖는다. NSA2는 열들(C4 및 C5)과 연결 부분(665)을 포함한다. NSA3은 열들(C6 및 C7)과 연결 부분(466)을 포함한다. NSA4는 열들(C8 및 C9)과 연결 부분(467)을 포함한다. NSA5는 열들(C10 및 C11)과 연결 부분(468)을 포함한다.
소스 라인(SLA0)은 메모리 스트링들의 SetA0 내의 2개의 인접한 메모리 스트링들(NSA0 및 NSA1)의 소스 단부들(각각, 379 및 374)에 연결된다. 소스 라인(SLA0)은 또한 x 방향에서 NSA0와 NSA1 뒤쪽에 있는 다른 메모리 스트링 세트들에 연결된다. 스택(377)에서의 부가의 U자 형상의 NAND 스트링들이, 예컨대, x-축을 따라, 단면으로 도시된 U자 형상의 NAND 스트링들의 후방에 연장된다는 것을 상기한다. U자 형상의 NAND 스트링들(NSA0 내지 NSA5) 각각은 상이한 서브블록에 있지만, 공통의 NAND 스트링 세트(SetA0)에 있다.
슬릿 부분(408)이 또한 일 예로서 도시되어 있다. 단면에서, 다수의 슬릿 부분들이 보여지고, 여기서 각각의 슬릿 부분은 U자 형상의 NAND 스트링의 드레인측 열과 소스측 열 사이에 있다. 소스 라인들(SLA0, SLA1, SLA2)의 부분들이 또한 도시되어 있다. 비트 라인(BLA0)의 일부분이 또한 도시되어 있다.
짧은 파선들은, 이하에서 더 논의되는 바와 같이, 메모리 셀들(또는 메모리 셀 트랜지스터들) 및 선택 트랜지스터들을 나타낸다. 따라서, 도 3b는 기판(201) 위쪽에 3차원 메모리 어레이의 다수의 물리적 레벨들로 형성되는 비휘발성 저장 요소들의 스트링들(예컨대, NAND 스트링들)을 도시한다. 스트링들 각각은 물리적 레벨들을 관통하여 수직으로 연장되는 채널을 포함하는 활성 구역을 갖는다. 각각의 스트링은 SG 층 내의 드레인측 선택 트랜지스터 및 비휘발성 저장 요소들을 포함한다.
도 4a는 직선형 NAND 스트링들을 포함하는 도 2c의 블록(BLK0)의 일 실시예를 나타낸 것이다. 블록(BLK0B)은 세트들(SetB0, SetB1, SetB2, SetB3, ..., SetBn, 여기서 블록에 n+1개의 세트들이 있음)로 배열된 직선형 NAND 스트링들을 포함한다. 각각의 NAND 스트링 세트는 하나의 비트 라인(BLB0, BLB1, BLB2, BLB3, ..., BLBn)과 연관되어 있다. 하나의 접근법에서, 하나의 비트 라인과 연관되어 있는 블록 내의 모든 NAND 스트링들은 동일한 세트에 있다. 각각의 직선형 NAND 스트링은 하나의 메모리 셀 열을 포함한다. 예를 들어, SetA0은 NAND 스트링들(NSB0, NSB1, NSB2, NSB3, NSB4 및 NSB5)을 포함한다. 소스 라인들은 비트 라인에 평행하게 연장되고, SLB0, SLB1, SLB2, SLB3, ..., SLBn을 포함한다. 하나의 접근법에서, 블록 내의 소스 라인들은 서로 접합되어 하나의 드라이버에 의해 구동된다. 이 예에서, 비트 라인들은 메모리 셀 어레이 위쪽에 있고, 소스 라인들은 메모리 셀 어레이 아래쪽에 있다.
도 4b는 직선형 스트링들을 갖는 도 4a의 3D 비휘발성 메모리 디바이스의 블록의 단면도를 나타낸 것이다. 도 4a의 NAND 스트링들의 setB0의 일부분의 도면. NAND 스트링들(NSB0 내지 NSB5)에, 각각, 대응하는 메모리 셀 열들이 다층 스택으로 도시되어 있다. 스택(477)은 기판(201), 기판 상의 절연 막(409), 및 소스 라인(SLB0)의 일부분을 포함한다. 서브블록 내의 부가의 직선형 NAND 스트링들이, 예컨대, x-축을 따라, 단면으로 도시된 NAND 스트링들의 전방에서 그리고 후방에서 연장될 수 있다. NAND 스트링들(NSB0 내지 NSB5) 각각은 상이한 서브블록에 있을 수 있지만, 공통의 NAND 스트링 세트(SetB0)에 있다. NSB0은 소스 단부(503)와 드레인 단부(501)를 갖는다. 슬릿(502)이 또한 다른 슬릿들과 함께 도시되어 있다. 도시된 바와 같이, 각각의 스트링 쌍 사이에 슬릿(502)이 있을 필요는 없다. 예를 들어, 슬릿들은 블록들을 분리시키는 데 사용될 수 있다. 슬릿들이 블록 내에서 몇 개의 스트링 그룹들 사이에 배치할 수 있다. 이 경우에, 블록 내에서 슬릿들에 의해 분리된 스트링 그룹은 "핑거(finger)"라고 지칭될 수 있다. 블록 내에 다수의 핑거들이 있을 수 있다. 비트 라인(BLB0)의 일부분이 또한 도시되어 있다. 파선들은, 이하에서 더 논의되는 바와 같이, 메모리 셀들 및 선택 트랜지스터들을 나타낸다.
도 4c는 직선형 스트링들을 갖는 3D 비휘발성 메모리 디바이스의 다른 실시예의 블록의 단면도를 나타낸 것이다. 이 실시예는 NAND 스트링들의 소스 단부(503)가 소스 라인과 직접 접촉하지 않는다는 점에서 도 4b의 실시예와 상이하다. 그 대신에, NAND 스트링의 소스 단부(503)는 반도체 기판(201)과 직접 물리적으로 접촉한다. 반도체 기판(201)은 실리콘일 수 있다. 소스 라인이 도 4c에는 도시되어 있지 않다. 열(CB0)을 포함하는 스택의 영역(669)은 도 5a에 보다 상세히 도시되어 있다.
도 5a는 드레인측 선택 트랜지스터(SGD0) 및 메모리 셀(MC6,0)("메모리 셀 트랜지스터"라고도 지칭됨)을 보여주는, 도 4c의 열(CB0)을 포함하는 영역(669)의 확대도를 나타낸 것이다. 도 5b는 도 5a의 열(CB0)의 단면도를 나타낸 것이다. 영역(669)은 유전체 층들(D6 내지 D8) 및 전도성 층들(WL6 및 SGD)의 부분들을 나타낸다.
각각의 열은 다수의 영역들(695, 696, 697, 698, 699)을 포함한다. 영역(696)은 제어 게이트 유전체("차단 산화물"이라고도 지칭됨)이다. 영역(696)에 인접해 있는 워드 라인(WL6)의 부분은 메모리 셀(MC6,0)에 대한 제어 게이트로서 역할한다. 영역(697)은 전하 저장 영역(CSR)이다. 영역(698)은 터널 유전체 영역이다. 영역(699)는 반도체 채널이다. 영역(695)은 임의적인 코어 유전체(core dielectric)이다.
영역들(695, 696, 697, 698, 699)을 형성하기 위해 각종의 기법들이 사용될 수 있다. 하나의 기법은 어떤 재료의 수평 층들에 메모리 홀들을 천공하고 이어서 그 메모리 홀들을 채우는 것이다. 유의할 점은, 메모리 홀들이 꼭 도 5a에 도시된 수평 재료에 천공되는 것은 아니라는 것이다. 하나의 옵션은 전도성 층들(WL6 및 SGD) 대신에 희생 재료를 먼저 갖는 것이다. 열을 형성하기 위해 메모리 홀들을 천공하고 메모리 홀들을 채운 후, 희생 재료가 WL6 및 SGD를 위한 전도성 재료로 대체될 수 있다. 층들 중 일부는 원자 층 퇴적을 사용하여 형성될 수 있다. 예를 들어, 차단 산화물(또는 차단 층)이 메모리 홀의 수직 측벽들 상에 층(696)으로서 퇴적될 수 있고, 몇 개의 유전체 층들이 층(697)으로서 퇴적될 수 있으며, 터널 유전체(또는 터널링 층)가 층(698)으로서 퇴적될 수 있다. 이 층들 모두가 열 내에 형성될 필요는 없다. 차단 층이 열의 일부가 아닌 일 예가 이하에서 도 6a에서 논의된다.
일 실시예에서, 전하 저장 영역(697)은 상이한 재료들의 몇 개의 층들을 포함한다. 일 실시예에서, 전하 저장 영역(697)은 적어도 하나의 하이-k 재료로 형성된다. 추가 상세들은 이하에서 논의된다.
차단 산화물 층(696) 및 터널 유전체 층(698) 각각은 상이한 유전체 재료들의 몇 개의 층들으로 형성될 수 있다. 일 실시예에서, 차단 산화물 층(696)은 Al2O3 의 층과 SiO2의 층을 포함한다(일 실시예에서, Al2O3 층이 SiO2보다 워드 라인에 더 가깝다). 일 실시예에서, 터널 유전체 층(698)은 산화물 막, 질화물 막 및 산화물 막의 스택을 포함한다. 부가의 메모리 셀들이 열들 전체에 걸쳐 이와 유사하게 형성된다.
도 5a에 도시된 것과 같은 메모리 셀이 프로그래밍될 때, 전자들이 메모리 셀과 연관되어 있는 전하 트래핑 층의 일부분에 저장된다. 예를 들어, 전자들은 도 5a에서의 MC6,0에 대한 전하 트래핑 영역(697)에서 "-" 심벌로 나타내어져 있다. 이 전자들은 반도체 채널(699)로부터 터널 유전체(698)를 통해 전하 트래핑 영역 내로 끌려간다. 메모리 셀의 문턱 전압은 저장된 전하의 양에 비례하여 증가된다.
소거 동작의 일 실시예 동안, NAND 채널 내의 전압은 GIDL로 인해 상승될 수 있는 반면, 하나 이상의 선택된 워드 라인 층들의 전압은 부유한다. GIDL은 비트 라인 바이어스와 SGD를 통해 드레인측 트랜지스터의 제어 게이트에 인가되는 바이어스 사이의 그리고 이와 유사하게, 소스 라인 바이어스와 SGS를 통해 소스측 트랜지스터의 제어 게이트에 인가되는 바이어스 사이의 높은 전위차로 인해 발생할 수 있다. 정공들이 메모리 셀의 보디로부터 전하 트래핑 영역으로 주입되게 하여 전자들과 재결합하게 할 수 있는 터널 유전체에 걸친 전계를 생성하기 위해, 하나 이상의 선택된 워드 라인 층들의 전압이 이어서 급격히 0V와 같은 낮은 레벨(level)까지 구동된다. 또한, 전자들이 전하 트래핑 영역으로부터 양으로 바이어싱된 채널(positively biased channel)로 터널링될 수 있다. 전하 트래핑 영역으로부터 음전하(negative charge)를 제거하고, 소거 검증 레벨(Vv-erase) 쪽으로의 큰 Vth 하향천이(downshift)를 초래하기 위해 이 메커니즘들 중 하나 또는 둘 다가 동작할 수 있다. 이 공정은 소거 검증 조건이 충족될 때까지 연속적인 반복들에서 반복될 수 있다. 선택되지 않은 워드 라인들에 대해, 워드 라인들이 부유되지만 터널 유전체에 걸친 전계가 비교적 작도록 로우 레벨까지 구동되지 않을 수 있고, 홀 터널링이 전혀 또는 거의 일어나지 않을 것이다. 워드 라인들이 플로팅되는 경우, 워드 라인들은 NAND 채널에 전기적으로 결합될 것이다. 그 결과, 그들의 전위가 상승함으로써, NAND 채널과 각자의 워드 라인들 사이의 전위차가 낮아진다. 선택되지 않은 워드 라인들의 메모리 셀들은 Vth 하향천이를 거의 또는 전혀 경험하지 않을 것이고, 그 결과, 그들은 소거되지 않을 것이다. 다른 기법들이 소거하는 데 사용될 수 있다.
도 6a 및 도 6b는 도 5a 및 도 5b의 실시예에 대한 대안의 실시예를 나타낸 것이다. 도 6a는 도 5a에 도시된 것과 유사한 층들(D6, WL6, D7, SGD 및 D8)을 나타내고 있다. 메모리 셀(MC6,0) 및 드레인측 선택 트랜지스터(SGDO)가 도시되어 있다. 유의할 점은, 이 실시예에서, 열(CB0)이 전하 트래핑 영역(697), 터널 유전체 층(698), 및 반도체 채널(699)을 갖는다는 것이다. 그렇지만, 도 6a 및 도 6b의 실시예에서, 차단 층(696)은 열(CB0)의 바깥쪽에 위치된다. 차단 층(696)은 전하 트래핑 영역(697)과 직접 접촉하는 부분을 갖는다. 차단 층(696)은 워드 라인(605) 위쪽에 그리고 그 아래쪽에 임의적인 부분을 갖는다. 이 임의적인 부분은 열을 형성한 후에 워드 라인 및 차단 층이 형성될 곳에서 희생 재료가 제거되는 제조 공정의 일 실시예로부터 얻어진다. 이어서, 차단 층(696)이 퇴적되고, 뒤이어서 워드 라인(605)을 퇴적한다. 도 6b는 라인(607)을 따른 도 6a의 단면을 나타낸 것이다.
유의할 점은, 메모리 홀들의 크기가 "곡률 효과(curvature effect)"라고 지칭될 수 있는 것으로 인해 동작 전압들에 영향을 미칠 수 있다는 것이다. 메모리 홀의 반경이 작을수록, 곡률이 커진다. 보다 큰 곡률은 보다 높은 전계들을 가져올 수 있다. 따라서, 메모리 홀의 반경이 증가되는 경우, 이것은 보다 낮은 전계들을 가져올 수 있다. 이 보다 낮은 전계들은 보다 높은 동작 전압들을 필요하게 할 수 있다. 따라서, 메모리 홀의 반경이 보다 큰 경우, 보다 높은 동작 전압들이 필요할 수 있다. 본원에 개시되는 실시예들의 전하 트래핑 영역(697) 내의 하이-k 막은 게이트-채널 용량성 결합(gate to channel capacitive coupling)이 증가할 수 있게 하고, 셀 성능을 손상시키지 않으면서 디바이스가 보다 작은 동작 전압들로 동작될 수 있게 한다. 셀 성능이 심지어 개선될 수 있다. 따라서, 전하 트래핑 영역에 하이-k 막(들)을 이용하는 것은, 셀 성능 및 신뢰성을 개선시키면서, 동작 전압들을 감소시키는 것을 가능하게 할 수 있다.
도 7a는 차단 층(696), 전하 트래핑 층(697), 터널 유전체 층(698), 및 반도체 채널(699)의 일 실시예의 추가 상세들을 나타낸 것이다. 도면은 x-y 평면에서의 단면이고, 열 및 열 바로 바깥쪽에 있는 재료의 단면을 나타내고 있다. 반경 축(r)이 도시되어 있다. 단면은, 도 5b 및 도 6b의 예들과 같은, 메모리 셀의 단면일 수 있다. 가장 바깥쪽 영역은 (메모리 셀의 제어 게이트로서 역할하는) 워드 라인(605)이다. 바깥쪽으로부터 안쪽으로의 순서로, 차단 Al2O3 층(702), 차단 SiO2 층(704), 제1(또는 게이트) 전하 트래핑 층(706), 제2(또는 중간) 전하 트래핑 층(708), 제3(또는 터널) 전하 트래핑 층(710), 터널 SiO2 층(712), 터널 SiN 층(714), 터널 SiO2 층(716), 반도체 채널(699), 및 코어 유전체(695)가 있다.
차단 Al2O3 층(702)과 차단 SiO2 층(704)은, 함께, 차단 층(696)의 일 실시예를 형성한다. 제1 전하 트래핑 층(706), 제2 트래핑 층(708), 및 제3 트래핑 층(710)은 전하 트래핑 영역(697)의 일 실시예이다. 일 예로서, 제1 전하 트래핑 층(706)은 실리콘 질화물(예컨대, Si3N4)이고, 제2 전하 트래핑 층(708)은 하프늄 산화물(HfO2)이며, 제3 전하 트래핑 층(710)은 실리콘 질화물(예컨대, Si3N4)이다. 층들(706, 708, 710)에 대한 다른 예들은, 각각, 실리콘 질화물(예컨대, Si3N4), 지르코늄 산화물(ZrO2), 실리콘 질화물(예컨대, Si3N4)을 포함한다. 표 I는 전하 트래핑 층들에 대한 몇 가지 조합들을 열거하고 있다.
[표 I]
표 I에서, 중간 층(708)에 대한 하이-k 재료는 HfO2, ZrO2, Y2O3, La2O3, ZrSiO4, BaZrO2, BaTiO3, T2O5, Zr2SO3을 포함할 수 있지만, 이들로 제한되지 않는다. 유의할 점은, 층들(706 및 710)에 대한 예시적인 재료들이 미드-k 재료 및 하이-k 재료 둘 다를 포함한다는 것이다.
일부 실시예들에서, 층들(706/708/710)은 하이-로우-하이(high-low-high) 전도 밴드 오프셋(conduction band offset)을 갖는다. 일부 실시예들에서, 층들 (706/708/710)은 로우-하이-로우(low-high-low) 가전자 밴드 오프셋(valence band offset)을 갖는다. 일 실시예에서, 에너지 밴드 오프셋(energy band offset)들과 같은 하이-k 재료의 특성들은, 예를 들어, 산질화물 옵션들을 사용하여 변조된다. 예들은 HfON, ZrON 및 YON을 포함하지만, 이들로 제한되지 않는다. 에너지 밴드 오프셋들에 대한 추가 상세들은 이하에서 논의된다.
일 실시예에서, 전하 트래핑 층들(706, 708, 710) 중 하나 이상이 금속 또는 다른 도펀트들(예컨대, As, Ge, Zn)로 주입(implant)된다. 이것은 전하 트래핑 층의 전하 저장 능력을 증가시킬 수 있다.
전하 트래핑 층들(706, 708, 710)은 비정질(amorphous), 다결정(poly-crystalline), 또는 단결정(mono-crystalline)일 수 있다. 전하 트래핑 층을 결정화(crystalize)시키는 것은 k-값을 증가시킬 수 있다.
전하 트래핑 층들의 예시적인 두께들은 전하 트래핑 층(710)에 대해 2 내지 3 nm, 전하 트래핑 층(708)에 대해 4 내지 6 nm, 그리고 전하 트래핑 층(706)에 대해 2 내지 3 nm이다. 하나의 구체적인 예로서, 전하 트래핑 층(710) 내의 실리콘 질화물에 대해 2 내지 3nm, 전하 트래핑 층(708) 내의 하이-k 유전체에 대해 4 내지 6nm, 그리고 전하 트래핑 층(706) 내의 실리콘 질화물에 대해 2 내지 3nm이다. 이상의 두께 숫자들은 예시를 위해 제공된 것에 불과하고; 각각의 층들(706, 708, 719)의 두께들은 보다 작거나 보다 클 수 있다. 또한, 두께들의 조합은 이 예들과 상이할 수 있다.
터널(SiO2) 층(712), 터널(SiN) 층(714), 및 터널(SiO2) 층(716)은, 함께, 터널 유전체(698)의 일 실시예를 형성한다. 일 실시예에서, 터널(SiN) 층(714)은 SiON으로 대체된다.
도 2b와 관련하여 앞서 논의된 바와 같이, 2D 메모리 셀도 전하 트래핑 영역을 가질 수 있다. 3D 셀의 층들(710, 708 및 706)에 대해 도 7a와 관련하여 논의된 다양한 재료들 및 처리 기법들이 또한, 도 2b에 도시된 것과 같은, 2D 메모리 셀의 터널 CTL(341), 중간 CTL(343), 및 게이트 CTL(345)에 대해, 각각, 사용될 수 있다.
도 7b는 일 실시예의 반도체 채널(699)과 비트 라인(111) 및 소스 라인(128) 사이의 전기적 연결들을 나타낸 것이다. 단일 열(806)이 도시되어 있다. 열(806)은 전하 저장 영역(697), 터널 유전체(698), 반도체 채널(699), 및 코어(695)를 갖는다. 열(806)의 한쪽 측면 상에, 몇 개의 워드 라인들(WL0 내지 WL5), SGS, 및 SGD가 도시되어 있다. 또한, 차단 층(696)은 SGS, WL0 내지 WL5, 및 SGD 각각과 연관되어 있다. 유의할 점은, 워드 라인들 및 차단 층이, 이전에 도시되고 기술된 바와 같이, 열(806)을 완전히 둘러쌀 수 있다는 것이다. 그렇지만, 도면을 모호하게 하지 않기 위해, 이것이 도 7b에 도시되어 있지 않다. 또한, 워드 라인 층들과 교대로 있는 유전체 층들이 도시되어 있지 않다.
코어(695)의 드레인 단부(501)는 저 저항(low resistance)을 위한 도핑된 반도체인, 캡(cap)(1212)을 갖는다. 캡(1212) 및 반도체 채널(699)의 드레인 단부는 비트 라인 콘택(bit line contact)(811)과 접촉한다. 일 실시예에서, 비트 라인 콘택(811)은 금속으로 형성된다. 마찬가지로, 일 실시예에서, 비트 라인(111)은 금속으로 형성된다. 비트 라인 및 비트 라인 콘택에 대한 예시적인 금속들은 티타늄, 텅스텐, 구리, 알루미늄, 및 몰리브덴을 포함하지만, 이들로 제한되지 않는다.
도 7b는 또한 소스측 선택 트랜지스터를 도시하고 있다. 금속으로 형성될 수 있는 소스 라인(SGS)은 소스측 선택 트랜지스터의 제어 게이트로서 역할한다. SGS와 보디(802) 사이에 있는 차단 층(696)의 부분은 소스측 선택 트랜지스터의 게이트 유전체로서 역할한다. 일 실시예에서, 소스측 선택 트랜지스터의 보디(802)는 결정질 실리콘으로 형성된다. 소스측 선택 트랜지스터 보디(802)는 실리콘으로 형성될 수 있는 기판(201)과 직접 물리적으로 접촉한다. 보디(802)에 인접해 있는 기판의 부분은 p-형일 수 있다. 소스측 선택 트랜지스터의 채널(812)은 열(806)에서의 수직 성분(vertical component)과 기판(201)에서의 수평 성분(horizontal component)을 갖는다. 게이트 산화물(1216b)은 기판(210)의 표면 상에 도시되어 있다. 이것은 소스측 선택 트랜지스터의 게이트 산화물의 일부로서 역할할 수 있다.
소스(890)는 소스측 선택 트랜지스터의 소스로서 기능할 수 있다. 소스(890)는 n+ 영역일 수 있다. 따라서, 소스(890)는 실리콘 기판(201)을 고농도로 도핑하는 것에 의해 형성될 수 있다. n-형 불순물은, 예를 들어, 인(P), 비소(As) 또는 이 둘의 조합일 수 있다.
소스 라인(128)은 소스(890)와 전기적으로 접촉한다. 일 실시예에서, 소스 라인(128)은 금속으로 형성된다. 예시적인 금속들은 티타늄, 텅스텐, 구리, 알루미늄, 및 몰리브덴을 포함하지만, 이들로 제한되지 않는다. 각자의 바이어스가 SGS 라인에 인가될 때, 소스 라인(128)은 소스측 선택 트랜지스터의 작용에 의해 NAND 스트링 채널(699)에 전기적으로 연결될 수 있다. 유의할 점은, 소스 라인(128)이 다수의 NAND 스트링들에 대한 공통 소스 라인으로서 역할할 수 있다는 것이다. 예를 들어, 도 4c에 도시된 NAND 스트링들 전부는 공통 소스 라인을 공유할 수 있다.
도 8a는 3D 메모리 셀의 일 실시예의 에너지 밴드 다이어그램을 나타낸 것이다. 다이어그램은 도 7a에 도시된 영역들과 일치한다. 에너지 밴드 다이어그램은 전도 밴드 하부 에지(conduction band lower edge)(801) 및 가전자 밴드 상부 에지(valence band upper edge)(803)를 갖는다. 전도 밴드 하부 에지(801)는 간단히 "전도 밴드"라고 지칭될 것이다. 마찬가지로, 가전자 밴드 상부 에지(803)는 간단히 "가전자 밴드"라고 지칭될 것이다. 도 8a는 열역학적 평형(thermodynamic equilibrium)을 위한 조건 및 메모리 셀에 걸쳐 어떤 바이어스도 인가되지 않을 때를 나타내고 있다. (마찬가지로, 도 8d 및 도 9a 내지 도 9e는 열역학적 평형을 위한 조건 및 메모리 셀에 걸쳐 어떤 바이어스도 인가되지 않을 때를 나타내고 있다). 본 개시내용 전체에 걸쳐 밴드 다이어그램들은 실리콘(예컨대, 폴리실리콘)과 관련한 밴드 갭(band gap) 및 전도 밴드 오프셋 및 가전자 밴드 오프셋과 같은, 공지된 재료 밴드 정보를 사용하여 도시되어 있다. 따라서, 본 개시내용 전체에 걸쳐 도시된 밴드 다이어그램들은, 이하에서 기술되는 바와 같이, "밴드 갭 엔지니어링(band-gap engineer)"되고 공지된 재료들을 사용하여 형성될 수 있다.
물리적 영역들이, 도 8a에서 좌측으로부터 우측으로 가면서, 반도체 채널(699)로부터 금속 워드 라인까지 레이아웃된다. 수평 축은 도 7a에서의 반경 축(r)과 일치하는 반경 방향을 나타내기 위해 "반경방향 좌표(radial coordinate)"라고 부기되어 있다. 물리적 영역들은 반도체 채널(699), 터널 유전체(698)(영역들(716, 714, 712)), CSR(697)(영역들(710, 708, 706)), 차단 산화물(696)(영역들(704, 702)), 및 금속 워드 라인(605)을 포함한다. 차단 산화물(696)에 인접해 있는 금속 워드 라인의 부분은 메모리 셀의 제어 게이트라고도 지칭될 수 있다.
일 실시예에서, 반도체 채널(699)은 실리콘이고, 터널 유전체 층(716)은 실리콘 산화물(예컨대, SiO2)이며, 터널 유전체 층(714)은 실리콘 질화물(예컨대, Si3N4)이고, 터널 유전체 층(712)은 실리콘 산화물(예컨대, SiO2)이며, 전하 저장 층(710)은 실리콘 질화물(예컨대, Si3N4)이고, 전하 저장 층(708)은 하이-k 재료이며, 전하 저장 층(706)은 실리콘 질화물(예컨대, Si3N4)이고, 차단 층(704)은 실리콘 산화물(예컨대, SiO2)이며, 차단 층(702)은 알루미늄 산화물(예컨대, Al2O3)이다. 금속 워드 라인(605)은, 예를 들어, 텅스텐일 수 있다. 일 실시예에서, 하이-k 재료는 하프늄 산화물(예컨대, HfO2)이다. 일 실시예에서, 하이-k 재료는 지르코늄 산화물(예컨대, ZrO2)이다. 이 하이-k 재료들 둘 다는 방금 열거된 다른 재료들과 함께 사용하기에 적당한 밴드 오프셋(band offset)을 갖는다.
영역들(706, 708, 710)은 도 7a의 논의에서 열거된 재료들 중 임의의 것으로 형성될 수 있다. 유의할 점은, 에너지 밴드 준위(energy band level)들이 재료마다 얼마간 다를 수 있다는 것이다. 그렇지만, 이하에서 논의되는, 하이-로우-하이 전도 밴드 오프셋은 물론, 로우-하이-로우 가전자 밴드 오프셋이 달성될 수 있다. 유의할 점은, 일부 재료들에 대해서, 전하 저장 영역(697)에 대해 전술한 밴드 오프셋들을 달성하기 위해 밴드 엔지니어링(band engineering)이 사용될 수 있다는 것이다. 또한, 터널 유전체(698)는 물론 차단 산화물(696)에 대한 재료들의 선택은, 이하에서 논의되는, 하이-로우-하이 전도 밴드 오프셋은 물론, 로우-하이-로우 가전자 밴드 오프셋을 달성하기 위해 어떤 재료들이 사용될 수 있는지(또는 밴드 엔지니어링)에 영향을 미칠 수 있다.
논의의 목적상, 주어진 영역의 전도 밴드가 반도체 채널의 전도 밴드와 비교될 것이고, 이는 "전도 밴드 오프셋"이라고 지칭될 것이다. 예를 들어, 영역(710)의 전도 밴드와 반도체 채널의 전도 밴드 사이의 에너지 준위(energy level)의 차이가 영역(710)의 전도 밴드 오프셋이라고 지칭될 것이다. 가전자 밴드 오프셋들에 대해서도 유사한 용어가 사용된다. 예를 들어, 영역(710)의 가전자 밴드와 반도체 채널의 가전자 밴드 사이의 에너지 준위의 차이가 영역(710)의 가전자 밴드 오프셋이라고 지칭될 것이다.
이 실시예에서, CSR(697)은 하이-로우-하이 전도 밴드 오프셋을 갖는다. 예를 들어, 반도체 채널(699)을 기준으로 한 제2 전하 트래핑 층(708)의 전도 밴드 오프셋은 반도체 채널(699)을 기준으로 한 제1 전하 트래핑 층(710)의 전도 밴드 오프셋보다 더 작다. 또한, 반도체 채널(699)을 기준으로 한 제2 전하 트래핑 층(708)의 전도 밴드 오프셋은 반도체 채널(699)을 기준으로 한 제3 전하 트래핑 층(706)의 전도 밴드 오프셋보다 더 작다. 이 하이-로우-하이 전도 밴드 오프셋은 데이터 유지를 개선시키는 데 도움을 준다.
이 실시예에서, CSR(697)은 로우-하이-로우 가전자 밴드 오프셋을 갖는다. 예를 들어, 반도체 채널(699)을 기준으로 한 제2 전하 트래핑 층(708)의 가전자 밴드 오프셋은 반도체 채널(699)을 기준으로 한 제1 전하 트래핑 층(710)의 가전자 밴드 오프셋보다 더 크다. 또한, 반도체 채널(699)을 기준으로 한 제2 전하 트래핑 층(708)의 가전자 밴드 오프셋은 반도체 채널(699)을 기준으로 한 제3 전하 트래핑 층(706)의 가전자 밴드 오프셋보다 더 크다. 이 로우-하이-로우 가전자 밴드 오프셋은 소거 효율을 개선시키는 데 도움을 준다.
이 실시예에서, 터널 유전체(698)는 하이-로우-하이 전도 밴드 오프셋을 갖는다. 즉, 영역(716)은 영역(714)보다 더 큰 전도 밴드 오프셋을 갖는다. 또한, 영역(714)은 영역(712)보다 더 작은 전도 밴드 오프셋을 갖는다.
이 실시예에서, 터널 유전체(698)는 하이-로우-하이 가전자 밴드 오프셋을 갖는다. 즉, 영역(716)은 영역(714)보다 (반도체 채널(699)의 가전자 밴드를 기준으로 한) 더 큰 가전자 밴드 오프셋을 갖는다. 게다가, 영역(714)은 영역(712)보다 더 작은 가전자 밴드 오프셋을 갖는다.
즉, 전하 저장 영역(710)은 터널 유전체 영역(712)의 가전자 밴드 오프셋보다 (반도체 채널(699)의 가전자 밴드를 기준으로 한) 더 작은 가전자 밴드 오프셋을 갖는다. 이것은 소거 효율 및 데이터 유지를 개선시키는 데 도움을 줄 수 있다.
도 8b는 높은 양의 바이어스(positive bias)(예컨대, 약 20V)가, 낮은 바이어스(예컨대, 약 0 볼트)로 유지되는, 채널과 관련한 제어 게이트에 인가될 때 프로그래밍 바이어스 조건들 하에서 메모리 셀의 일 실시예에 대한 에너지 밴드 다이어그램이다. 도 8c는 제어 게이트가 낮은 바이어스(예컨대, 약 0 볼트)로 유지되는 동안, 채널 전위가 높은 레벨(예컨대, 약 20V)로 상승될 때, 소거 바이어스 조건들 하에서 메모리 셀의 일 실시예에 대한 에너지 밴드 다이어그램이다. 도 8b 및 도 8c에서의 물리적 영역들은 도 8a의 물리적 영역들과 일치한다.
도 8b를 참조하면, 프로그래밍 동안, 높은 바이어스가 메모리 셀(또는 워드 라인(605))의 금속 제어 게이트에 인가된다. 반도체 채널(699)은, 예를 들어, 접지와 같은, 보다 낮은 바이어스에 있다. 반도체 채널(699)로부터의 전자들은 유전체 층(716)을 통해 터널링한다. 유의할 점은, 터널 유전체 영역(714)이 터널 유전체 영역(716)보다 더 작은 전도 밴드 오프셋을 가지면, 보다 많은 활성 전자(energetic electron)들이 CSR(697)에 도달하기 위해 터널 유전체 영역(714)을 통해 터널링할 필요가 없다는 것이다. CSR(697)에 도달하는 전자들은 전하 저장 층들(710, 708, 706) 중 임의의 것에서 트래핑될 수 있다.
도 8c를 참조하면, 소거 동안, 반도체 채널(699)은 금속 제어 게이트(605)보다 더 높은 전위에 있다. 반도체 채널(699)로부터의 정공들은 유전체 층(716)을 통해 터널링한다. 유의할 점은, 터널 유전체 영역(714)이 터널 유전체 영역(716)보다 더 작은 가전자 밴드 오프셋을 가지면, 정공들 중 일부가 CSR(697)에 도달하기 위해 터널 유전체 영역(714)을 통해 터널링할 필요가 없다는 것이다. CSR(697)에 도달하는 정공들은 CSR(697)에 트래핑되어 있는 전자들과 재결합할 수 있다.
또한 도 8a를 다시 참조하면, 유의할 점은, 전하 트래핑 층(708)이 전하 트래핑 층(710)의 가전자 밴드 오프셋보다 더 큰 (예컨대, 반도체 채널(699)을 기준으로 한) 가전자 밴드 오프셋을 갖는다는 것이다. 마찬가지로, 전하 트래핑 층(708)은 전하 트래핑 층(706)의 가전자 밴드 오프셋보다 더 큰 가전자 밴드 오프셋을 갖는다. 전술한 바는 메모리 셀을 소거하는 것을 보다 쉽게 만들 수 있다.
또한 도 8a를 다시 참조하면, 유의할 점은, 전하 트래핑 층(710)이 유전체 층(712)의 가전자 밴드 오프셋보다 더 작은 (예컨대, 반도체 채널(699)을 기준으로 한) 가전자 밴드 오프셋을 갖는다는 것이다. 도 8a를 다시 참조하면, 이것은 유전체 층(712)을 통해 터널링할 필요가 없는 홀들이 또한 전하 트래핑 층(710)을 통해 터널링할 필요가 없다는 것을 의미한다. 다른 한편으로, 전하 트래핑 층(710)의 가전자 밴드 오프셋이 유전체 층(712)의 가전자 밴드 오프셋보다 가설적으로 더 크다면, 소거 동안 유전체 층(712)을 통해 터널링할 필요가 없는 일부 홀들이 전하 트래핑 층(710)을 통해 터널링할 필요가 있을 수 있으며, 이는 메모리 셀을 소거하는 것을 더 어렵게 만들 수 있다. 따라서, 이 실시예에서의 영역들(710 및 712)의 가전자 밴드들의 구성은 메모리 셀을 소거하는 것을 용이하게 한다.
앞서 살펴본 바와 같이, CSR의 하이-로우-하이 전도 밴드 오프셋은 데이터 유지를 개선시킬 수 있다. 도 8d를 참조하면, 전하 저장 층(708)에 트래핑되어 있는 전자들(e-)은 어느 하나의 전하 저장 층(706 또는 710)으로 이동하기 위해 전도 밴드(801) 내의 전위 장벽과 마주한다. 더욱이, 터널 유전체 층(712)에 대한 전하 저장 층(708)의 전도 밴드 오프셋은 터널 유전체 층(712)에 대한 전하 저장 층(710)의 전도 밴드 오프셋보다 더 크다. 따라서, 데이터 유지가 개선될 수 있다.
일 실시예에서, 훨씬 더 큰 전위 장벽을 생성하기 위해 전하 저장 층(708)의 전도 밴드를 낮추는 데 밴드 엔지니어링이 사용된다. 환언하면, 전하 저장 층(708)의 전도 밴드 오프셋이 감소된다. 일 예로서, 전도 밴드 준위를 감소시키기 위해 전하 저장 층(708)의 하이-k 재료가 도핑될 수 있다.
일 실시예에서, 전하 저장 층(708)의 가전자 밴드를 낮추기 위해 밴드 엔지니어링이 사용된다. 환언하면, 전하 저장 층(708)의 가전자 밴드 오프셋이 증가된다. 예를 들어, 전하 저장 층(708)의 하이-k 재료가 도핑될 수 있다. 전하 저장 층(708)의 가전자 밴드 오프셋을 증가시키는 것은 소거를 개선시킬 수 있다.
유의할 점은, 전하 저장 층들(706 및 710)이 실리콘 질화물인 실시예에서, 이 층들이 미드-k 유전체인 것으로 간주될 수 있다는 것이다. 일 실시예에서, 전하 저장 층들(706 및 708) 각각은 하이-k 유전체이지만, 전하 저장 층(710)은 미드-k 유전체이다. 일 실시예에서, 전하 저장 층들(710 및 708) 각각은 하이-k 유전체이지만, 전하 저장 층(706)은 미드-k 유전체이다. 일 실시예에서, 전하 저장 층들(706 및 710) 각각은 하이-k 유전체이지만, 전하 저장 층(708)은 미드-k 유전체이다. 일 실시예에서, 전하 저장 층들(706, 708 및 710) 각각은 하이-k 유전체이다.
도 9a는 전하 저장 층들 중 2개는 하이-k 유전체이지만 전하 저장 층들 중 하나는 미드-k 유전체인 메모리 셀의 일 실시예의 에너지 밴드 다이어그램이다. 도 9a를 참조하면, 전하 저장 층들(706 및 708) 각각은 하이-k 유전체이다. 일 예로서, 전하 저장 층(706)은 란탄 산화물(예컨대, La2O3)이다. 전하 저장 층(708)은 하프늄 산화물(예컨대, HfO2), 지르코늄 산화물(예컨대, ZrO2), Y2O3 또는 ZrSO4일 수 있지만, 이들로 제한되지 않는다. 층(710)에 대한 미드-k 유전체는, 예를 들어, 실리콘 질화물(예컨대, Si3N4)일 수 있다. 터널 유전체(698) 및 차단 산화물(696)은 도 7a의 예에 대해 열거된 재료들과 동일하거나 유사할 수 있다.
전하 저장 층(706)에 대해 선택되는 재료는 실리콘 질화물과 유사한 밴드 구조를 갖는다. 예를 들어, La2O3은 (적어도 가전자 밴드의 상부 에지 및 전도 밴드의 하부 에지와 관련하여) Si3N4와 유사한 에너지 밴드 구조를 갖는다. 그렇지만, Si3N4는 미드-k 유전체일 수 있다. 하이-k 유전체는 보다 높은 제어 게이트 용량성 결합을 제공한다. 따라서, 메모리 셀 성능이 개선될 수 있다.
도 9b는 전하 저장 층들 중 2개는 하이-k 유전체이지만 전하 저장 층들 중 하나는 미드-k 유전체인 메모리 셀의 일 실시예의 에너지 밴드 다이어그램이다. 도 9b를 참조하면, 전하 저장 층들(708 및 710) 각각은 하이-k 유전체이다. 일 예로서, 전하 저장 층(710)은 란탄 산화물(예컨대, La2O3)이다. 전하 저장 층(708)은 하프늄 산화물(예컨대, HfO2), 지르코늄 산화물(예컨대, ZrO2), Y2O3 또는 ZrSO4일 수 있지만, 이들로 제한되지 않는다. 층(706)에 대한 미드-k 유전체는, 예를 들어, 실리콘 질화물(예컨대, Si3N4)일 수 있다. 터널 유전체(698) 및 차단 산화물(696)은 도 7a의 예에 대해 열거된 재료들과 동일하거나 유사할 수 있다.
도 9c는 전하 저장 층들 중 3개가 하이-k 유전체인 메모리 셀의 일 실시예의 에너지 밴드 다이어그램이다. 일 예로서, 전하 저장 층들(706 및 710) 각각은 란탄 산화물(예컨대, La2O3)이다. 전하 저장 층(708)은 HfO2, ZrO2, Y2O3, La2O3, ZrSiO4, BaZrO2, BaTiO3, T2O5, ZnSO3일 수 있지만, 이들로 제한되지 않는다. 터널 유전체(698) 및 차단 산화물(696)은 도 7a의 예에 대해 열거된 재료들과 동일하거나 유사할 수 있다.
도 9d는 전하 저장 층들 중 3개가 하이-k 유전체인 메모리 셀의 일 실시예의 에너지 밴드 다이어그램이다. 터널 유전체(698) 및 차단 산화물(696)은 도 7a의 예에 대해 열거된 재료들과 동일하거나 유사할 수 있다. 일 예로서, 전하 저장 층(706)은 란탄 산화물(예컨대, La2O3)이다. 전하 저장 층(708)은 HfO2, ZrO2, Y2O3, La2O3, ZrSiO4, BaZrO2, BaTiO3, T2O5, Zr2SO3일 수 있지만, 이들로 제한되지 않는다. 전하 저장 층(710)은 란탄 알루미늄 산화물(예컨대, LaAlO3)일 수 있다.
도 9d를 참조하면, 층(710)에 있는 란탄 알루미늄 산화물 내의 알루미늄의 함유량에 따라, 전도 밴드 오프셋 및 가전자 밴드 오프셋이 란탄 산화물(예컨대, La2O3)과 같은 재료에 비해 증가할 수 있다. 도 9d는 영역(710)이 La2O3인 경우 전도 밴드가 어디에 있을 것인지를 나타내는 파선(910)은 물론, 영역(710)이 La2O3인 경우 가전자 밴드가 어디에 있을 것인지를 나타내는 파선(912)을 도시하고 있다. 영역(710)에 대한 전도 밴드(801)의 부분은 영역(710)의 LaAlO3 내의 란탄 대 알루미늄의 50/50 혼합비(mix)를 가정하여 에너지 준위를 나타낸 것이다. 이 라인들은 La2O3에 비해 LaAlO3의 보다 큰 전도 밴드 오프셋을 나타낸다. 마찬가지로, 이 라인들은 La2Cb에 비해 LaAlO3의 보다 큰 가전자 밴드 오프셋을 나타낸다. 전도 밴드 오프셋의 증가는 물론, 가전자 밴드 오프셋의 증가 각각은 데이터 유지를 개선시킬 수 있다. (예를 들어, La2O3에 비해) LaAlO3의 보다 큰 밴드 오프셋에 의해, LaAlO3의 두께가 감소될 수 있다. 임의로, 전하 트래핑의 효율을 증가시키기 위해 전하 트래핑 층(708)의 두께가 증가될 수 있다.
도 9d의 예에 대한 대안인 다른 실시예에서, 층들(706 및 710)에 대한 재료들이 바뀐다. 따라서, 다른 조합은 전하 저장 층(706)에 대해 란탄 알루미늄 산화물(예컨대, LaAlO3)이다. 전하 저장 층(708)이 HfO2, ZrO2, Y2O3, La2O3, ZrSiO4, BaZrO2, BaTiO3, T2O5, Zr2SO3일 수 있지만, 이들로 제한되지 않는다. 전하 저장 층(710)은 란탄 산화물(예컨대, La2O3)일 수 있다. 이러한 실시예에서, 영역들(706 및 710)에 대해 도 9d에 도시된 전도 밴드 및 가전자 밴드가 바뀔 것이다.
도 9e는 전하 저장 층들 중 3개가 하이-k 유전체인 메모리 셀의 일 실시예의 에너지 밴드 다이어그램이다. 터널 유전체(698) 및 차단 산화물(696)은 도 8a의 예에 대해 열거된 재료들과 동일하거나 유사할 수 있다. 일 예로서, 전하 저장 층들(706 및 710) 각각은 란탄 알루미늄 산화물(예컨대, LaAlO3)이다. 전하 저장 층(708)은 하프늄 산화물(예컨대, HfO2), 지르코늄 산화물(예컨대, ZrO2), Y2O3 또는 ZrSO4일 수 있지만, 이들로 제한되지 않는다.
도 7a 내지 도 9e와 관련하여 기술된 전하 트래핑 층들에 대한 재료들 및 밴드 구조들이 2D NAND에도 적용될 수 있다. 유의할 점은, 일부 2D NAND 실시예들에 대해, 터널 유전체가 3D NAND 예와 관련하여 논의된 삼중 층 대신에 단일 실리콘 산화물 층을 갖는다는 것이다. 따라서, 2D NAND에 대한 터널 유전체 영역의 밴드 구조는 (일부 실시예에서, SiO2인 것으로 기술된) 어느 한 영역(712 또는 716)과 같은 단일 영역을 가질 수 있다. 따라서, 도 2b를 다시 참조하면, 도 7a 내지 도 9e와 관련하여 논의된 전하 트래핑 층들에 대한 다양한 재료들이 터널 CTL(341), 중간 CTL(343), 및 게이트 CTL(345)에 사용될 수 있다. 유의할 점은, 터널 CTL(341)이 전하 트래핑 층(710)에 대응할 수 있고, 중간 CTL(343)이 전하 트래핑 층(708)에 대응할 수 있으며, 게이트 CTL(345)이 전하 트래핑 층(706)에 대응할 수 있다는 것이다.
도 10은 하이-k 전하 저장 영역을 갖는 메모리 디바이스를 제조하는 공정의 일 실시예의 플로차트이다. 공정은 (2D NAND와 같은) 2D 메모리 어레이 또는 (3D NAND와 같은) 3D 메모리 어레이를 제조하는 데 사용될 수 있다. 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 및 도 4c에 도시된 것들(이들로 제한되지 않음)과 같은 디바이스들이 제조될 수 있다. 일 실시예에서, NAND 스트링들은 3D 메모리 어레이에서 직선형 NAND 스트링들이다. 일 실시예에서, NAND 스트링들은 3D 메모리 어레이에서 U자 형상이다. 유의할 점은, 단계들이 플로차트에 제시된 순서와 상이한 순서로 수행될 수 있다는 것이다.
단계(1002)는 반도체 채널을 제조(또는 형성)하는 단계를 포함한다. 이것은 반도체를 포함하는 영역을 제조하는 것을 지칭한다. 일 실시예에서, 도 2b의 예와 같은 2D NAND에 대한 반도체 채널(337)이 제조된다. 일 실시예에서, 도 5a, 도 5b, 도 6a, 또는 도 6b의 예들(이들로 제한되지 않음)과 같은 3D NAND에 대한 반도체 채널(699)이 제조된다. 일 실시예에서, 반도체 채널은 실리콘이다. 일 실시예에서, 반도체 채널은 게르마늄이다. 일 실시예에서, 반도체 채널은 III-V족 화합물이다. 반도체 채널이 이 예들로 제한되지 않는다.
단계(1004)는 터널 유전체 영역을 제조하는 단계를 포함한다. 터널 유전체 영역은, 적어도 공정의 끝 무렵에, 반도체 채널에 인접해 있다(유의할 점은, 반도체 채널이 터널 유전체 영역 이후에 형성될 수 있다는 것이다). 일 실시예에서, 도 2a 또는 도 2b의 예와 같은 2D NAND에 대한 터널 유전체(335)가 기판(340)의 표면 상에 형성된다. 일 실시예에서, 도 5a, 도 5b, 도 6a, 또는 도 6b의 예와 같은 3D NAND에 대한 터널 유전체(698)가 형성된다. 예를 들어, 도 7a에 도시된 바와 같이, 터널 SiO2 층(712), 터널 SiN 층(714), 및 터널 SiO2 층(716)이 단계(1004)에서 형성될 수 있다.
단계(1006)는, 적어도 공정의 끝 무렵에, 터널 유전체 영역에 인접해 있는 전하 트래핑 영역을 제조하는 단계를 포함한다. 일 실시예에서, 도 2b에 도시된 것과 같은 2D NAND에 대한 터널 CTL(341), 중간 CTL(343), 및 게이트 CTL(345)이 제조된다. 일 실시예에서, 도 7a에 도시된 것과 같은 3D NAND에 대한 제1(또는 게이트) 전하 트래핑 층(706), 제2(또는 중간) 전하 트래핑 층(708), 및 제3(또는 터널) 전하 트래핑 층(710)이 제조된다. 3D NAND에 대해 다수의 예들이 이미 기술되었지만, 단계(1006)가 그 예들로 제한되지 않는다. 따라서, 도 7a, 도 8a 내지 도 8c, 및 도 9a 내지 도 9e와 관련하여 논의된 전하 트래핑 층들에 대한 재료들이 단계(1006)에서 사용될 수 있다. 단계(1006)에서, 층들 중 적어도 하나는 하이-k 유전체이다. 논의된 바와 같이, 일 실시예에서, 이것은 중간 층이다. 일부 실시예들에서, 층들 중 2개 또는 3개는 하이-k 유전체이다.
단계(1008)는, 적어도 공정의 끝 무렵에, 전하 트래핑 영역에 인접해 있는 제어 게이트 유전체를 형성하는 단계를 포함한다. 일 실시예에서, 도 2b의 예와 같은 2D NAND에 대한 제어 게이트 유전체(333)가 전하 트래핑 영역 상에 형성된다. 일 실시예에서, 단계(1008)에서 3D NAND에 대한 차단 산화물(696)이 형성된다. 예를 들어, 실리콘 산화물 층(704) 및 알루미늄 산화물 층(702)이 형성될 수 있다.
단계(1010)는, 적어도 공정의 끝 무렵에, 제어 게이트 유전체에 인접해 있는 제어 게이트를 형성하는 단계를 포함한다. 일 실시예에서, 2D NAND에 대한 제어 게이트(351)가 제어 게이트 유전체(333) 상에 형성된다. 그에 부가하여, 워드 라인(353)이 제어 게이트(351) 상에 형성될 수 있다. 일 실시예에서, 금속 워드 라인들이 3D NAND에 형성된다(예컨대, 도 7a의 워드 라인(605)).
도 11은 전하 저장 영역이 하이-k 유전체를 포함하는 3D 메모리 어레이를 제조하는 공정의 일 실시예의 플로차트이다. 도 12a 내지 도 12k는 도 11의 공정의 다양한 단계들 이후의 결과들을 나타낸다. 도 11에서, 단계들이 꼭 나타내어진 순서로 개별 단계들로서 수행될 필요는 없다. 다양한 수정들이 행해질 수 있다. 더욱이, 반도체 제조 기술분야에 공지되어 있지만 여기에 명시적으로 도시되지 않은 다른 단계들이 또한 수행될 수 있다. 도 11은 NAND 스트링들을 형성한 후에 워드 라인들이 형성되는 "워드 라인 라스트(word line last)" 기법을 나타낸다. 예를 들어, NAND 스트링들을 형성한 후에, 희생 실리콘 질화물이, 적어도 부분적으로, 금속으로 대체될 수 있다.
이 공정 이전에, 스택 아래의 회로부(below-stack circuitry) 및 금속 층들이 기판에 형성될 수 있다. 다양한 회로들이 기판(201)에 형성될 수 있다. 예를 들어, 금속 층(M0)은, 예컨대, 전력 라인(power line) 및 전역 제어 신호(global control signal)들을 위해 사용될 수 있고, 금속 층(M1)은, 예컨대, 비트 라인 및 버스 신호들을 위해 사용될 수 있다. 어떤 경우에, 신호 라우팅(signal routing)을 보다 쉽게 하고 면적을 절감하기 위해, 제3 금속(M2), 예컨대, 어레이 아래에 있는 총 3개(또는 그 이상의) 금속 층들이 또한 사용될 수 있다. 금속 층들은 패터닝된 금속 막으로 제조될 수 있다. 예를 들어, 알루미늄은 상부 금속 층에 사용될 수 있는 반면, 다른 층들은 텅스텐이다. 어쩌면, 구리가, 대응하는 통합 방식을 사용하여, 알루미늄 대신에 상부 층에 사용될 수 있다. 실리사이드화(silicidation)를 위해, 예를 들어, Ni, Ti, Co 또는 W가 사용될 수 있다.
단계(1102)는 기판(201) 위쪽에 교대로 있는 실리콘 산화물(SiO2) 층들/실리콘 질화물(SIN) 층들을 퇴적시키는 단계를 포함한다. 실리콘 질화물은, 워드 라인들(은 물론, 소스 선택 라인(SGS) 및 드레인 선택 라인(SGD 또는 SG))을 형성하기 위해 금속으로 대체될, 희생 층이다. 실리콘 산화물은 금속 워드(및 선택) 라인들 사이의 절연 층들에 사용될 것이다. 실리콘 산화물 대신에 다른 절연체들이 사용될 수 있다. 실리콘 질화물 대신에 다른 희생 재료들이 사용될 수 있다.
단계(1104)는 교대로 있는 실리콘 산화물(SiO2) 층들/실리콘 질화물(SIN) 층들에 슬릿들을 에칭하는 단계를 포함한다. 단계(1106)는 슬릿들을 절연체로 채우는 단계를 포함한다. 도 4b 및 도 4c는 직선형 NAND 스트링들에 대한 슬릿들(502)의 예들을 도시하고 있다. 도 3b는 U자 형상의 NAND 스트링들에 대한 슬릿들(408)의 일 예를 도시하고 있다. 슬릿들이 형성되는 패턴은 아주 다양할 수 있다.
단계(1108)는 교대로 있는 실리콘 질화물 층들과 실리콘 산화물 층들에 메모리 홀(MH)들을 에칭하는 단계를 포함한다. 메모리 홀들을 에칭하기 위해 반응성 이온 에칭(reactive ion etching)이 사용될 수 있다. 메모리 어레이 구역에, 메모리 홀들이 조밀하게 배치된다. 예를 들어, 메모리 홀들은 70 내지 110 나노미터(nm)(70 내지 110 x 10-9 미터)의 직경을 가질 수 있다. 이것은 예시적인 범위이고; 다른 범위들이 사용될 수 있다. 또한 유의할 점은, 상부와 하부 간에 직경이 달라질 수 있다는 것이다.
도 12a는 단계(1108) 이후의 결과들을 도시하고 있다. 도 12a는 반도체 기판(201) 위쪽에 있는 스택(1200)으로 된 절연 층들(D0 내지 D8)과 교대로 있는 희생 층들(SAC0 내지 SAC7)을 도시하고 있다. 희생 층들은, 이 실시예에서, 실리콘 질화물(SiN)이고, 최종적으로 층들(SGS, WL0, WL1, WL2, WL3, WL4, WL5, 및 SGD)일 것이다. 절연 층들은, 이 실시예에서, 실리콘 산화물이다. 6개의 메모리 홀(MH)들이 교대로 있는 희생 층들과 절연 층들을 관통하여 수직으로 연장되는 것으로 도시되어 있다. 메모리 홀들은, 일 실시예에서 실리콘으로 형성되는, 반도체 기판(201)까지 연장된다. 메모리 홀들을 에칭하는 것은 반도체 기판(201) 내로 어느 정도 에칭할 수 있다. 형성 방향을 나타내는, x-y-z 좌표계가 도시되어 있다. 메모리 홀들 각각은 z-축에 평행한 주축(major axis)을 갖는다.
도 12b는, 메모리 홀(MH)들에 대한 하나의 가능한 패턴을 나타내는, 단계(1108) 이후의 도 12a의 층(SAC6)의 단면도를 도시하고 있다. 이것은 유일한 가능한 패턴이 아니다. 예를 들어, 메모리 홀들이 도시된 바와 같이 엇갈리게(staggered) 되어 있을 필요는 없다. 그 형성 방향을 나타내는, x-y-z 좌표계가 도시되어 있다. 유의할 점은, 라인 AA'이 도 12a가 도 12b의 라인 AA'을 따른 단면임을 나타낸다는 것이다. 또한 유의할 점은, 메모리 홀들이, 이 예에서, 수평 방향(예컨대, x-y 평면)에서 원형 단면을 갖는다는 것이다. 메모리 홀들은 단면이 원형일 필요는 없다. 유의할 점은, 메모리 홀들이 상이한 층들에서 상이한 직경일 수 있다는 것이다. 예를 들어, 메모리 홀들은 보다 낮은 층들에서 보다 작은 직경을 가질 수 있다. 도면들을 모호하게 하지 않기 위해, 도 12a 및 도 12b에서는 슬릿들이 도시되어 있지 않다.
단계(1110)는 소스측 선택 트랜지스터 보디들을 위해 메모리 홀들의 하부에 실리콘을 형성하는 단계를 포함한다. 일 실시예에서, 실리콘은 단결정 실리콘(mono-crystalline silicon)이다. 일 실시예에서, 단계(1110)는 메모리 홀들의 하부에서의 에피택셜 실리콘 성장을 포함한다. 일 실시예에서, 디클로로실란(DCS) 및 HCl과 같은 전구체들이 사용된다. 일 실시예에서, 단계(1110)는 2개의 서브단계들을 포함한다. 제1 서브단계에서, 수소 중에서의 베이킹(bake in hydrogen)이 수행된다. 이 베이킹은 섭씨 약 750 내지 950도에서 있을 수 있고, 약 10 초 내지 150 초 동안 있을 수 있다. 일 예로서, 수소 가스 유량은 약 10 내지 50 sccm이다. 일 예로서, 압력은 약 10 내지 30 mTorr일 수 있다. 또한, 질소 가스 흐름은 질화물 코너들 상의 의도하지 않은 핵형성 사이트(nucleation site)들을 완화시키기 위해 사용될 수 있다. 질소 가스 흐름은 약 10 내지 50 sccm일 수 있다. 이 임의적인 질소 가스 흐름 단계는 에피택셜 실리콘 성장 이전에 댕글링 실리콘 본드(dangling silicon bond)들을 패시베이션(passivate)시킨다. 메모리 홀들의 수직 측벽들은 의도하지 않은 핵형성 사이트들을 가질 수 있다. 의도하지 않은 핵형성 사이트들은 댕글링 실리콘 본드들일 수 있다. 댕글링 실리콘 본드들을 패시베이션시키는 것은 메모리 홀들의 수직 측벽들에서의 의도하지 않은 실리콘 성장을 방지하는 데 도움을 줄 수 있다. 이러한 성장은 어쩌면 메모리 홀들 내에 재료들을 형성하는 동안 메모리 홀을 차단시킬 수 있다.
제2 서브단계는 에피택셜 실리콘 성장이다. 일 실시예에서, 이 서브단계에서 디클로로실란(DCS) 및 HCl과 같은 전구체들이 사용된다. 일 예로서, HCl 유량은 약 50 내지 150 sccm이다. 일 예로서, DCS 유량은 약 100 내지 400 sccm이다. 디클로로실란(DCS) 및 HCl 이외의 전구체가 사용될 수 있다. 예시적인 온도 범위는 섭씨 750 내지 850도 이다. 그렇지만, 보다 높거나 보다 낮은 온도들이 사용될 수 있다. 일 예로서, 압력은 약 10 내지 30 mTorr일 수 있다. 시간은 원하는 에피택셜 성장 양에 따라 변할 수 있다. 성장 속도(growth rate)는 온도에 따라 증가할 수 있다. 전체 성장 공정은 CVD(Chemical Vapor Deposition) 기법(단일 웨이퍼 공정 또는 배치(batch))에서 수행될 수 있다.
도 12c는 메모리 홀(MH)들의 하부에 단결정 실리콘 영역(614)을 보여주는, 단계(1110) 이후의 결과들을 도시하고 있다. 유의할 점은, 실리콘 영역(614)이 소스측 선택 트랜지스터의 보디로서 역할할 것이라는 것이다.
단계(1112)는 ISSG(in-situ steam generation) 형성된 산화물 단계이다. 도 12d를 참조하면, 이것은 메모리 홀들 내의 실리콘 질화물의 노출된 측벽들 상에 산화물(704)을 형성한다. 산화물(1202)이 또한 메모리 홀의 하부에 있는 단결정 실리콘(614)의 노출된 표면 상에 형성된다. 산화물(704)은 또한 차단 산화물(696)의 일부를 형성할 수 있다. 예를 들어, 이 산화물은 실리콘 산화물 층(704)으로서 역할할 수 있다. 산화물은 희생 실리콘 질화물의 나중의 제거를 위해 높은 습식 에칭 선택도를 제공한다. 일 실시예에서, 단계(1112)는 850C 내지 1150C의 성장 온도를 사용한다. 단계(1112)는 라디칼 산화(radical oxidation)(O2 + H2)를 포함할 수 있다.
단계(1114)는 전하 트래핑 층(CTL)들을 메모리 홀들에 퇴적시키는 단계를 포함한다. 이 층들은 메모리 홀들의 수직 측벽들 위쪽에는 물론, 실리콘 영역(614) 위쪽에 몇 개의 컨포멀 층(conformal layer)들로서 퇴적될 수 있다. 도 12e는 단계(1114) 이후의 결과들을 도시하고 있다.
도 12e는 도 12a, 도 12c, 및 도 12d의 메모리 홀들 중 하나만을 포함하는 스택(1200)의 일부분(1204)을 도시하고 있다. 제1 전하 트래핑 층(706)은 메모리 홀들의 노출된 수직 측벽들 위쪽에는 물론, 메모리 홀의 하부 상의 산화물(1202) 위쪽에 컨포멀 층으로서 퇴적된다. 제2 전하 트래핑 층(708)은 제1 전하 트래핑 층(706)의 노출된 수직 측벽들 위쪽에는 물론, 메모리 홀의 하부에 있는 제1 전하 트래핑 층(706) 위쪽에 컨포멀 층으로서 퇴적된다. 제3 전하 트래핑 층(710)은 제2 전하 트래핑 층(708)의 노출된 수직 측벽들 위쪽에는 물론, 메모리 홀의 하부에 있는 제2 전하 트래핑 층(708) 위쪽에 컨포멀 층으로서 퇴적된다.
제1 전하 트래핑 층(706), 제2 전하 트래핑 층(708), 및 제3 전하 트래핑 층(710)은 도 7a 내지 도 9e와 관련하여 논의된 것들(이들로 제한되지 않음)을 비롯한 재료들로 형성될 수 있다. 전하 트래핑 층들은, 예를 들어, ALD 또는 CVD를 사용하여 퇴적될 수 있다.
일 실시예에서, 전하 트래핑 층들 중 적어도 하나는 ZrO2이다. 예를 들어, 제2 전하 트래핑 층(708)은 ZrO2일 수 있다. 이하에서는 예시적인 퇴적 파라미터들을 기술한다. ZrO2는 ALD 또는 CVD를 사용하여 퇴적될 수 있다. ALD 전구체들은 ZrCl4 + H2O를 포함하지만, 이들로 제한되지 않는다. N2 분위기가 사용될 수 있다. 성장 온도는 약 300C 일 수 있다. CVD 전구체들은 ZTB(zirconium tetra-tert-butoxide), Zr(OC(CH3)3)4를 포함한다. 퇴적 온도는 300C 이상일 수 있다. ZrO2를 형성하는 데 있어서의 하나의 가능한 문제는 계면 산화물(interfacial oxide)(예컨대, ZrOx-SiOx 형성)로 인한 k-값의 저하이다. 일 실시예에서, 계면 산화물을 해결하기 위해 SiN/ZrO2/SiN의 샌드위치가 사후 어닐링(post anneal)에 의해 형성된다. 추가 상세들은 도 13a 및 도 13b와 관련하여 이하에서 논의된다. 계면에서의 트랩 밀도를 감소시키고 그리고/또는 제어하기 위한 기법이 또한 이하에서 논의된다. 게다가, 데이터 유지를 개선시킬 수 있는, 깊은 트랩들을 형성하기 위한 기법이 이하에서 논의된다.
일 실시예에서, 전하 트래핑 층들 중 적어도 하나는 HfO2이다. 예를 들어, 제2 전하 트래핑 층(708)은 HfO2일 수 있다. 이하에서는 예시적인 퇴적 파라미터들을 기술한다. 일 예로서, HfO2는 ALD를 사용하여 퇴적될 수 있다. 전구체들은 하프늄 함유 펄스(hafnium-containing pulse)들에 충분한 증기압을 달성하기 위해 약 185C로 가열된 HfCl4(실온에서 고체)를 포함한다. H2O가 산화제로서 사용될 수 있다. 퇴적 속도(deposition rate) 및 메커니즘은 출발 표면(starting surface) 및 웨이퍼 온도의 강한 함수일 수 있다. 퇴적은 약 1 Torr의 압력으로 300C 내지 350C의 비교적 낮은 온도에서 있을 수 있다. HfO2가 또한 550C 내지 650C의 범위에 있는 온도에서 CVD 또는 MOCVD를 사용하여 퇴적될 수 있다. MOCVD 기반 층들에 대해, 전구체들의 동시 주입(simultaneous injection) 또는 펄스형 주입(pulsed injection)이 사용될 수 있다. 동시 주입에 의해 퇴적되는 막들은 O2를 산화제로서 사용해 600C에서 TDEAH(tetrakis(di ethyl ami do)hafnium) 및 TDMAS(tetrakis(dimethylamido)silicon) 전구체들로부터 획득될 수 있다.
단계(1116)는 터널 유전체(698)의 층들 중 적어도 하나를 메모리 홀들 내에 퇴적시키는 것이다. 터널 유전체(698)는 전하 트래핑 영역(697) 상에 컨포멀 층으로서 퇴적될 수 있다. 따라서, 터널 유전체(698)는 전하 트래핑 영역(697)의 수직 측벽들은 물론, 실리콘 영역(614) 상에 있는 전하 트래핑 영역(697)의 부분을 덮을 수 있다.
단계(1116)는, SiO2 및 SiON - SiO2가 전하 트래핑 영역에 가장 근접해 있음 - 과 같은, 다수의 층들을 퇴적시키는 것을 포함할 수 있다. 터널 유전체 영역은 또한 SiO2 및 ISSG(in-situ steam generation) 형성된 산화물 - SiO2가 전하 트래핑 영역에 가장 근접해 있음 - 을 포함할 수 있다. 터널 유전체는 3개의 층들: SiO2, SiON, 및 ISSG 형성된 산화물을 포함할 수 있다. 터널 유전체들은, 예를 들어, ALD 또는 CVD를 사용하여 퇴적될 수 있다.
단계(1118)는 터널 유전체 위쪽에 보호 층을 퇴적시키는 단계이다. 일 실시예에서, 비정질 실리콘이 퇴적된다. 비정질 실리콘은 도핑되어 있지 않을 수 있다. 도 12f는 단계(1118) 이후의 결과들을 도시하고 있다. 도 12f는 도 12e로부터의 메모리 홀을 도시하고 있다. 터널 SiO2 층(712)은 제3 전하 트래핑 층(710)의 노출된 수직 측벽들 위쪽에는 물론, 메모리 홀의 하부에 있는 제3 전하 트래핑 층(710) 위쪽에 컨포멀 층으로서 퇴적된다. 터널 SiN 층(714)은 터널 SiO2 층(712)의 노출된 수직 측벽들 위쪽에는 물론, 메모리 홀의 하부에 있는 SiO2 층(712) 위쪽에 컨포멀 층으로서 퇴적된다. 터널 SiO2 층(716)은 터널 SiN 층(714)의 노출된 수직 측벽들 위쪽에는 물론, 메모리 홀의 하부에 있는 터널 SiN 층(714) 위쪽에 컨포멀 층으로서 퇴적된다. 비정질 실리콘 산화물(1208)은 터널 SiO2 층(716)의 노출된 수직 측벽들 위쪽에는 물론, 메모리 홀의 하부에 있는 터널 SiO2 층(716) 위쪽에 컨포멀 층으로서 퇴적된다. 일 실시예에서, SiN 층(714) 대신에 SiON이 사용된다.
단계(1120)는 실리콘 영역(614)을 노출시키기 위해 메모리 홀들의 하부에서 에칭하는 단계를 포함한다. 일 실시예에서, 이것은 RIE(reactive ion etch)이다. 단계(1122)는 습식 에칭후 세정(post wet etch clean)이다. 이 단계는 보호 층(1208)을 제거한다. 일 실시예에서, 비정질 실리콘 보호 층(1208)을 제거하기 위해 습식 에칭이 사용된다. 또한, 단계(1120)의 에칭으로부터의 중합체 잔류물들이 에칭 제거된다.
도 12g는 단계(1122) 이후의 결과들을 도시하고 있다. 에칭은 메모리 홀의 하부에 개구부(1210)를 생성하여, 소스측 선택 트랜지스터의 보디가 될 실리콘(614)의 표면을 노출시키는 것을 갖는다. 비정질 실리콘 보호 층(1208)이 제거되었지만, 에칭 동안 터널 유전체를 보호하는 역할을 하였다.
단계(1124)는 반도체 채널을 퇴적시키는 것이다. 일 실시예에서, 비정질 실리콘이 퇴적된다. 이것은 메모리 홀들 내의 터널 유전체의 노출된 측벽들 위쪽에는 물론, 메모리 홀의 하부에 있는 노출된 실리콘(614) 위쪽에 컨포멀 층으로서 퇴적될 수 있다. 반도체 채널은 실리콘 이외의 반도체로 형성될 수 있다.
단계(1126)는 메모리 홀들 내에 실리콘 산화물의 코어를 퇴적시키는 것이다. 일 실시예에서, ALD가 사용된다. 도 12h는 단계(1126) 이후의 결과들을 도시하고 있다. 실리콘 채널(699)은 터널 층(716)의 측벽들 위쪽에는 물론, 메모리 홀의 하부에 있는 실리콘(614)의 상부 위쪽에 컨포멀 층으로서 도시되어 있다. SiO2 코어(695)는 메모리 홀의 나머지 부분을 채우는 것으로 도시되어 있다.
단계(1128)는 SiO2 코어(695)에 리세스(recess)를 형성하는 것이다. 일 실시예에서, 이것은 건식 에칭이다. 단계(1130)에서, 비정질 실리콘이 SiO2 코어(695) 내의 리세스에 퇴적된다. 비정질 실리콘은 CVD에 의해 퇴적될 수 있다. 단계(1132)에서, 비정질 실리콘에 불순물이 주입(implant)된다. 도핑은 인시츄(in situ)일 수 있다. 불순물은 비소, 인, 붕소, 또는 이들의 조합일 수 있지만, 이들로 제한되지 않는다. 단계(1134)는 활성화 어닐링(activation anneal)이다. 이것은 접촉 저항(contact resistance)을 감소시킨다. 도 12i는 SiO2 코어(695)의 상부에 실리콘 캡(1212)을 보여주는, 단계(1134) 이후의 결과들을 도시하고 있다.
단계(1136)는 슬릿들을 에칭하는 것이다. 이것은 슬릿들에 있던 재료를 제거하고, 희생 실리콘 질화물의 제거를 가능하게 하고 금속을 퇴적시키기 위해 행해진다.
단계(1138)는 실리콘 질화물 층들의 부분들을 제거하기 위해 슬릿들을 통해 에칭을 수행하는 단계를 포함한다. 에칭은 실리콘 질화물에 대한 보다 높은 선택도를 갖는 에칭제를 슬릿들을 통해 유입시켜, 실리콘 질화물 층들을 제거하는 것을 포함할 수 있다. 습식 에칭은, 실리콘 산화물이 실질적으로 제거되지 않도록, 실리콘 산화물에 대해 비교적 선택도가 높지 않다. 에칭은 실리콘 산화물에 대해서보다 실리콘 질화물에 대해 비교적 더 높은 선택도(예컨대, 1000 배, 또는 보다 일반적으로 100 배 이상)를 가질 수 있다. 또한 유의할 점은, 에칭이 NAND 스트링들을 제거해서는 안된다는 것이다. 유의할 점은, ISSG 산화물(704)이 에칭 스톱으로서 역할할 수 있다는 것이다.
습식 에칭은 본질적으로 NAND 스트링들이 형성되고 있는 실리콘 질화물 층들(메모리 셀 구역) 전체를 제거해야만 하며, 따라서, 제거된 실리콘 질화물의 영역들이 금속으로 대체될 때, 금속이 메모리 셀 구역에서 실질적으로 층 전체에 연장될 것이다. 따라서, 상이한 레벨들에 있는 워드 라인 층들은 서로로부터 격리(isolate)되어야만 하고 서로 단락(short)되어서는 안된다. 이것은 에칭 방법에 관계없이, 예컨대, 에칭제가 슬릿들, 메모리 홀들, 다른 홀들 또는 보이드들, 또는 이들의 조합을 통해 유입되는지와 관계없이 적용된다. 메모리 홀들 내의 NAND 스트링들은 실리콘 질화물이 슬릿들을 통한 에칭에 의해 제거될 때 실리콘 산화물 층들을 지지하는 앵커(anchor)들로서 역할한다.
실리콘 질화물을 에칭하기 위해 각종의 에칭 기법들이 사용될 수 있다. 질화물이, 일 실시예에서, 가열된 또는 고온 인산(H3PO4)에 의해 에칭될 수 있다. 일 예로서, 인산의 끓는점은 산의 농도에 따라 변한다. 예를 들어, 79.5 % 내지 94.5 %의 산 농도 범위에 대해, 끓는점은 140 °C부터 200 °C까지 변할 수 있다. 실리콘 질화물의 에칭 속도(etch rate)는 산의 온도 및 농도에 따라 변한다. 바스(bath)가 고온에서 작동되기 때문에, 물이 용액으로부터 쉽게 증발하고 인산의 농도가 변한다. 따라서, 이것은 일종의 "습식" 에칭인 것으로 간주될 수 있다. 그렇지만, 다른 에칭 기법들이 적용될 수 있기 때문에, 습식 에칭이 질화물에 꼭 필요한 것은 아니다. 다른 실시예들에서, 스택 내의 희생 재료는 실리콘 질화물 이외의 무언가일 수 있다. 따라서, 상이한 유형의 에칭 공정 및 에칭제가 사용될 수 있다.
유의할 점은, 희생 재료를 제거하기 위해 슬릿들을 통해 에칭을 수행하기보다는, 희생 재료가 홀들, 보이드들 등을 통해 에칭하는 것에 의해 제거될 수 있다는 것이다. 다른 실시예에서, 희생 재료가 희생 재료를 제거하기 위해 메모리 홀들을 통해 에칭하는 것에 의해 공정의 초기 단계(earlier stage)에서 제거된다. 이러한 실시예에서, 슬릿들은 메모리 홀들을 통해 에칭할 때 앵커로서 역할하는 재료로 채워질 수 있다.
단계(1140)는 메모리 홀들의 하부에 있는 노출된 실리콘(614)의 WVG(water vapor generator) 산화를 포함한다. 이 단계는 소스측 선택 트랜지스터들의 게이트 산화물을 형성하는 역할을 한다. WVG 산화는 실리콘을 선택적으로 산화시킨다. 또한, 기판의 표면이 또한 단계(1140)에서 산화될 수 있다.
도 12j는 단계(1140) 이후의 결과들을 도시하고 있다. 소스측 선택 트랜지스터에 대한 게이트 산화물(1216a)은 실리콘(614)의 수직 측벽들 상에 도시되어 있다. 또한, 산화물(1216b)은 기판(201)의 표면 상에 도시되어 있다. 유의할 점은, 일 실시예에서, 기판(201)이, 적어도 산화물(1216b) 근방에 있는, p-기판이라는 것이다.
단계(1141)에서, 알루미늄 산화물 차단 층이 형성된다. 차단 층은 슬릿들을 통해 메모리 홀의 바깥쪽으로부터 ALD에 의해 퇴적될 수 있다.
단계(1142)는 희생 질화물이 제거된 홀들에 티타늄 질화물 장벽 층을 퇴적시키는 단계이다.
단계(1144)는 슬릿들을 통해 리세스들 내에 금속(예컨대, 하나 이상의 층들)을 퇴적시키는 단계를 포함한다. 일 실시예에서, 금속은 텅스텐이다. 이것은 금속/산화물 스택을 형성한다. 희생 재료가 제거될 때 남겨진 리세스들을 채우기 위해 슬릿들 내에 금속이 제공된다. 금속을 퇴적시키기 위해 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition)가 사용될 수 있다. 일 실시예에서, 먼저 텅스텐 핵형성 층이 형성되고, 이어서 CVD에 의해 텅스텐이 퇴적된다. 단계(1146)는 슬릿들을 다시 채우는(re-fill) 단계이다. 워드 라인들을 격리시키기 위해 텅스텐 리세싱(tungsten recess)이 수행될 수 있다. 또한, 커버 dTEAS(cover dTEAS)는 CVD에 의해 퇴적될 수 있다.
도 12k는 단계(1146) 이후의 결과들을 도시하고 있다. 희생 층들(SAC0 내지 SAC7)은, 각각, 금속 층들(SGS, WL0 내지 WL5, 및 SGD)로 대체되었다. 알루미늄 산화물 차단 층(702)은 실리콘 산화물 차단 층(704) 옆에 도시되어 있다. 티타늄 질화물 층(1222)이 또한 워드 라인들을 위한 금속에 인접하여 도시되어 있다. 단계(1146) 이후에, 메모리 홀 및 인접한 워드 라인 층의 xy 단면은 도 7a의 도면과 비슷할 수 있다.
이하에서는 전하 트래핑 층들 중 적어도 하나가 ZrO2인 일 실시예에 대해 전하 트래핑 영역을 제조하는 것의 상세들을 기술한다. 공정의 일 실시예를 예시하는 플로차트는 도 13b에 도시되어 있다. 이 공정은 도 11에서의 단계(1114)에 대해 사용될 수 있다. 이 공정은 또한, 도 2b의 것과 같은, 2D 메모리 셀을 형성할 때 사용될 수 있다. 이 공정은 결정질 ZrO2 형성을 제공한다. ZrO2를 결정화시키는 것은 k-값을 증가시킬 수 있다. 공정은 또한 어쩌면 계면 산화물이 있을 수 있는 앞서 언급된 문제들을 해결하고, 이는 k-값을 감소시킬 수 있다. 이 공정에서, 3개의 전하 트래핑 층들은: SiN / ZrO2 / SiN이다.
도 13a는 중간 전하 트래핑 층이 ZrO2인 공정의 일 실시예에 대한 온도 대 시간의 그래프를 나타낸 것이다. 온도(RT)는 실내 온도를 지칭한다. T1, T2 및 T3에 대한 예들은: 각각, 650C , 300C, 및 600C이다. 일 실시예에서, t1과 t8 사이의 시간은 약 5 내지 30 분이다. 온도는 시각 t1에서 실온으로부터 T1으로 램프 업(ramp up)된다(도 13b의 단계(1302)). 이어서, 시각 t1과 t2 사이에서 제1 전하 트래핑 층(706)에 대한 실리콘 질화물(예컨대, S3N4)이 퇴적된다(단계(1304)). 온도는 시각 t2와 t3 사이에서 온도 T1으로부터 T2로 램프 다운(ramp down)된다(단계(1306)).
이어서, 온도 T2에 있는 동안, 지르코늄 산화물(예컨대, ZrO2)이 시각 t3와 t4 사이에서 퇴적된다(단계(1308)). 이 실시예에서, 지르코늄 산화물은 제2 전하 트래핑 층(708)으로서 역할한다. 온도는 시각 t4와 t5 사이에서 온도 T2로부터 T3으로 램프 업된다(단계(1310)). 고품질 계면을 제공하는 데 도움을 주기 위해 온도가 상승되는 속도가 제어된다. 시각 t5와 t6 사이에서, 온도 T3에 있는 동안 퇴적후 어닐링(post deposition anneal)이 수행된다(단계(1312)).
온도는 이어서 시각 t6과 t7 사이에서 T3으로부터 T1로 램프 업된다(단계(1314)). 온도 T1에 있는 동안, 시각 t7와 t8 사이에서 제3 전하 트래핑 층(710)에 대한 실리콘 질화물(예컨대, S3N4)이 퇴적된다(단계(1316)). 이어서, 온도는 시각 t8 이후에 램프 다운될 수 있다.
따라서, 전술한 공정의 결과, 결정질 ZrO2가 얻어진다. 결정질 ZrO2는 40 초과의 유전 상수(k)를 가질 수 있다. 더욱이, 이 공정은 계면 산화물 형성을 감소시키거나 제거한다. 더욱이, 시각 t4와 t5 사이에서 온도 구배(gradient temperature)(ΔT/Δt)는 물론, 퇴적후 어닐링 온도(post deposition annealing temperature)를 제어하는 것에 의해, k-값이 넓은 범위에 걸쳐 변조될 수 있다.
ZrO2 이외의 하이-k 재료들이 결정화될 수 있다. 이와 같이, 일부 실시예들에서, 전하 트래핑 층들 중 적어도 하나가 결정화된다. 전하 트래핑 층을 결정화시키는 것은 k-값을 증가시킬 수 있다.
하이-k 재료의 k-값을 변조시키는 것이 ZrO2 이외의 재료들에 대해 사용될 수 있다. 이와 같이, 일부 실시예들에서, 전하 트래핑 층들 중 적어도 하나의 전하 트래핑 층의 k-값이 변조된다. 보다 높은 k-값들이 바람직할 수 있기 때문에, 일부 실시예들에서 k-값이 증가된다.
도 13c 내지 도 13f는 전하 트래핑 영역의 성능을 개선시키기 위한 몇 가지 부가 기법들을 기술한다. 이 공정들 중 임의의 것이 도 11의 단계(1114) 동안 사용될 수 있다. 그렇지만, 이 공정들이 3D NAND 예로 제한되지 않는다. 하나의 대안으로서, 이 공정들이 2D NAND에 대해 사용될 수 있다. 이 예들은 ZrO2 전하 트래핑 층에 대한 것이다. 그렇지만, 원리들이 전하 트래핑 층에 대한 ZrO2로 제한되지 않는다.
일부 실시예들에서, 계면 트랩 밀도를 감소시키고 그리고/또는 제어하는 기법들이 사용된다. 도 13c는 계면 트랩 밀도를 감소시키고 그리고/또는 제어할 수 있는 일 실시예의 단계들의 플로차트를 나타낸 것이다. 단계(1308)에서, ZrO2가 퇴적된다. 단계(1322)에서, ZrO2 퇴적후 어닐링(post ZrO2 deposition anneal)이 N2/H2 분위기에서 수행된다. N2/H2 분위기에서의 ZrO2 퇴적후 어닐링의 결과, N2 또는 Ar 분위기와 비교하여 보다 낮은 계면 트랩들이 얻어질 수 있다. 도 13c의 공정은, 일 실시예에서, 도 13b의 공정과 함께 수행된다. 그렇지만, 공정들을 서로 조합하여 사용할 필요는 없다.
도 13d는 입방정계상 또는 정방정계상을 안정화시킬 수 있는, 중간 하이-k 층 ZrO2에 양이온을 첨가하는 일 실시예의 플로차트를 나타낸 것이다. 단계(1308)에서, ZrO2가 퇴적된다. 단계(1328)에서, 양이온 도펀트가 ZrO2에 첨가된다. 일 실시예에서, 이 도핑은 인시츄이다. 양이온 도펀트는 이트륨, 마그네슘, 칼슘, 철, 및 세륨을 포함할 수 있지만, 이들로 제한되지 않는다. 도 13d의 공정은, 일 실시예에서, 도 13b의 공정과 함께 수행된다. 그렇지만, 공정들을 서로 조합하여 사용할 필요는 없다.
도 13e는 k-값을 증가시킬 수 있는, 중간 하이-k 층 ZrO에 알루미늄을 첨가하는 일 실시예의 플로차트를 나타낸 것이다. 단계(1330)에서, ZrO2가 ALD를 사용하여 퇴적된다. 단계(1332)에서, 알루미늄이 도펀트로서 ZrO2에 첨가된다. 일 실시예에서, 이 도핑은 인시츄이다. 도 13e의 공정은, 일 실시예에서, 도 13b의 공정과 함께 수행된다. 그렇지만, 공정들을 서로 조합하여 사용할 필요는 없다.
본원에 개시되는 일부 실시예들은 전하 트래핑 층들 중 적어도 하나에 깊은 트랩들을 형성하는 단계를 포함한다. 깊은 트랩은 전자 또는 정공을 깊은 트랩으로부터 하이-k 재료의 전도 밴드 또는 하이-k 재료의 가전자 밴드로 제거하는데 필요한 에너지에 기초하여 정의될 수 있다. 깊은 트랩은 또한 트랩의 에너지 준위가 가전자 밴드와 전도 밴드 사이의 중간 지점에 얼마나 가까운지에 기초하여 정의될 수 있다. 예를 들어, 깊은 트랩은, 밴드 갭의 1/3인 폭을 갖고 가전자 밴드와 전도 밴드 사이의 중간에 중심을 둔, 밴드에 있는 것으로서 정의될 수 있다. 다른 예로서, 깊은 트랩은, 밴드 갭의 1/2인 폭을 갖고 가전자 밴드와 전도 밴드 사이의 중간에 중심을 둔, 밴드에 있는 것으로서 정의될 수 있다. 전술한 예들은, 밴드 갭 내에 있고 유전체의 밴드 갭의 약 1/3 또는 약 1/2의 폭을 가지며 밴드 갭의 중간 지점에 중심을 둔, 에너지 공간에 연속적으로 분포된 트랩들을 지칭한다. 다른 예에서, 트랩들은 유전체의 밴드 갭의 1/3 또는 1/2의 대략적인 범위 - 범위는 대략적으로 밴드 갭의 중간 지점에 중심을 둠 - 내에 배치된 다수의 개별 에너지 준위들을 가질 수 있다. 또 다른 예에서, 트랩들은 밴드 갭 내에 연속적으로 분포될 수 있고 또한 앞서 기술된 에너지 범위들 중 일부 부분에서 다수의 개별 에너지 준위들을 가질 수 있다. 일 실시예에서, 하이-k 층들 중 하나에 있는 트랩들의 대부분은 깊은 트랩들이다.
일 실시예에서, 전도 밴드로부터 약 3.2eV 아래에 있는 에너지 준위들을 갖는 깊은 트랩들을 생성하기 위해 HfO2가 Nb로 도핑된다. 단위 면적당 트랩들의 농도는 약 1e13 cm-2(예컨대, 5e12부터 5e13 cm-2까지의 범위)일 수 있다. 이들은 예시를 위한 숫자들이고, 보다 높거나 보다 낮을 수 있다. HfO2 막이 5 nm인 경우, 1e13 cm-2의 면적 밀도(area density)는 약 2e19 cm-3 (1e13/5e-7)의 체적 밀도(volume density)로 환산될 것이다. 또는 5e12부터 5e13 cm-2까지의 범위에 대해, 체적 농도는 1e19 to 1e20cm-3일 수 있다.
깊은 트랩들은 보다 나은 데이터 유지를 제공할 수 있다. 또한, 트랩 레벨(trap level)들이 변조될 수 있고, 이는 보다 긴 데이터 유지를 달성하는 데 도움을 줄 수 있다. 게다가, 트랩 사이트들의 수의 증가는 성능을 개선시킬 수 있다. 더욱이, k-값이 증가될 수 있다. 도 13f는 중간 하이-k 층 - 이 예에서 ZrO가 사용됨 - 에 깊은 트랩들을 생성하는 일 실시예의 플로차트를 도시한 것이다. 단계(1308)에서, ZrO2가 퇴적된다. 단계(1342)에서, ZrO2가 질소로 도핑된다. 일 실시예에서, 이 도핑은 인시츄이다. 단계(1344)에서, 퇴적후 어닐링이 수행된다. 이것은 ZrON을 형성할 수 있다. 도 13f의 공정은, 일 실시예에서, 도 13b의 공정과 함께 수행된다. 그렇지만, 공정들을 서로 조합하여 사용할 필요는 없다.
전하 트래핑 층들의 특성들을 개선시키기 위해 또 다른 처리 기법들이 사용될 수 있다. 일 실시예는 반도체 채널(699)을 기준으로 한 하이-k 재료의 전도 밴드 오프셋을 감소시키는 재료로 하이-k 재료를 도핑하는 단계를 포함한다. 일 실시예에서, ZrO2와 같은 하이-k 성분이 Zn으로 도핑된다. 일 실시예에서, ZrZnON을 형성하기 위해 ZrON이 Zn으로 도핑된다. 전술한 바는 ZrON을 어느 정도의 ZnO와 함께 퇴적시키는 것에 의해 달성될 수 있다. 터널 유전체 층(712) 내의 SiO2 및 전하 트래핑 층들(706, 710) 내의 Si3N4에 대한 ZrZnON의 보다 작은 전도 밴드 오프셋으로부터, 보다 나은 전하 트래핑 층 특성들이 얻어질 수 있다. 또한, ZrZnON은 보다 깊은 레벨의 트랩들로 보다 강한 전자 포획 능력(electron-capture ability)을 가질 수 있다. (실리콘 또는 폴리실리콘 채널 에너지 준위들을 기준으로 한) ZnO의 음의 전도 밴드 오프셋으로 인해, ZrZnON 막 내의 일부 트랩들은 폴리실리콘 채널(699)의 가전자 밴드와 정렬되거나 그보다 위쪽에 있다. 그 결과, 주입된 정공들이 소거 동안 ZrZnON 막에 트래핑된 전자들과 직접 재결합할 수 있고 따라서 보다 높은 소거 속도(erasing speed)가 달성될 수 있다.
이미 논의된 것들에 부가하여, 전하 트래핑 층들에 대한 많은 다른 변형들이 가능하다. 일부 실시예들에서, 단일의 중간 하이-k 층이 있다. 즉, 3개의 전하 트래핑 층들이 있다.
일부 실시예들에서, 이중 중간 층(double middle layer)이 있다. 예를 들어, 전하 트래핑 영역은 4개의 상이한 유전체 층들을 포함한다. 도 14a는 2D NAND 셀이 터널 CTL(341), 중간 CTL A(343a), 중간 CTL B(343b), 및 게이트 CTL(345)을 갖는 전하 저장 영역(CS5)을 가지는 일 실시예를 나타낸 것이다. 도 14b는 (도 7a와 유사한) 3D NAND 셀이 전하 트래핑 층(706), 전하 트래핑 층 A(708a), 전하 트래핑 층 B(708b), 및 전하 트래핑 층(710)을 갖는 전하 저장 영역을 가지는 일 실시예를 나타낸 것이다. 이중 중간 층(double mid-layer)의 일 예는 LaO/SiN-HfO/LaO 스택이다. 이중 중간 층의 다른 예는 LaO/SiN-HfAlO/LaO 스택이다.
유의할 점은, 이중 중간 층이 있는 예들에서, 하이-로우-하이 전도 밴드 오프셋이 달성될 수 있다는 것이다. 예를 들어, 전하 트래핑 층 A(708a)는 전하 트래핑 층(706)보다 더 작은 전도 밴드 오프셋을 가질 수 있다. 또한, 전하 트래핑 층 A(708a)는 전하 트래핑 층(710)보다 더 작은 전도 밴드 오프셋을 가질 수 있다. 마찬가지로, 전하 트래핑 층 B(708b)는 이웃하는 전하 트래핑 층(710)보다 더 작은 전도 밴드 오프셋을 가질 수 있다. 또한, 전하 트래핑 층 B(708b)는 전하 트래핑 층(706)보다 더 작은 전도 밴드 오프셋을 가질 수 있다. 2D 예에서, 중간 CTL A(343a)는 터널 CTL(341)보다 더 작은 전도 밴드 오프셋을 가질 수 있다. 또한, 중간 CTL A(343a)는 게이트 CTL(345)보다 더 작은 전도 밴드 오프셋을 가질 수 있다. 마찬가지로, 중간 CTL B(343b)는 게이트 CTL(345)보다 더 작은 전도 밴드 오프셋을 가질 수 있다. 또한, 중간 CTL B(343b)는 터널 CTL(341)보다 더 작은 전도 밴드 오프셋을 가질 수 있다. 유사한 추론이 본원에서 논의되는 로우-하이-로우 가전자 밴드 오프셋에 대한 2D 및 3D 예들 둘 다에 적용된다. 전술한 밴드 오프셋들을 달성하기 위해 밴드 갭 엔지니어링이 사용될 수 있다.
전하 트래핑 층에 대한 다른 가능한 스택들은 LaO/SiN/LaO, LaAlO3/SiN/LaAlO3, LaO/HfAlO/LaO, SiN/ZrO2/SiN, SiN/ZrON/SiN, SiN/HfO2/SiN, SiN/HfAlO/SiN, SiN/HfN1-xOx/SiN, LaO/ZrO2/LaO, LaO/ZrON/LaO, LaO/HfO2/LaO, LaO/HfAlO/LaO, LaO/HfN1-xOx/LaO, AlO/LaO/AlO, 및 SiN/AlO/HfO를 포함하지만, 이들로 제한되지 않는다. 유의할 점은, 전술한 예들 중 일부에서, CSR(697)에 대한 하이-로우-하이 전도 밴드 오프셋, 및/또는 CSR(697)에 대한 로우-하이-로우 가전자 밴드 오프셋을 달성하기 위해 밴드 갭 엔지니어링이 사용될 수 있다는 것이다. 일 예로서, LaAlO3/SiN/LaAlO3에 대해, 전도 밴드를, SiN보다 얼마간 더 높도록, 상승시키기 위해 바깥쪽 2개의 층들 내의 알루미늄 성분이 변조될 수 있다. 전술한 예에서, (예컨대, CTL(697) 내의 중간 막인) SiN에서보다 얼마간 더 높은 전도 밴드를 가지는 LaAlO3 막들에 대해, 일 실시예에서, LaAlO3 전도 밴드가 CTL(697)에 인접한 터널 유전체 막의 SiO2에서보다 여전히 더 낮을 수 있다. 어떤 경우에, 중간 층이, 바깥쪽 2개의 층들에 비해 그의 전도 밴드를 낮추기 위해, 밴드 갭 엔지니어링될 수 있다. 유사한 밴드 갭 엔지니어링이 CSR(697)에 대한 로우-하이-로우 가전자 밴드 오프셋을 달성하기 위해 가전자 밴드에 대해 수행될 수 있다.
유의할 점은, 이전 단락에서의 예들 중 일부가 하이-k/미드-k/하이-k CSR(697)에 대한 것이라는 것이다. 예를 들어, LaO/SiN/LaO 및 LaAlO3/SiN/LaAlO3 각각은 이러한 구조를 가질 수 있다. 일 실시예에서, 하이-k/미드-k/하이-k CSR(697)에 대해 CSR(697)에 대한 하이-로우-하이 전도 밴드 오프셋을 달성하기 위해 밴드 갭 엔지니어링이 사용된다. 다른 실시예에서, 하이-k/미드-k/하이-k CSR(697)을 갖는 디바이스는 CSR(697)에 대해 하이-로우-하이 전도 밴드 오프셋을 갖지 않는다. 예를 들어, 이 디바이스는 CSR(697)에 대해 로우-하이-로우 전도 밴드 오프셋을 가질 수 있다.
도 15는 하나 이상의 메모리 다이들 또는 칩들(1512)을 포함할 수 있는 비휘발성 저장 디바이스(1510)를 나타낸 것이다. 메모리 다이(1512)는 메모리 셀들의 어레이(1500)(2차원 메모리 구조 또는 3차원 메모리 구조), 제어 회로부(1520), 및 판독/기입 회로들(1530A 및 1530B)을 포함한다. 일 실시예에서, 메모리 어레이(1500)는 3D NAND 구성을 갖는다. 예를 들어, 본원에서 논의되는 3D NAND 구성들 중 임의의 것이 메모리 어레이(1550)에서 사용될 수 있다. 일 실시예에서, 메모리 셀 어레이는 2D NAND 구성을 갖는다. 예를 들어, 본원에서 논의되는 2D NAND 구성들 중 임의의 것이 메모리 어레이(1550)에서 사용될 수 있다.
일 실시예에서, 다양한 주변 회로들에 의한 메모리 어레이(1500)에의 액세스는, 각각의 측면에서의 액세스 라인들 및 회로부의 밀도들이 절반으로 감소되도록, 어레이의 양 측면에서, 대칭 방식으로 구현된다. 판독/기입 회로들(1530A 및 1530B)은, 한 페이지의 메모리 셀들이 병렬로 판독 또는 프로그래밍될 수 있게 하는, 다수의 감지 블록들(1559)을 포함한다. 메모리 어레이(1500)는 행 디코더(row decoder)들(1540A 및 1540B)을 통해 워드 라인들에 의해 그리고 열 디코더(column decoder)들(1542A 및 1542B)을 통해 비트 라인들에 의해 주소지정가능(addressable)하다. 데이터는 열 디코더들(1542A 및 1542B)를 통해 입력 및 출력(데이터 I/O)될 수 있다. 전형적인 실시예에서, 제어기(1544)는 하나 이상의 메모리 다이들(1512)과 동일한 메모리 디바이스(1510)(예컨대, 이동식 저장 카드 또는 패키지)에 포함된다. 커맨드들 및 데이터는 라인들(1532)을 통해 호스트와 제어기(1544) 사이에서 그리고 라인들(1534)을 통해 제어기와 하나 이상의 메모리 다이들(1512) 사이에서 전송된다. 하나의 구현은 다수의 칩들(1512)을 포함할 수 있다.
제어 회로부(1520)는 메모리 어레이(1500)에 대해 메모리 동작들을 수행하기 위해 판독/기입 회로들(1530A 및 1530B)과 협력한다. 제어 회로부(1520)는 상태 머신(1522), 온-칩 주소 디코더(1524) 및 전력 제어 모듈(1526)을 포함한다. 상태 머신(1522)은 메모리 동작들의 칩-레벨 제어를 제공한다. 온-칩 주소 디코더(1524)는 호스트 또는 메모리 제어기에 의해 사용되는 주소와 디코더들(1540A, 1540B, 1542A, 및 1542B)에 의해 사용되는 하드웨어 주소(ADDR) 간에 변환하는 주소 인터페이스를 제공한다. 전력 제어 모듈(1526)은 메모리 동작들 동안 워드 라인들과 비트 라인들에 공급되는 전력과 전압들을 제어한다. 일 실시예에서, 전력 제어 모듈(1526)은 공급 전압보다 더 큰 전압을 생성할 수 있는 하나 이상의 전하 펌프(charge pump)들을 포함한다.
일 실시예에서, 제어 회로부(1520), 전력 제어 회로(1526), 디코더 회로(1524), 상태 머신 회로(1522), 디코더 회로(1542A), 디코더 회로(1542B), 디코더 회로(1540A), 디코더 회로(1540B), 판독/기입 회로들(1530A), 판독/기입 회로들(1530B), 및/또는 제어기(1544) 중 하나 또는 이들의 임의의 조합은 하나 이상의 관리 회로들, 관리 회로부 등이라고 지칭될 수 있다.
본원에 개시되는 일 실시예는, 반도체 채널, 반도체 채널에 인접한 터널 유전체 영역을 포함하는, 비휘발성 저장 디바이스를 포함하고, 여기서 터널 유전체 영역은 제1 터널 유전체 층, 제1 터널 유전체 층에 인접한 제1 전하 트래핑 층, 제2 전하 트래핑 층, 및 제3 전하 트래핑 층을 갖는 전하 트래핑 영역, 제어 게이트 유전체, 및 제어 게이트를 포함하며, 여기서 제어 게이트 유전체는 제어 게이트와 전하 트래핑 영역 사이에 있다. 제2 전하 트래핑 층은 제1 전하 트래핑 층과 제3 전하 트래핑 층 사이에 있다. 반도체 채널을 기준으로 한 제2 전하 트래핑 층의 전도 밴드 오프셋은 반도체 채널을 기준으로 한 제1 전하 트래핑 층의 전도 밴드 오프셋보다 더 작고, 반도체 채널을 기준으로 한 제2 전하 트래핑 층의 전도 밴드 오프셋은 반도체 채널을 기준으로 한 제3 전하 트래핑 층의 전도 밴드 오프셋보다 더 작다. 반도체 채널을 기준으로 한 제1 전하 트래핑 층의 가전자 밴드 오프셋은 반도체 채널을 기준으로 한 제1 터널 유전체 층의 가전자 밴드 오프셋보다 더 작다. 제2 전하 트래핑 층은 7.9 초과의 유전 상수를 갖는 하이-k 재료를 포함한다.
본원에 개시되는 일 실시예는 수평으로 연장되는 주 표면을 갖는 기판, 주 표면에 대해 수직으로 연장되는 반도체 채널, 및 반도체 채널을 둘러싸는 터널 유전체 영역을 포함하는, 3차원(3D) 메모리 디바이스를 포함한다. 터널 유전체 영역은 반도체 채널에 인접한 제1 유전체 층, 제2 유전체 층, 및 제3 유전체 층을 갖는다. 반도체 채널을 기준으로 한 제2 유전체 층의 전도 밴드 오프셋은 반도체 채널을 기준으로 한 제1 유전체 층의 전도 밴드 오프셋보다 더 작고, 반도체 채널을 기준으로 한 제2 유전체 층의 전도 밴드 오프셋은 반도체 채널을 기준으로 한 제3 유전체 층의 전도 밴드 오프셋보다 더 작다. 메모리 디바이스는 터널 유전체 영역을 둘러싸는 전하 트래핑 영역을 추가로 포함한다. 전하 트래핑 영역은 제3 유전체 층에 인접한 제1 전하 트래핑 층, 제2 전하 트래핑 층, 및 제3 전하 트래핑 층을 갖는다. 반도체 채널을 기준으로 한 제2 전하 트래핑 층의 전도 밴드 오프셋은 반도체 채널을 기준으로 한 제1 전하 트래핑 층의 전도 밴드 오프셋보다 더 작고, 반도체 채널을 기준으로 한 제2 전하 트래핑 층의 전도 밴드 오프셋은 반도체 채널을 기준으로 한 제3 전하 트래핑 층의 전도 밴드 오프셋보다 더 작으며, 여기서 반도체 채널을 기준으로 한 제1 전하 트래핑 층의 가전자 밴드 오프셋은 반도체 채널을 기준으로 한 제3 유전체 층의 가전자 밴드 오프셋보다 더 작다. 제2 전하 트래핑 층은 7.9 초과의 유전 상수를 갖는 하이-k 재료를 포함한다. 메모리 디바이스는 전하 트래핑 영역을 둘러싸는 차단 산화물 영역 및 차단 산화물 영역을 둘러싸는 제어 게이트를 추가로 포함한다.
본원에 개시되는 일 실시예는 모놀리식 3차원 메모리 디바이스를 포함하고, 본 모놀리식 3차원 메모리 디바이스는: 수평 평면에서 연장되는 주 표면을 갖는 반도체 기판; 기판의 주 표면에 평행하게 연장되는 제1 복수의 전도성 재료 층들 - 전도성 재료 층들은 메모리 셀들의 금속 제어 게이트들을 포함함 -; 반도체 기판 위쪽에 있는 스택으로 된 제1 복수의 전도성 재료 층들과 교대로 있는 제2 복수의 절연성 재료 층들; 및 복수의 전도성 재료 층들 및 복수의 절연성 재료 층들을 통해 수직으로 연장되는 복수의 NAND 스트링들을 포함한다. NAND 스트링들 각각은 복수의 메모리 셀들, 및 수평 평면에 대해 수직 방향으로 연장되는 주축을 갖는 반도체 채널을 포함한다. 메모리 셀들 각각은 전하 저장 영역, 반도체 채널과 전하 저장 영역 사이의 터널 유전체, 및 전하 저장 영역과 제어 게이트 사이의 차단 산화물을 포함한다. 터널 유전체는 반도체 채널과 전하 저장 영역 사이에 하이-로우-하이 전도 밴드 오프셋을 포함한다. 전하 저장 영역은 터널 유전체와 차단 산화물 사이에 하이-로우-하이 전도 밴드 오프셋을 포함한다. 전하 저장 영역은 제1 전하 저장 막, 제2 전하 저장 막, 및 제3 전하 저장 막을 포함한다. 제2 전하 저장 막은 제1 전하 저장 막보다 더 낮은 전도 밴드를 갖는다. 제2 전하 저장 막은 제3 전하 저장 막보다 더 낮은 전도 밴드를 갖는다. 제2 전하 저장 막은 7.9 초과의 유전 상수를 갖는 하이-k 재료를 포함한다. 제1 전하 저장 막은 전하 트래핑 층에 가장 가까운 터널 유전체의 부분의 가전자 밴드보다 더 높은 가전자 밴드를 갖는다.
본원에 개시되는 일 실시예는 비휘발성 저장 디바이스를 제조하는 방법을 포함한다. 본 방법은 반도체 채널을 제조하는 단계 및 터널 유전체 영역을 제조하는 단계를 포함한다. 터널 유전체 영역은 반도체 채널에 인접해 있다. 터널 유전체 영역은 제1 유전체 층을 포함한다. 본 방법은 제1 전하 트래핑 층, 제2 전하 트래핑 층, 및 제3 전하 트래핑 층을 갖는 전하 트래핑 영역을 제조하는 단계를 포함한다. 제1 전하 트래핑 층은 터널 유전체 영역에 인접해 있다. 이것은 제1 전하 트래핑 층과 제3 전하 트래핑 층 사이에 제2 전하 트래핑 층을 형성하는 단계를 포함한다. 반도체 채널을 기준으로 한 제2 전하 트래핑 층의 전도 밴드 오프셋은 반도체 채널을 기준으로 한 제1 전하 트래핑 층의 전도 밴드 오프셋보다 더 작고, 반도체 채널을 기준으로 한 제2 전하 트래핑 층의 전도 밴드 오프셋은 반도체 채널을 기준으로 한 제3 전하 트래핑 층의 전도 밴드 오프셋보다 더 작다. 반도체 채널을 기준으로 한 제1 전하 트래핑 층의 가전자 밴드 오프셋은 반도체 채널을 기준으로 한 제1 유전체 층의 가전자 밴드 오프셋보다 더 작다. 제2 전하 트래핑 층은 7.9 초과의 유전 상수를 갖는 하이-k 재료를 포함한다. 본 방법은 또한 제어 게이트 유전체를 제조하는 단계를 포함한다. 전하 트래핑 영역은 제어 게이트 유전체와 터널 유전체 사이에 있다. 본 방법은 또한 제어 게이트를 제조하는 단계를 포함한다. 제어 게이트 유전체는 제어 게이트와 전하 트래핑 영역 사이에 있다.
본원에 개시되는 일 실시예는 3차원(3D) 메모리 디바이스를 형성하는 방법을 포함하고, 본 방법은: 복수의 재료 층들을 형성하는 단계 - 층들은 기판의 주 표면에 평행함 -; 복수의 재료 층들에 메모리 홀들을 형성하는 단계; 메모리 홀들 각각 내에 제1 전하 트래핑 층을 형성하는 단계 - 제1 전하 트래핑 층은 수직 측벽을 가짐 -; 제1 전하 트래핑 층의 수직 측벽 상에 제2 전하 트래핑 층을 형성하는 단계 - 제2 전하 트래핑 층은 수직 측벽을 가지며, 제2 전하 트래핑 층은 7.9 초과의 유전 상수를 갖는 하이-k 재료를 포함함 -; 제2 전하 트래핑 층의 수직 측벽 상에 제3 전하 트래핑 층을 형성하는 단계 - 제2 전하 트래핑 층은 수직 측벽을 가짐 -; 제3 전하 트래핑 층의 수직 측벽 상에 제1 유전체 층을 형성하는 단계 - 제1 유전체 층은 수직 측벽을 가짐 -; 제1 유전체 층의 수직 측벽 상에 제2 유전체 층을 형성하는 단계 - 제2 유전체 층은 수직 측벽을 가짐 -; 제2 유전체 층의 수직 측벽 상에 제3 유전체 층을 형성하는 단계 - 제3 유전체 층은 수직 측벽을 가짐 -; 제3 유전체 층의 수직 측벽 상에 반도체 채널을 형성하는 단계 - 반도체 채널을 기준으로 한 제2 전하 트래핑 층의 전도 밴드 오프셋은 반도체 채널을 기준으로 한 제1 전하 트래핑 층의 전도 밴드 오프셋보다 더 낮고, 반도체 채널을 기준으로 한 제2 전하 트래핑 층의 전도 밴드 오프셋은 반도체 채널을 기준으로 한 제3 전하 트래핑 층의 전도 밴드 오프셋보다 더 낮으며, 반도체 채널을 기준으로 한 제3 전하 트래핑 층의 가전자 밴드 오프셋은 반도체 채널을 기준으로 한 제1 유전체 층의 가전자 밴드 오프셋보다 더 낮음 -; 전하 트래핑 영역을 둘러싸는 차단 산화물 영역을 형성하는 단계; 및 차단 산화물 영역을 둘러싸는 금속 제어 게이트를 형성하는 단계를 포함한다.
일 실시예는 모놀리식 3차원(3D) 메모리 디바이스를 형성하는 방법을 포함한다. 본 방법은 전하 트래핑 영역을 형성하는 단계 - 전하 트래핑 영역은 제1 전하 트래핑 막, 제2 전하 트래핑 막, 및 제3 전하 트래핑 막을 가지며, 제2 전하 트래핑 막은 제1 전하 트래핑 막과 제3 전하 트래핑 막 사이에 있고, 제2 전하 트래핑 막은 7.9 초과의 유전 상수를 갖는 하이-k 재료를 포함함 -; 터널 유전체 영역을 형성하는 단계 - 전하 트래핑 영역은 터널 유전체 영역을 둘러싸고, 터널 유전체 영역은 제1 유전체 막, 제2 유전체 막, 및 제3 유전체 막을 가지며, 제3 전하 트래핑 막은 제1 유전막에 인접해 있음 -; 반도체 기판의 주 표면에 대해 수직으로 연장되는 반도체 채널을 형성하는 단계 - 터널 유전체 영역은 반도체 채널을 둘러싸고, 제3 유전체 막은 반도체 채널에 인접해 있으며, 반도체 채널을 기준으로 한 제2 유전체 막의 전도 밴드 오프셋은 반도체 채널을 기준으로 한 제1 유전체 막의 전도 밴드 오프셋보다 더 작고, 반도체 채널을 기준으로 한 제2 유전체 막의 전도 밴드 오프셋은 반도체 채널을 기준으로 한 제3 유전체 막의 전도 밴드 오프셋보다 더 작으며, 반도체 채널을 기준으로 한 제2 전하 트래핑 막의 전도 밴드 오프셋은 반도체 채널을 기준으로 한 제1 전하 트래핑 막의 전도 밴드 오프셋보다 더 작고, 반도체 채널을 기준으로 한 제2 전하 트래핑 막의 전도 밴드 오프셋은 반도체 채널을 기준으로 한 제3 전하 트래핑 막의 전도 밴드 오프셋보다 더 작으며, 반도체 채널을 기준으로 한 제3 전하 트래핑 막의 가전자 밴드 오프셋은 반도체 채널을 기준으로 한 제1 유전체 막의 가전자 밴드 오프셋보다 더 작음 -; 전하 트래핑 영역을 둘러싸는 차단 산화물 영역을 형성하는 단계; 및 차단 산화물 영역을 둘러싸는 금속 제어 게이트를 형성하는 단계를 포함한다.
전술한 상세한 설명은 예시 및 설명을 위해 제시되었다. 이 설명은 총망라하려는 것으로도 개시된 정확한 형태로 제한하려는 것으로도 의도되어 있지 않다. 이상의 교시내용을 바탕으로 많은 수정들 및 변형들이 가능하다. 기술된 실시예들은, 본 기술분야의 다른 통상의 기술자들이 다양한 실시예들을 생각되는 특정의 용도에 적합한 바와 같은 다양한 수정들을 하여 가장 잘 이용할 수 있게 해주도록, 원리들 및 실제 적용분야들을 가장 잘 설명하기 위해 선택되었다. 그 범주는 본원에 첨부된 청구항들에 의해 한정되는 것으로 의도되어 있다.
Claims (15)
- 비휘발성 저장 디바이스를 제조하는 방법으로서,
반도체 채널을 제조하는 단계;
터널 유전체 영역을 제조하는 단계 - 상기 터널 유전체 영역은 상기 반도체 채널에 인접해 있고, 상기 터널 유전체 영역은 제1 유전체 층을 포함함 -;
제1 전하 트래핑 층(charge trapping layer), 제2 전하 트래핑 층, 및 제3 전하 트래핑 층을 갖는 전하 트래핑 영역(charge trapping region)을 제조하는 단계 - 이 단계는 상기 제2 전하 트래핑 층을 상기 제1 전하 트래핑 층과 상기 제3 전하 트래핑 층 사이에 형성하는 단계를 포함하고, 상기 제1 전하 트래핑 층은 상기 터널 유전체 영역에 인접해 있으며, 상기 반도체 채널을 기준으로 한 상기 제2 전하 트래핑 층의 전도 밴드 오프셋(conduction band offset)은 상기 반도체 채널을 기준으로 한 상기 제1 전하 트래핑 층의 전도 밴드 오프셋보다 더 작고, 상기 반도체 채널을 기준으로 한 상기 제2 전하 트래핑 층의 전도 밴드 오프셋은 상기 반도체 채널을 기준으로 한 상기 제3 전하 트래핑 층의 전도 밴드 오프셋보다 더 작으며, 상기 반도체 채널을 기준으로 한 상기 제1 전하 트래핑 층의 가전자 밴드 오프셋(valance band offset)은 상기 반도체 채널을 기준으로 한 상기 제1 유전체 층의 가전자 밴드 오프셋보다 더 작고, 상기 제2 전하 트래핑 층은 7.9 초과의 유전 상수를 갖는 하이-k 재료(high-k material)를 포함하고, 상기 제1 전하 트래핑 층 또는 상기 제3 전하 트래핑 층 중 적어도 하나는 7.9 초과의 유전 상수를 갖는 하이-k 재료를 포함함 -;
제어 게이트 유전체를 제조하는 단계 - 상기 전하 트래핑 영역은 상기 제어 게이트 유전체와 상기 터널 유전체 영역 사이에 있음 -; 및
제어 게이트를 제조하는 단계 - 상기 제어 게이트 유전체는 상기 제어 게이트와 상기 전하 트래핑 영역 사이에 있음 -를 포함하는, 방법. - 제1항에 있어서,
상기 제2 전하 트래핑 층 내의 상기 하이-k 재료를 질소로 도핑하는 단계를 추가로 포함하는, 방법. - 제2항에 있어서, 상기 제2 전하 트래핑 층 내의 상기 하이-k 재료는 ZrO2인, 방법.
- 제1항에 있어서, 상기 제2 전하 트래핑 층을 형성하는 단계는:
상기 반도체 채널을 기준으로 한 상기 하이-k 재료의 전도 밴드 오프셋을 감소시키는 재료로 상기 제2 전하 트래핑 층 내의 상기 하이-k 재료를 도핑하는 단계를 포함하는, 방법. - 제1항에 있어서, 상기 제2 전하 트래핑 층을 형성하는 단계는:
상기 반도체 채널을 기준으로 한 상기 하이-k 재료의 가전자 밴드 오프셋을 증가시키는 재료로 상기 제2 전하 트래핑 층 내의 상기 하이-k 재료를 도핑하는 단계를 포함하는, 방법. - 제1항에 있어서, 상기 전하 트래핑 영역을 형성하는 단계는:
상기 제1 전하 트래핑 층을 제1 온도에서 퇴적시키는 단계;
상기 제2 전하 트래핑 층을 상기 제1 온도보다 더 낮은 제2 온도에서 퇴적시키고, 미리 결정된 시구간에 걸쳐 상기 제2 온도로부터 제3 온도로 램프 업(ramp up)하는 단계 - 상기 제3 온도는 상기 제2 온도보다 더 높음 -; 및
상기 제3 온도에서 상기 제3 전하 트래핑 층을 퇴적시키는 단계
를 포함하는, 방법. - 제1항에 있어서, 상기 제2 전하 트래핑 층을 형성하는 단계는 ZrO2의 영역을 형성하고 상기 ZrO2를 양이온으로 도핑하는 단계를 포함하는, 방법.
- 제1항에 있어서, 터널 유전체 영역을 형성하는 단계는 제2 유전체 층 및 제3 유전체 층을 형성하는 단계를 추가로 포함하고, 상기 제2 유전체 층은 상기 제1 유전체 층과 상기 제3 유전체 층 사이에 있으며, 상기 반도체 채널을 기준으로 한 상기 제2 유전체 층의 전도 밴드 오프셋은 상기 반도체 채널을 기준으로 한 상기 제1 유전체 층의 전도 밴드 오프셋보다 더 작고, 상기 반도체 채널을 기준으로 한 상기 제2 유전체 층의 전도 밴드 오프셋은 상기 반도체 채널을 기준으로 한 상기 제3 유전체 층의 전도 밴드 오프셋보다 더 작은, 방법.
- 3차원(3D) 메모리 디바이스를 형성하는 방법으로서,
복수의 재료 층들을 형성하는 단계 - 상기 층들은 기판의 주 표면에 평행함 -;
상기 복수의 재료 층들에 메모리 홀(memory hole)들을 형성하는 단계;
상기 메모리 홀들 각각 내에 제1 전하 트래핑 층을 형성하는 단계 - 상기 제1 전하 트래핑 층은 수직 측벽을 가짐 -;
상기 제1 전하 트래핑 층의 상기 수직 측벽 상에 제2 전하 트래핑 층을 형성하는 단계 - 상기 제2 전하 트래핑 층은 수직 측벽을 갖고, 상기 제2 전하 트래핑 층은 7.9 초과의 유전 상수를 갖는 하이-k 재료를 포함함 - ;
상기 제2 전하 트래핑 층의 상기 수직 측벽 상에 제3 전하 트래핑 층을 형성하는 단계 - 상기 제3 전하 트래핑 층은 수직 측벽을 갖고, 상기 제1 전하 트래핑 층 또는 상기 제3 전하 트래핑 층 중 적어도 하나는 7.9 초과의 유전 상수를 갖는 하이-k 재료를 포함함 -;
상기 제3 전하 트래핑 층의 상기 수직 측벽 상에 제1 유전체 층을 형성하는 단계 - 상기 제1 유전체 층은 수직 측벽을 가짐 -;
상기 제1 유전체 층의 상기 수직 측벽 상에 제2 유전체 층을 형성하는 단계 - 상기 제2 유전체 층은 수직 측벽을 가짐 -;
상기 제2 유전체 층의 상기 수직 측벽 상에 제3 유전체 층을 형성하는 단계 - 상기 제3 유전체 층은 수직 측벽을 가짐 -;
상기 제3 유전체 층의 상기 수직 측벽 상에 반도체 채널을 형성하는 단계;
상기 제1 전하 트래핑 층을 둘러싸는 차단 산화물 영역을 형성하는 단계; 및
상기 차단 산화물 영역을 둘러싸는 금속 제어 게이트를 형성하는 단계
를 포함하고,
상기 반도체 채널을 기준으로 한 상기 제2 전하 트래핑 층의 전도 밴드 오프셋은 상기 반도체 채널을 기준으로 한 상기 제1 전하 트래핑 층의 전도 밴드 오프셋보다 더 낮고, 상기 반도체 채널을 기준으로 한 상기 제2 전하 트래핑 층의 전도 밴드 오프셋은 상기 반도체 채널을 기준으로 한 상기 제3 전하 트래핑 층의 전도 밴드 오프셋보다 더 낮고, 상기 반도체 채널을 기준으로 한 상기 제3 전하 트래핑 층의 가전자 밴드 오프셋은 상기 반도체 채널을 기준으로 한 상기 제1 유전체 층의 가전자 밴드 오프셋보다 더 낮은, 방법. - 제9항에 있어서, 상기 제2 전하 트래핑 층을 형성하는 단계는:
ZrO2를 Zn으로 도핑하는 단계를 포함하는, 방법. - 제9항에 있어서, 상기 제2 전하 트래핑 층을 형성하는 단계는:
ZrON을 ZnO와 함께 퇴적시키는 단계를 포함하는, 방법. - 제9항에 있어서, 상기 제2 전하 트래핑 층을 형성하는 단계는:
ZrO2를 상기 제2 전하 트래핑 층에 대한 상기 하이-k 재료로서 퇴적시키는 단계; 및
질소/수소 분위기에서 퇴적후 어닐링(post-deposit anneal)을 수행하는 단계를 포함하는, 방법. - 제9항에 있어서, 상기 제2 전하 트래핑 층을 형성하는 단계는:
ZrO2를 상기 제2 전하 트래핑 층에 대한 상기 하이-k 재료로서 퇴적시키는 단계; 및
상기 ZrO2를 퇴적시키는 동안 이트륨, 마그네슘, 칼슘, 철 또는 세륨 중 하나 이상을 첨가하는 단계를 포함하는, 방법. - 제9항에 있어서, 상기 제2 전하 트래핑 층을 형성하는 단계는:
ZrO2를 상기 제2 전하 트래핑 층에 대한 상기 하이-k 재료로서 퇴적시키는 단계; 및
상기 ZrO2를 알루미늄으로 도핑하는 단계를 포함하는, 방법. - 제1항에 있어서,
상기 제1 전하 트래핑 층 또는 상기 제3 전하 트래핑 층 중 적어도 하나의 상기 하이-k 재료는 란탄을 포함하는, 방법.
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Citations (1)
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| TWI300931B (en) * | 2006-06-20 | 2008-09-11 | Macronix Int Co Ltd | Method of operating non-volatile memory device |
| KR20080010623A (ko) * | 2006-07-27 | 2008-01-31 | 삼성전자주식회사 | 비휘발성 반도체 메모리 소자 및 그 제조방법 |
| TWI374448B (en) * | 2007-08-13 | 2012-10-11 | Macronix Int Co Ltd | Charge trapping memory cell with high speed erase |
| US7816727B2 (en) * | 2007-08-27 | 2010-10-19 | Macronix International Co., Ltd. | High-κ capped blocking dielectric bandgap engineered SONOS and MONOS |
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| JP5459650B2 (ja) * | 2008-09-22 | 2014-04-02 | 株式会社東芝 | 不揮発性半導体記憶装置のメモリセル |
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-
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-
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