KR20170088108A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시예에 의한 반도체 메모리 장치는, 기판; 상기 기판 상에 교대로 반복 적층된 절연 패턴들 및 게이트 전극들을 포함하는 적층 구조체; 상기 적층 구조체를 관통하며, 정보 저장 패턴을 포함하는 수직 채널 구조체; 및 상기 수직 채널 구조체 내에 위치하는 전압 고정층을 포함할 수 있다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명의 실시예는 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 특히 수직형 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
수직형 반도체 메모리 장치(예: V-NAND)는 기판 표면으로부터 수직하게 적층되는 메모리 셀들과 절연막들을 포함할 수 있다. 이와 같은 구성은 평면(planar) 형 반도체 메모리 장치에 비해 메모리 셀들의 집적(integration)을 증가시킬 수 있다. 이에 따라, 수직형 반도체 메모리 장치에서는 상기 기판의 상면으로부터 연장하는 수직 채널이 배치되며, 상기 수직 채널 주위로 게이트 라인들 및 상기 절연막들이 반복 적층될 수 있다. 그러나, 상기 메모리 셀들의 수가 증가되면 상기 메모리 셀들간의 간격이 좁아지게 되며, 이에 따라 메모리 셀들 간의 간섭(coupling) 발생 등으로 인해 상기 수직형 반도체 메모리 장치의 동작 신뢰성이 저하될 수 있다.
본 발명의 실시예는 인접 메모리 셀들간의 간섭 현상을 개선하여 동작 신뢰성이 향상된 반도체 메모리 장치를 제공함을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명의 실시예에 의한 반도체 메모리 장치는, 기판; 상기 기판 상에 교대로 반복 적층된 절연 패턴들 및 게이트 전극들을 포함하는 적층 구조체; 상기 적층 구조체를 관통하며, 정보 저장 패턴을 포함하는 수직 채널 구조체; 및 상기 수직 채널 구조체 내에 위치하는 전압 고정층을 포함할 수 있다.
또한, 상기 수직 채널 구조체는 수직 채널 패턴을 더 포함하며, 상기 수직 채널 패턴은 언도프트된 실리콘으로 구성된다.
또한, 상기 수직 채널 구조체는 매립 절연 패턴을 더 포함하며, 상기 수직 채널 패턴은, 상기 수직 채널 패턴은 상기 게이트 전극들에 인접한 제 1영역과, 상기 매립 절연 패턴에 인접한 제 2영역을 포함한다.
또한, 상기 수직 채널 패턴의 제 2영역에 형성되는 금속 산화막을 더 포함한다.
또한, 상기 제 2영역의 계면에 형성되는 실리콘 산화막을 더 포함하며, 상기 실리콘 산화막은 상기 금속 산화막과 상기 전압 고정층 사이에 형성된다.
또한, 상기 전압 고정층은 상기 실리콘 산화막의 계면에서 댕글링 본드(dangling bond) 상태의 원자와 결합하는 상기 금속 산화막의 금속 원자들을 포함한다.
또한, 상기 금속 산화막은 알루미늄 산화물(aluminum oxide, Al2O3), 하프늄 산화물(hafnium oxide, HfO2), 탄탈늄 산화물(tantalum pentoxide, Ta2O5), 지르코늄 산화물(zirconium oxide, ZrO2), 티타늄 산화물(titanium oxide, TiO), 란타늄 산화물(lanthanum oxide, La2O3), 프라세오디뮴 산화물(praseodymium oxide, PrO2), 세륨 산화물(cerium oxide, CeO2), 네오디뮴 산화물(neodymium oxide, Nd2O3), 프로메튬 산화물(promethium oxide, Pm2O3), 사마륨 산화물(samarium oxide, Sm2O3), 유로퓸 산화물(europium oxide, Eu2O3), 가돌리늄 산화물(gadolinium oxide, Gd2O3), 터븀 산화물(terbium oxide, Tb2O3), 디스프로슘 산화물(dysprosium oxide, Dy2O3), 홀뮴 산화물(holmium oxide, Ho2O3), 에르븀 산화물(erbium oxide, Er2O3), 툴륨 산화물(thulium oxide, Tm2O), 이터븀 산화물(ytterbium oxide, Yb2O), 루테튬 산화물(lutetium oxide, Lu2O3), 이트륨 산화물(yttrium oxide, Y2O), 하프늄 질화물(hafnium nitride, HfN), 알루미늄 질화물(aluminium nitride, AlN), 하프늄 산질화물(hafnium oxynitride, HfON), 알루미늄 산질화물(aluminum oxynitride, AlON) 중 적어도 하나 또는 이들의 조합을 포함한다.
또한, 상기 제 2영역의 제 1계면은 상기 수직 채널 패턴 내의 도핑층을 형성하는 도펀트를 포함한다.
또한, 본 발명의 실시예에 의한 반도체 메모리 장치의 제조방법은, 기판 상에 절연 패턴들 및 게이트 전극들을 교대로 반복 적층하여 적층 구조체를 형성하는 단계; 상기 적층 구조체를 관통하며, 정보 저장 패턴 및 수직 채널 패턴을 포함하는 수직 채널 구조체를 형성하는 단계; 및 상기 수직 채널 구조체 내에 위치하는 전압 고정층을 형성하는 단계를 포함할 수 있다.
또한, 본 발명의 다른 실시예에 의한 반도체 메모리 장치는, 게이트 전극들, 상기 게이트 전극들에 인접한 제 1영역 및 상기 제 2영역 이외의 제 2영역으로 구성되는 공통(common) 수직 채널을 포함하는 수직 적층 메모리 셀들; 및 상기 제 2영역에 형성되는 층(layer)을 포함하며, 상기 층(layer)은 상기 수직 적층 메모리 셀들을 구성하는 인접한 메모리 셀들 간의 캐패시턴스 영향에 대응하는 동작(counteract)을 수행한다.
이와 같은 본 발명에 의하면, 인접 메모리 셀들간의 간섭 현상을 개선하여 동작 신뢰성이 향상된 반도체 메모리 장치를 제공할 수 있다.
도 1a는 본 발명의 실시예에 의한 반도체 메모리 장치의 개략적인 평면도.
도 1b는 도 1a의 반도체 메모리 장치의 절단선(I-I')에 따른 단면도.
도 1c는 도 1b의 특정 부분(A)에 대한 확대 단면도.
도 2a는 본 발명의 다른 실시예에 의한 반도체 메모리 장치를 나타내는 사시도.
도 2b는 도 2a의 반도체 메모리 장치의 절단선(II-II')에 따른 단면도.
도 3은 인접 메모리 셀들 간 간섭에 의해 발생되는 단채널 효과를 설명하는 도면.
도 4는 본 발명의 제 1실시예에 의한 반도체 메모리 장치의 구조를 나타내는 단면도.
도 5는 본 발명의 제 2실시예에 의한 반도체 메모리 장치의 구조를 나타내는 단면도.
도 6은 본 발명의 제 3실시예에 의한 반도체 메모리 장치의 구조를 나타내는 단면도.
도 7은 본 발명의 제 4실시예에 의한 반도체 메모리 장치의 구조를 나타내는 단면도.
도 8은 본 발명의 실시예에 의한 반도체 메모리 장치를 포함하는 반도체 장치 시스템을 나타내는 개략적인 블록도.
도 9는 본 발명의 실시예에 의한 반도체 메모리 장치를 포함하는 전자 시스템을 나타내는 블록도.
위 발명의 배경이 되는 기술 란에 기재된 내용은 오직 본 발명의 기술적 사상에 대한 배경 기술의 이해를 돕기 위한 것이며, 따라서 그것은 본 발명의 기술 분야의 당업자에게 알려진 선행 기술에 해당하는 내용으로 이해될 수 없다.
아래의 서술에서, 설명의 목적으로, 다양한 실시예들의 이해를 돕기 위해 많은 구체적인 세부 내용들이 제시된다. 그러나, 다양한 실시예들이 이러한 구체적인 세부 내용들 없이 또는 하나 이상의 동등한 방식으로 실시될 수 있다는 것은 명백하다. 다른 예시들에서, 잘 알려진 구조들과 장치들은 장치는 다양한 실시예들을 불필요하게 이해하기 어렵게 하는 것을 피하기 위해 블록도로 표시된다.
도면에서, 레이어들, 필름들, 패널들, 영역들 등의 크기 또는 상대적인 크기는 명확한 설명을 위해 과장될 수 있다. 또한, 동일한 참조 번호는 동일한 구성 요소를 나타낸다.
명세서 전체에서, 어떤 소자 또는 레이어가 다른 소자 또는 레이어와 "연결되어 있다"고 서술되어 있으면, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 소자나 레이어를 사이에 두고 간접적으로 연결되어 있는 경우도 포함한다. 그러나, 만약 어떤 부분이 다른 부분과 "직접적으로 연결되어 있다"고 서술되어 있으면, 이는 해당 부분과 다른 부분 사이에 다른 소자가 없음을 의미할 것이다. "X, Y, 및 Z 중 적어도 어느 하나", 그리고 "X, Y, 및 Z로 구성된 그룹으로부터 선택된 적어도 어느 하나"는 X 하나, Y 하나, Z 하나, 또는 X, Y, 및 Z 중 둘 또는 그 이상의 어떤 조합 (예를 들면, XYZ, XYY, YZ, ZZ) 으로 이해될 것이다. 여기에서, "및/또는"은 해당 구성들 중 하나 또는 그 이상의 모든 조합을 포함한다.
여기에서, 첫번째, 두번째 등과 같은 용어가 다양한 소자들, 요소들, 지역들, 레이어들, 및/또는 섹션들을 설명하기 위해 사용될 수 있지만, 이러한 소자들, 요소들, 지역들, 레이어들, 및/또는 섹션들은 이러한 용어들에 한정되지 않는다. 이러한 용어들은 하나의 소자, 요소, 지역, 레이어, 및/또는 섹션을 다른 소자, 요소, 지역, 레이어, 및 또는 섹션과 구별하기 위해 사용된다. 따라서, 일 실시예에서의 첫번째 소자, 요소, 지역, 레이어, 및/또는 섹션은 다른 실시예에서 두번째 소자, 요소, 지역, 레이어, 및/또는 섹션이라 칭할 수 있다.
"아래", "위" 등과 같은 공간적으로 상대적인 용어가 설명의 목적으로 사용될 수 있으며, 그렇게 함으로써 도면에서 도시된 대로 하나의 소자 또는 특징과 다른 소자(들) 또는 특징(들)과의 관계를 설명한다. 이는 도면 상에서 하나의 구성 요소의 다른 구성 요소에 대한 관계를 나타내는 데에 사용될 뿐, 절대적인 위치를 의미하는 것은 아니다. 예를 들어, 도면에 도시된 장치가 뒤집히면, 다른 소자들 또는 특징들의 "아래"에 위치하는 것으로 묘사된 소자들은 다른 소자들 또는 특징들의 "위"의 방향에 위치한다. 따라서, 일 실시예에서 "아래" 라는 용어는 위와 아래의 양방향을 포함할 수 있다. 뿐만 아니라, 장치는 그 외의 다른 방향일 수 있다 (예를 들어, 90도 회전된 혹은 다른 방향에서), 그리고, 여기에서 사용되는 그런 공간적으로 상대적인 용어들은 그에 따라 해석된다.
여기에서 사용된 용어는 특정한 실시예들을 설명하는 목적이고 제한하기 위한 목적이 아니다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함한다" 고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 다른 정의가 없는 한, 여기에 사용된 용어들은 본 발명이 속하는 분야에서 통상적인 지식을 가진 자에게 일반적으로 이해되는 것과 같은 의미를 갖는다.
이하 첨부된 도면을 참고하여 본 발명의 실시예를 보다 상세히 설명하도록 한다.
도 1a는 본 발명의 실시예에 의한 반도체 메모리 장치의 개략적인 평면도이고, 도 1b는 도 1a의 반도체 메모리 장치의 절단선(I-I')에 따른 단면도이고, 도 1c는 도 1b의 특정 부분(A)에 대한 확대 단면도이다.
도 1a 내지 도 1c를 참조하면, 반도체 메모리 장치는, 기판(100), 상기 기판(100) 상에 형성된 적층 구조체(30), 및 상기 적층 구조체(30)를 관통하는 수직 채널 구조체들(200)을 포함할 수 있다. 상기 적층 구조체(30)는 서로 교대로 반복 적층된 절연 패턴들(111) 및 게이트 전극들(220)을 포함한다. 상기 수직 채널 구조체들(200)은 제1 방향(예를 들면, x 방향)으로 서로 이격되어 기판(100)의 제 1면(예: 상면) 상에 형성될 수 있다. 수직 채널 구조체들(200)은 기판(100)의 제 1면에 수직인 제3 방향(예를 들면, z 방향)으로 연장될 수 있다. 이에 따라 상기 반도체 메모리 장치는 수직형 반도체 메모리 장치일 수 있다.
기판(100)은 반도체 물질을 포함할 수 있다. 예를 들면, 기판(100)은, 실리콘 단결정 기판, 게르마늄 단결정 기판 또는 실리콘-게르마늄 단결정 기판일 수 있다. 단, 이는 본 발명의 하나의 실시예로서 본 발명의 실시예에 의한 기판의 재질은 이에 한정되지 않는다. 일 예로, 상기 기판(100)은 SOI(Semiconductor on Insulator) 기판일 수 있다. 예를 들면, 기판(100)은 반도체 기판 상에 제공된 트랜지스터들을 보호하는 절연층 상에 배치된 반도체 층(예: 실리콘층, 실리콘-게르마늄층, 또는 게르마늄층)을 포함할 수 있다. 기판(100)은 제1도전형(예를 들면, P형) 반도체 기판일 수 있다.
적층 구조체(30)는 도 1a에 도시된 바와 같이, 제1 방향에 교차하는 제2 방향(예를 들면, y 방향)으로 연장된 라인 형태를 가질 수 있다. 예를 들면, 제1 방향 및 제2 방향은 기판(100)의 제 1면에 평행한 방향 일 수 있다. 적층 구조체(30)의 절연 패턴들(111)의 두께는 게이트 전극들(220)의 두께보다 작을 수 있다. 일부 실시예에서, 절연 패턴들(111)의 적어도 하나의 두께는 게이트 전극들(220)의 두께보다 클 수도 있다. 예를 들면, 기판(100)으로부터 두 번째의 절연 패턴(111)과 최상부의 절연 패턴(111)은 게이트 전극들(220)의 두께보다 클 수 있다. 일부 실시예에서, 절연 패턴들(111)의 두께와 게이트 전극들(220)의 두께는 서로 동일할 수도 있다. 기판(100)과 접하는 절연 패턴(111)은 그것 위에 배치되는 절연 패턴들(111) 보다 얇은 두께를 가질 수 있다. 절연패턴들(111)은 예를 들면, 실리콘 산화막을 포함할 수 있다.
수직 채널 구조체들(200)이 적층 구조체(30)를 관통하여 기판(100)에 전기적으로 연결될 수 있다. 도 1a를 참조하면, 수직 채널 구조체들(200)은 수직 채널 구조체 어레이(CSA)를 형성할 수 있다. 수직 채널 구조체 어레이(CSA)의 수직 채널 구조체들(200)은 제2 방향의 제1 열(200_1) 및 제2 열(200_2)을 따라 배열될 수 있다. 제1 열(200_1)의 제1 수직 채널 구조체들(200a)은 제2 열(200_2)의 제2 수직 채널 구조체들(200b)과 제1 방향으로 이격되어 배치될 수 있다.
도 1a에 예시된 바와 같이, 수직 채널 구조체들(200)은 제1 방향과 제2 방향의 매트릭스형으로 배치될 수 있다. 제1 수직 채널 구조체들(200a)은 제2 수직 채널 구조체들(200b)과 제1 방향으로 연장된 가상의 선을 따라 배치될 수 있다. 복수개의 수직 채널 구조체 어레이들(CSA)이 공통 소오스 영역(154)을 사이에 두고 제1 방향으로 반복적으로 배치될 수 있다. 상기 도 1a에 도시된 수직 채널 구조체 어레이들(CSA)의 배열은 하나의 실시예로서, 본 발명이 반드시 이에 한정되는 것은 아니다.
수직 채널 구조체들(200)은 복수의 게이트 전극들(220)을 관통할 수 있다. 게이트 전극들(220) 각각은 부분적으로 적어도 하나의 수직 채널 구조체(200)를 둘러쌀 수 있다. 수직 채널 구조체들(200) 각각은 기판(100) 상에 형성된 반도체 패턴(128)을 더 포함할 수 있다. 반도체 패턴(128)은 기판(100)과 접촉하면서 기판(100)으로부터 돌출된 필라 형상을 가질 수 있다. 반도체 패턴(128)은 불순물이 도핑되거나 또는 도핑되지 않은 반도체 물질을 포함할 수 있다. 예를 들면, 반도체 패턴(128)은 단결정 실리콘을 포함하는 에피택셜 층일 수 있다.
수직 채널 구조체들(200) 각각은 정보 저장 패턴(130), 수직 채널 패턴(140), 및 매립 절연 패턴(144)을 포함할 수 있다. 수직 채널 구조체들(200)은 채널 홀(124) 내에 형성될 수 있다.
수직 채널 패턴(140)은 정보 저장 패턴(130)과 매립 절연 패턴(144) 사이에 배치될 수 있다. 수직 채널 패턴(140)은 다결정, 또는 다결정 반도체 물질을 포함할 수 있다. 예를 들면, 수직 채널 패턴(140)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다. 예를 들면, 수직 채널 패턴(140)은 불순물을 포함하지 않는 언도프트된 반도체 물질일 수 있다.
정보 저장 패턴(130)은 적층 구조체(30)와 수직 채널 패턴(140) 사이에 배치될 수 있다. 정보 저장 패턴(130)에 저장되는 데이터는 수직 채널 구조체(200)와 게이트 전극들(220) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링(Fowler-Nordheimtunneling)을 이용하여 변경될 수 있다. 이와 달리, 정보 저장 패턴(130)은 다른 동작 원리에 기초하여 데이터를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리 장치를 위한 박막 또는 가변저항 메모리 장치를 위한 박막)을 포함할 수도 있다.
도 1c를 참조하면, 정보 저장 패턴(130)은 게이트 전극들(220)에 인접한 블로킹 절연막(132), 수직 채널 패턴(140)에 인접한 터널 절연막(136), 및 상기 블로킹 절연막(132) 및 터널 절연막(136) 사이의 전하 저장막(134)을 포함할 수 있다.
터널 절연막(136)은 예를 들면, 실리콘산화막일 수 있다. 전하 저장막(134)은 트랩 절연막 또는 도전성 나노 입자들(conductive nano dots)을 포함하는 절연막일 수 있다. 트랩 절연막은 예를 들면, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(132)은 실리콘 산화막 및/또는 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 블로킹 절연막(132)은 단일 막 또는 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 블로킹 절연막(132)은 실리콘 산화막을 포함하는 단일막일 수 있다. 예를 들면, 블로킹 절연막(132)은 알루미늄 산화막 및/또는 하프늄 산화막을 포함하는 복수의 박막들을 포함할 수 있다.
또한, 상기 절연 패턴들(111)과 게이트 전극들(220) 사이로 연장하는 제 2블로킹 절연막(미도시)이 추가로 더 형성될 수 있다. 예를 들면, 제2 블로킹 절연막(미도시)은 실질적으로 기판(100)에 대해 수평적으로 연장되어, 게이트 전극들(220)의 상면, 하면, 또는 적어도 일부의 측면을 덮도록 형성될 수 있다. 예를 들면, 제2 블로킹 절연막(미도시)은 단일막 또는 복수의 박막들로 구성될 수 있다. 예를 들면, 제2 블로킹 절연막(미도시)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다.
매립 절연 패턴(144)은 수직 채널 구조체(200) 내부를 채울 수 있다. 매립 절연 패턴(144)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
수직 채널 구조체들(200) 각각 상에 도전 패드(146)가 배치될 수 있다. 도전 패드(146)는 도전 물질을 포함할 수 있다. 이와는 달리, 도전 패드(146)는 불순물이 도핑된 불순물 영역일 수 있다. 도전 패드(146)에 접하는 수직 채널 구조체들(200)의 일단은 드레인 영역일 수 있다. 도전 패드(146)는 그것 위에 형성되는 비트라인(미도시)과 연결될 수 있다. 도전 패드(146)와 최상층 절연 패턴(111) 상에 캡 절연층(148)을 형성할 수 있다.
게이트 전극들(220)은 수직형 반도체 메모리 장치(예를 들면, 수직형 낸드 플래시 메모리 장치)의 메모리 셀들 각각의 제어 게이트 전극들일 수 있다. 예를 들면, 게이트 전극들(220) 중의 일부는 워드 라인들일 수 있다. 예를 들면, 최상부의 게이트 전극 및 최하부의 게이트 전극 사이의 게이트 전극들(220)은 워드 라인들로서 수직채널 구조체들(200)과 결합하여 기판(100)에 제3 방향으로 배열된 메모리 셀들을 포함하는 메모리 셀 스트링을 구성할 수 있다.
일 예로 도 1c에 도시된 3개의 게이트 전극들(220a1, 220a2, 220a3)은 상기 제3 방향으로 배열된 인접한 메모리 셀들(MC1, MC2, MC3) 각각에 포함되는 워드 라인으로 동작할 수 있다. 단, 도 1c에 도시된 영역은 인접한 3개 메모리 셀들의 우측 절반만 나타내는 것이며, 상기 메모리 셀(MC) 하나는 도 1b의 B영역과 같이 게이트 전극(220a, 220b) 및 상기 게이트 전극(220a, 220b) 영역에 의해 둘러 싸여진 수직채널 구조체(200)를 포함하여 구성된다.
최상부의 게이트 전극들(220) 및 최하부의 게이트 전극들(220)은 선택 트랜지스터들의 게이트 전극들로 이용될 수 있다. 예를 들면, 최상부의 게이트 전극(220)은 비트 라인(미도시)과 수직 채널 구조체들(220) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용되고, 최하부의 게이트 전극(220)은 기판(100)에 형성된 공통 소오스 영역(154)과 수직 채널 구조체들(200) 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있다.
게이트 전극들(220) 각각은 수직 채널 구조체(200)의 외곽에 제공된 제1 영역(220a), 및 수직 채널 구조체(200)의 내부에 제공된 제2 영역(220b)을 포함할 수 있다. 예를 들면, 게이트 전극들(200) 각각의 제1 영역(220a)은 적층 구조체(30)의 측벽(30a)과 수직 채널 구조체들(200) 사이에 제공되고, 제2 영역(220b)은 인접한 수직 채널 구조체들(200) 사이에 제공될 수 있다.
인접한 적층 구조체들(30) 사이의 기판(100)에 공통 소오스 영역(154)이 형성될 수 있다. 예를 들면, 적층 구조체들(30) 사이에 형성된 트렌치(150)에 노출된 기판(100)에 제2 방향을 따라 신장되는 공통 소오스 영역(154)이 형성될 수 있다. 공통 소오스 영역(154)은 불순물 영역을 포함할 수 있다, 불순물 영역은 예를 들면, 기판(100)과 다른 제2 도전형(예들 들면, n형) 불순물을 포함할 수 있다. 공통 소오스 영역(154)은 불순물 영역에 형성된 실리사이드 층을 포함할 수 있다.
공통 소오스 영역(154) 및 트렌치(150) 상에 소오스 비아 플러그(182)가 배치될 수 있다. 소오스 비아 플러그(182)는 공통 소오스 영역(154)과 연결되어 공통 소오스 영역(154)의 저항을 줄일 수 있다. 소오스 비아 플러그(182)는 아일랜드 형태로 제2 방향을 따라서 배치거나, 라인 형태로 제2 방향을 따라서 신장될 수 있다. 소오스 비아 플러그(182)는 도전성 물질을 포함할 수 있다. 도전성 물질은 예를 들면, 텅스텐과 같은 금속을 포함할 수 있다. 상기 공통 소오스 영역(154) 내에서 적층 구조체들(30)과 소오스 비아 플러그(182) 사이에 분리 절연막(180)이 배치될 수 있다. 분리 절연막(180)은 절연 패턴들(111) 사이의 트렌치(150) 내 공간을 채워 게이트 전극들(220)의 측면들을 보호할 수 있다.
도 2a는 본 발명의 다른 실시예에 의한 반도체 메모리 장치를 나타내는 사시도이고, 도 2b는 도 2a의 반도체 메모리 장치의 절단선(II-II')에 따른 단면도이다.
도 2a 및 도 2b을 참조하면, 본 발명의 다른 실시예에 의한 반도체 메모리 장치는, 기판(100) 상에, y 방향을 따라 신장되는 워드 라인들(WL4, WL5, WL6, WL7)이 z 방향을 따라 순차적으로 제공된다. 워드 라인들(WL4, WL5, WL6, WL7)은 z 방향을 따라 미리 설정된 거리만큼 이격되어 제공된다. y 방향을 따라 순차적으로 배치되며, z 방향을 따라 워드 라인들(WL4, WL5, WL6, WL7)을 관통하는 제 1상부 수직채널 구조체들(UP1) 및 제 2상부 수직채널 구조체들(UP2)이 제공된다. 여기서, 워드 라인들(WL4, WL5, WL6, WL7)은 상부 워드 라인들이라 불릴 수 있다.
기판(100) 상에, y 방향을 따라 신장되는 워드 라인들(WL0, WL1, WL2, WL3)이 z 방향을 따라 순차적으로 제공된다. 워드 라인들(WL0, WL1, WL2, WL3)은 z 방향을 따라 미리 설정된 거리만큼 이격되어 제공된다. y 방향을 따라 순차적으로 배치되며, z 방향을 따라 워드 라인들(WL0, W1, WL2, WL3)을 관통하는 제 1 하부 수직채널 구조체들(DP1) 및 제 2 수직채널 구조체들(DP2)이 제공된다. 예시적으로, 제 1 하부 수직채널 구조체들(DP1) 및 제 2 하부 수직채널 구조체들(DP2)은 z 방향을 따라 평행하게 배치될 수 있다. 여기서, 워드 라인들(WL0, WL1, WL2, WL3)은 하부 워드 라인들이라 불릴 수 있다.
제 1 및 제 2 하부 수직채널 구조체들(DP1, DP2)의 상부에 y 방향으로 신장되는 공통 소스 라인(CSL)이 제공된다. 예시적으로, 공통 소스 라인(CSL)은 n 타입 실리콘일 것이다. 예시적으로, 공통 소스 라인(CSL)이 금속 또는 폴리 실리콘 등과 같이 극성을 갖지 않는 도전 물질로 구성될 때, 공통 소스 라인(CSL) 및 제 1 및 제 2 하부 수직채널 구조체들(DP1, DP2) 사이에 n 타입 소스들이 추가적으로 제공될 수 있다. 예시적으로, 공통 소스 라인(CSL) 및 제 1 및 제 2 하부 수직채널 구조체들(DP1, DP2)은 콘택 플러그들을 통해 각각 연결될 수 있다.
제 1 및 제 2 상부 수직채널 구조체들(UP1, UP2) 상부에 드레인들(190)이 각각 제공된다. 예시적으로, 드레인들(190)은 n타입 실리콘일 것이다. 드레인들(190)의 상부에 x 방향을 따라 신장되는 복수의 비트 라인들(BL1, BL2, BL3)이 y방향을 따라 순차적으로 제공된다. 예시적으로, 비트 라인들(BL1, BL2, BL3)은 금속으로 구성될 것이다. 예시적으로, 비트 라인들(BL1, BL2, BL3) 및 드레인들(190)은 콘택 플러그들을 통해 연결될 수 있다.
제 1 및 제 2 상부 수직채널 구조체들(UP1, UP2) 각각은 정보 저장 패턴(130), 수직 채널 패턴(140), 및 매립 절연 패턴(144)을 포함할 수 있다. 이와 마찬가지로 제 1 및 제 2 하부 수직채널 구조체들(DP1, DP2) 각각은 정보 저장 패턴(130), 수직 채널 패턴(140), 및 매립 절연 패턴(144)을 포함할 수 있다.
상기 정보 저장 패턴(130), 수직 채널 패턴(140), 및 매립 절연 패턴(144)의 구체적인 구성은 앞서 도 1b에 도시된 실시예의 구성과 대응되므로, 이에 대한 상세한 설명은 생략한다.
제 1 상부 수직채널 구조체들(UP1) 및 제 1 하부 수직채널 구조체들(DP1)은 제 1 파이프라인 콘택들(PC1)을 통해 연결된다. 예시적으로, 제 1 상부 수직채널 구조체들(UP1) 및 제 1 하부 수직채널 구조체들(DP1)의 정보 저장 패턴(130) 및 수직 채널 패턴(140)은 제 1 파이프라인 콘택(PC1)의 정보 저장 패턴(130) 및 수직 채널 패턴(140)을 통해 각각 연결된다. 제 1 파이프라인 콘택들(PC1)의 정보 저장 패턴(130) 및 수직 채널 패턴(140)은 제 1 상부 수직채널 구조체들(UP1) 및 제1 하부 수직채널 구조체들(DP1)의 정보 저장 패턴(130)/ 수직 채널 패턴(140)과 동일한 물질들로 구성될 것이다. 예시적으로, 제 1 상부 수직채널 구조체들(UP1) 및 제 1 하부 수직채널 구조체들(DP1)의 매립 절연 패턴(144)은 제 1 파이프라인 콘택들(PC1)의 매립 절연 패턴(144)을 통해 각각 연결된다. 제 1 파이프라인 콘택들(PC1)의 매립 절연 패턴(144)은 제 1 상부 수직채널 구조체들(UP1) 및 제 1 하부 수직채널 구조체들(DP1)의 매립 절연 패턴(144)과 동일한 물질들로 구성될 것이다.
즉, 제 1 상부 수직채널 구조체들(UP1) 및 워드 라인들(WL4, WL5, WL6, WL7)은 제 1 상부 스트링들을 형성하고, 제 1 하부 수직채널 구조체들(DP1) 및 워드 라인들(WL0, WL1, WL2, WL3)은 제 1 하부 스트링들을 형성한다. 제 1 상부 스트링들 및 제 1 하부 스트링들은 각각 제 1 파이프라인 콘택들(PC1)을 통해 연결된다. 제 1 상부 스트링들의 일단에 드레인들(190) 및 비트 라인들(BL1, BL2, BL3)이 연결된다. 제 1 하부 스트링들의 일단에 공통 소스라인(CSL)이 연결된다. 즉, 제 1 상부 스트링들 및 제 1 하부 스트링들은 제 1 파이프라인 콘택들(PC1)로 연결됨으로써 비트 라인들(BL1, BL2, BL3) 및 공통 소스 라인(CSL) 사이에 연결된 복수의 스트링들(S1)을 형성한다.
제 2 상부 수직채널 구조체들(UP2) 및 워드 라인들(WL4, WL5, WL6, WL7)은 제 2 상부 스트링들을 형성하고, 제 2 하부 수직채널 구조체들(DP2) 및 워드 라인들(WL0, WL1, WL2, WL3)은 제 2 하부 스트링들을 형성한다. 제 2 상부 스트링들 및 제 2 하부 스트링들은 제 2 파이프라인 콘택들(PC2)을 통해 연결된다. 제 2 상부 스트링들의 일단에 드레인들(190) 및 비트 라인들(BL1, BL2, BL3)이 연결된다. 제 2 하부 스트링들의 일단에 공통 소스 라인(CSL)이 연결된다. 즉, 제 2 상부 스트링들 및 제 2 하부 스트링들은 비트 라인들(BL1, BL2, BL3) 및 공통 소스 라인(CSL) 사이에 연결되는 복수의 스트링들(S2)을 형성한다.
예시적으로, 제 1 및 제 2 파이프라인 콘택들(PC1, PC2) 내의 수직 채널 패턴(140)에 채널을 형성하기 위하여, 제 1 및 제 2 파이프라인 콘택 게이트들(미도시)이 각각 제공될 수 있다. 예시적으로, 제 1 및 제 2 파이프라인 콘택 게이트들(미도시)은 제 1 및 제 2 파이프라인 콘택들(PC1, PC2)의 표면상에 제공될 것이다.
도 2b의 A'영역은 도 1b의 A영역에 대응되는 부분으로서, 인접한 3개 메모리 셀들의 우측 절반을 나타내는 것이다. 상기 A'영역은 앞서 도 1c에 도시된 구성과 실질적으로 동일하다.
이와 같은 수직형 반도체 메모리 장치는, 고용량화 및 고집적화 될수록 상기 메모리 셀들의 수가 증가되며, 이 경우 도 1c에 도시된 바와 같이 인접한 메모리 셀들(MC1, MC2, MC3) 간의 간격이 좁아지게 된다. 또한, 인접 메모리 셀들 간의 간격이 좁아지면, 상기 메모리 셀들 간의 간섭 발생 등으로 상기 수직형 반도체 메모리 장치의 동작 신뢰성이 저하될 수 있다.
도 3은 인접 메모리 셀들 간 간섭(coupling)에 의해 발생되는 단채널 효과(Short Channel Effect: SCE)를 설명하는 도면이다. 이 때, 도 3은 도 1c와 동일한 영역 즉, 도 1b의 A영역을 대상으로 설명한다. 따라서, 도 1c와 동일한 구성요소는 동일한 도면부호를 사용하며, 이에 대한 구체적인 설명은 생략한다.
도 3은 제 1메모리 셀(MC1)에 대한 리드 동작이 수행되는 경우를 가정하여 설명한다. 즉, 상기 제 1게이트 전극(제 1워드 라인)(220a1)에는 로우 레벨의 전압(예: -1.5V)이 인가되고, 이에 인접한 제 2, 3메모리 셀(MC2, 3)에 대응되는 제 2, 3게이트 전극(제 2, 3워드 라인)(220a2, 220a3)에는 하이 레벨의 전압(예: 7V)이 인가될 수 있다.
수직 채널 패턴(140)은 불순물을 포함하지 않는 언도프트된 실리콘으로 형성될 수 있다. 상기 수직 채널 패턴(140)은 도 2에 도시된 바와 같이 게이트 전극들(220a1, 220a2, 220a3)에 인접한 제 1영역(r1), 매립 절연 패턴(144)에 인접한 제 2영역(r2)을 포함할 수 있다.
상기 제 2 및 제 3 게이트 전극(220a2, 220a3)에 하이 레벨의 전압이 인가되면, 제 2 및 제 3 메모리 셀(MC2, MC3)의 문턱 전압들에 관계없이, 제 2 및 제 3 메모리 셀의 수직 채널 패턴에 채널이 형성되어 제 2 및 제 3 메모리 셀(MC2, MC3)은 턴온된다.
제 1 게이트 전극(220a1)에 로우 레벨의 전압이 인가되면, 제 1 메모리 셀(MC1)의 문턱 전압에 따라 제 1 메모리 셀의 수직 채널 패턴에 선택적으로 채널이 형성된다. 제 1 메모리 셀(MC1)은 그것의 문턱 전압에 따라 턴온 또는 턴오프될 수 있다. 단, 도 3에 도시된 실시예에서는 상기 제 1 메모리 셀(MC1)이 제 1 게이트 전극(220a1)에 인가되는 로우 레벨의 전압에 의해 턴오프됨을 가정하여 설명한다.
상기 제 1메모리 셀(MC1)이 턴오프되므로 상기 제 1메모리 셀(MC1)의 수직채널 패턴에는 채널(전류 패스)이 형성되지 않아야 한다.
상기 제 1메모리 셀(MC1)의 수직 채널 패턴의 제 1영역(r1)은 상기 제 1게이트 전극(220a1)에 가까이 위치하므로, 상기 제 1게이트 전극(220a1)에 인가되는 전압에 의해 안정적으로 제어될 수 있다 그러나, 상기 수직 채널 패턴의 제 2영역(r2)은 상기 제 1게이트 전극(220a1)에 멀리 위치하므로 상기 제 1게이트 전극(220a1)에 인가되는 전압에 의해 안정적으로 제어되지 못할 수 있다.
다시 말하면, 상기 제 1메모리 셀(MC1)의 수직 채널 패턴 내의 전자(electron)는 상기 제 1영역(r1)부터 제 2영역(r2)까지 넓게 분포하기 때문에, 상기 제 1게이트 전극(220a1)에 멀리 위치한 제 2영역(r2)은 상기 제 1게이트 전극(220a1)에 인가되는 전압에 의해 제어되지 못할 수 있다.
보다 구체적으로, 상기 제 1메모리 셀(MC1)에 포함된 수직 채널 패턴의 제 2영역(r2)은 도시된 바와 같이 상기 제 1게이트 전극(220a1)에 인가된 로우 레벨의 전압뿐만 아니라 인접 메모리 셀들(MC2, MC3)의 게이트 전극들(220a2, 220a3)에 인가된 하이 레벨의 전압의 영향을 받을 수 있다.
즉, 상기 제 2, 3게이트 전극(220a2, 220a3)과 상기 제 2영역(r2) 사이에 소정의 캐패시턴스(CC2, CC3)가 형성되고, 상기 캐패시턴스에 의해 상기 제 2영역(r2)에는 소정의 양의 전압(예: 0.35V)이 발생될 수 있으며, 이 경우 상기 제 1메모리 셀(MC1)의 수직채널 패턴(140)의 제 2영역(r2)에 채널(전류 패스)이 형성되어 상기 제 2영역(r2)을 통과하는 누설 전류가 발생될 수 있다.
결과적으로 수직형 반도체 메모리 장치의 경우 인접한 메모리 셀들(MC1, MC2, MC3) 간의 간격이 좁으므로, 인접 메모리 셀(MC2, MC3)의 게이트 전극(220a2, 220a3)에 하이 레벨의 고전압이 인가될 경우, 도 3에 도시된 바와 같이 제 1메모리 셀(MC1)의 수직채널 패턴(140)의 제 2영역(r2) 즉, 상기 수직 채널 패턴(140)과 매립 절연 패턴(144)의 계면 인근에서 누설 전류가 발생될 수 있다.
이러한 누설 전류는 상기 수직형 반도체 메모리 장치의 동작 신뢰성을 저하시키므로, 수직형 반도체 메모리 장치의 동작 신뢰성 확보를 위하여 수직 채널 패턴(140)의 제 2영역(r2)에 발생되는 누설전류를 제거함이 요청된다.
본 발명의 실시예는 상기 수직 채널 구조체(200) 내에 소정의 음(-)의 전압이 형성된 네가티브 전압 고정층(negative fixed charge layer)이 형성되어 상기와 같은 수직 채널 패턴(140)의 제 2영역(r2)에서의 누설전류 발생을 억제할 수 있다.
이하, 도 4 내지 도 7는 본 발명의 실시예에 의한 수직형 반도체 메모리 장치의 구성을 나타내는 것으로, 이는 도 1c와 동일한 영역 즉, 도 1b의 A영역을 대상으로 설명한다. 따라서, 도 1c와 동일한 구성요소는 동일한 도면부호를 사용하며, 이에 대한 구체적인 설명은 생략한다.
도 4는 본 발명의 제 1실시예에 의한 반도체 메모리 장치의 구조를 나타내는 단면도이다.
도 4를 참조하면, 본 발명의 제 1실시예에 의한 반도체 메모리 장치는, 수직 채널 패턴(140)의 제 2영역(r2)의 계면에 실리콘 산화막(310)이 형성되고, 상기 실리콘 산화막층(310)의 계면에는 금속 산화막(320)이 형성된다. 즉, 상기 수직 채널 패턴(140)과 매립 절연 패턴(144) 사이에 실리콘 산화막(310)과 금속 산화막(320)이 형성된다.
실리콘 산화막(310)은 상기 수직 채널 패턴(140)의 제 2영역(r2) 계면에 대한 산화 공정을 통해 형성될 수 있다. 상기 산화 공정은 산소 등의 산화제(oxidizing agent)가 상기 수직 채널 패턴(140)을 구성하는 실리콘 표면에서 실리콘 원자들끼리의 결합을 끊고, 그 자신이 그 자리를 차지하면서 상기 수직 채널 패턴(140) 계면에 실리콘 산화막(310)을 형성시키는 공정이다. 금속 산화막(320)은 상기 실리콘 산화막(310)의 계면에 증착 공정을 수행하여 형성될 수 있다. 상기 금속 산화막(310)은 일 예로 알루미늄 산화막(AlO)이 될 수 있다.
도 3에 도시된 실시예는, 수직 채널 패턴(140) 및 매립 절연 패턴(144) 형성 공정 사이에 실리콘 산화막(310) 및 금속 산화막(320)을 형성하는 공정이 추가된다.
일 예로 상기 금속 산화막(310)이 알루미늄 산화막인 경우, 상기 알루미늄 산화막을 증착 공정을 통해 형성할 때, 공정 시의 온도 조건에 따라 금속(metal) 계열 물질인 알루미늄이 상기 실리콘 산화막(310)을 지나 상기 수직 채널 패턴(140)으로 침투될 수 있다. 이 때, 상기 알루미늄 등의 금속 계열 물질 원자는 반도체 소자 공정 시 발생되는 열에 의해 활성화되어 상기 수직 채널 패턴(140) 방향으로 침투할 수 있다.
상기 알루미늄 원자는 상기 수직 채널 패턴(140)과 접하는 실리콘 산화막(310)의 계면에서 댕글링 본드(dangling bond) 상태의 원자(예: 실리콘 원자 또는 산화 실리콘 원자)와 결합할 수 있다.
상기 알루미늄 원자와 댕글링 본드 상태의 원자가 결합하면 네가티브(-) 전압(charge)이 고정(negative fixed charge)된 층 즉, 네가티브 전압 고정층(negative fixed charge layer)(312)이 상기 수직 채널 패턴(140)과 접하는 실리콘 산화막(310)의 계면에 형성될 수 있다.
본 발명의 실시예에 의하면, 상기 금속 산화막(320)은 알루미늄 산화물(aluminum oxide, Al2O3), 하프늄 산화물(hafnium oxide, HfO2), 탄탈늄 산화물(tantalum pentoxide, Ta2O5), 지르코늄 산화물(zirconium oxide, ZrO2), 티타늄 산화물(titanium oxide, TiO), 란타늄 산화물(lanthanum oxide, La2O3), 프라세오디뮴 산화물(praseodymium oxide, PrO2), 세륨 산화물(cerium oxide, CeO2), 네오디뮴 산화물(neodymium oxide, Nd2O3), 프로메튬 산화물(promethium oxide, Pm2O3), 사마륨 산화물(samarium oxide, Sm2O3), 유로퓸 산화물(europium oxide, Eu2O3), 가돌리늄 산화물(gadolinium oxide, Gd2O3), 터븀 산화물(terbium oxide, Tb2O3), 디스프로슘 산화물(dysprosium oxide, Dy2O3), 홀뮴 산화물(holmium oxide, Ho2O3), 에르븀 산화물(erbium oxide, Er2O3), 툴륨 산화물(thulium oxide, Tm2O), 이터븀 산화물(ytterbium oxide, Yb2O), 루테튬 산화물(lutetium oxide, Lu2O3), 이트륨 산화물(yttrium oxide, Y2O), 하프늄 질화물(hafnium nitride, HfN), 알루미늄 질화물(aluminium nitride, AlN), 하프늄 산질화물(hafnium oxynitride, HfON), 알루미늄 산질화물(aluminum oxynitride, AlON) 중 적어도 하나 또는 이들의 조합을 포함할 수 있다.
상기 네가티브 전압 고정층(312)에는 소정의 음(-)의 전압이 형성되어 있으므로, 앞서 설명한 바와 같이 제 1메모리 셀(MC1)에 대한 리드 동작 시 인접 메모리 셀들(MC2, MC2)의 게이트 전극들(220a2, 220a3)에 의한 커플링 영향으로 발생되는 상기 제 2영역(r2)에서의 양의 전압(예: 0.35V)을 보상하는 역할을 수행할 수 있다. 즉, 상기 네가티브 전압 고정층(312)를 통해 상기 수직 채널 패턴(140)의 제 2영역(r2)에서 발생되는 누설전류를 제거할 수 있다.
또한, 상기 네가티브 전압 고정층(312)에 형성된 음(-)의 전압은 상기 수직 채널 패턴(140) 내에 고르게 분포된 전자(electron)들을 상기 수직 채널 패턴의 제 1영역(r1)으로 밀어내는 역할을 하게 된다. 이에 따라 상기 수직 채널 패턴(140) 내의 전자들은 상기 제 1영역(r1)에만 한정(confinement)되어 실질적인 채널의 폭이 좁아지게 되며, 이를 통해 단채널 효과(SCE) 일 예로 드레인 유기장벽 저하(Drain Induced Barrier Lowering: DIBL) 효과를 개선할 수 있다. 즉, 상기 수직 채널 패턴(140)에 있어서 실질적인 채널의 폭은 실제 채널 폭(Wch1) 보다 좁게 구현될 수 있다.
도 5는 본 발명의 제 2실시예에 의한 반도체 메모리 장치의 구조를 나타내는 단면도이다.
도 5를 참조하면, 본 발명의 제 2실시예에 의한 반도체 메모리 장치는, 수직 채널 패턴의 제 2영역(r2) 계면을 도핑 처리하여 도핑층(410)을 형성한다. 상기 도핑 처리는 P type 도펀트 일 예로 보론(Boron: B)과 같은 3가 물질을 상기 제 2영역(r2)에 도핑하는 공정을 말하는 것으로, 이 경우 상기 도핑층(410)은 P 도핑층이 될 수 있다.
도 5에 도시된 실시예의 경우, 상기 제 2영역(r2)의 일부를 도핑 처리하여 도핑층(410)으로 형성하는 것이므로, 상기 도핑층(410)의 두께만큼 상기 수직 채널 패턴(140')의 폭이 줄어들 수 있다.
일 예로 도 5에 도시된 실시예의 수직 채널 패턴(140')의 폭(Wch2)은 도 3에 도시된 실시예의 수직 채널 패턴(140)의 폭(Wch1) 보다 작을 수 있다.
또한, 도 5에 도시된 실시예의 경우 기존의 제 2영역(r2)의 일부가 도핑층(410)으로 형성되므로, 상기 수직 채널 패턴(140')의 제 2영역(r2')는 기존의 제 2영역(r2)에 비해 폭이 좁게 형성될 수 있다.
상기 P 도핑층(410)은 상기 도핑된 보론이 억셉터(acceptor)로 동작하여 전자를 받아들이기 쉬운 상태가 된다.
일 예로, 상기 P 도핑층(410)의 보론 원자들은 상기 각 메모리 셀(MC1, MC2, MC3)에 대응되는 수직 채널 패턴의 소스 영역에서 드레인 영역으로 전류가 흐를 때 상기 P 도핑층(410)은 상기 소스 영역에서 유입되는 전자들을 받아들여 공간 전하(space charge)를 형성할 수 있다.
상기 각각의 보론 원자들이 전자들과 결합하여 형성되는 공간 전하는 도 4에 도시된 바와 같이 수직 채널 패턴(140)의 제 2영역(r2) 계면에 고정적으로 위치할 수 있으며, 이는 결과적으로 앞서 도 4의 실시예에서와 같은 네가티브(-) 전압(charge)이 고정(negative fixed charge)된 층 즉, 네가티브 전압 고정층(negative fixed charge layer)(412)으로서의 역할을 수행할 수 있다.
상기 네가티브 전압 고정층(412)에는 소정의 음(-)의 전압이 형성되어 있으므로, 앞서 설명한 바와 같이 제 1메모리 셀(MC1)에 대한 리드 동작 시 인접 메모리 셀들(MC2, MC2)의 게이트 전극들(220a2, 220a3)에 의한 커플링 영향으로 발생되는 상기 제 2영역(r2')에서의 양의 전압(예: 0.35V)을 보상하는 역할을 수행할 수 있다. 즉, 상기 네가티브 전압 고정층(412)를 통해 상기 수직 채널 패턴(140')의 제 2영역(r2')에서 발생되는 누설전류를 제거할 수 있다.
또한, 상기 네가티브 전압 고정층(412)에 형성된 음(-)의 전압은 상기 수직 채널 패턴(140) 내에 고르게 분포된 전자(electron)들을 상기 수직 채널 패턴의 제 1영역(r1)으로 밀어내는 역할을 하게 된다. 이에 따라 상기 수직 채널 패턴(140) 내의 전자들은 상기 제 1영역(r1)에만 한정(confinement)되어 실질적인 채널의 폭이 좁아지게 되며, 이를 통해 단채널 효과(SCE) 일 예로 드레인 유기장벽 저하(Drain Induced Barrier Lowering: DIBL) 효과를 개선할 수 있다. 즉, 상기 수직 채널 패턴(140)에 있어서 실질적인 채널의 폭은 실제 채널 폭(Wch2) 보다 좁게 구현될 수 있다.
도 6은 본 발명의 제 3실시예에 의한 반도체 메모리 장치의 구조를 나타내는 단면도이다.
도 6을 참조하면, 본 발명의 제 3실시예에 의한 반도체 메모리 장치는, 매립 절연 패턴(144) 내부에 도핑층(510)을 형성한다.
상기 도핑층(510)을 형성하는 일 실시예에 의한 공정을 간략히 설명하면 다음과 같다.
채널 홀(도 1b의 124) 내에 형성된 수직 채널 구조체(200)에 있어서, 상기 채널 홀(124) 내에 정보 저장 패턴(130) 및 수직 채널 패턴(140)을 순차적으로 형성한 뒤 상기 수직 채널 패턴(140)의 계면에 제 1매립 절연 패턴(144a)를 형성한다. 이후 상기 제 1매립 절연 패턴(144a)의 계면을 도핑 처리하여 상기 도핑층(510)을 형성한다. 상기 도핑 처리는 P type 도펀트 일 예로 보론(Boron: B)과 같은 3가 물질을 상기 제 1매립 절연 패턴(144a)에 도핑하는 공정을 말하는 것으로, 이 경우 상기 도핑층(510)은 P 도핑층이 될 수 있다. 상기 도핑층(510) 형성이 완료되면, 제 2매립 절연 패턴(144b)가 상기 수직 채널 구조체(200) 내부를 채울 수 있다. 상기 제 1 및 제 2매립 절연 패턴(144a, 144b)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
상기 P 도핑층(510)은 상기 도핑된 보론이 억셉터(acceptor)로 동작하여 전자를 받아들이기 쉬운 상태가 된다.
일 예로, 상기 P 도핑층(510)의 보론 원자들은 반도체 소자 제조 공정 중 유입되는 전자들을 전자들을 받아들여 공간 전하(space charge)를 형성할 수 있다.
상기 각각의 보론 원자들이 전자들과 결합하여 형성되는 공간 전하는 도 5에 도시된 바와 같이 수직 채널 패턴(140)의 제 2영역(r2)과 인접한 영역에 고정적으로 위치할 수 있으며, 이는 결과적으로 앞서 도 4 및 도 5의 실시예에서와 같은 네가티브(-) 전압(charge)이 고정(negative fixed charge)된 층 즉, 네가티브 전압 고정층(negative fixed charge layer)(512)으로서의 역할을 수행할 수 있다.
상기 네가티브 전압 고정층(512)에는 소정의 음(-)의 전압이 형성되어 있으므로, 앞서 설명한 바와 같이 제 1메모리 셀(MC1)에 대한 리드 동작 시 인접 메모리 셀들(MC2, MC2)의 게이트 전극들(220a2, 220a3)에 의한 커플링 영향으로 발생되는 상기 제 2영역(r2)에서의 양의 전압(예: 0.35V)을 보상하는 역할을 수행할 수 있다. 즉, 상기 네가티브 전압 고정층(512)를 통해 상기 수직 채널 패턴(140')의 제 2영역(r2')에서 발생되는 누설전류를 제거할 수 있다.
또한, 상기 네가티브 전압 고정층(512)에 형성된 음(-)의 전압은 상기 수직 채널 패턴(140) 내에 고르게 분포된 전자(electron)들을 상기 수직 채널 패턴의 제 1영역(r1)으로 밀어내는 역할을 하게 된다. 이에 따라 상기 수직 채널 패턴(140) 내의 전자들은 상기 제 1영역(r1)에만 한정(confinement)되어 실질적인 채널의 폭이 좁아지게 되며, 이를 통해 단채널 효과(SCE) 일 예로 드레인 유기장벽 저하(Drain Induced Barrier Lowering: DIBL) 효과를 개선할 수 있다. 즉, 상기 수직 채널 패턴(140)에 있어서 실질적인 채널의 폭은 실제 채널 폭(Wch3) 보다 좁게 구현될 수 있다.
도 7은 본 발명의 제 4실시예에 의한 반도체 메모리 장치의 구조를 나타내는 단면도이다.
도 7을 참조하면, 본 발명의 제 4실시예에 의한 반도체 메모리 장치는, 매립 절연 패턴(144) 내부에 에어층들(144a)을 형성한다. 상기 에어층들(144a)은 도시된 바와 같이 각 메모리셀들(MC1, MC2, MC3)별로 분리되어 형성된다.
보다 구체적으로, 상기 제 1메모리셀(MC1)에 해당하는 매립 절연 패턴(144)에는 제 1에어층(144a1)이 형성되고, 상기 제 2메모리셀(MC2)에 해당하는 매립 절연 패턴(144)에는 제 2에어층(144a2)이 형성되며, 상기 제 3메모리셀(MC3)에 해당하는 매립 절연 패턴(144)에는 제 3에어층(144a3)이 형성된다. 이 때, 상기 제 1 내지 제 3에어층(144a1 내지 144a3) 각각은 서로 이격되어 독립된 형태로 구현될 수 있다.
도 8은 본 발명의 실시예에 의한 반도체 메모리 장치를 포함하는 반도체 장치 시스템을 나타내는 개략적인 블록도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 적어도 하나의 반도체 장치의 데이터를 저장하도록 구성될 수 있다. 예를 들면, 메모리 카드 또는 SSD(Solid State Disk) 장치일 수 있다. 메모리 시스템(1000)은 하우징(1100) 내에 제어기(Controller)(1200)와 메모리(Memory)(1300)를 포함할 수 있다. 제어기(1200)와 메모리(1300)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(1200)의 명령(command)에 따라, 메모리(1300)와 제어기(1200)는 데이터(data)를 주고 받을 수 있다. 이에 따라, 메모리 시스템(1000)은 메모리(1300)에 데이터를 저장하거나 또는 메모리(1300)로부터 데이터를 외부로 출력할 수 있다. 메모리(1300)는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함할 수 있다.
도 9는 본 발명의 실시예에 의한 반도체 메모리 장치를 포함하는 전자 시스템을 나타내는 블록도이다.
도 9를 참조하면, 전자 시스템(2000)은 제어기(Controller)(2200), 메모리 장치(Memory)(2300) 및 입출력 장치(Input-Output unit)(2400)를 포함할 수 있다. 제어기(2200), 기억 장치(2300), 및 입출력 장치(2400)는 버스(2100, bus)를 통하여 결합될 수 있다. 버스(2100)는 데이터들이 이동하는 통로라 할 수 있다. 예를 들면, 제어기(2200)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 로직 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 입출력 장치(2400)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(2300)는 데이터를 저장하는 장치이다. 기억 장치(2300)는 데이터 및/또는 제어기(2200)에 의해 실행되는 명령어 등을 저장할 수 있다. 기억 장치(2300)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 기억 장치(2300)는 플래시 메모리로 형성될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(2000)은 대용량의 데이터를 기억 장치(2300)에 안정적으로 저장할 수 있다. 기억 장치(2300)는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함할 수 있다. 전자 시스템(2000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(Interface)(2500)를 더 포함할 수 있다. 인터페이스(2500)는 유무선 형태일 수 있다. 예를 들면, 인터페이스(2500)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
본 발명에 따른 메모리 장치는 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 반도체 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flat pack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flat pack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다. 본 발명의 실시예들에 따른 반도체 메모리 장치가 실장된 패키지는 상기 반도체 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
130: 정보 저장 패턴 140, 140': 수직 채널 패턴
144: 매립 절연 패턴 200: 수직 채널 구조체
310: 실리콘 산화막 320: 금속 산화막
312, 412, 512: 네가티브 전압 고정층
410, 510: 도핑층
144a1, 144a2, 144a3: 에어층

Claims (10)

  1. 기판;
    상기 기판 상에 교대로 반복 적층된 절연 패턴들 및 게이트 전극들을 포함하는 적층 구조체;
    상기 적층 구조체를 관통하며, 정보 저장 패턴을 포함하는 수직 채널 구조체; 및
    상기 수직 채널 구조체 내에 위치하는 전압 고정층을 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 수직 채널 구조체는 수직 채널 패턴을 더 포함하며,
    상기 수직 채널 패턴은 언도프트된 실리콘으로 구성되는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 수직 채널 구조체는 매립 절연 패턴을 더 포함하며,
    상기 수직 채널 패턴은,
    상기 수직 채널 패턴은 상기 게이트 전극들에 인접한 제 1영역과, 상기 매립 절연 패턴에 인접한 제 2영역을 포함하는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 수직 채널 패턴의 제 2영역에 형성되는 금속 산화막을 더 포함하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 제 2영역의 계면에 형성되는 실리콘 산화막을 더 포함하며,
    상기 실리콘 산화막은 상기 금속 산화막과 상기 전압 고정층 사이에 형성되는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 전압 고정층은 상기 실리콘 산화막의 계면에서 댕글링 본드(dangling bond) 상태의 원자와 결합하는 상기 금속 산화막의 금속 원자들을 포함하는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 금속 산화막은 알루미늄 산화물(aluminum oxide, Al2O3), 하프늄 산화물(hafnium oxide, HfO2), 탄탈늄 산화물(tantalum pentoxide, Ta2O5), 지르코늄 산화물(zirconium oxide, ZrO2), 티타늄 산화물(titanium oxide, TiO), 란타늄 산화물(lanthanum oxide, La2O3), 프라세오디뮴 산화물(praseodymium oxide, PrO2), 세륨 산화물(cerium oxide, CeO2), 네오디뮴 산화물(neodymium oxide, Nd2O3), 프로메튬 산화물(promethium oxide, Pm2O3), 사마륨 산화물(samarium oxide, Sm2O3), 유로퓸 산화물(europium oxide, Eu2O3), 가돌리늄 산화물(gadolinium oxide, Gd2O3), 터븀 산화물(terbium oxide, Tb2O3), 디스프로슘 산화물(dysprosium oxide, Dy2O3), 홀뮴 산화물(holmium oxide, Ho2O3), 에르븀 산화물(erbium oxide, Er2O3), 툴륨 산화물(thulium oxide, Tm2O), 이터븀 산화물(ytterbium oxide, Yb2O), 루테튬 산화물(lutetium oxide, Lu2O3), 이트륨 산화물(yttrium oxide, Y2O), 하프늄 질화물(hafnium nitride, HfN), 알루미늄 질화물(aluminium nitride, AlN), 하프늄 산질화물(hafnium oxynitride, HfON), 알루미늄 산질화물(aluminum oxynitride, AlON) 중 적어도 하나 또는 이들의 조합을 포함하는 반도체 메모리 장치.
  8. 제 3항에 있어서,
    상기 제 2영역의 제 1계면은 상기 수직 채널 패턴 내의 도핑층을 형성하는 도펀트를 포함하는 반도체 메모리 장치.
  9. 기판 상에 절연 패턴들 및 게이트 전극들을 교대로 반복 적층하여 적층 구조체를 형성하는 단계;
    상기 적층 구조체를 관통하며, 정보 저장 패턴 및 수직 채널 패턴을 포함하는 수직 채널 구조체를 형성하는 단계; 및
    상기 수직 채널 구조체 내에 위치하는 전압 고정층을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  10. 게이트 전극들, 상기 게이트 전극들에 인접한 제 1영역 및 상기 제 2영역 이외의 제 2영역으로 구성되는 공통(common) 수직 채널을 포함하는 수직 적층 메모리 셀들; 및
    상기 제 2영역에 형성되는 층(layer)을 포함하며,
    상기 층(layer)은 상기 수직 적층 메모리 셀들을 구성하는 인접한 메모리 셀들 간의 캐패시턴스 영향에 대응하는 동작(counteract)을 수행하는 반도체 메모리 장치.
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